JP5530344B2 - レベルシフト回路及びそれを備えた駆動回路 - Google Patents

Description

本発明は、レベルシフト回路及びそれを備えた駆動回路に関する。

近時、表示装置の分野では液晶表示装置や有機ＥＬ素子を用いたディスプレイなど様々な表示デバイスを用いたディスプレイが開発されている。これらの表示装置には、高画質化（多階調化）が求められており、走査信号や階調信号の電圧振幅は高くなる傾向にある。このため、表示パネルの走査線を駆動するロウドライバ、及び、表示パネルのデータ線を階調信号によって駆動するカラムドライバの各出力部は高電圧化が求められている。

その一方、表示コントローラーからロウドライバ（走査ドライバ）及びカラムドライバ（データドライバ）へ供給される各種制御信号及び映像データ信号は、少ない配線数を用いて高速転送、低ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）等が求められ、それらの信号は低振幅化されつつある。またロウドライバ及びカラムドライバ内部においても、高精細化、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴い、ロジック回路の電源電圧は低電圧化の傾向にある。すなわち、ロウドライバ及びカラムドライバは、入力部では低電圧化、出力部では高電圧化が求められている。

このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。

図１１は、低振幅信号を高振幅信号に変換するレベルシフト回路の典型的な構成の一例を示す図である（後記特許文献１参照）。このレベルシフト回路は、出力端子Ｗ１、Ｗ２の充電素子として機能するＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、出力端子Ｗ１、Ｗ２の放電素子として機能するＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、インバータＩＮＶ０と、を備える。

ＰチャネルＭＯＳトランジスタＰ１，Ｐ２では、ソースが高電位側電源端子ＶＤＤ３に接続され、ゲートが出力端子Ｗ２、Ｗ１にそれぞれ接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続される。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２は、ゲートに、出力端子Ｗ２、Ｗ１から出力される高振幅（ＶＳＳ−ＶＤＤ３）の出力信号ＯＵＴ、ＯＵＴＢをそれぞれ受ける。

ＮチャネルＭＯＳトランジスタＮ１、Ｎ２では、ソースが低電位側電源端子ＶＳＳに接続され、ドレインが出力端子Ｗ１、Ｗ２にそれぞれ接続され、ゲートに低振幅（例えばＶＳＳとＶＤＤ３より十分低い電圧の２値信号）の入力信号ＩＮとその反転信号（ともに低振幅信号）をそれぞれ受ける。

このような回路構成により、このレベルシフト回路は、低振幅の信号ＩＮを受けて高振幅の出力信号ＯＵＴ、ＯＵＴの逆相信号ＯＵＴＢを出力する。

特開２００９−１８８７３４号公報

ここで、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のゲート・ソース間電圧ＶＧＳの絶対値は最大で｜ＶＳＳ−ＶＤＤ３｜である。一方、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のゲート・ソース間電圧は最大で入力信号ＩＮの振幅となる。したがって、放電素子であるＮチャネルＭＯＳトランジスタＮ１、Ｎ２の放電能力は、充電素子であるＰチャネルＭＯＳトランジスタＰ１、Ｐ２の充電能力に比べて低い。

放電素子Ｎ１、Ｎ２、充電素子Ｐ１、Ｐ２のドレイン電流は、例えば、"ゲート・ソース間電圧−閾値"の２乗に比例し、オン時のゲート・ソース間電圧が大きな値に設定される充電素子Ｐ１、Ｐ２のドレイン電流のほうが、放電素子Ｎ１、Ｎ２のドレイン電流よりも大きい。そこで、放電素子Ｎ１、Ｎ２の放電能力を高めるには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比；Ｗ：チャネル幅、Ｌ：チャネル長）を十分大きくする必要がある。

ところで、放電素子Ｎ１、Ｎ２の放電能力は充電素子Ｐ１、Ｐ２の充電能力を上回るように設定されなければならない。これは、放電動作を考えれば容易に理解できる。

具体例として、例えば出力端子Ｗ１、Ｗ２がそれぞれＶＤＤ３（Ｈｉｇｈ電位）、ＶＳＳ（Ｌｏｗ電位）の状態（初期状態）からの変化した場合を考える。この状態では、充電素子Ｐ１がオン、充電素子Ｐ２がオフとなっている。また入力信号ＩＮはＬｏｗであり、放電素子Ｎ１はオフ、放電素子Ｎ２はオンとなっている。

ここで、入力信号ＩＮがＬｏｗからＨｉｇｈへ変化すると、放電素子Ｎ１がオン、放電素子Ｎ２はオフになる。しかし、入力信号ＩＮの低振幅のＬｏｗからＨｉｇｈへの変化直後の充電素子Ｐ１はオンしたままであるため、放電素子Ｎ１が出力端子Ｗ１をＬｏｗ（ＶＳＳ）に変化させるには、放電素子Ｎ１の放電能力（ＮチャネルＭＯＳトランジスタＮ１のドレイン電流）が、充電素子Ｐ１の充電能力（ＰチャネルＭＯＳトランジスタＰ１のドレイン電流）を上回ることが必要である。

したがって、図１１のレベルシフト回路を正常に動作させるためには、放電素子Ｎ１、Ｎ２の素子サイズ（Ｗ／Ｌ比）を十分大きくするとともに、充電素子Ｐ１、Ｐ２の素子サイズ（Ｗ／Ｌ比）を十分小さくして、放電能力が充電能力を上回るように設定しなければならない。

このように、図１１のレベルシフト回路では、放電素子を構成する各素子のサイズを大きくする必要があるため、回路面積が増大するという問題があった。特に、入力信号ＩＮが低電圧化すると、放電素子Ｎ１、Ｎ２の放電能力が相対的に下がるため、回路面積が更に増大するという問題があった。

本発明にかかるレベルシフト回路は、第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１導電型の第１及び第２のトランジスタと、第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続された第２導電型の第３及び第４のトランジスタと、前記第３のトランジスタの制御端子と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの制御端子と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第２導電型の第６のトランジスタと、前記第３のトランジスタの制御端子と第１の電圧供給端子間に接続され、前記第３のトランジスタがオフする方向に前記第３のトランジスタの制御端子電圧を変化させる作用を有する第１の負荷素子と、前記第４のトランジスタの制御端子と第２の電圧供給端子間に接続され、前記第４のトランジスタがオフする方向に前記第４のトランジスタの制御端子電圧を変化させる作用を有する第２の負荷素子と、を備え、前記第１及び第２の出力端子より相対的に高振幅で互いに相補の出力信号が出力される、ことを特徴とする。

上述のような回路構成により、回路面積の増大を抑制等しつつ、容易に低振幅信号を高振幅信号に変換することができる。

本発明により、回路面積の増大を抑制等しつつ、容易に低振幅信号を高振幅信号に変換することが可能なレベルシフト回路及びそれを備えた駆動回路を提供することができる。

本発明の実施の形態１にかかるレベルシフト回路を示す図である。 本発明の実施の形態２にかかるレベルシフト回路を示す図である。 本発明の実施の形態２にかかるレベルシフト回路の具体例を示す図である。 本発明の実施の形態２にかかるレベルシフト回路の具体例を示す図である。 本発明の実施の形態２にかかるレベルシフト回路の具体例を示す図である。 本発明の実施の形態２にかかるレベルシフト回路の具体例を示す図である。 図６に示すレベルシフト回路の動作を示すタイミングチャートである。 本発明の実施の形態３にかかるレベルシフト回路を示す図である。 図４に示すレベルシフト回路の動作を示すタイミングチャートである。 本発明の実施の形態４にかかるカラムドライバを示す図である。 関連技術のレベルシフト回路を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかるレベルシフト回路を示す図である。本実施の形態にかかるレベルシフト回路は、回路面積の増大を抑制等しつつ、容易に低振幅信号を高振幅信号に変換することができることを特徴とする。以下、具体的に説明する。

図１に示すレベルシフト回路１００は、Ｎチャネル型（第１導電型）のＭＯＳトランジスタ（第１のトランジスタ。以下、単にＮＭＯＳトランジスタと称す）Ｍ１と、ＮＭＯＳトランジスタ（第２のトランジスタ）Ｍ２と、Ｐチャネル型（第２導電型）のＭＯＳトランジスタ（第３のトランジスタ。以下、単にＰＭＯＳトランジスタと称す）Ｍ３と、ＰＭＯＳトランジスタ（第４のトランジスタ）Ｍ４と、ＰＭＯＳトランジスタ（第５のトランジスタ）Ｍ５と、ＰＭＯＳトランジスタ（第６のトランジスタ）Ｍ６と、負荷素子（第１の負荷素子）１１と、負荷素子（第２の負荷素子）１２と、低振幅用のインバータＬＩＮＶと、を備える。

まず、レベルシフト回路１００の回路構成について説明する。なお、入力信号ＶＩ及びその反転信号（入力信号）ＶＩＢは、電圧レベルＶＥ３及びＶＥ４（ＶＥ３＜ＶＥ４）の振幅を有する互いに相補な低振幅の入力信号である。電源端子Ｅ１には、低電位側の電源電圧ＶＥ１が供給されている。電源端子Ｅ２には、高電位側の電源電圧ＶＥ２が供給されている。電圧の大小関係は、ＶＥ１≦ＶＥ３＜ＶＥ４＜ＶＥ２とする。

（ＮＭＯＳトランジスタＭ１）
ＮＭＯＳトランジスタＭ１では、ソースが電源端子Ｅ１に接続され、ドレインが出力ノード（第１の出力端子）３に接続され、ゲート（制御端子）が入力ノード１に接続される。ＮＭＯＳトランジスタＭ１は出力ノード３の放電素子として用いられ、外部から入力ノード１に供給された低振幅の入力信号ＶＩと電源端子Ｅ１の電位ＶＥ１との電位差に応じてそのドレイン電流が制御される。なお、出力ノード３の電位は、出力信号ＶＯＢとして外部に出力される。

（ＮＭＯＳトランジスタＭ２）
ＮＭＯＳトランジスタＭ２では、ソースが電源端子Ｅ１に接続され、ドレインが出力ノード（第２の出力端子）４に接続され、ゲート（制御端子）がノード２に接続される。なお、ノード２は、インバータＬＩＮＶを介して入力ノード１に接続される。つまり、ノード２の電位は、入力ノード１の電位の反転値を示す。ＮＭＯＳトランジスタＭ２は出力ノード４の放電素子として用いられ、入力信号ＶＩの反転信号ＶＩＢと電源端子Ｅ１の電位ＶＥ１との電位差に応じてそのドレイン電流が制御される。なお、出力ノード４の電位は、出力信号ＶＯとして外部に出力される。

（ＰＭＯＳトランジスタＭ３）
ＰＭＯＳトランジスタＭ３では、ソースが電源端子Ｅ２に接続され、ドレインが出力ノード３に接続され、ゲート（制御端子）がノード５に接続される。ＰＭＯＳトランジスタＭ３は出力ノード３の充電素子として用いられ、ノード５の電位と電源端子Ｅ２の電位ＶＥ２との電位差に応じてそのドレイン電流が制御される。

（ＰＭＯＳトランジスタＭ４）
ＰＭＯＳトランジスタＭ４では、ソースが電源端子Ｅ２に接続され、ドレインが出力ノード４に接続され、ゲート（制御端子）がノード６に接続される。ＰＭＯＳトランジスタＭ４は出力ノード４の充電素子として用いられ、ノード６の電位と電源端子Ｅ２の電位ＶＥ２との電位差に応じてそのドレイン電流が制御される。

（ＰＭＯＳトランジスタＭ５，Ｍ６）
ＰＭＯＳトランジスタＭ５では、第１の端子がノード５に接続され、第２の端子が出力ノード４に接続され、ゲート（制御端子）が出力ノード３に接続される。また、ＰＭＯＳトランジスタＭ６では、第１の端子がノード６に接続され、第２の端子が出力ノード３に接続され、ゲート（制御端子）が出力ノード４に接続される。

（負荷素子１１）
負荷素子１１では、一方の端子が電圧供給端子Ｅ２Ａに接続され、他方の端子がノード５に接続される。負荷素子１１は、ＰＭＯＳトランジスタＭ３がオフする方向に当該ＰＭＯＳトランジスタＭ３のゲート電圧を変化させる作用を有する。なお、電圧供給端子Ｅ２Ａには、電源電圧ＶＥ２に十分に近い電圧レベルの電圧ＶＥ２Ａが供給されており、任意の電源端子から直接又は間接的に（任意の素子を介して）供給されてもよい。

（負荷素子１２）
負荷素子１２では、一方の端子が電圧供給端子Ｅ２Ｂに接続され、他方の端子がノード６に接続される。負荷素子１２は、ＰＭＯＳトランジスタＭ４がオフする方向に当該ＰＭＯＳトランジスタＭ４のゲート電圧を変化させる作用を有する。なお、電圧供給端子Ｅ２Ｂには、電源電圧ＶＥ２に十分に近い電圧レベルの電圧ＶＥ２Ｂが供給されており、任意の電源端子から直接又は間接的に（任意の素子を介して）供給されてもよい。

このような回路構成により、出力ノード３、４から相対的に高振幅で互いに相補の出力信号ＶＯＢ、ＶＯがそれぞれ出力される。

次に、レベルシフト回路１００の動作について具体的に説明する。初期状態として、入力信号ＶＩを受ける入力ノード１が低振幅のローレベル（ＶＥ３）、入力信号ＶＩの相補信号ＶＩＢを受けるノード２が低振幅のハイレベル（ＶＥ４）、出力ノード３が高振幅のハイレベル（ＶＥ２付近）、出力ノード４が高振幅のローレベル（ＶＥ１）を示し、ノード５、６がそれぞれＶＥ２Ａ、ＶＥ２Ｂを示すものとする。このとき、ＮＭＯＳトランジスタＭ１、Ｍ２はそれぞれオフ、オンとなり、ＰＭＯＳトランジスタＭ５、Ｍ６はそれぞれオフ、オンとなる。また、ＰＭＯＳトランジスタＭ３、Ｍ４は共にオフとなっている。なおＰＭＯＳトランジスタＭ６がオンのため、出力ノード３とノード６は導通している。

入力信号ＶＩが低振幅のローレベル（ＶＥ３）からハイレベル（ＶＥ４）に変化すると、ノード２の電位も低振幅のハイレベル（ＶＥ４）からローレベル（ＶＥ３）に変化し、ＮＭＯＳトランジスタＭ１、Ｍ２はそれぞれオン、オフとなる。オンとなったＮＭＯＳトランジスタＭ１により、出力ノード３の電位はハイレベル（ＶＥ２付近）から低下する。出力ノード３の電位がＰＭＯＳトランジスタＭ５のオンレベル（ＶＥ２Ａ−｜Ｖｔｐ５｜）を下回ると、ＰＭＯＳトランジスタＭ５がオン（ゲート・ソース間電圧がまだ小さい状態）となり、ノード５の電位はハイレベル（ＶＥ２Ａ）から出力ノード３の電位低下に追随した電位（出力ノード３からＰＭＯＳトランジスタＭ５の閾値電圧の絶対値｜Ｖｔｐ５｜だけ高い電位）となる。なお、ＰＭＯＳトランジスタＭ５のドレイン（出力ノード４）がローレベルのとき、ＰＭＯＳトランジスタＭ３は、出力ノード３の電位が（ＶＥ２−｜Ｖｔｐ３｜−｜Ｖｔｐ５｜）を下回るまでオンとはならない。なお、Ｖｔｐ３、Ｖｔｐ５は、ＰＭＯＳトランジスタＭ３、Ｍ５のそれぞれのしきい値電圧である。

一方、出力ノード３の電位の低下に伴い、ノード６の電位は、オン状態（ゲート・ソース間電圧が大きい状態）のＰＭＯＳトランジスタＭ６を介して出力ノード３に追随して（同電位で）低下する。出力ノード３（ノード６）の電位が、ＰＭＯＳトランジスタＭ４のオンレベル（ＶＥ２−｜Ｖｔｐ４｜）を下回ると、ＰＭＯＳトランジスタＭ４がオンとなり、出力ノード４の電位がローレベル（ＶＥ１）から急速にハイレベルのＶＥ２付近まで上昇する。なお、Ｖｔｐ４は、ＰＭＯＳトランジスタＭ４のしきい値電圧のことである。

出力ノード４の電位の上昇によりＰＭＯＳトランジスタＭ６がオフとなり、ノード６の電位の低下は停止する。一方、出力ノード３の電位の低下と、出力ノード４の電位の上昇により、ＰＭＯＳトランジスタＭ５がオン（ゲート・ソース間電圧が大きい状態）となる。このとき、ノード５はオン状態のＰＭＯＳトランジスタＭ５を介して出力ノード４と導通し、ノード５の電位は出力ノード４の電位の上昇に追随してＶＥ２付近に急速に上昇する。このため、ＰＭＯＳトランジスタＭ３は、出力ノード３の電位低下によりわずかにオン状態となる場合があっても、すぐにオフ状態に戻る。そして出力ノード３の電位は、オン状態のＮＭＯＳトランジスタＭ１によりローレベル（ＶＥ１）まで低下する。

負荷素子１１、１２は、それぞれ電圧供給端子Ｅ２Ａ、Ｅ２Ｂから供給される電流によりＰＭＯＳトランジスタＭ３、Ｍ４のゲート（ノード５、６）に対して充電作用を有する。ＰＭＯＳトランジスタＭ４の充電作用によりＶＥ２付近に引き上げられた出力ノード４は、オン状態のＰＭＯＳトランジスタＭ５を介して負荷素子１１の充電作用によりＶＥ２付近の電位（例えばＶＥ２Ａ）に保持される。一方、ノード６は、負荷素子１２の充電作用によりＶＥ２付近の電位（例えばＶＥ２Ｂ）に引き上げられ、ＰＭＯＳトランジスタＭ４はオフとなる。

なお、図１のレベルシフト回路１００は対称構成のため、入力信号ＶＩが低振幅のハイレベル（ＶＥ４）からローレベル（ＶＥ３）に変化するときの作用は、入力信号の相補信号ＶＩＢがローレベル（ＶＥ３）からハイレベル（ＶＥ４）に変化するときの作用と同じであり、上記作用説明が参照される。

このように、本実施の形態にかかるレベルシフト回路１００では、出力安定状態の場合、放電素子のＮＭＯＳトランジスタＭ１、Ｍ２の一方がオンし、充電素子のＰＭＯＳトランジスタＭ３、Ｍ４は共にオフし、高振幅のハイレベルの出力ノードが負荷素子１１又は１２の充電作用により保持される。したがって出力ノード３、４の放電動作は、ＮＭＯＳトランジスタＭ１、Ｍ２の放電能力が負荷素子１１，１２の充電能力を超えれば実行される。このため、負荷素子１１、１２はＰＭＯＳトランジスタＭ３、Ｍ４のゲート（ノード５、６）に対する充電作用が比較的小さく設定されるか、又は、入力信号ＶＩの変化タイミングにおいて該充電作用が一時的に停止されるよう設定される。これにより、本実施の形態にかかるレベルシフト回路１００は、ＮＭＯＳトランジスタＭ１、Ｍ２のゲートに印加される入力信号ＶＩ、ＶＩＢが低振幅でも容易に高振幅信号に変換することができる。

また、出力ノード３、４のレベルシフト動作において、例えばＮＭＯＳトランジスタＭ１がオフからオンとなる場合、当該ＮＭＯＳトランジスタＭ１と直列接続されているＰＭＯＳトランジスタＭ３は、過渡的にわずかにオンとなる場合があっても、ＮＭＯＳトランジスタＭ１の放電作用を妨げる充電作用をもつことはない。このため出力ノード３の電位は、ＮＭＯＳトランジスタＭ１の放電作用により、高振幅のハイレベル（ＶＥ２）からローレベル（ＶＥ１）に速やかに低下する。このときＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ１を介して電源（Ｅ２−Ｅ１）間を過渡的に流れる消費電流はほとんどない。また、ＰＭＯＳトランジスタＭ６を介して出力ノード３の電位をハイレベル（ＶＥ２付近）に保持していた負荷素子１２の電流も、ＮＭＯＳトランジスタＭ１を介して電源（Ｅ２Ｂ−Ｅ１）間を過渡的に流れるが十分小さい。なお、ＮＭＯＳトランジスタＭ１がオンからオフとなる場合にも上記説明が参照される。

一方、オンからオフとなるＮＭＯＳトランジスタＭ２と直列接続されているＰＭＯＳトランジスタＭ４は、出力ノード３が低下するとオンとなり、出力ノード４の電位を速やかにハイレベル（ＶＥ２付近）に引き上げる。なお、電源（Ｅ２−Ｅ１）間の過渡的な消費電流は、出力ノード４がハイレベルに変化すると、ＰＭＯＳトランジスタＭ５、Ｍ６の作用により遮断され、出力安定状態では生じない。なお、ＮＭＯＳトランジスタＭ２がオフからオンとなる場合にも上記説明が参照される。

また、電圧供給端子電圧ＶＥ２Ａ、ＶＥ２Ｂが電源電圧ＶＥ２より若干低電位の場合、出力ノード３、４がハイレベルとなる電位も電源電圧ＶＥ２より若干低電位となる。しかし、ノード５、６がＰＭＯＳトランジスタＭ３、Ｍ４を十分オフとする電位に保持されていれば問題ない。すなわち、レベルシフト回路１００の後段に接続されるデジタル回路等の動作にも支障はない。

なお、図１１に示す従来技術の場合、放電素子Ｎ１、Ｎ２のＷ／Ｌ比を大きくした場合、寄生容量の増加等によりレベルシフト動作が遅くなり、素子Ｎ１、Ｐ１が同時にオン状態、あるいは素子Ｎ２、Ｐ２が同時にオン状態となる期間が長引く可能性があった。それにより、過渡的に流れる貫通電流が増加して、消費電力が増大するという問題があった。特に、入力信号ＩＮが低電圧化するとこの問題は顕在化するが、この問題を解決するために素子サイズを大きくするには限界があった。

一方、本実施の形態にかかるレベルシフト回路１００では、上述のように、ＰＭＯＳトランジスタＭ５、Ｍ６が、それぞれ充電素子のＰＭＯＳトランジスタＭ３、Ｍ４のゲートと出力ノード４、３との間の接続を、出力ノード３、４の電圧レベルに応じて導通、非導通に制御するスイッチ動作的な作用を有している。そのため、直列接続される放電用のＮＭＯＳトランジスタＭ１、Ｍ２と充電用のＰＭＯＳトランジスタＭ３、Ｍ４との同時オンがレベルシフト動作の過程でほとんど起こらない。これにより、本実施の形態にかかるレベルシフト回路１００は、低消費電力で高速なレベルシフト動作を実現することができる。

また、本実施の形態にかかるレベルシフト回路１００において、充電素子のＰＭＯＳトランジスタＭ３、Ｍ４のゲート・ソース間電圧（充電能力に対応）は、ＰＭＯＳトランジスタＭ５、Ｍ６のオン、オフの変化のタイミングによって自動制御され、出力信号ＶＯ、ＶＯＢの振幅（高位側電源電圧：ＶＥ２）には依存しない。そのため、高位側電源電圧（ＶＥ２）の高低による素子サイズの大幅調整は必要としない。つまり、本実施の形態にかかるレベルシフト回路１００では、従来技術と異なり、ＮＭＯＳトランジスタＭ１、Ｍ２の放電能力が充電素子Ｐ１、Ｐ２の充電能力を十分上回るように素子サイズを調整する必要がないため、設計が容易である。

また、本実施の形態にかかるレベルシフト回路１００において、ＰＭＯＳトランジスタＭ３〜Ｍ６は、チャネル幅Ｗ及びチャネル長Ｌの何れも最小サイズにして構成可能である。ＮＭＯＳトランジスタＭ１、Ｍ２は、チャネル長Ｌを最小サイズにし、チャネル幅Ｗを最小サイズよりも若干大きくして構成可能である。また、負荷素子１１、１２も、電流源トランジスタ（図４）、ダイオード接続トランジスタ（図５）、スイッチトランジスタ（図６）によって構成される場合には、そのサイズを十分に小さくすることができる。それにより、本実施の形態にかかるレベルシフト回路１００は、回路面積の増大を抑制することができる。

なお、負荷素子１１、１２は、ＰＭＯＳトランジスタＭ３、Ｍ４のゲートをオフレベルに引き上げるとともに、出力安定状態でハイレベル（ＶＥ２）の出力ノード（３又は４）を保持するのに必要最小限の充電作用を有すればよい。したがって、負荷素子１１、１２には、抵抗素子（図３）、電流源（図４）、ダイオード接続トランジスタ（図５）等を用いることができる。あるいは、負荷素子１１、１２には、出力ノード３、４のレベルシフト動作時にはオフし、出力安定状態時にはオンするようなスイッチトランジスタ（図６、図７）を用いることもできる。

実施の形態２
図２は、本発明の実施の形態２にかかるレベルシフト回路を示す図である。図２に示すレベルシフト回路１０１は、図１に示すレベルシフト回路１００と比較して、電圧供給端子Ｅ２Ａ、Ｅ２Ｂを電源端子Ｅ２と同一としている。レベルシフト回路１０１のその他の回路構成及び動作は、図１に示すレベルシフト回路１００と同様であるため、説明を省略する。以下、負荷素子１１、１２の実施例（具体例）を図３〜図６を用いて説明する。

図３は、図２に示すレベルシフト回路１０１において、負荷素子１１、１２がそれぞれ抵抗素子１１＿１、１２＿１によって構成された場合の実施例を示す。図３に示すレベルシフト回路１０１＿１では、抵抗素子１１＿１の一端が電源端子Ｅ２に接続され、他端がノード５に接続される。抵抗素子１２＿１の一端が電源端子Ｅ２に接続され、他端がノード６に接続される。

レベルシフト回路１０１＿１は、外部からの制御信号を受けずにレベルシフト動作する。抵抗素子１１＿１、１２＿１は、それぞれＰＭＯＳトランジスタＭ３、Ｍ４のゲート（ノード５、６）に対する充電作用が比較的小さくなるような抵抗値に設定される。ノード５、６の電位は、それぞれ抵抗素子１１＿１、１２＿１により、出力安定状態において電源電圧ＶＥ２に保持される。

図４は、図２に示すレベルシフト回路１０１において、負荷素子１１、１２がそれぞれ電流源１１＿２、１２＿２によって構成された場合の実施例を示す。図４に示すレベルシフト回路１０１＿２では、電流源１１＿２の入力端子が電源端子Ｅ２に接続され、出力端子がノード５に接続される。電流源１２＿２の入力端子が電源端子Ｅ２に接続され、出力端子がノード６に接続される。

レベルシフト回路１０１＿２は、外部からの制御信号を受けずにレベルシフト動作する。電流源１１＿２、１２＿２は、それぞれＰＭＯＳトランジスタＭ３、Ｍ４のゲート（ノード５、６）に対する充電作用が比較的小さくなるような電流値に設定される。ノード５、６の電位は、それぞれ電流源１１＿２、１２＿２により、出力安定状態において電源電圧ＶＥ２に保持される。

なお、電流源１１＿２、１２＿２は、所定のバイアス電圧がゲートに与えられた電流源トランジスタにより構成されてもよい。図４の場合、例えば、電流源１１＿２、１２＿２は、ソースが電源端子Ｅ２に接続され、ドレインがノード５，６にそれぞれ接続され、ゲートに所定のバイアス電圧が与えられたＰＭＯＳトランジスタにより構成可能である。

図９は、図４のレベルシフト回路１０１＿２のシミュレーション波形を示す図である。図９では、入力信号ＶＩが振幅０Ｖ−１．６Ｖ（ＶＥ３＝０Ｖ、ＶＥ４＝１．６Ｖ）、周期１ｕｓのパルス信号であって、出力信号ＶＯ，ＶＯＢが振幅０Ｖ−２０Ｖ（ＶＥ１＝０Ｖ、ＶＥ２＝２０Ｖ）の信号である場合を例に説明する。

図９より、レベルシフト回路１０１＿２では、低振幅の入力信号ＶＩの電圧レベルの変化に応じて、出力信号ＶＯ（出力ノード４の電圧波形）、ＶＯＢ（出力ノード３の電圧波形）が速やかに変化していることが確認できる。つまり、図９より、レベルシフト回路１０１＿２が高速にレベルシフト動作していることが確認できる。なお、関連技術（図１１）のレベルシフト回路では、回路面積が過大にならないサイズのトランジスタによって構成されている場合、図９に示すような速やかなレベルシフト動作は行われない。

図５は、図２に示すレベルシフト回路１０１において、負荷素子１１、１２がそれぞれダイオード接続トランジスタ１１＿３、１２＿３によって構成された場合の実施例を示す。図５に示すレベルシフト回路１０１＿３において、ダイオード接続トランジスタ１１＿３では、ソースが電源端子Ｅ２に接続され、ドレイン及びゲートがノード５に共通接続される。ダイオード接続トランジスタ１２＿３では、ソースが電源端子Ｅ２に接続され、ドレイン及びゲートがノード６に共通接続される。

レベルシフト回路１０１＿３は、外部からの制御信号を受けずにレベルシフト動作する。ダイオード接続トランジスタ１１＿３、１２＿３は、それぞれＰＭＯＳトランジスタＭ３、Ｍ４のゲート（ノード５、６）に対する充電作用が比較的小さくなるような素子サイズに設定される。ノード５、６の電位は、出力安定状態においてＰＭＯＳトランジスタＭ３、Ｍ４がオフとなる電位に保持される。

なお、ダイオード接続トランジスタ１１＿３、１２＿３は、ゲート・ソース間電圧の絶対値が閾値電圧の絶対値未満の場合にオフとなる。したがって、ノード５、６の電位は、電源電圧ＶＥ２まで上昇せず、電源電圧ＶＥ２より若干低電位に留まる。このためハイレベルの出力ノード（３又は４）も電源電圧ＶＥ２より若干低電位となる。しかし、ＰＭＯＳトランジスタＭ３、Ｍ４はオフしているため消費電流が増加することはない。また出力ノード３、４の後段に高振幅（ＶＥ１−ＶＥ２）で動作するデジタル回路等を接続する場合にも、当該デジタル回路の動作に支障はない。

レベルシフト回路１０１＿３におけるダイオード接続トランジスタ１１＿３、１２＿３の作用は、ノード５、６及び出力ノード３、４のハイレベルの電位が電源電圧ＶＥ２より若干低電位に留まるという点において、図１のレベルシフト回路１００における電圧供給端子電圧ＶＥ２Ａ、ＶＥ２Ｂが電源電圧ＶＥ２より若干低電位とされるときの作用（例えば負荷回路１１、１２を抵抗素子や電流源で構成した場合）と同様である。

図６は、図２に示すレベルシフト回路１０１において、負荷素子１１、１２がそれぞれＰチャネル型のスイッチトランジスタ１１＿４、１２＿４によって構成された場合の実施例を示す。図６に示すレベルシフト回路１０１＿４において、スイッチトランジスタ１１＿４では、ソースが電源端子Ｅ２に接続され、ドレインがノード５に接続され、ゲートに外部からの制御信号ＣＴＬが印加される。スイッチトランジスタ１２＿４では、ソースが電源端子Ｅ２に接続され、ドレインがノード６に接続され、ゲートに制御信号ＣＴＬが印加される。つまり、スイッチトランジスタ１１＿４、１２＿４は、制御信号ＣＴＬによりそのオンオフが制御される。

レベルシフト回路１０１＿４は、外部からの制御信号ＣＴＬを受けてレベルシフト動作する。スイッチトランジスタ１１＿４、１２＿４は、制御信号ＣＴＬに応じて、入力信号ＶＩの論理値が変化しうるタイミングを含む所定期間にて共にオフに制御され、前記所定期間以外（出力安定期間）にて共にオンに制御される。これにより入力信号ＶＩの論理値が変化しうる所定期間において、ノード５、６への充電作用が停止されて過渡的に発生する消費電流が遮断されるため、高速なレベルシフト動作と低消費電力化が実現できる。また、該所定期間以外（出力安定期間）ではノード５、６への充電作用が再開され、ハイレベル（ＶＥ２）の出力ノード（３又は４）は安定に保持される。このときのノード５、６への充電作用を強い充電作用に設定してもレベルシフト動作には影響を与えない。つまり、図６に示すレベルシフト回路１０１＿４の構成は、図３〜図５の構成と比較して、レベルシフト動作を高速化するとともに、周辺回路や外部からのカップリングノイズ等による電圧レベルの変動を抑制する能力を高くした構成である。

図７は、図６のレベルシフト回路１０１＿４における入力信号ＶＩ、入力相補信号ＶＩＢ、出力信号ＶＯ、出力相補信号ＶＯＢと制御信号ＣＴＬのタイミングチャートである。なお、入力信号ＶＩとして、低振幅のデータ信号が所定の周期にて入力される。図７では、３データ期間ＴＤ１、ＴＤ２、ＴＤ３に対して、入力信号ＶＩがハイレベル、ローレベル、ローレベルのデータ信号が入力され、データ期間ＴＤ１の手前ではローレベルのデータ信号が入力されている場合を例に説明する。

スイッチトランジスタ１１＿４、１２＿４は、制御信号ＣＴＬに応じて、入力信号ＶＩの論理値が変化しうるタイミング（各データ期間の開始のタイミングｔｄ０、ｔｄ１、ｔｄ２）を含む期間Ｔ１（ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５）にて共にオフに制御され、それ以降の出力安定期間Ｔ２にて共にオンに制御される。

期間Ｔ１の開始時刻は、データ期間の開始のタイミング（ｔｄ０，ｔｄ１，ｔｄ３）又はそれより手前に設定される。期間Ｔ１の終了時刻（期間Ｔ２の開始時刻）は、出力ノード３、４のレベルシフト動作がほぼ完了している時刻に設定される。言い換えると、期間Ｔ１の終了時刻は、ハイレベルに変化する出力ノード（３又は４）の電位が電圧ＶＥ２付近に到達している時刻に設定される。したがって、ｔ０≦ｔｄ０＜ｔ１、ｔ２≦ｔｄ１＜ｔ３、ｔ４≦ｔｄ２＜ｔ５の関係が成り立つ。

期間Ｔ１では、スイッチトランジスタ１１＿４、１２＿４がオフしており、ノード５、６への充電作用が停止されて過渡的に発生する消費電流が遮断されるため、高速なレベルシフト動作と低消費電力化が実現できる。期間Ｔ２では、スイッチトランジスタ１１＿４、１２＿４がオンしており、出力ノード（３又は４）及びノード５、６が安定にハイレベル（ＶＥ２）に保持される。

なお、制御信号ＣＴＬの論理値変化のタイミングは、出力信号ＶＯ、ＶＯＢのレベルシフトのタイミングに影響を与えない。すなわち、スイッチトランジスタ１１＿４、１２＿４がオフしている期間Ｔ１内であれば、入力信号ＶＩの論理値の変化のタイミングに応じて高速にレベルシフト動作が行われる。したがって制御信号ＣＴＬの電圧レベルの変化は緩やかであっても構わない（但し、期間Ｔ１の開始時刻がｔｄ０，ｔｄ１，ｔｄ２と同時の場合は除く）。このため制御信号ＣＴＬを出力するバッファ回路は比較的小さいトランジスタサイズによって構成されてもよい。それにより、回路規模の増大が抑制され、ＥＭＩが低減される。

実施の形態３
図８は、本発明の実施の形態３にかかるレベルシフト回路を示す図である。図８に示すレベルシフト回路１０２では、図１に示すレベルシフト回路１００と比較して、各トランジスタの導電型が変更されている。具体的には、ＮＭＯＳトランジスタＭ１、Ｍ２がそれぞれＰＭＯＳトランジスタＭ１１、Ｍ１２に置き換えられ、ＰＭＯＳトランジスタＭ３〜Ｍ６がそれぞれＮＭＯＳトランジスタＭ１３〜Ｍ１６に置き換えられている。また、電源電圧の大小関係が逆となるように変更されている。具体的には、ＶＥ１≧ＶＥ３＞ＶＥ４＞ＶＥ２の関係となるように変更されている。レベルシフト回路１０２のその他の回路構成及び動作は、各トランジスタの導電型の変更及び電源電圧の大小関係の逆転に伴い、出力端子の充電作用と放電作用も逆転するが、原理的には図１に示すレベルシフト回路１００と同様であるため、説明を省略する。

レベルシフト回路１０２は、低振幅（ＶＥ３〜ＶＥ４）の入力信号ＶＩを受け、低電位側へ拡大した振幅（ＶＥ１〜ＶＥ２）の出力信号ＶＯ及び出力相補信号ＶＯＢを出力する。なお、図１から図２〜図６への変更と同様の変更が図８においても可能である。

実施の形態４
図１０は、本発明の実施の形態４にかかる表示装置に用いられるカラムドライバ（駆動回路）の構成の一実施例を示す図である。図１０は、本発明のレベルシフト回路を多出力ドライバのレベルシフト回路に適用した一例を示している。

図１０を参照すると、カラムドライバ２００は、シフトレジスタ５１０と、データレジスタ／ラッチ５２０と、レベルシフト回路群５３０と、デジタルアナログ変換回路群５４０と、出力バッファ群５５０と、基準電圧発生回路５６０と、を備える。

シフトレジスタ５１０は、クロック信号ｃｌｋに同期してラッチアドレスの選択を行うラッチタイミング信号を生成する回路である。データレジスタ／ラッチ５２０は、シフトレジスタ５１０からの出力（ラッチタイミング信号）に基づき、デジタルデータをラッチして出力データ信号として出力する回路である。レベルシフト回路群５３０は、データレジスタ／ラッチ５２０の各段の出力データ信号を受けレベルシフトするレベルシフト回路５３１を複数備える。

デジタルアナログ変換回路群５４０は、レベルシフト回路群５３０の出力信号（映像データ）と、基準電圧発生回路５６０からの互いにレベルの異なる基準電圧を受け、映像データに対応する参照電圧を選択出力するデジタルアナログ変換回路を複数備える。出力バッファ群５５０は、デジタルアナログ変換回路群５４０にて選択された参照電圧を受け、映像データに対応する階調電圧信号を表示装置のデータ線に出力する回路である。

シフトレジスタ５１０とデータレジスタ／ラッチ５２０には、低振幅の電源電圧（ＶＥ３、ＶＥ４）が供給される。レベルシフト回路群５３０、デジタルアナログ変換回路群５４０、出力バッファ群５５０には、高振幅の電源電圧（ＶＥ１、ＶＥ２）が供給される。

図１０に示す構成において、レベルシフト回路群５３０に含まれる複数のレベルシフト回路５３１は、データレジスタ／ラッチ５２０からの低振幅の出力信号を入力し、高振幅の相補な出力信号を出力する、これらレベルシフト回路５３１として、例えば図１〜図５等を参照して説明したレベルシフト回路を用いることができる。なお低振幅用のインバータＬＩＮＶは、データレジスタ／ラッチ５２０側に組み込んでもよい。また、制御信号ＣＴＬの生成回路を追加すれば、これらレベルシフト回路５３１として、図６を参照して説明したレベルシフト回路を用いることができる。このように、本実施の形態にかかるカラムドライバ（駆動回路）は、本発明のレベルシフト回路を適用することにより、低消費電力化及び高速動作を実現することができる。また、省面積化による低コスト化も実現可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 入力ノード
２ ノード２
３、４ 出力ノード
５、６ ノード
１１、１２ 負荷素子
１１＿１、１２＿１ 抵抗素子
１１＿２、１２＿２ 電流源
１１＿３、１２＿３ ダイオード接続トランジスタ
１１＿４、１２＿４ スイッチトランジスタ
１００〜１０２、１０１＿１〜１０１＿４ レベルシフト回路
２００ カラムドライバ
５１０ シフトレジスタ
５２０ データレジスタ／ラッチ
５３０ レベルシフト回路群
５３１ レベルシフト回路
５４０ デジタルアナログ変換回路群
５５０ 出力バッファ群
５６０ 基準電圧発生回路
Ｅ１、Ｅ２ 電源端子
Ｅ２Ａ、Ｅ２Ｂ 電圧供給端子
ＬＩＮＶ インバータ
Ｍ１、Ｍ２ ＮＭＯＳトランジスタ
Ｍ３〜Ｍ６ ＰＭＯＳトランジスタ
Ｍ１１、Ｍ１２ ＰＭＯＳトランジスタ
Ｍ１３〜Ｍ１６ ＮＭＯＳトランジスタ

Claims (7)

1. 第１の電源端子と第１及び第２の出力端子間にそれぞれ接続され、相対的に低振幅で互いに相補の入力信号を制御端子にそれぞれ受ける第１導電型の第１及び第２のトランジスタと、
   第２の電源端子と前記第１及び第２の出力端子間にそれぞれ接続された第２導電型の第３及び第４のトランジスタと、
   前記第３のトランジスタの制御端子と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第２導電型の第５のトランジスタと、
   前記第４のトランジスタの制御端子と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第２導電型の第６のトランジスタと、
   前記第３のトランジスタの制御端子と第１の電圧供給端子間に接続され、前記第３のトランジスタがオフする方向に前記第３のトランジスタの制御端子電圧を変化させる作用を有する第１の負荷素子と、
   前記第４のトランジスタの制御端子と第２の電圧供給端子間に接続され、前記第４のトランジスタがオフする方向に前記第４のトランジスタの制御端子電圧を変化させる作用を有する第２の負荷素子と、を備え、
   前記第１及び第２の出力端子より相対的に高振幅で互いに相補の出力信号が出力される、ことを特徴とするレベルシフト回路。
2. 前記第１及び第２の電圧供給端子が、前記第２の電源端子と同一とされることを特徴とする請求項１のレベルシフト回路。
3. 前記第１及び第２の負荷素子が、抵抗素子により構成されることを特徴とする請求項１又は２記載のレベルシフト回路。
4. 前記第１及び第２の負荷素子が、電流源により構成されることを特徴とする請求項１又は２記載のレベルシフト回路。
5. 前記第１及び第２の負荷素子が、第２導電型のダイオード接続トランジスタにより構成されることを特徴とする請求項１又は２記載のレベルシフト回路。
6. 前記第１及び第２の負荷素子が、制御信号によりオンオフが制御されるスイッチトランジスタにより構成され、
   前記スイッチトランジスタは、前記入力信号が変化するタイミングを含む所定の期間はオフとされる、ことを特徴とする請求項１又は２記載のレベルシフト回路。
7. デジタルデータをラッチするラッチ回路からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力する請求項１乃至６のいずれか一項に記載のレベルシフト回路と、
   前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換回路と、
   前記デジタルアナログ変換回路の出力を受け表示パネルのデータ線を駆動するバッファと、を備えた駆動回路。

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