JP5490330B1 - 画像データ受信装置及び画像データ伝送システム - Google Patents

Abstract

画像データ受信装置は、画像データに応じたシリアルデータを含む第１の信号を受信する第１の受信部と、第１の信号に含まれるシリアルデータとは異なるシリアルデータを含む第２の信号を受信する第２の受信部と、第１の信号に含まれるシリアルデータをパラレルデータに変換して出力する第１の変換部と、第２の信号に含まれるシリアルデータをパラレルデータに変換して出力する第２の変換部と、第２の変換部から出力されるパラレルデータが所定のビットパターンに対してどの程度ずれているかを示す情報を取得するビットずれ量検出部と、ビットずれ量検出部により得られた情報に応じ、第１の変換部から出力されるパラレルデータをシフトするビットシフト部と、を有する。

Description

本発明は、画像データ受信装置及び画像データ伝送システムに関し、特に、被写体を撮像して得られた画像データの伝送に係る画像データ受信装置及び画像データ伝送システムに関するものである。

被検体内の被写体を撮像して画像を取得する内視鏡、及び、当該内視鏡により取得された画像に対して種々の信号処理を施す内視鏡信号処理装置を要部として具備する内視鏡システムが従来用いられている。

また、前述のような内視鏡システムにおいては、例えば、特許文献１に開示されているような、被写体の撮像により得られたアナログの画像に対するＡ／Ｄ変換処理を内視鏡の内部で行い、当該Ａ／Ｄ変換処理により得られたデジタルデータ（画像データ）を内視鏡信号処理装置へ伝送する、という構成が近年採用されつつある。

具体的には、日本国特開２００９−２３３１７８号公報には、被写体の撮像により得られたアナログ具撮像信号に対するＡ／Ｄ変換処理を内視鏡の内部で行い、当該Ａ／Ｄ変換処理により得られたデジタル信号をデジタル伝送信号として内視鏡信号処理装置へ伝送するような構成が開示されている。

しかし、日本国特開２００９−２３３１７８号公報に開示された構成によれば、アナログ撮像信号のブランキング期間に相当する期間である、デジタル伝送信号の無信号期間に所定の挿入信号が挿入されることに起因し、内視鏡から送信されたデジタル伝送信号を受信する際の信号品質が低下してしまう場合がある、という課題が生じている。

本発明は、前述した事情に鑑みてなされたものであり、画像データを含む信号を受信する際の信号品質を従来に比べて向上させることが可能な画像データ受信装置及び画像データ伝送システムを提供することを目的としている。

本発明の一態様の画像データ受信装置は、撮像装置における被写体の撮像により得られた画像データを所定のクロック信号に応じた動作クロックによりシリアルデータ化したシリアルデータを含む第１の信号を前記撮像装置から受信する第１の受信部と、前記第１の信号に含まれるシリアルデータとは異なる第２のシリアルデータであって、前記クロック信号に応じて生成された第２のクロック信号をシリアルデータ化した第２のシリアルデータを含む第２の信号を前記撮像装置から受信する第２の受信部と、前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータをパラレルデータに変換して出力する第１のシリアル／パラレル変換部と、前記第２の受信部において受信された前記第２の信号に含まれる前記第２のシリアルデータをパラレルデータに変換して出力する第２のシリアル／パラレル変換部と、前記第２のシリアル／パラレル変換部から出力されるパラレルデータと、所定のビットパターンと、に基づき、前記第２のシリアル／パラレル変換部から出力されるパラレルデータに含まれる各ビット値が前記所定のビットパターンの各ビット値に対してどの程度ずれているかを示す情報を取得するビットずれ量検出部と、前記ビットずれ量検出部により得られた情報に応じ、前記第１のシリアル／パラレル変換部から出力されるパラレルデータをビットシフトするビットシフト部と、を有する。

本発明の一態様の画像データ伝送システムは、被写体を撮像して画像データを取得する撮像部と、前記画像データを所定のクロック信号に応じた動作クロックによりシリアルデータ化したシリアルデータを含む第１の信号を送信する第１の送信部と、前記第１の信号に含まれるシリアルデータとは異なる第２のシリアルデータであって、前記クロック信号に応じて生成された第２のクロック信号をシリアルデータ化した第２のシリアルデータを含む第２の信号を送信する第２の送信部と、を備えた画像データ送信装置と、前記第１の送信部から送信された前記第１の信号を受信する第１の受信部と、前記第２の送信部から送信された前記第２の信号を受信する第２の受信部と、前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータをパラレルデータに変換して出力する第１のシリアル／パラレル変換部と、前記第２の受信部において受信された前記第２の信号に含まれる前記第２のシリアルデータをパラレルデータに変換して出力する第２のシリアル／パラレル変換部と、前記第２のシリアル／パラレル変換部から出力されるパラレルデータと、所定のビットパターンと、に基づき、前記第２のシリアル／パラレル変換部から出力されるパラレルデータに含まれる各ビット値が前記所定のビットパターンの各ビット値に対してどの程度ずれているかを示す情報を取得するビットずれ量検出部と、前記ビットずれ量検出部により得られた情報に応じ、前記第１のシリアル／パラレル変換部から出力されるパラレルデータをビットシフトするビットシフト部と、を備えた画像データ受信装置と、を有する。

本発明の実施例に係る画像データ受信装置を含む画像データ伝送システムの要部の構成を示すブロック図。 本実施例に係る送受信制御部により行われる制御の一例を説明するためのフローチャート。 本実施例に係る受信回路に組み込むことが可能な構成の一例を示す図。 本実施例に係る画像データ伝送システムに採用可能な接続インターフェースの構成の一例を示す図。

以下、本発明の実施の形態について、図面を参照しつつ説明を行う。

図１及び図２は、本発明の実施例に係るものである。図１は、本発明の実施例に係る画像データ伝送システムの要部の構成を示すブロック図である。

撮像システム１０１は、図１に示すように、ビデオスコープまたは硬性鏡のカメラヘッド等を具備して構成された撮像装置１と、種々の信号及びデータのやり取りを撮像装置１との間で行うカメラコントロールユニット（以下、ＣＣＵと称する）２と、を具備する画像データ伝送システムとして構成されている。

画像データ送信装置としての機能を備えた撮像装置１は、撮像部１１と、タイミングジェネレータ１２と、周波数逓倍部１３と、分周回路１４と、Ｐ／Ｓ（パラレル／シリアル）変換部１５Ａ及び１５Ｂと、送信回路１６Ａ及び１６Ｂと、エンファシス調整部１７と、を具備して構成されている。

撮像部１１は、ＣＣＤ等からなる撮像素子１１ａと、Ａ／Ｄ（アナログ／デジタル）変換部１１ｂと、を有して構成されている。

撮像素子１１ａは、タイミングジェネレータ１２から出力されるＨＤ（水平駆動）信号及びＶＤ（垂直駆動）信号に応じて駆動するとともに、図示しない光学系により受光面に結像される被写体を光電変換して（撮像して）アナログの撮像信号を出力する（画像を取得する）ように構成されている。

Ａ／Ｄ変換部１１ｂは、撮像素子１１ａから出力される撮像信号を所定期間毎にサンプリングすることにより、当該撮像信号における各画素毎の信号レベルを所定のビット数の０また１のビット値を具備するデジタルデータに変換して出力するように構成されている。

換言すると、撮像部１１は、被写体を撮像して画像を取得するとともに、当該画像のデジタルデータ（画像データ）を取得できるように構成されている。

タイミングジェネレータ１２は、ＣＣＵ２から出力されるクロック信号及び同期信号に基づき、撮像素子１１ａの駆動タイミングを規定するためのＨＤ信号及びＶＤ信号を生成して出力する。

周波数逓倍部１３は、ＣＣＵ２から出力されるクロック信号のエラーを検出可能なエラー検出機能を具備して構成されている。そして、周波数逓倍部１３は、エラー検出機能によるエラーの検出結果に基づいてクロック信号をリセットし、当該リセットしたクロック信号の周波数を所定の倍率で増倍し、当該増倍したクロック信号を分周回路１４、Ｐ／Ｓ変換部１５Ａ及び送信回路１６Ａへそれぞれ出力するように構成されている。

分周回路１４は、撮像部１１から出力される１画素分のデジタルデータのビット数に応じて周波数逓倍部１３から出力されるクロック信号を分周することにより、分周クロック信号を生成してＰ／Ｓ変換部１５Ｂへ出力するように構成されている。

具体的には、分周回路１４は、例えば、Ｎビットのデータが１画素分のデータとして撮像部１１から出力されるような場合においては、周波数逓倍部１３から出力されるクロック信号をＮ分周することにより生成した分周クロック信号をＰ／Ｓ変換部１５Ｂへ出力するように構成されている。

Ｐ／Ｓ変換部１５Ａは、シリアライザ等を具備し、撮像部１１から（パラレルに）出力されるデジタルデータの各ビット値を、周波数逓倍部１３から出力されるクロック信号の周波数に応じた動作クロックでシリアルデータ化して送信回路１６Ａへ出力するように構成されている。

Ｐ／Ｓ変換部１５Ｂは、シリアライザ等を具備し、分周回路１４から出力される分周クロック信号をシリアルデータ化して送信回路１６Ｂへ出力するように構成されている。

送信回路１６Ａは、バッファ及びドライバ等を具備し、Ｐ／Ｓ変換部１５Ａから（シリアルに）出力されるデジタルデータを、ＬＶＤＳ方式等の所定の方式の差動伝送信号へ変換できるように構成されている。

また、送信回路１６Ａは、ＣＣＵ２の送受信制御部２８（後述）から出力される制御信号に基づき、ＣＣＵ２の受信回路２４Ａ（後述）へ送信される差動伝送信号のエンファシス量を調整することが可能なエンファシス調整部１７を具備して構成されている。

そして、以上のような送信回路１６Ａの構成によれば、Ｐ／Ｓ変換部１５Ａから（シリアルに）出力されるデジタルデータが所定の方式の差動伝送信号へ変換され、当該変換された差動伝送信号に対して送受信制御部２８（後述）の制御により予め設定されたエンファシス量を付加するような変調が施され、さらに、当該変調が施された差動伝送信号を周波数逓倍部１３から出力されるクロック信号の周波数に応じた伝送速度でＣＣＵ２へ送信することができる。

送信回路１６Ｂは、バッファ及びドライバ等を具備し、Ｐ／Ｓ変換部１５Ｂから出力される（シリアルデータ化された）分周クロック信号を、ＬＶＤＳ方式等の所定の方式の差動伝送信号へ変換してＣＣＵ２へ送信するように構成されている。

そして、以上のような分周回路１４、送信回路１６Ａ、及び、送信回路１６Ｂの構成によれば、送信回路１６Ｂから出力される差動伝送信号の伝送速度が、送信回路１６Ａから出力される差動伝送信号の伝送速度の１／Ｎ倍になるように設定される。

一方、画像データ受信装置としての機能を備えたＣＣＵ２は、クロック生成部２１と、同期信号生成部２２と、周波数逓倍部２３と、受信回路２４Ａ及び２４Ｂと、Ｓ／Ｐ（シリアル／パラレル）変換部２５Ａ及び２５Ｂと、ビットずれ量検出部２６と、ビットシフト部２７と、送受信制御部２８と、クロック位相調整部２９と、を具備して構成されている。

クロック生成部２１は、撮像装置１及びＣＣＵ２の各部の動作に用いられる所定の周波数のクロック信号を生成して撮像装置１及び同期信号生成部２２へ出力する。

同期信号生成部２２は、クロック生成部２１から出力されるクロック信号に基づき、ＨＤ信号及びＶＤ信号の生成に用いられる同期信号を生成して撮像装置１へ出力する。

周波数逓倍部２３は、クロック生成部２１から出力されるクロック信号の周波数を（周波数逓倍部１３の倍率と同一の）所定の倍率で増倍して受信回路２４Ａ及びＳ／Ｐ変換部２５Ａへ出力するように構成されている。

受信回路２４Ａは、パルストランス等を具備し、撮像装置１の送信回路１６Ａから送信される差動伝送信号を、周波数逓倍部２３から出力されるクロック信号の周波数に応じた動作クロックで受信できるように構成されている。

また、受信回路２４Ａは、前述のように復調した差動伝送信号を（シリアルな）デジタルデータに変換し、当該変換したデジタルデータをＳ／Ｐ変換部２５Ａ及び送受信制御部２８へ出力するように構成されている。

さらに、受信回路２４Ａは、送受信制御部２８から出力される制御信号に基づき、送信回路１６Ａから送信される差動伝送信号の受信タイミングを規定する動作クロックの位相を調整することが可能なクロック位相調整部２９を具備して構成されている。

そして、以上のような受信回路２４Ａの構成によれば、撮像装置１の送信回路１６Ａから送信される差動伝送信号を、周波数逓倍部２３から出力されるクロック信号の周波数に応じた動作クロック、及び、送受信制御部２８の制御により予め設定されたクロック信号の位相に相当するタイミングで受信することができる。

受信回路２４Ｂは、パルストランス等を具備し、撮像装置１の送信回路１６Ｂから送信される差動伝送信号を受信し、さらに、当該受信した差動伝送信号に応じた分周クロック信号をシリアルデータとして復元してＳ／Ｐ変換部２５Ｂへ出力するように構成されている。

Ｓ／Ｐ変換部２５Ａは、デシリアライザ等を具備し、受信回路２４Ａから（シリアルに）出力されるデジタルデータの各ビット値を、周波数逓倍部２３から出力されるクロック信号の周波数に応じた動作速度でパラレルデータに変換してビットシフト部２７へ出力するように構成されている。

Ｓ／Ｐ変換部２５Ｂは、デシリアライザ等を具備し、受信回路２４Ａから出力される（シリアルデータ化された）分周クロック信号をパラレルデータ化してビットずれ量検出部２６へ出力するように構成されている。

ビットずれ量検出部２６は、Ｓ／Ｐ変換部２５Ｂから出力される（パラレルデータ化された）分周クロック信号と同数のビット数を具備する所定のビットパターンを保持している。そして、ビットずれ量検出部２６は、前述の所定のビットパターンとＳ／Ｐ変換部２５Ｂから出力される分周クロック信号とを比較することにより、Ｓ／Ｐ変換部２５Ｂから出力される（パラレルデータ化された）分周クロック信号に含まれる各ビット値が当該所定のビットパターンに含まれる各ビット値に対してどの程度ずれているかを示すビットずれ量を検出し、当該検出したビットずれ量の情報をビットシフト部２７へ出力するように構成されている。

ビットシフト部２７は、Ｓ／Ｐ変換部２５Ａから出力されるパラレルデータに含まれる各ビット値を、ビットずれ量検出部２６から出力されるビットずれ量の情報に応じてビットシフトする補正処理を行い、当該補正処理を行ったパラレルデータをＣＣＵ２の後段に位置する画像処理回路（図示せず）へ出力することができるように構成されている。

また、ビットシフト部２７は、ビットずれ量検出部２６から出力されるビットずれ量の情報に基づき、ビットずれ量が０であることを検出した場合には、Ｓ／Ｐ変換部２５Ａから出力されるパラレルデータに対する補正処理を行わずに、すなわち、Ｓ／Ｐ変換部２５Ａから出力されるパラレルデータをそのまま画像処理回路（図示せず）へ出力するように構成されている。

送受信制御部２８は、受信回路２４Ａから（シリアルに）出力されるデジタルデータに基づき、送信回路１６Ａ及び受信回路２４Ａに対して制御を行うための制御信号を生成して出力するように構成されている。なお、送受信制御部２８が送信回路１６Ａ及び受信回路２４Ａに対して行う制御の詳細については、後程述べるものとする。

次に、本実施例の撮像システム１０１の動作等について説明する。なお、以降においては、特にことわりのない限り、１画素分のデータとして８ビットのデータが生成される場合を一例として挙げながら説明を進める。図２は、本実施例に係る送受信制御部により行われる制御の一例を説明するためのフローチャートである。

まず、撮像システム１０１の各部の電源が投入された略直後において、クロック生成部２１により生成されたクロック信号が周波数逓倍部１３及び２３へ送信され、周波数逓倍部１３により増倍されたクロック信号が送信回路１６Ａへ出力され、周波数逓倍部２３により増倍されたクロック信号が受信回路２４Ａへ出力される。

その後、送受信制御部２８は、所定のビット値を具備する所定のデータ列の送信を開始させるための制御信号を送信回路１６Ａへ送信する（図２のステップＳ１）とともに、送信回路１６Ａから送信される差動伝送信号の受信タイミングを規定する動作クロックの位相を（クロック位相調整部２９の動作により）順次変動させるための制御信号を受信回路２４Ａへ送信する（図２のステップＳ２）。

送受信制御部２８は、クロック位相調整部２９による動作クロックの位相の変動に伴って受信回路２４Ａから順次出力されるデジタルデータと、送信回路１６Ａに対する制御により送信させた所定のデータ列と、を比較することにより、当該所定のデータ列を受信回路２４Ａにおいて正常に受信可能な位相の範囲としての位相余裕を測定し、さらに、当該測定した位相余裕が所定の閾値以上であるか否かの判定を行う（図２のステップＳ３）。

そして、送受信制御部２８は、図２のステップＳ３において、位相余裕が所定の閾値未満であるとの判定結果を得た場合には、差動伝送信号に付加するエンファシス量を（エンファシス調整部１７の動作により）所定の量増加させるための制御信号を送信回路１６Ａへ送信した（図２のステップＳ４）後、図２のステップＳ２に戻って処理等を行う。

また、送受信制御部２８は、図２のステップＳ３において、位相余裕が所定の閾値以上であるとの判定結果を得た場合には、当該判定結果を得る直前に測定した位相余裕の範囲内の中心値となるように動作クロックの位相（送信回路１６Ａから送信される差動伝送信号の受信タイミング）を設定するための制御信号を受信回路２４Ａへ送信し（図２のステップＳ５）、当該判定結果を得る直前のエンファシス量を差動伝送信号に付加させるための制御信号を送信回路１６Ａへ送信した後、所定のデータ列の送信を停止させるための制御信号を送信回路１６Ａへ送信する（図２のステップＳ６）。

そして、図２に示した一連の制御が行われることにより、送信回路１６Ａから出力される差動伝送信号の信号レベルを、撮像装置１からＣＣＵ２までの伝送距離に応じた適切な信号レベルに設定することができ、その結果、様々な撮像装置１及びＣＣＵ２の組み合わせにおいて、差動伝送信号の伝送に係る消費電力を最適化することができる。

一方、図２に示した一連の制御が行われた後において、クロック生成部２１により生成されたクロック信号と、同期信号生成部２２により生成された同期信号と、がタイミングジェネレータ１２へ出力される。

タイミングジェネレータ１２は、ＣＣＵ２から出力されるクロック信号及び同期信号に基づき、撮像素子１１ａの駆動タイミングを規定するためのＨＤ信号及びＶＤ信号を生成して出力する。

撮像素子１１ａは、タイミングジェネレータ１２から供給されるＨＤ信号及びＶＤ信号に応じて駆動することにより、被写体を撮像してアナログの撮像信号を出力する。

Ａ／Ｄ変換部１１ｂは、撮像素子１１ａから出力された撮像信号を所定期間毎にサンプリングすることにより、当該撮像信号における各画素毎の信号レベルを８ビットのデジタルデータに変換して出力する。

分周回路１４は、周波数逓倍部１３から出力されるクロック信号を８分周することにより生成した分周クロック信号をＰ／Ｓ変換部１５Ｂへ出力する。

Ｐ／Ｓ変換部１５Ａは、撮像部１１から（パラレルに）出力される８ビットのデジタルデータの各ビット値を、周波数逓倍部１３から出力されるクロック信号の周波数に応じた動作クロックでシリアル化して送信回路１６Ａへ出力する。

Ｐ／Ｓ変換部１５Ｂは、分周回路１４から出力される分周クロック信号をシリアルデータ化して送信回路１６Ｂへ出力する。

送信回路１６Ａは、Ｐ／Ｓ変換部１５Ａから（シリアルに）出力されるデジタルデータを所定の方式の差動伝送信号に変換し、図２に示した一連の制御を経て設定されたエンファシス量を当該変換された差動伝送信号に対して付加するような変調を施し、さらに、当該変調を施した差動伝送信号を周波数逓倍部１３から出力されるクロック信号の周波数に応じた伝送速度で受信回路２４Ａへ送信する。

送信回路１６Ｂは、Ｐ／Ｓ変換部１５Ｂから出力される（シリアルデータ化された）分周クロック信号を、ＬＶＤＳ方式等の所定の方式の差動伝送信号に変換して受信回路２４Ｂへ送信する。

受信回路２４Ａは、撮像装置１の送信回路１６Ａから送信される差動伝送信号を、周波数逓倍部２３から出力されるクロック信号の周波数に応じた動作クロックであるとともに、図２に示した一連の制御を経て設定された受信タイミングで受信し、当該受信した差動伝送信号を（シリアルな）デジタルデータに変換し、さらに、当該変換したデジタルデータをＳ／Ｐ変換部２５Ａへ出力する。

受信回路２４Ｂは、撮像装置１の送信回路１６Ｂから送信される差動伝送信号を受信し、当該受信した差動伝送信号に応じた分周クロック信号をシリアルデータとして復元してＳ／Ｐ変換部２５Ｂへ出力する。

Ｓ／Ｐ変換部２５Ａは、受信回路２４Ａから（シリアルに）出力されるデジタルデータの各ビット値を、周波数逓倍部２３から出力されるクロック信号の周波数に応じた動作速度でパラレルデータに変換してビットシフト部２７へ出力する。

Ｓ／Ｐ変換部２５Ｂは、受信回路２４Ａから出力される（シリアルデータ化された）分周クロック信号をパラレルデータ化してビットずれ量検出部２６へ出力する。

ビットずれ量検出部２６は、８ビットの所定のビットパターンと、Ｓ／Ｐ変換部２５Ｂから８ビットずつ出力される分周クロック信号と、を比較することにより、Ｓ／Ｐ変換部２５Ｂから出力される分周クロック信号に含まれる各ビット値が当該所定のビットパターンに含まれる各ビット値に対してどの程度ずれているかを示すビットずれ量を検出し、当該検出したビットずれ量の情報をビットシフト部２７へ出力する。

ビットシフト部２７は、Ｓ／Ｐ変換部２５Ａから８ビットずつ出力されるパラレルデータに含まれる各ビット値を、ビットずれ量検出部２６から出力されるビットずれ量の情報に応じてビットシフトする補正処理を行い、当該補正処理を行ったパラレルデータを画像処理回路（図示せず）へ出力する。

具体的には、ビットシフト部２７は、ビットずれ量検出部２６から出力されるビットずれ量の情報に基づき、例えば、１ビット分のずれが発生していることを検出した場合には、当該ずれの発生を検出したタイミングで入力された８ビットのパラレルデータの各ビット値を１ビット分だけビットシフトするような補正処理を行い、当該補正処理を行ったパラレルデータを画像処理回路（図示せず）へ出力する。

そして、以上に述べたような処理及び動作がビットシフト部２７等において行われることにより、撮像装置１とＣＣＵ２とが適切に同期するように補正処理が施された（ビットシフトされた）パラレルデータを、ＣＣＵ２の後段に位置する画像処理回路（図示せず）へ出力することができる。

以上に述べたように、本実施例によれば、送信回路１６Ａから受信回路２４Ａへ差動伝送信号を送信する際に、撮像装置１とＣＣＵ２との同期に用いられる同期パターン等のデータが重畳されない。その結果、本実施例によれば、画像データを含む信号を受信する際の信号品質を従来に比べて向上させることができる。

また、以上に述べたように、本実施例によれば、送信回路１６Ａから受信回路２４Ａへ送信される差動伝送信号に同期パターン等のデータを重畳せずとも、撮像装置１とＣＣＵ２とを適切に同期させることができる。

また、以上に述べたように、本実施例によれば、ビットずれ量の情報がビットずれ量検出部２６から出力されるタイミング毎に、撮像装置１とＣＣＵ２とを適切に同期させるような補正処理（ビットシフト）がビットシフト部２７において実施される。その結果、本実施例によれば、外乱等に起因する突発的なビットずれが生じた場合であっても、当該ビットずれを直ちに補正することができるため、撮像装置１とＣＣＵ２とが適切に同期されない期間を極力短くすることができる。

なお、本実施例の受信回路２４Ａは、例えば、図３に示すような各部を具備することにより、差動伝送信号における遷移時間に関する制約を緩和しつつ、差動伝送信号において生じるデューティサイクル歪みが抑制された状態でデジタルデータ（画像データ）を受信できるように構成してもよい。図３は、本実施例に係る受信回路に組み込むことが可能な構成の一例を示す図である。

具体的には、本実施例の受信回路２４Ａは、例えば図３に示すように、送信回路１６Ａから送信された差動伝送信号が入力される絶縁回路２４１と、絶縁回路２４１の後段に接続されたバイアス回路２４２と、バイアス回路２４２の後段に接続された終端回路２４３と、終端回路２４３を経た差動伝送信号をシングルエンド信号に変換するＤ／Ｓ（差動／シングルエンド）変換回路２４４と、Ｄ／Ｓ変換回路２４４から出力されるシングルエンド信号に応じたデジタルデータを受信するデータ受信部２４５と、受信制御部２４６と、Ｄ／Ａ変換回路２４７と、を具備して構成されていてもよい。

バイアス回路２４２は、差動伝送信号の伝送に係る２つの信号線のうちの一方の信号線（以降、第１の信号線とも称する）に対し、電源電圧Ｖｃｃに相当するバイアス電圧を加えるように接続された抵抗Ｒ１と、第１の信号線と接地電圧ＧＮＤとの間に接続された抵抗Ｒ２と、当該２つの信号線のうちの他方の信号線（以降、第２の信号線とも称する）に対し、Ｄ／Ａ変換回路２４７の出力電圧に応じたバイアス電圧を加えるように接続された抵抗Ｒ３と、第２の信号線と接地電圧ＧＮＤとの間に接続された抵抗Ｒ４と、を有している。

終端回路２４３は、第１の信号線と接地電圧ＧＮＤとの間に接続された終端抵抗Ｒ５と、第２の信号線と接地電圧ＧＮＤとの間に接続された終端抵抗Ｒ６と、を有している。

受信制御部２４６は、バイアス回路２４２により第２の信号線に対して加えられるバイアス電圧を変化させるための制御信号をＤ／Ａ変換回路２４７へ出力することができるように構成されている。そして、受信制御部２４６から出力される制御信号に応じてＤ／Ａ変換回路２４７の出力電圧が変化することに伴い、バイアス回路２４２の抵抗Ｒ３を介して第２の信号線に加えられるバイアス電圧が変化される。

また、受信制御部２４６は、例えば、前述の制御信号をＤ／Ａ変換回路２４７に１回出力する毎に、データ受信部２４５の動作クロックの位相を順次変動させつつ、データ受信部２４５がデジタルデータを正常に受信できているか否かを判定するような動作を行うことにより、バイアス回路２４２の第２の信号線に対して任意のバイアス電圧が加えられた場合におけるデータ受信部２４５の位相余裕を測定することができるように構成されている。

さらに、受信制御部２４６は、前述のように測定した位相余裕の測定結果に基づき、位相余裕が最大となるようなバイアス電圧をバイアス回路２４２の第２の信号線に加えるための制御信号をＤ／Ａ変換回路２４７へ出力することができるように構成されている。

なお、受信制御部２４６による位相余裕の測定及びバイアス電圧の変化に係る動作は、例えば、図２に示した一連の処理のように、撮像システム１０１の各部の電源が投入された略直後に送信回路１６Ａから送信される所定のデータ列を用いて実施されることが望ましい。

従って、以上に述べたような構成を受信回路２４Ａが具備することにより、差動伝送信号における遷移時間に関する制約を緩和しつつ、Ｄ／Ｓ変換回路２４４のばらつきに起因して生じるデューティサイクル歪みが抑制された状態でデジタルデータ（画像データ）を受信することができる。

ところで、本実施例によれば、例えば、図４に示すような接続インターフェースの構成を採用することにより、被写体の撮像等に係る動作が行われる前に、撮像装置１とＣＣＵ２との間の電気的接続に異常が発生している旨をユーザに告知することができるようにしてもよい。図４は、本実施例に係る画像データ伝送システムに採用可能な接続インターフェースの構成の一例を示す図である。

具体的には、本実施例によれば、例えば、撮像装置１から延出したケーブルの端部のコネクタ（図示せず）周辺に図４のような電気接続部３０１を設けるとともに、ＣＣＵ２における当該コネクタの差込口（図示せず）周辺に図４のような電気接続部３０２を設けるような接続インターフェースの構成を採用してもよい。

電気接続部３０１は、複数の電気接点を具備する接点部３０１Ａと、接点部３０１Ａの電気接点の数と同数のスイッチを具備するリレースイッチ部３０１Ｂと、リレースイッチ部３０１Ｂの各スイッチの切り替えに係る制御を行う接続制御部３０１Ｃと、ノードＮ１１と接地電圧ＧＮＤとの間に接続される抵抗Ｒ１１と、を具備している。

リレースイッチ部３０１Ｂは、接続制御部３０１Ｃの制御に基づき、接点部３０１Ａの各電気接点を本来の接続先へ接続する導通状態、または、接点部３０１Ａの各電気接点を本来の接続先とは異なる他の接続先へ接続する非導通状態のいずれかの状態になるように各スイッチを動作させることができるように構成されている。

また、リレースイッチ部３０１Ｂは、電気接続部３０１及び３０２が接続されていない場合においては、非導通状態を維持するように構成されている。

接続制御部３０１Ｃは、ノードＮ１１に印加される電圧に応じて動作を開始するタイマー等を具備し、当該タイマーが動作を開始してから所定の時間が経過したことを検出した場合に、リレースイッチ部３０１Ｂの（各スイッチの）状態を非導通状態から導通状態へ切り替える制御を行うように構成されている。

電気接続部３０２は、複数の電気接点を具備する接点部３０２Ａと、接点部３０２Ａの電気接点の数と同数のスイッチを具備するリレースイッチ部３０２Ｂと、リレースイッチ部３０２Ｂの各スイッチの切り替えに係る制御を行う接続制御部３０２Ｃと、ノードＮ１２と電源電圧Ｖｃｃとの間に接続される抵抗Ｒ１２と、を具備している。

リレースイッチ部３０２Ｂは、接続制御部３０２Ｃの制御に基づき、接点部３０２Ａの各電気接点を本来の接続先へ接続する導通状態、または、接点部３０２Ａの各電気接点を本来の接続先とは異なる他の接続先へ接続する非導通状態のいずれかの状態になるように各スイッチを動作させることができるように構成されている。

また、リレースイッチ部３０２Ｂは、電気接続部３０１及び３０２が接続されていない場合においては、非導通状態を維持するように構成されている。

接続制御部３０２Ｃは、ノードＮ１２の電圧を監視することにより、ノードＮ１２の電圧が所定値ＴＨ（＜Ｖｃｃ）より大きいことを検出した場合には、リレースイッチ部３０２Ｂの（各スイッチの）状態を非導通状態とし、ノードＮ１２の電圧が所定値ＴＨ以下であることを検出した場合には、リレースイッチ部３０２Ｂの（各スイッチの）状態を導通状態とする制御を行うように構成されている。

一方、電気接続部３０１及び３０２は、図４に示すように、リレースイッチ部３０１Ｂ及び３０２Ｂがいずれも非導通状態のまま、接点部３０１Ａ及び３０２Ａが接続された場合に、ノードＮ１１からノードＮ１２に至るまでの中途に存在する各部（接点部３０１Ａの各電気接点、リレースイッチ部３０１Ｂの各スイッチ、接点部３０２Ａの各電気接点、及び、リレースイッチ部３０２Ｂの各スイッチ）が直列に接続されるように配線されている。

そのため、電気接続部３０１及び３０２が接続された際には、電気接続部３０２の電源電圧Ｖｃｃと電気接続部３０１の接地電圧ＧＮＤとの間の電位差と、抵抗Ｒ１１及びＲ１２の抵抗値と、接点部３０１Ａの各電気接点の抵抗値と、リレースイッチ部３０１Ｂの各スイッチの抵抗値と、接点部３０２Ａの各電気接点の抵抗値と、リレースイッチ部３０２Ｂの各スイッチの抵抗値と、に応じて分圧された電圧がノードＮ１１及びノードＮ１２にそれぞれ印加される。

ここで、電気接続部３０１及び３０２の接続時にノードＮ１１に印加される電圧は、接点部３０１Ａ及び３０２Ａに含まれる各電気接点のうち、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が増えてゆくに従って低下する（接地電位の電圧値に近づいてゆく）。

そのため、接続制御部３０１Ｃは、前述のようなタイマーを用いてノードＮ１１の電圧を監視することにより、電気接続部３０１及び３０２の接続時にノードＮ１１に印加される電圧がタイマーの動作電圧未満であることを検出した場合には、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が所定の数以上であると推定し、リレースイッチ部３０１Ｂの（各スイッチの）状態を非導通状態のまま維持するような制御を行う。

また、接続制御部３０１Ｃは、前述のようなタイマーを用いてノードＮ１１の電圧を監視することにより、電気接続部３０１及び３０２の接続時にノードＮ１１に印加される電圧がタイマーの動作電圧以上になってから所定の時間が経過したことを検出した場合には、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が所定の数未満であると推定し、リレースイッチ部３０１Ｂの（各スイッチの）状態を非導通状態から導通状態へ切り替える制御を行う。

一方、電気接続部３０１及び３０２の接続時にノードＮ１２に印加される電圧は、接点部３０１Ａ及び３０２Ａに含まれる各電気接点のうち、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が増えてゆくに従って上昇する（電源電圧Ｖｃｃの電圧値に近づいてゆく）。

そのため、接続制御部３０２Ｃは、ノードＮ１２の電圧を監視することにより、電気接続部３０１及び３０２の接続時にノードＮ１２に印加される電圧が所定値ＴＨより大きいことを検出した場合には、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が所定の数以上であると推定し、リレースイッチ部３０２Ｂの（各スイッチの）状態を非導通状態とするような制御を行うとともに、撮像装置１とＣＣＵ２との間の電気的接続に異常が発生している旨を告知可能な情報を具備する信号を生成して（ＣＣＵ２の後段に位置する）画像処理回路（図示せず）へ出力する。そして、このような情報を具備する信号が画像処理回路（図示せず）により画像処理され、当該画像処理された信号がモニタ等の表示装置（図示せず）へ出力されることにより、撮像装置１とＣＣＵ２との間の電気的接続に異常が発生している旨をユーザに告知することができる。

また、接続制御部３０２Ｃは、ノードＮ１２の電圧を監視することにより、電気接続部３０１及び３０２の接続時にノードＮ１２に印加される電圧が所定値ＴＨ以下であることを検出した場合には、酸化皮膜の形成等に起因して抵抗値が上昇している電気接点の数が所定の数未満であると推定し、リレースイッチ部３０２Ｂの（各スイッチの）状態を導通状態とするような制御を行う。

なお、以上に述べたような接続インターフェースの構成によれば、例えば、接点部３０１Ａ及び３０２Ａに含まれる電気接点の総数等に応じて電源電圧Ｖｃｃの電圧値を調整することにより、電気接続部３０１及び３０２が接続された際に酸化皮膜を破壊することができるようにしてもよい。

以上に述べたような接続インターフェースの構成によれば、被写体の撮像等に係る動作が行われる前に、撮像装置１とＣＣＵ２との間の電気的接続に異常が発生している旨をユーザに告知することができるため、予め設定された耐用回数を超えて撮像システム１０１が使用されることを抑制できる。

なお、本発明は、上述した実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更や応用が可能であることは勿論である。

本出願は、２０１２年５月２４日に日本国に出願された特願２０１２−１１８７７７号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (8)

1. 撮像装置における被写体の撮像により得られた画像データを所定のクロック信号に応じた動作クロックによりシリアルデータ化したシリアルデータを含む第１の信号を前記撮像装置から受信する第１の受信部と、
   前記第１の信号に含まれるシリアルデータとは異なる第２のシリアルデータであって、前記クロック信号に応じて生成された第２のクロック信号をシリアルデータ化した第２のシリアルデータを含む第２の信号を前記撮像装置から受信する第２の受信部と、
   前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータをパラレルデータに変換して出力する第１のシリアル／パラレル変換部と、
   前記第２の受信部において受信された前記第２の信号に含まれる前記第２のシリアルデータをパラレルデータに変換して出力する第２のシリアル／パラレル変換部と、
   前記第２のシリアル／パラレル変換部から出力されるパラレルデータと、所定のビットパターンと、に基づき、前記第２のシリアル／パラレル変換部から出力されるパラレルデータに含まれる各ビット値が前記所定のビットパターンの各ビット値に対してどの程度ずれているかを示す情報を取得するビットずれ量検出部と、
   前記ビットずれ量検出部により得られた情報に応じ、前記第１のシリアル／パラレル変換部から出力されるパラレルデータをビットシフトするビットシフト部と、
   を有することを特徴とする画像データ受信装置。
2. 前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータに基づき、前記第１の受信部において所定のデータ列を正常に受信できる期間が所定の閾値以上になるように、前記第１の受信部へ伝送される前記第１の信号に付加されるエンファシス量と、前記第１の受信部における前記第１の信号の受信タイミングと、をそれぞれ調整するための制御を行う制御部をさらに有する
   ことを特徴とする請求項１に記載の画像データ受信装置。
3. 前記第１の受信部は、所定のデータ列を含む差動伝送信号を前記撮像装置から受信した際に、当該受信した差動伝送信号に加えるバイアス電圧を、前記所定のデータ列を正常に受信できる期間が最大となるように調整する
   ことを特徴とする請求項１に記載の画像データ受信装置。
4. 被写体を撮像して画像データを取得する撮像部と、
   前記画像データを所定のクロック信号に応じた動作クロックによりシリアルデータ化したシリアルデータを含む第１の信号を送信する第１の送信部と、
   前記第１の信号に含まれるシリアルデータとは異なる第２のシリアルデータであって、前記クロック信号に応じて生成された第２のクロック信号をシリアルデータ化した第２のシリアルデータを含む第２の信号を送信する第２の送信部と、
   を備えた画像データ送信装置と、
   前記第１の送信部から送信された前記第１の信号を受信する第１の受信部と、
   前記第２の送信部から送信された前記第２の信号を受信する第２の受信部と、
   前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータをパラレルデータに変換して出力する第１のシリアル／パラレル変換部と、
   前記第２の受信部において受信された前記第２の信号に含まれる前記第２のシリアルデータをパラレルデータに変換して出力する第２のシリアル／パラレル変換部と、
   前記第２のシリアル／パラレル変換部から出力されるパラレルデータと、所定のビットパターンと、に基づき、前記第２のシリアル／パラレル変換部から出力されるパラレルデータに含まれる各ビット値が前記所定のビットパターンの各ビット値に対してどの程度ずれているかを示す情報を取得するビットずれ量検出部と、
   前記ビットずれ量検出部により得られた情報に応じ、前記第１のシリアル／パラレル変換部から出力されるパラレルデータをビットシフトするビットシフト部と、
   を備えた画像データ受信装置と、
   を有することを特徴とする画像データ伝送システム。
5. 前記画像データ受信装置は、前記第１の受信部において受信された前記第１の信号に含まれるシリアルデータに基づき、前記第１の受信部において所定のデータ列を正常に受信できる期間が所定の閾値以上になるように、前記第１の送信部から送信される前記第１の信号に付加されるエンファシス量と、前記第１の受信部における前記第１の信号の受信タイミングと、をそれぞれ調整するための制御を行う制御部をさらに有する
   ことを特徴とする請求項４に記載の画像データ伝送システム。
6. 前記第１の受信部は、所定のデータ列を含む差動伝送信号を前記画像データ送信装置から受信した際に、当該受信した差動伝送信号に加えるバイアス電圧を、前記所定のデータ列を正常に受信できる期間が最大となるように調整する
   ことを特徴とする請求項４に記載の画像データ伝送システム。
7. 前記画像データ送信装置は、前記画像データに含まれる１画素分のデータがＮビットである場合において、前記第２の送信部から送信する前記第２の信号の伝送速度を、前記第１の送信部から送信する前記第１の信号の伝送速度の１／Ｎ倍になるように設定する
   ことを特徴とする請求項４に記載の画像データ伝送システム。
8. 前記画像データ送信装置及び前記画像データ受信装置にそれぞれ設けられた電気接続部が接続された際に、前記電気接続部における異常の有無が検出され、さらに、前記電気接続部の異常が検出された際に、前記画像データ送信装置と前記画像データ受信装置との間における電気的接続の異常の発生が告知される
   ことを特徴とする請求項４に記載の画像データ伝送システム。

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