JP5468882B2

JP5468882B2 - Ｃｍｏｓ入力バッファ回路

Info

Publication number: JP5468882B2
Application number: JP2009265455A
Authority: JP
Inventors: 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2009-07-03
Filing date: 2009-11-20
Publication date: 2014-04-09
Anticipated expiration: 2029-11-20
Also published as: CN101944903B; KR20110003269A; JP2011055458A; CN101944903A; TWI519074B; US20110001513A1; KR101681458B1; US8013631B2; KR101662325B1; KR20160115891A; TW201121242A

Description

本発明は、ＣＭＯＳレベル以下の入力信号を、ＣＭＯＳレベルの出力信号に変換するＣＭＯＳ入力バッファ回路に係わり、特に、広い電源電圧範囲での動作と低消費電流化が必要なＣＭＯＳ入力バッファ回路に関する。

ＣＭＯＳ回路の入力端子に中途半端なレベルの電圧が入力されても、その入力レベルがハイレベルなのかロウレベルなのかを判断し、ＣＭＯＳ回路が動作している電源電圧であるＣＭＯＳレベルの信号に変換して出力する回路がＣＭＯＳ入力バッファ回路である。

図７に従来のＣＭＯＳ入力バッファ回路を示す。ＰＭＯＳトランジスタ７０１は、ソースが電源端子ＶＤＤ、ドレインが出力端子７２０、ゲートがＰＭＯＳトランジスタ７０２のドレインとＮＭＯＳトランジスタ７０４のドレインに接続される。ＰＭＯＳトランジスタ７０２は、ソースが電源端子ＶＤＤ、ゲートが出力端子７２０に接続される。ＮＭＯＳトランジスタ７０３は、ソースが基準端子ＧＮＤ、ドレインが出力端子７２０、ゲートが入力端子７１０に接続される。ＮＭＯＳトランジスタ７０４は、ソースが基準端子ＧＮＤ、ゲートがＰＭＯＳトランジスタ７０６のドレインとＮＭＯＳトランジスタ７０７のドレインとに接続される。ＮＭＯＳトランジスタ７０５は、ソースがＰＭＯＳトランジスタ７０６のソース、ドレインとゲートが電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタ７０６は、ゲートが入力端子７１０に接続される。ＮＭＯＳトランジスタ７０７は、ソースが基準端子ＧＮＤ、ゲートが入力端子７１０に接続される。図示はしないが、電源端子ＶＤＤに電源からハイレベルの電圧である３Ｖが供給され、基準端子ＧＮＤに電源からロウレベルの電圧である０Ｖが供給される。

次に、従来のＣＭＯＳ入力バッファ回路の動作について説明する。ここでは、ＰＭＯＳトランジスタのしきい値電圧を−０．５Ｖ、ＮＭＯＳトランジスタのしきい値電圧を０．５Ｖとする。

先ず、入力端子７１０にロウレベルである０Ｖが入力されると、ＮＭＯＳトランジスタ７０３とＮＭＯＳトランジスタ７０７がオフし、ＰＭＯＳトランジスタ７０６がオンする。ＮＭＯＳトランジスタ７０４のゲートに、３ＶからＮＭＯＳトランジスタ７０５のしきい値電圧を引いた電圧２．５Ｖが入力される。よって、ＮＭＯＳトランジスタ７０４はオンする。そして、ＰＭＯＳトランジスタ７０１のゲートが０Ｖとなり、ＰＭＯＳトランジスタ７０１はオンする。従って、出力端子７２０には３Ｖが出力される。ＰＭＯＳトランジスタ７０２は、ゲートが３Ｖとなるのでオフする。つまり、入力端子７１０に０Ｖが入力されると、出力端子７２０にＣＭＯＳレベルのハイレベルである３Ｖが出力される。また、入力端子７１０に３Ｖが入力されると、出力端子７２０にＣＭＯＳレベルのロウレベルである０Ｖが出力される。

そしてこの場合は、３つある電流経路において、かならず１つのＭＯＳトランジスタがオフするため、ＣＭＯＳ入力バッファ回路は電流を消費しない。

次に、入力端子７１０に、ＣＭＯＳレベル未満、かつＮＭＯＳトランジスタがオンできる電圧以上の電圧が入力されると、ＮＭＯＳトランジスタ７０３がオンするので、出力端子７２０が０Ｖとなる。出力端子７２０が０Ｖとなるので、ＰＭＯＳトランジスタ７０２がオンする。ＮＭＯＳトランジスタ７０７がオンするので、ＮＭＯＳトランジスタ７０４のゲートが０Ｖとなり、ＮＭＯＳトランジスタ７０４がオフする。そして、ＰＭＯＳトランジスタ７０１のゲートが３Ｖとなるので、ＰＭＯＳトランジスタ７０１がオフする。従って、入力端子７１０に、ＣＭＯＳレベル未満、かつＮＭＯＳトランジスタがオンできる電圧以上の電圧が入力されると、出力端子７２０にＣＭＯＳレベルのロウレベルである０Ｖが出力される。しかしながら、ＰＭＯＳトランジスタ７０６のソースが、電源端子ＶＤＤの電圧３ＶからＮＭＯＳトランジスタ７０５のしきい値電圧０．５Ｖを引いた２．５Ｖであるので、ＰＭＯＳトランジスタ７０６は、ゲートに２Ｖ以上の電圧が入力されないとオフできない。従って、ＰＭＯＳトランジスタ７０６とＮＭＯＳトランジスタ７０７を介して電流が流れるので、電流を消費してしまう。

このとき、より低い入力電圧において、電流を消費しないためには、ＮＭＯＳトランジスタ７０５を２個直列接続するなど、ＰＭＯＳトランジスタ７０６のソースの電圧を低くすることが必要となる（例えば、特許文献１参照。）。

特開２０００−１３２１４号公報（図３）

しかしながら、従来のＣＭＯＳ入力バッファ回路の最低動作電圧は、ＮＭＯＳトランジスタ７０５のしきい値電圧に、ＮＭＯＳトランジスタ７０４のしきい値電圧を合計した電圧か、ＰＭＯＳトランジスタ７０６のしきい値電圧の絶対値を合計した電圧のいずれか高い方の電圧となる。このため、消費電流対策として、ＰＭＯＳトランジスタ７０６のソースの電圧を低くすると、最低動作電圧が高くなってしまうといった課題があった。

また、図７で示す構成に、基準電圧を出力する基準電圧回路を追加し、ＮＭＯＳトランジスタ７０５のゲートに基準電圧回路の出力を接続する方法も考案されている。これにより、電源電圧が高い場合で、ＣＭＯＳレベル未満の入力が入力されても、ＰＭＯＳトランジスタ７０６がオンすることは無くなるが、追加した基準電圧回路が消費電流を消費してしまうといった課題があった。

本発明は、上記課題に鑑みてなされ、低電圧動作かつ低消費電流のＣＭＯＳ入力バッファ回路を提供することを目的とする。すなわち、ＣＭＯＳレベル未満のハイレベル電圧が入力端子に入力された場合で、電源電圧を高くても、電流を消費しないＣＭＯＳ入力バッファ回路を提供することを目的とする。

従来の課題を解決するために、本発明のＣＭＯＳ入力バッファ回路は以下のような構成とした。

入力端子に入力されたＣＭＯＳレベル未満の信号を、ＣＭＯＳレベルの信号に変換して出力端子に出力する、ＣＭＯＳ入力バッファ回路であって、ＣＭＯＳレベルの電圧が供給される電源端子ＶＤＤ及び基準端子ＧＮＤと、ドレインが電源端子ＶＤＤに接続され、ゲートが出力端子に接続されたディプレッション型ＮＭＯＳトランジスタと、ソースがディプレッション型ＮＭＯＳトランジスタのソースに接続され、ドレインが出力端子に接続され、ゲートが入力端子に接続されたＰＭＯＳトランジスタと、ソースが基準端子ＧＮＤに接続され、ゲートが入力端子に接続され、ドレインが出力端子に接続されたＮＭＯＳトランジスタと、を備えたＣＭＯＳ入力バッファ回路。

本発明のＣＭＯＳバッファ回路によれば、最低動作電圧は、ＰＭＯＳトランジスタのしきい値電圧の絶対値か、ＮＭＯＳトランジスタのしきい値電圧のいずれか高い電圧となるので、最低動作電圧を低くすることが出来る。

さらに、ＤＮＭＯＳトランジスタのしきい値電圧の絶対値からＰＭＯＳトランジスタのしきい値電圧の絶対値を引いた電圧以上のハイレベル電圧が入力されれば、電源電圧がいくら高くなっても、電流を消費しないという効果がある。

第１の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第２の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第３の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第４の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第５の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。本発明のＣＭＯＳ入力バッファ回路に用いられる基準電圧回路の一例を示す回路図である。従来のＣＭＯＳ入力バッファ回路を示す回路図である。第６の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第７の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

＜第１の実施形態＞
図１は、第１の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第１の実施形態のＣＭＯＳ入力バッファ回路１０１は、ディプレッション型のＮＭＯＳトランジスタ（以降ＤＮＭＯＳトランジスタと略称する）１０２と、ＰＭＯＳトランジスタ１０３と、ＮＭＯＳトランジスタ１０４を備える。

ＤＮＭＯＳトランジスタ１０２は、ドレインが電源端子ＶＤＤに接続され、ソースがＰＭＯＳトランジスタ１０３のソースに接続され、ゲートが出力端子１２０に接続される。ＰＭＯＳトランジスタ１０３は、ドレインが出力端子１２０に接続され、ゲートが入力端子１１０に接続される。ＮＭＯＳトランジスタ１０４は、ソースが基準端子ＧＮＤに接続され、ドレインが出力端子１２０に接続され、ゲートが入力端子１１０に接続される。図示はしないが、電源端子ＶＤＤに電源からハイレベルの電圧である３Ｖが供給され、基準端子ＧＮＤに電源からロウレベルの電圧である０Ｖが供給される。なお、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値は、ＰＭＯＳトランジスタ１０３のしきい値電圧の絶対値よりも高い構成とする。

次に、第１の実施形態のＣＭＯＳ入力バッファ回路の動作について説明する。

入力端子１１０にＮＭＯＳトランジスタ１０４のしきい値電圧以上の電圧が入力されると、ＮＭＯＳトランジスタ１０４がオンし、出力端子１２０とＤＮＭＯＳトランジスタ１０２のゲートが０Ｖとなる。従って、入力端子１１０の電圧にＰＭＯＳトランジスタ１０３のしきい値電圧の絶対値を足した電圧よりも、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値の方が小さい場合は、ＤＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３はオフする。従って、出力端子１２０の電圧は０Ｖとなる。そして、電源端子ＶＤＤから基準端子ＧＮＤへ電流は流れない。

入力端子１１０に０Ｖが入力されると、ＰＭＯＳトランジスタ１０３のしきい値電圧の絶対値を足した電圧よりも、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値の方が大きいので、ＤＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３はオンする。従って、出力端子１２０の電圧は電源端子ＶＤＤの電圧となる。そして、ＮＭＯＳトランジスタ１０４がオフするので、電源端子ＶＤＤから基準端子ＧＮＤへ電流は流れない。

つまり、図１で示す上記第１の実施形態のＣＭＯＳ入力バッファ回路は、ＤＮＭＯＳトランジスタのしきい値電圧の絶対値からＰＭＯＳトランジスタのしきい値電圧の絶対値を引いた電圧以上のハイレベル電圧が入力されれば、電源電圧がいくら高くなっても、電流を消費しない。

更に、ＣＭＯＳ入力バッファ回路を上記構成とすることにより、最低動作電圧は、ＰＭＯＳトランジスタ１０３のしきい値電圧の絶対値か、ＮＭＯＳトランジスタ１０４のしきい値電圧のいずれか高い電圧となる。従って、従来のＣＭＯＳ入力バッファ回路より低い電源電圧で動作できる。

以上述べてきたように、図１で示す第１の実施形態のＣＭＯＳ入力バッファ回路は、従来のＣＭＯＳ入力バッファ回路での課題を全て解決することができる。

なお、ＤＮＭＯＳトランジスタ１０２のゲートは、出力端子１２０に接続した構成であるが、入力端子１１０にハイレベルの電圧が入力された際に基準端子ＧＮＤの電圧付近となり、ロウレベルの電圧が入力された際に電源端子ＶＤＤの電圧付近となるノードに接続しても、同じ機能が得られることは言うまでも無い。

＜第２の実施形態＞
図２は、第２の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第２の実施形態のＣＭＯＳ入力バッファ回路は、第１の実施形態のＣＭＯＳ入力バッファ回路１０１と、ＰＭＯＳトランジスタ２０１とＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２０４で構成されたレベルシフト回路を追加した構成である。

ＰＭＯＳトランジスタ２０１は、ソースが電源端子ＶＤＤに接続され、ドレインが出力端子２２０に接続され、ゲートがＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４のドレインに接続される。ＰＭＯＳトランジスタ２０２は、ソースが電源端子ＶＤＤに接続され、ゲートが出力端子２２０に接続される。ＮＭＯＳトランジスタ２０３は、ソースが基準端子ＧＮＤに接続され、ドレインが出力端子２２０に接続され、ゲートが入力端子２１０に接続される。ＮＭＯＳトランジスタ２０４は、ソースが基準端子ＧＮＤに接続され、ゲートがＣＭＯＳ入力バッファ回路１０１の出力端子１２０に接続される。ＣＭＯＳ入力バッファ回路１０１は、入力端子１１０が入力端子２１０に接続される。図示はしないが、電源端子ＶＤＤに電源からプラスの電圧が供給され、基準端子ＧＮＤに電源から０Ｖの電圧が供給される。

次に、第２の実施形態のＣＭＯＳ入力バッファ回路の動作について説明する。

入力端子２１０に０Ｖが入力された場合は、ＮＭＯＳトランジスタ２０３がオフし、ＣＭＯＳ入力バッファ回路１０１の出力端子が電源端子ＶＤＤの電圧となるので、ＮＭＯＳトランジスタ２０４がオンする。従って、ＮＭＯＳトランジスタ２０４のドレインが０Ｖとなり、ＰＭＯＳトランジスタ２０１がオンするので、出力端子２０２がＣＭＯＳレベルのハイレベル電圧となる。そして、出力端子がＣＭＯＳレベルのハイレベル電圧となるので、ＰＭＯＳトランジスタ２０２がオフする。よって、入力端子２１０に０Ｖが入力された場合で、ＣＭＯＳ入力バッファ回路１０１の出力端子１２０の電圧がＣＭＯＳレベルのハイレベル電圧未満であっても、出力端子２２０にＣＭＯＳレベルのハイレベル電圧が出力される。しかも、ＮＭＯＳトランジスタ２０３とＰＭＯＳトランジスタ２０２がオフしており、ＣＭＯＳ入力バッファ回路１０１も電流を消費しないので、回路全体も電流を消費しない。

入力端子２１０にＣＭＯＳレベル未満のハイレベルが入力された場合は、ＮＭＯＳトランジスタ２０３がオンするので、出力端子２２０は０Ｖとなる。ＣＭＯＳ入力バッファ回路１０１の出力端子１２０が０Ｖとなるので、ＮＭＳＯ２０４はオフする。そして、出力端子２２０が０Ｖとなるので、ＰＭＯＳトランジスタ２０２はオンし、ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４のドレインがＣＭＯＳレベルのハイレベル電圧となるので、ＰＭＯＳトランジスタ２０１はオフする。従って、入力端子２１０にＣＭＯＳレベル未満のハイレベル電圧が入力されても、出力端子２２０にＣＭＯＳレベルのロウレベル電圧が出力される。しかも、ＮＭＯＳトランジスタ２０４とＰＭＯＳトランジスタ２０１がオフしており、ＣＭＯＳ入力バッファ回路１０１も消費電流を消費しないので、回路全体も電流を消費しない。

以上述べてきたように、図２で示す第２の実施形態のＣＭＯＳ入力バッファ回路では、従来のＣＭＯＳ入力バッファ回路での課題を全て解決できる。さらに、ＣＭＯＳ入力バッファ回路１０１のハイレベルの出力がＣＭＯＳレベル未満となっても、電流を消費することなく、出力端子はＣＭＯＳレベルのハイレベルを出力することが出来る。

また、ＣＭＯＳ入力バッファ回路のＶＤＤとレベルシフト回路のＶＤＤは違っていてもよい。

＜第３の実施形態＞
図３は、第３の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第３の実施形態のＣＭＯＳ入力バッファ回路は、ＰＭＯＳトランジスタ３０１と、ＰＭＯＳトランジスタ３０２と、ＮＭＯＳトランジスタ３０３と、ＤＮＭＯＳトランジスタ３０４と、ＰＭＯＳトランジスタ３０５と、を備える。

ＰＭＯＳトランジスタ３０１は、ソースが電源端子ＶＤＤに接続され、ドレインが出力端子３２０に接続され、ゲートがＰＭＯＳトランジスタ３０２のドレインとＤＮＭＯＳトランジスタ３０４のドレインに接続される。ＰＭＯＳトランジスタ３０２は、ソースが電源端子ＶＤＤに接続され、ゲートが出力端子３２０に接続される。ＮＭＯＳトランジスタ３０３は、ソースが基準端子ＧＮＤに接続され、ドレインが出力端子３２０に接続され、ゲートが入力端子３１０に接続される。ＤＮＭＯＳトランジスタ３０４は、ソースがＰＭＯＳトランジスタ３０５のソースに接続され、ゲートが基準端子ＧＮＤに接続される。ＰＭＯＳトランジスタ３０５は、ドレインが基準端子ＧＮＤに接続され，ゲートが入力端子３１０に接続される。図示はしないが、電源端子ＶＤＤに電源からハイレベルの電圧である３Ｖが供給され、基準端子ＧＮＤに電源からロウレベルの電圧である０Ｖが供給される。なお、ＤＮＭＯＳトランジスタ３０４のしきい値電圧の絶対値は、ＰＭＯＳトランジスタ３０５のしきい値電圧の絶対値よりも高い構成とする。

次に、第３の実施形態のＣＭＯＳ入力バッファ回路の動作について説明する。

入力端子３１０に０Ｖが入力された場合は、ＮＭＯＳトランジスタ３０３がオフし、ＰＭＯＳトランジスタ３０５とＤＮＭＯＳトランジスタ３０４がオンする。ＰＭＯＳトランジスタ３０１のゲートは、ＰＭＯＳトランジスタ３０５のしきい値電圧の絶対値付近の電圧となる。従って、電源端子ＶＤＤの電圧が、ＰＭＯＳトランジスタ３０５のしきい値電圧の絶対値とＰＭＯＳトランジスタ３０１のしきい値電圧の絶対値を足した電圧以上であれば、ＰＭＯＳトランジスタ３０１がオンし、出力端子３２０がＣＭＯＳレベルのハイレベルとなる。そして、出力端子３２０がＣＭＯＳレベルのハイレベルとなれば、ＰＭＯＳトランジスタ３０２はオフする。

入力端子３１０にＣＭＯＳレベル未満のハイレベルが入力された場合は、ＮＭＯＳトランジスタ３０３がオンし、ＰＭＯＳトランジスタ３０５とＤＮＭＯＳトランジスタ３０４がオフするので、出力端子３２０は０Ｖとなる。そして、出力端子３２０が０Ｖとなるので、ＰＭＯＳトランジスタ３０２がオンし、ＰＭＯＳトランジスタ３０２のドレインはＣＭＯＳレベルのハイレベルとなる。さらに、ＰＭＯＳトランジスタ３０２のドレインがＣＭＯＳレベルのハイレベルとなるので、ＰＭＯＳトランジスタ３０１がオフする。

以上説明したように、第３の実施形態では、第２の実施形態に比べ、より簡単な回路構成で従来のＣＭＯＳ入力バッファ回路の課題を解決できる。

なお、ＤＮＭＯＳトランジスタ３０４のゲートは、基準端子ＧＮＤに接続した構成であるが、入力端子３１０にハイレベルの電圧が入力された際に基準端子ＧＮＤの電圧付近となり、ロウレベルの電圧が入力された際に電源端子ＶＤＤの電圧付近となるノードに接続しても、同じ機能が得られることは言うまでも無い。

＜第４の実施形態＞
図４は、第４の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第４の実施形態のＣＭＯＳ入力バッファ回路は、第３の実施形態のＣＭＯＳ入力バッファ回路に、更に基準電圧を出力する基準電圧回路４０１を備える。そして、ＤＮＭＯＳトランジスタ３０４は、ゲートが、基準端子ＧＮＤではなく、基準電圧回路４０１の出力端子４０２に接続される。

上記構成とすることで、ＰＭＯＳトランジスタ３０５とＤＮＭＯＳトランジスタ３０４がオフする条件は、入力端子３１０の電圧とＰＭＯＳトランジスタ３０５のしきい値電圧の絶対値を足した電圧が、ＤＮＭＯＳトランジスタ３０４のしきい値電圧の絶対値と基準電圧回路４０１の基準電圧を足した電圧以上であること、となる。

従って、ＤＭＯＳ３０４のしきい値電圧の絶対値を高く出来ないなど、ＤＮＭＯＳトランジスタ３０４のしきい値電圧の絶対値に対するＰＭＯＳトランジスタ４０５のしきい値電圧の絶対値が近い値か高い値になる場合でも、ＤＮＭＯＳトランジスタ３０４とＰＭＯＳトランジスタ３０５を十分にオンできるため、従来のＣＭＯＳ入力バッファ回路の課題を解決できる。

＜第５の実施形態＞
図５は、第５の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第５の実施形態のＣＭＯＳ入力バッファ回路は、第１の実施形態のＣＭＯＳ入力バッファ回路１０１と、基準電圧を出力する基準電圧回路４０１と、ＤＮＭＯＳトランジスタ５０１と、ＰＭＯＳトランジスタ５０２を備える。ＤＮＭＯＳトランジスタ５０１は、ソースがＰＭＯＳトランジスタ５０２のソースに接続され、ドレインが電源端子ＶＤＤに接続され、ゲートが基準電圧回路４０１の出力端子４０１に接続される。ＰＭＯＳトランジスタ５０２は、ドレインが出力端子５２０に接続され、ゲートが入力端子５１０に接続される。ＣＭＯＳ入力バッファ回路１０１の入力端子１１０と出力端子１２０は、入力端子５１０と出力端子５２０に接続される。

入力端子５１０に０Ｖが入力された場合は、ＤＮＭＯＳトランジスタ５１０とＰＭＯＳトランジスタ５０２がオンする。従って、出力端子５２０には、基準電圧回路４０１の基準電圧にＤＮＭＯＳトランジスタ５０１のしきい値電圧の絶対値を足した電圧が供給される。入力端子５１０にＣＭＯＳレベル未満のハイレベルが入力された場合は、ＤＮＭＯＳトランジスタ５０１とＰＭＯＳトランジスタ５０２がオフするので、出力端子５２０へは電圧が供給されない。従って、第１の実施形態のＣＭＯＳ入力バッファ回路の動作に加えて、入力端子５１０に０Ｖが入力された場合に、出力端子５２０に上記電圧が供給される。

従って、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値を高く出来ないなど、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値に対するＰＭＯＳトランジスタ１０３のしきい値電圧の絶対値が近い値か高い値になる場合でも、ＤＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０３が十分にオンできるため、従来のＣＭＯＳ入力バッファ回路の課題を解決できる。さらに、第５の実施形態のＣＭＯＳ入力バッファ回路は、ＤＮＭＯＳトランジスタ１０２のしきい値電圧の絶対値が低い場合でも、入力端子５１０に０Ｖが入力されたときの出力電圧の上昇速度が、飛躍的に向上する。

図６は、図４と図５に示す基準電圧回路４０１の回路図である。基準電圧回路４０１は、ＤＮＭＯＳトランジスタ６０１と、ＮＭＯＳトランジスタ６０２と、ＮＭＯＳトランジスタ６０３と、を備える。ＤＮＭＯＳトランジスタ６０１は、ソースが出力端子４０２に接続され、ドレインが電源端子ＶＤＤに接続され、ゲートが基準端子ＧＮＤに接続される。飽和結線されたＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ６０３は、出力端子４０２と基準端子ＧＮＤ間に直列に配置される。なお、ＤＮＭＯＳトランジスタ６０１のしきい値電圧の絶対値より、ＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ６０３のしきい値電圧を合計した値の方が高い構成である。

次に、図６に示す基準電圧回路４０１の動作について説明する。

基準電圧回路４０１は、各トランジスタを上述したしきい値で構成しているので、全てのトランジスタはオフしていて、電源端子ＶＤＤから基準端子ＧＮＤに電流は流れない。ここで、出力端子４０２の電圧が、ＤＮＭＯＳトランジスタ６０１のしきい値電圧の絶対値を下回ると、ＤＮＭＯＳトランジスタ６０１がオンし、電源端子ＶＤＤから出力端子４０２に電流が流れる。また、出力端子４０２の電圧が、ＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ６０３のしきい値電圧を合計した電圧を超えると、出力端子４０２から基準端子ＧＮＤに電流が流れる。従って、出力端子４０２の電圧は、ＤＮＭＯＳトランジスタのしきい値電圧の絶対値以上で、ＮＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ６０３のしきい値電圧の合計値以下の範囲となる。

以上説明したように、基準電圧回路４０１は、基準電圧の制度はある範囲で保証され、かつ電源端子ＶＤＤから基準端子ＧＮＤに全く電流が流れないという特徴がある。従って、図４ないし図５で示すようなＣＭＯＳ入力バッファ回路に組み込まれても、十分機能を果たすのはもちろんであるが、ＣＭＯＳ入力バッファ回路の消費電流は消費しないままである。

なお、基準電圧回路４０１では、ＮＭＯＳトランジスタの飽和結線を出力端子と基準端子ＧＮＤ間に必要な個数直列に接続する構成としたが、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタの飽和結線を用いても同じ機能となることは言うまでも無い。

また、第２の実施形態のＣＭＯＳ入力バッファ回路において、ＤＮＭＯＳトランジスタ１０２のゲートに図６で示した基準電圧回路４０１の出力端子を接続する構成としても、図２で示した回路と同じ機能と効果が得られることは言うまでも無い。

さらに、各実施形態で説明したＣＭＯＳ入力バッファ回路において、各ＭＯＳトランジスタのチャネルタイプを逆にした回路、すなわち、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ、ディプレッション型ＮチャネルＭＯＳトランジスタとディプレッション型ＰチャネルＭＯＳトランジスタに置き換えた回路構成しても、同じ効果が得られることは言うまでもない。

本発明で説明したＣＭＯＳレベル未満の信号は、ＣＭＯＳレベル未満の信号であればどのような信号でも良い。例えば、０．６Ｖ程度の発電電圧である太陽電池の出力を入力すれば、電流を消費することなく太陽電池の発電の有無を検出できる。このように、検出精度が求められない電圧検出回路として使用できることは言うまでも無い。

＜第６の実施形態＞
図８は、第６の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第６の実施形態のＣＭＯＳ入力バッファ回路は、ＰＭＯＳトランジスタ８０６とＤＮＭＯＳトランジスタ８０５とＮＭＯＳトランジスタ８０７で構成されたインバータ回路と、ＰＭＯＳトランジスタ８０１とＰＭＯＳトランジスタ８０２とＮＭＯＳトランジスタ８０３とＮＭＯＳトランジスタ８０４で構成されたレベルシフト回路との構成である。

ＰＭＯＳトランジスタ８０１は、ソースが電源端子ＶＤＤに接続され、ドレインが出力端子８２０に接続され、ゲートがＰＭＯＳトランジスタ８０２とＮＭＯＳトランジスタ８０４のドレインに接続される。ＰＭＯＳトランジスタ８０２は、ソースが電源端子ＶＤＤに接続され、ゲートが出力端子８２０に接続される。ＮＭＯＳトランジスタ８０３は、ソースが基準端子ＧＮＤに接続され、ドレインが出力端子８２０に接続され、ゲートが入力端子８１０に接続される。ＮＭＯＳトランジスタ８０４は、ソースが基準端子ＧＮＤに接続され、ゲートがＮＭＯＳトランジスタ８０７とＰＭＯＳトランジスタ８０６のドレインに接続される。ＮＭＯＳトランジスタ８０７は、ソースが基準端子ＧＮＤに接続され、ゲートがＮＭＯＳトランジスタ８０６のゲートと入力端子８１０に接続される。ＰＭＯＳトランジスタ８０６は、ソースがＤＮＭＯＳトランジスタ８０５のドレインに接続される。ＤＮＭＯＳトランジスタ８０５は、ドレインが電源端子ＶＤＤに接続され、ゲートが基準端子ＧＮＤに接続される。なお、ＤＮＭＯＳトランジスタ８０５のしきい値電圧の絶対値は、ＰＭＯＳトランジスタ８０６のしきい値電圧の絶対値よりも高い構成とする。図示はしないが、電源端子ＶＤＤに電源からプラスの電圧が供給され、基準端子ＧＮＤに電源から０Ｖの電圧が供給される。

次に、第６の実施形態のＣＭＯＳ入力バッファ回路の動作について説明する。

入力端子８１０に０Ｖが入力されると、ＰＭＯＳトランジスタ８０６のしきい値電圧の絶対値を足した電圧よりも、ＤＮＭＯＳトランジスタ８０５のしきい値電圧の絶対値の方が大きいので、ＤＮＭＯＳトランジスタ８０５とＰＭＯＳトランジスタ８０６はオンする。従って、ＮＭＯＳトランジスタ８０７のドレインはＤＮＭＯＳトランジスタ８０５のしきい値電圧となる。そして、ＮＭＯＳトランジスタ８０７がオフするので、電源端子ＶＤＤから基準端子ＧＮＤへ電流は流れない。

また、入力端子８１０に０Ｖが入力された場合は、ＮＭＯＳトランジスタ８０３がオフし、ＮＭＯＳトランジスタ８０７のドレインがＤＮＭＯＳトランジスタ８０５のしきい値電圧となるので、ＮＭＯＳトランジスタ８０４がオンする。従って、ＮＭＯＳトランジスタ８０４のドレインが０Ｖとなり、ＰＭＯＳトランジスタ８０１がオンするので、出力端子８２０がＣＭＯＳレベルのハイレベル電圧となる。そして、出力端子がＣＭＯＳレベルのハイレベル電圧となるので、ＰＭＯＳトランジスタ８０２がオフする。よって、入力端子８１０に０Ｖが入力された場合で、ＮＭＯＳトランジスタ８０７のドレインの電圧がＣＭＯＳレベルのハイレベル電圧未満であっても、出力端子８２０にＣＭＯＳレベルのハイレベル電圧が出力される。しかも、ＮＭＯＳトランジスタ８０３とＰＭＯＳトランジスタ８０２がオフしており電流は流れない。従って、回路全体も電流を消費しない。

入力端子８１０にＮＭＯＳトランジスタ８０７のしきい値電圧以上ＣＭＯＳレベル未満のハイレベルの電圧が入力されると、ＮＭＯＳトランジスタ８０７がオンする。ＤＮＭＯＳトランジスタ８０５のゲートは０Ｖのため、入力端子８１０の電圧にＰＭＯＳトランジスタ８０６のしきい値電圧の絶対値を足した電圧よりも、ＤＮＭＯＳトランジスタ８０５のしきい値電圧の絶対値の方が小さい場合は、ＤＮＭＯＳトランジスタ８０５とＰＭＯＳトランジスタ８０６はオフする。従って、ＮＭＯＳトランジスタ８０７のドレインは０Ｖとなる。そして、電源端子ＶＤＤから基準端子ＧＮＤへ電流は流れない。

また、入力端子８１０にＮＭＯＳトランジスタ８０７のしきい値電圧以上ＣＭＯＳレベル未満のハイレベルが入力された場合は、ＮＭＯＳトランジスタ８０３がオンするので、出力端子８２０は０Ｖとなる。ＮＭＯＳトランジスタ８０７のドレインが０Ｖとなるので、ＮＭＯＳトランジスタ８０４はオフする。そして、出力端子８２０が０Ｖとなるので、ＰＭＯＳトランジスタ８０２はオンし、ＰＭＯＳトランジスタ８０２とＮＭＯＳトランジスタ８０４のドレインがＣＭＯＳレベルのハイレベル電圧となるので、ＰＭＯＳトランジスタ８０１はオフする。従って、入力端子８１０にＮＭＯＳトランジスタ８０７のしきい値電圧以上ＣＭＯＳレベル未満のハイレベル電圧が入力されても、出力端子８２０にＣＭＯＳレベルのロウレベル電圧が出力される。しかも、ＮＭＯＳトランジスタ８０４とＰＭＯＳトランジスタ８０１がオフしており、電流は流れない。従って、回路全体も電流を消費しない。

つまり、図８で示す上記第６の実施形態のＣＭＯＳ入力バッファ回路は、ＤＮＭＯＳトランジスタのしきい値電圧の絶対値からＰＭＯＳトランジスタのしきい値電圧の絶対値を引いた電圧以上のハイレベル電圧が入力されれば、電源電圧がいくら高くなっても、電流を消費しない。

更に、ＣＭＯＳ入力バッファ回路を上記構成とすることにより、最低動作電圧は、ＰＭＯＳトランジスタ８０６のしきい値電圧の絶対値か、ＮＭＯＳトランジスタ８０７のしきい値電圧のいずれか高い電圧となる。従って、従来のＣＭＯＳ入力バッファ回路より低い電源電圧で動作できる。

以上述べてきたように、図８で示す第６の実施形態のＣＭＯＳ入力バッファ回路は、従来のＣＭＯＳ入力バッファ回路での課題を全て解決することができる。さらに、ＮＭＯＳトランジスタ８０７のドレインのハイレベルの出力がＣＭＯＳレベル未満となっても、電流を消費することなく、出力端子はＣＭＯＳレベルのハイレベルを出力することが出来る。

なお、ＤＮＭＯＳトランジスタ８０５のドレインの電源端子ＶＤＤとＰＭＯＳトランジスタ８０１とＰＭＯＳトランジスタ８０２のソースの電源端子ＶＤＤは違っていてもよい。

＜第７の実施形態＞
図９は、第７の実施形態のＣＭＯＳ入力バッファ回路を示す回路図である。第７の実施形態のＣＭＯＳ入力バッファ回路は、ＰＭＯＳトランジスタ９０１と、ＰＭＯＳトランジスタ９０２と、ＮＭＯＳトランジスタ３０３と、ＤＮＭＯＳトランジスタ９０４と、定電流回路９１１と、定電流回路９１２とを備える。定電流回路９１１は、図示はしないが定電流が流入する電流流入端子と、定電流が流出する電流流出端子を備えている。また、ディプレッションTr.のゲートとソースが接続され、ドレインが電流流入端子、ソースないしゲートが電流流出端子となる構成となっている。定電流回路９１２は、図示はしないが定電流が流入する電流流入端子と、定電流が流出する電流流出端子を備えている。また、ディプレッションTr.のゲートとソースが接続され、ドレインが電流流入端子、ソースないしゲートが電流流出端子となる構成となっている。

ＰＭＯＳトランジスタ９０１は、ソースが電源端子ＶＤＤに接続され、ドレインが出力端子９２０に接続され、ゲートが定電流回路９１１の電流流出端子とＤＮＭＯＳトランジスタ９０４のドレインに接続される。ＰＭＯＳトランジスタ９０２は、ソースが電源端子ＶＤＤに接続され、ドレインが定電流回路９１１の電流流入端子に接続され、ゲートが出力端子９２０に接続される。ＮＭＯＳトランジスタ９０３は、ソースが基準端子ＧＮＤに接続され、ドレインが出力端子９２０に接続され、ゲートが入力端子９１０に接続される。ＤＮＭＯＳトランジスタ９０４は、ソースが入力端子９１０および定電流回路９１２の電流流入端子に接続され、ゲートが基準端子ＧＮＤに接続される。定電流回路９１２は、電流流入端子がＤＮＭＯＳトランジスタ９０４のソースおよび入力端子９１０に接続され、電流流出端子が基準端子ＧＮＤに接続される。図示はしないが、電源端子ＶＤＤに電源からハイレベルの電圧である３Ｖが供給され、基準端子ＧＮＤに電源からロウレベルの電圧である０Ｖが供給される。

次に、第７の実施形態のＣＭＯＳ入力バッファ回路の動作について説明する。

定電流回路９１１に流れる電流は定電流回路９１２に流れる電流より小さくなっている。

入力端子９１０に０Ｖが入力された場合は、ＮＭＯＳトランジスタ９０３がオフし、ＤＮＭＯＳトランジスタ９０４がオンする。すると、ＰＭＯＳトランジスタ９０１のゲートは基準端子ＧＮＤ付近の電圧となりオンし、出力端子９２０がＣＭＯＳレベルのハイレベルとなる。そして、出力端子９２０がＣＭＯＳレベルのハイレベルとなれば、ＰＭＯＳトランジスタ９０２はオフする。

入力端子９１０にＣＭＯＳレベル未満のハイレベルが入力された場合は、ＮＭＯＳトランジスタ９０３がオンし、ＤＮＭＯＳトランジスタ９０４がオフするので、出力端子９２０は０Ｖとなる。そして、出力端子９２０が０Ｖとなるので、ＰＭＯＳトランジスタ９０２がオンし、ＰＭＯＳトランジスタ９０２のドレインはＣＭＯＳレベルのハイレベルとなる。さらに、ＰＭＯＳトランジスタ９０２のドレインがＣＭＯＳレベルのハイレベルとなるので、定電流回路９１１の電流流出端子がハイレベルとなり、ＰＭＯＳトランジスタ９０１がオフする。

入力端子９１０に何も入力されず無負荷である場合は、入力端子９１０は定電流回路９１２が定電流回路９１１より多く電流を流すため、基準端子ＧＮＤ付近の電圧となる。そして、ＮＭＯＳトランジスタ９０３がオフし、ＤＮＭＯＳトランジスタ９０４がオンする。すると、ＰＭＯＳトランジスタ９０１のゲートは基準端子ＧＮＤ付近の電圧となりオンし、出力端子９２０がＣＭＯＳレベルのハイレベルとなる。そして、出力端子９２０がＣＭＯＳレベルのハイレベルとなれば、ＰＭＯＳトランジスタ９０２はオフする。

以上説明したように、第７の実施形態では、入力端子が無負荷であっても不定になることなく、従来のＣＭＯＳ入力バッファ回路の課題を解決できる。

なお、ＤＮＭＯＳトランジスタ９０４のゲートは、基準端子ＧＮＤに接続した構成であるが、入力端子９１０にハイレベルの電圧が入力された際に基準端子ＧＮＤの電圧付近となり、ロウレベルの電圧が入力された際に電源端子ＶＤＤの電圧付近となるノードに接続しても、同じ機能が得られることは言うまでも無い。

１０１ＣＭＯＳ入力バッファ回路
４０１基準電圧回路
９１１定電流回路
９１２定電流回路

Claims

入力端子に入力されたＣＭＯＳレベル未満の信号を、ＣＭＯＳレベルの信号に変換して出力端子に出力する、ＣＭＯＳ入力バッファ回路であって、
ＣＭＯＳレベルの電圧が供給される電源端子ＶＤＤ及び基準端子ＧＮＤと、
ドレインが前記電源端子ＶＤＤに接続され、ゲートが前記出力端子に接続されたディプレッション型ＮＭＯＳトランジスタと、
ソースが前記ディプレッション型ＮＭＯＳトランジスタのソースに接続され、ドレインが前記出力端子に接続され、ゲートが前記入力端子に接続されたＰＭＯＳトランジスタと、
ソースが前記基準端子ＧＮＤに接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続されたＮＭＯＳトランジスタと、
基準電圧を基準電圧出力端子から出力する基準電圧回路と、
ドレインが前記出力端子に接続され、ゲートが前記入力端子に接続された第２のＰＭＯＳトランジスタと、
ドレインが前記電源端子ＶＤＤに接続され、ソースが前記第２のＰＭＯＳトランジスタのソースと接続され、ゲートが前記基準電圧出力端子に接続された第２のディプレッション型ＮＭＯＳトランジスタと、
を備えたことを特徴とするＣＭＯＳ入力バッファ回路。
前記基準電圧回路は、
ドレインが前記電源端子ＶＤＤに接続され、ゲートが前記基準端子ＧＮＤに接続され、ソースが前記基準電圧出力端子に接続された第３のディプレッション型ＮＭＯＳトランジスタと、
前記基準電圧出力端子と前記基準端子ＧＮＤの間に設けられた１個以上の飽和結線されたＭＯＳトランジスタと、を備えたことを特徴とする請求項１に記載のＣＭＯＳ入力バッファ回路。