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JP5462161B2 - Ｉｉｉ−ｖ族ｍｅｓｆｅｔでのダマシンコンタクト製造方法 - Google Patents

Ｉｉｉ−ｖ族ｍｅｓｆｅｔでのダマシンコンタクト製造方法 Download PDF

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JP5462161B2 JP2010517237A JP2010517237A JP5462161B2 JP 5462161 B2 JP5462161 B2 JP 5462161B2 JP 2010517237 A JP2010517237 A JP 2010517237A JP 2010517237 A JP2010517237 A JP 2010517237A JP 5462161 B2 JP5462161 B2 JP 5462161B2
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Description

本発明は、ＩＩＩ−Ｖ族ＣＭＯＳデバイス、例えば、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）にコンタクトを製造する方法に関する。
半導体デバイスでは、通信、エネルギー及び／又は移動性(mobility)の意味でのニーズおよび要求が増加しているが、これらのデバイスに高い効率および性能を提供するのに必要となるパワーを管理したり供給できる技術は、開発途上にある。ハイパワー／高効率の要求に関して、例えば、半導体デバイス製造用の新しい材料の使用によって性能改善が図られる。
これらの材料のうち、ＧａＮなどのＩＩＩ族窒化物材料に関心が寄せられている。これらの材料は、直接ワイドバンドギャップ半導体材料であり、当初は、青色および白色の光を放出する能力に関して市場に投入されていた。これに加えて、Ｓｉよりも１０倍以上高い電気絶縁破壊電界(breakdown field)のため、ＩＩＩ族窒化物材料は、例えば、軽ドープドレイン金属酸化物半導体（ＬＤＭＯＳ:Lightly-Doped Drain Metal-Oxide Semiconductor）などのＳｉの置換材料として、ハイパワー／高効率の分野で動作するデバイスに使用できる。ＧａＮは、最も一般的なＩＩＩ族窒化物材料の１つであり、例えば、高効率電力変換などの応用での使用を可能にするハイパワー／高温の性能を示す。
ＧａＮ系のシステムは、システム性能をＳｉ固有の限界を超越できる。ＧａＮ半導体材料は、Ｓｉ半導体材料に対して改善された電子および輸送特性によって特徴付けられる。２０００ｃｍ２／Ｖ・ｓより大きい正孔移動度および、１．２×１０１３ｃｍ−２ より大きいキャリア濃度が、ＡｌＧａＮ／ＧａＮヘテロ構造において再現可能に得られている。さらに、ＧａＮ半導体材料の高いバンドギャップに起因して、１６００Ｖの絶縁破壊電界を持つデバイスが報告されている。しかしながら、この技術のコストが障害であろう。ＧａＮ−ｏｎ−Ｓｉ技術を用いてコスト低減が達成できる。１５０ｍｍＳｉ基板上のＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）が実証されており（文献: M. Leys et al., 13th Intl. Conf. on Metal Organic Vapor Phase Epitaxy, Miyazaki, Japan, 22 - 26 May 2006; IMEC Scientific Report 2006）、これにより同じ基板上でＩＩＩ−Ｖ族およびＳｉのプロセスの組合せの可能性を示した。
これによってＩＩＩ−Ｖ族ＨＥＭＴでのソース、ドレインおよびゲートのコンタクトが、リフトオフによってパターン化された金属スタックによって形成される。ソース、ドレインのオーミックコンタクトは、金属スタックを高温で合金化することによって形成される。金属スタックでしばしば用いられる金属は、Ａｕであろう。
合金プロセスにおいて、低いバリア高さの金属化合物、即ち、下地材料に対して低いバリア高さを持つコンタクトを形成する金属化合物は、典型的には界面近傍に形成され、キャリアトンネル現象を増強するために、しばしば高ドープ領域と組み合わされる。一方、ゲートコンタクトは、下部においてＡｕ系材料と組み合わせてゲート抵抗を下げるショットキー(Schottky)金属で形成される。リフトオフプロセスの低いパターン歩留まりと半導体中の高速なＡｕ拡散のため、現在のＩＩＩ−Ｖ技術は、最新のＣＭＯＳ Ｓｉ技術と匹敵するものではない。
半導体デバイス、例えば、ＣＭＯＳデバイスにおいて高い相互コンダクタンスおよび高い飽和電流を達成するには、１Ω・ｍｍ未満のコンタクト抵抗を持つ高品質のオーミックコンタクトが好都合である。低い漏れ電流、即ち、１０−８ｍＡ／ｍｍ未満、低い抵抗率および良好な接着性を持つゲートは、デバイスの性能および信頼性を向上させる。パワーＨＥＭＴの場合、大きなバリア高さを持つショットキーゲートコンタクトは、低いゲート漏れ電流、高い絶縁破壊電圧および高いターンオン電圧を達成するのに役立つ。ゲート抵抗は、デバイスの出力パワー利得および最高発振周波数を制限することがある。高周波（ＨＦ）性能は、より小さなゲート抵抗でより良好になる。ゲート抵抗は、ゲート構造およびゲート材料の抵抗を変化させることによって変化する。ゲート抵抗の典型的な値は、１〜２μｍのゲート長で５０〜１００Ω／ｍｍである。
半導体デバイスのサイズ縮小は、結果としてゲートのサイズ縮小となる。同じ材料を使用した場合、より小さなゲートは、より大きなゲート抵抗をもたらす。従って、小型デバイスの高い性能は、形成する金属コンタクトの品質および抵抗にも依存している。さらに、これらの小さなゲートのパターニングおよび信頼性がより困難である。
本発明の実施形態の目的は、ＩＩＩ−Ｖ族ＣＭＯＳデバイスを製造するための良好な方法を提供することである。
本発明の実施形態に係る方法の利点は、良好な特性を備えたＩＩＩ−Ｖ族ＣＭＯＳデバイスが、Ａｕなどの高価な材料の使用またはリフトオフ技術などの技術の使用の必要なしで得られることである。本発明の実施形態の利点は、ＩＩＩ−Ｖ族半導体プロセスがＳｉプロセスと互換性があることである。
本発明の実施形態に係る方法を用いることによって、狭い特徴物を有するコンタクトを備えたＩＩＩ−Ｖ族ＣＭＯＳデバイスが得られる。例えば、２０ｎｍ〜５μｍ、好ましくは、５０ｎｍ〜２μｍの長さを持つ制御コンタクトが得られる。
上記目的は、本発明に係る方法およびデバイスによって達成される。
本発明の第１の態様において、ＩＩＩ−Ｖ族ＣＭＯＳデバイス上にコンタクトを製造する方法が提供される。該方法は、制御コンタクトを設けることを少なくとも含み、制御コンタクトを設けることは、ダマシン(damascene)プロセスを用いて行われる。
本発明は、小さい長さ、低い漏れ、低い抵抗、良好な接着性および充分に高温安定性を備えた制御コンタクト、例えば、ゲートコンタクトの製作を可能にする。
本発明の実施形態によれば、制御コンタクトを設けることは、ショットキーコンタクトを形成するように行ってもよい。制御コンタクトは、典型的には０．６ｅＶ〜０．９ｅＶの範囲である高いショットキーバリア高さを持つショットキーコンタクトを形成してもよい。
本発明の実施形態によれば、該方法は、第１および第２メインコンタクトを設けることをさらに含む。第１および第２メインコンタクトを設けることは、オーミックコンタクトを形成するように行ってもよい。本発明の実施形態は、例えば、０．５Ω・ｍｍ〜１Ω・ｍｍの範囲の低いコンタクト抵抗を備えた第１および第２メインコンタクト、例えば、ソースコンタクトおよびドレインコンタクトの製作を可能とし、良好なオーミックコンタクトを形成できる。
第１および第２メインコンタクトを設けることは、ダマシンプロセスを用いて行ってもよい。
制御コンタクトを設けることは、Ｔ字状の形状を有するように行ってもよい。
本発明の実施形態によれば、Ｔ字状の制御コンタクトは、デュアルダマシン(dual damascene)プロセスを用いて行ってもよい。
本発明の他の実施形態によれば、Ｔ字状の制御コンタクトを設けることは、シングルダマシンプロセスの処理ステップを繰り返すことによって行ってもよい。
制御コンタクトを設けることは、下記ステップによって行ってもよい。
・絶縁体(dielectric)スタックを堆積すること。
・絶縁体スタックに少なくとも１つの孔を設けること。
・少なくとも１つの孔に導電材料を充填すること。
少なくとも１つの孔に導電材料を充填することは、下記ステップを含んでもよい。
・導電材料層を堆積すること。
・少なくとも１つの孔の外側にある余分な導電材料を除去すること。
余分な導電材料を除去することは、化学機械研磨によって行ってもよい。
本発明の実施形態によれば、該方法は、導電材料層を堆積する前に、バリア層を堆積することをさらに含んでもよい。バリア層は、下地層内の導電材料の拡散を防止したり、絶縁体スタック上での導電材料の接着性を改善したり、及び／又は、少なくとも１つの孔への導電材料の充填を改善するためのものでもよい。
本発明の実施形態によれば、バリア層は、ＴｉおよびＴｉＮを含むグループから選ばれた１つ又はそれ以上の材料を含んでもよく、導電材料はＡｌを含んでもよい。
本発明の他の実施形態によれば、バリア層は、ＴａおよびＴａＮを含むグループから選ばれた１つ又はそれ以上の材料を含んでもよく、導電材料はＣｕを含んでもよい。
該方法は、少なくとも１つの孔を設ける前に、絶縁体スタックを平坦化することをさらに含んでもよい。
絶縁体スタックを平坦化することは、化学機械研磨によって行ってもよい。
絶縁体スタックは、ＳｉＮ，ＳｉＯ２およびＳｉＣからなるグループから選ばれた少なくとも１つの材料を含んでもよい。
該方法は、導電材料層を堆積する前に、クリーニング工程をさらに行ってもよい。
クリーニング工程は、下記ステップを含んでもよい。
・３００℃〜５００℃の温度で脱ガス(degas)を行うこと。
・ＡｒプラズマまたはＨ２／Ｎ２リアクティブ・プレクリーン(reactive pre-clean)を用いて少なくとも１つの孔をクリーニングすること。
本発明はまた、高電子移動度トランジスタを製造するための、本発明の実施形態に係る方法の使用を提供するものであり、制御コンタクトはゲートコンタクトを形成する。
特定の好ましい本発明の態様は、添付の独立および従属の請求項に記述している。従属請求項からの特徴は、請求項で明記されたものだけでなく、適切なものとして、独立請求項の特徴および他の従属請求項の特徴と組み合わせてもよい。
この分野において絶え間ないデバイスの改善、変化および進化があっても、本概念は、先の実践からの逸脱を含む、実体的で新しく新規な改善を表すものと考えられ、より効率的で安定して信頼のあるこの種のデバイスの提供をもたらす。
本発明の上記および他の特性、特徴および利点は、本発明の原理を例として示した添付図面と関連して、下記の詳細な説明から明らかになるであろう。この説明は、例示目的のためであり、本発明の範囲を限定するものでない。下記記載した参照図面は、添付図面を参照している。
本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のダマシン・オーミック・ソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るデュアルダマシンプロセスによって形成された、Ｔ字状ゲートを有するデバイスを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るデュアルダマシンプロセスによって形成された、Ｔ字状ゲートを有するデバイスを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るシングルダマシンプロセスを用いたＴ字状ゲートの製造を含む、ＡｌＧａＮ−ＧａＮ ＨＥＭＴデバイス上のエッチングしたオーミックソースおよびドレインコンタクトならびにダマシン・ショットキー・ゲートコンタクトの形成のための後続の処理ステップを示す。 本発明の実施形態に係るデュアルダマシンプロセスによって形成された、Ｔ字状ゲートを有するデバイスを示す。 ＡｌＧａＮ／ＧａＮ−ｏｎ−Ｓｉ ＨＥＭＴ上のショットキー・ゲートコンタクトとして適用された、ＴａＮ Ｃｕ拡散バリアについての順方向および逆方向の電流−電圧（Ｉ−Ｖ）特性を示す。 ＡｌＧａＮ／ＧａＮ−ｏｎ−Ｓｉ ＨＥＭＴ上のオーミックソースおよびドレインコンタクトとして適用された、ＴａＮ Ｃｕ拡散バリアについての順方向および逆方向の電流−電圧（Ｉ−Ｖ）特性を示す。
異なる図面において、同じ参照符号は、同じまたは類似の要素を参照している。
本発明について特定の実施形態に関して、一定の図面を参照しつつ説明する。しかし、本発明はこれによって限定されず、請求項によってのみ限定される。記載した図面は、概略的で非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していない。寸法および相対寸法は、本発明の実際の実施態様に対応していない。
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するために使用しており、必ずしも連続的または空間的な順番を記述するためではない。これらの用語は、適切な状況下で交換可能であり、ここで本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定すべきでない。好ましい実施形態に関して、デバイスの関連した構成要素だけがＡとＢであることを意味する。
本明細書中での「一実施形態」または「実施形態」とは、該実施形態に関連して説明された特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書中の各所で「一実施形態では」または「実施形態では」の文言は、必ずしも全て同じ実施形態を参照していないが、その場合もあり得る。さらに、特定の特徴、構造または特性は、本開示から当業者に明らかなように、１つ又はそれ以上の実施形態において任意の適切な方法で組み合わせてもよい。
同様に、本発明の例示の実施形態の説明において、開示を合理化し、１つ又はそれ以上の種々の発明態様の理解を助ける目的で、本発明の種々の特徴が時には１つの実施形態またはその説明においてグループ化されていると理解すべきである。しかしながら、この開示方法は、請求項の発明は、各請求項で明記されたものより多くの特徴を要求する意図を反映したものと解釈すべきでない。むしろ下記請求項が反映するように、発明態様が、１つの前述の開示した実施形態の全ての特徴より少ないところにある。こうして詳細な説明に続く請求項は、この詳細な説明に明示的に組み込まれており、各請求項は、本発明の別個の実施形態として自立している。
さらに、ここで説明した幾つかの実施形態は、他の実施形態に含まれる幾つかの他の特徴を含むとともに、異なる実施形態の特徴の組合せは、当業者によって理解されるように、本発明の範囲内にあって、異なる実施形態を形成することを意味する。例えば、下記請求項において、請求された実施形態の何れかが任意の組合せで使用できる。
ここで提供した説明では、多くの特定の詳細が記述されている。しかしながら、本発明の実施形態は、これらの特定の詳細なしで実施してもよいと理解される。例えば、この説明の理解を不明瞭にしないように、周知の方法、構造および手法は、詳細には示していない。
本発明について、本発明の幾つかの実施形態の詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的教示から逸脱することなく、当業者の知識に従って構成できることは明らかである。本発明は、添付した請求項の用語によってのみ限定される。
本発明は、ＩＩＩ−Ｖ族ＣＭＯＳデバイス上にコンタクトを製造するための方法を提供する。該方法は、制御コンタクトを設けることを少なくとも含み、制御コンタクトを設けることは、ダマシン(damascene)プロセスを用いて行われる。
本発明の実施形態によれば、該方法は、第１および第２メインコンタクトを設けることをさらに含む。第１および第２メインコンタクトは、本発明の実施形態によれば、ダマシンプロセスによって形成しててもよい。
本発明の実施形態は、例えば、０．５Ω・ｍｍ〜１Ω・ｍｍの範囲の低いコンタクト抵抗を備えた第１および第２メインコンタクト、例えば、ソースコンタクトおよびドレインコンタクトの製作を可能とし、良好なオーミックコンタクトを形成でき、そして、小さい長さ、低い漏れ、低い抵抗、良好な接着性および充分に高温安定性を備えた制御コンタクト、例えば、ゲートコンタクトの製作を可能にする。制御コンタクトは、典型的には０．６ｅＶ〜０．９ｅＶの範囲である高いショットキーバリア高さを持つショットキーコンタクトを形成する。
本発明の実施形態に係る方法は、少なくとも制御コンタクト、例えば、ゲートコンタクトを製作するために、ダマシン技術を使用する。本発明の実施形態によれば、第１メインコンタクト、例えば、ソースコンタクト、および第２メインコンタクト、例えば、ドレインコンタクトも、ダマシン技術を用いて形成可能である。第１および第２メインコンタクトは、オーミックコンタクトでもよい。
ダマシン技術において、溝または孔は、絶縁体内にエッチングされ、続いて、導電材料、例えば、金属で充填される。次に、溝または孔を囲む領域にある導電材料が、好ましくは化学機械研磨（ＣＭＰ）によって除去される。ダマシンプロセスの詳細は、文献（"Making the move to dual damascene processing" by P. Singer in Semiconductor International 20, 79-82, 1997）に説明されている。ダマシン技術、例えば、シングルダマシンまたはデュアルダマシン技術を使用する利点は、小さな溝のパターニング、小さな溝の充填および歩留まりの最適化を伴う多くの経験が存在している点である。Ｓｉサブミクロンステッパリソグラフプロセスと互換性があるために、ＩＩＩ−Ｖプロセスで典型的に用いられる低速で高価な電子ビームリソグラフの必要性を回避して、基板は、各リソグラフステップの前に、ＣＭＰ（化学機械研磨）によって平坦化する必要がある。ＡｌおよびＣｕダマシンプロセスが開発され、Ｓｉロードマップの小さい配線幅に匹敵するものである。
さらに、制御コンタクト、例えば、ゲートコンタクトを形成するために、溝をエッチングした後、制御コンタクトを形成する材料をエッチングするための第２のリソグラフプロセスの使用は、こうしたダマシンプロセスの使用によって回避できる。
さらに、制御コンタクトを形成するためにダマシンプロセスを用いることによって、狭い特徴物を備えたコンタクトが得られる。例えば、２０ｎｍ〜５μｍ、好ましくは、５０ｎｍ〜２μｍの長さを持つ制御コンタクトが得られる。
ＲＦ応用では、低いコンタクト抵抗を有する制御コンタクト、例えば、ゲートコンタクトは、有利になるであろう。先行技術のＩＩＩ−Ｖプロセスでは、Ａｕ系のリフトオフゲートプロセスが用いられている。これらのプロセスはＳｉ技術と互換性がない。一方、Ｃｕダマシンプロセスは、Ｓｉ技術と互換性がある。
さらに、Ｃｕの抵抗値は、Ａｕより〜３０％低く、例えば、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）上にゲートコンタクトを形成するために用いられる最も普通の金属組合せであるＮｉ／Ａｕより６０％低い。従って、本発明の実施形態に係る方法の利点は、上述したような良好な特性を備えたＩＩＩ−Ｖ族ＣＭＯＳデバイスが、Ａｕなどの材料の使用またはリフトオフ技術などの技術の使用の必要なしで得られることである。これによりＩＩＩ−Ｖプロセスは、Ｓｉプロセスと互換性があるようになる。
デュアルダマシンプロセスの使用またはシングルダマシンプロセスの繰り返しによって、「Ｔ字状ゲート」が形成できる。こうした「Ｔ字状ゲート」は、制御コンタクトのエッジにピーク電界を下げるために、制御コンタクトの上部にフィールドプレート（トッププレートとも称される）を設けることによって、制御コンタクトの抵抗をさらに低減できる。
当業者に知られているようなダマシンプロセスが、Ｓｉ技術でのプラグ及び／又は溝の充填について最適化されているため、このダマシンプロセスを用いて使用するのに適した材料は、制御コンタクト、例えば、ゲートコンタクトの導電材料、例えば、金属と、下地のＩＩＩ−Ｖ材料、例えば、ＨＥＭＴ構造との間でショットキーコンタクトを実現できないであろう。
金属ダマシンバリアと成長したＩＩＩ−Ｖ材料との間の接着性の問題も生ずるかもしれず、さらにＩＩＩ−Ｖ材料へのゲート金属の拡散を回避する必要がある。使用するリソグラフプロセスの最適化、そしてエッチング、剥離およびクリーニングプラズマの微調整が必要であろう。
本発明の実施形態に係る方法は、ソースおよびドレインコンタクトおよびゲートコンタクトを有するＩＩＩ−Ｖ族高電子移動度トランジスタ（ＨＥＭＴ）を製造するための方法によって説明する。これは説明容易のためだけであり、本発明を多少なりとも限定することは意図していないと理解すべきである。本発明の実施形態に係る方法は、何れか他のＩＩＩ−Ｖ族ＣＭＯＳデバイス、例えば、ＩＩＩ−Ｖ族金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）または何れか他のＦＥＴなどを形成するために使用できる。本発明の実施形態に係る方法は、Ｓｉ系ＩＩＩ−Ｖ族ＣＭＯＳデバイスを形成するためにも使用してもよい。
ＨＥＭＴを形成するために使用される材料層（ＨＥＭＴ層とも称される）が、分子線エピタキシー（ＭＢＥ）または有機金属化学気相成長法（ＭＯＣＶＤ）によって製造可能であり、デバイス層は真空中で分子の堆積によって構築される。従来のＨＥＭＴ、例えば、ＡｌＧａＡｓ／ＧａＡｓ ＨＥＭＴは、チャネル用にアンドープの比較的低いバンドギャップ材料（例えば、ＧａＡｓ）を使用しており、これにチャネルとゲートコンタクトの間にある比較的高いバンドギャップ（例えば、ＡｌＧａＡｓ）ドーピング層によって電子が供給される。異なるバンドギャップを持つ材料、即ち、高いバンドギャップを持つ材料と低いバンドギャップを持つ材料を組み合わせることによって、組み合わせた材料間の界面に量子井戸が形成される。
電子散乱が大きいチャネルドーパント層のチャネル自体からの分離は、チャネル内の電子移動度を著しく増加させる。高周波動作において従来のＭＥＳＦＥＴデバイスと比べてＨＥＭＴ技術の基本的な利点を提供するのは、キャリアの高い移動度である。ＡｌＧａＮ／ＧａＮ ＨＥＭＴのより特定の場合、より高いバンドギャップ材料、例えば、ＡｌＧａＮはアンドープであり、量子チャネル内の高いシートキャリア濃度は、圧電性および自発分極で誘導された効果によって得られる。ＨＥＭＴ成長は、高品質デバイスを達成するために、典型的にはバッファ層を用いて開始する。基板材料が活性材料と異なる場合、このバッファ層は格子定数の差を調整する。関連するデバイスも本発明に含まれる。
本発明の異なる実施形態に従って、ＩＩＩ−Ｖ族ＨＥＭＴデバイスを製作するための後続の処理ステップは、図１〜図３に示している。図１は、ＩＩＩ−Ｖ族ＨＥＭＴデバイスの全てのコンタクト、即ち、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトが、ダマシン技術を用いて形成される場合を示す。図２と図３は、ＩＩＩ−Ｖ族ＨＥＭＴデバイスのゲートコンタクトがダマシン技術を用いて形成され、ＩＩＩ−Ｖ族ＨＥＭＴデバイスのソースコンタクトおよびドレインコンタクトが従来のエッチング技術を用いて形成される場合を示している。
第１実施形態に従って、第１および第２メインコンタクトならびにゲートコンタクトに関して、ダマシンプロセスを用いてＩＩＩ−Ｖ族ＨＥＭＴデバイスを形成するための方法の後続ステップを、図１（ａ）〜図１（ｉ）を用いて説明する。
第１ステップにおいて、異なるＨＥＭＴ ＩＩＩ−Ｖ層が基板１の上に設けられる（図１（ａ）を参照）。本発明の実施形態において、用語「基板」は、使用可能な任意の下地材料を含んでもよく、その上にデバイス、回路またはエピタキシャル層が形成される。他の代替の実施形態において、この「基板」は、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）の基板などの半導体基板を含んでもよい。「基板」は、半導体基板の部分に追加して、例えば、ＳｉＯ２層またはＳｉ３Ｎ４層などの絶縁層を含んでもよい。こうして用語「基板」は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板を含んでもよい。用語「基板」は、対象となる層または部分の下地となる層のための要素を一般に定義するための用いられる。また、「基板」は、ある層、例えば、ガラス層または金属層が形成された何れか他のベースであってもよい。
ＨＥＭＴ ＩＩＩ−Ｖ層の設置は、当業者に知られているようなエピタキシャル技術によって実施できる。基板１の上には、例えば、ＡｌＮ核生成およびＡｌＧａＮ中間層（不図示）などの特別なバッファ層を成長させてもよい。次に、第１活性層２（バッファ層とも称される）および、第１活性層２より高いバンドギャップを持つ第２活性層３が堆積される。ＩＩＩ−Ｖ族デバイスがＨＥＭＴである本例の場合、２次元電子ガス相（２ＤＥＧ層）４が、第１活性層２と第２活性層３の間の界面２０近傍に生成される。これは、第１活性層２と第２活性層３の間の界面２０におけるバンドギャップの不連続に起因する。ＩＩＩ−Ｖ族ＣＭＯＳデバイスがＭＥＳＦＥＴである場合、活性領域は単一ドープ層で形成してもよいことに留意する。
第１活性層２は、例えば、ＧａＮ，ＧａＡｓまたはＩｎＧａＡｓを含んでもよい。第１活性層２の厚さは、例えば、５００ｎｍ〜５μｍでもよく、好ましくは７００ｎｍ〜３μｍ、より好ましくは１μｍ〜２μｍである。第２活性層３は、例えば、ＡｌＧａＮ，ＡｌＧａＡｓまたはＩｎＡｌＡｓを含んでもよい。第２活性層３の厚さは、例えば、５〜１００ｎｍでもよく、好ましくは１０ｎｍ〜５０ｎｍ、より好ましくは２０〜３０ｎｍである。図１（ａ）に示すような構造の例は、Ｓｉ（１１１）基板１の上に成長したＡｌＧａＮ／ＧａＮヘテロ構造でもよい。必要ならば、上述したように、基板とヘテロ構造の第１活性層２との間の熱膨張および格子不整合を克服するために、特別なバッファ層、例えば、核生成層、及び／又は、ＡｌＧａＮ，ＡｌＮまたはＧａＮ中間層などの中間層を設けてもよい。
本発明の実施形態によれば、ＡｌＧａＮは、１５〜４０％、好ましくは２０〜３０％のＡｌ濃度を有する。ＨＥＭＴ層は、有機金属化学気相成長法（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、または当業者に知られた他の適切な方法によって堆積できる。図１（ａ）に示すようなヘテロ構造を製作するために使用可能な他の材料は、例えば、ＧａＡｓ基板上のＡｌＧａＡｓ／ＧａＡｓ、ＧａＡｓ基板上のＡｌＧａＡｓ／ＩｎＧａＡｓ、ＩｎＰ基板上のＩｎＡｌＡｓ／ＩｎＧａＡｓ…でもよい。
次のステップにおいて、第１パッシベーション層５（第１絶縁体層５とも称される）を第２活性層３の上に堆積してもよい（図１（ｂ）を参照）。この第１パッシベーション層５は、ドライエッチング、ダマシン研磨工程などの後続の処理ステップの際に、第２活性層３を保護する。第１パッシベーション層５は、２ＤＥＧ層４及び／又は、第２活性層３の表面に存在する表面状態に影響を及ぼすことがあり、特に、第１パッシベーション層５が、例えば１〜２０ｎｍの厚さを持つ、薄いその場(in-situ)パッシベーション層で形成される場合である。これは、文献（"Systematic study of insulator deposition effect on electrical properties in AlGaN/GaN heterostructures" by N. Maeda et al. in Jap. Journal of Appl. Phys. 46, nr. 2, 547-554, 2007）に記載されている。
本発明の実施形態によれば、このパッシベーション層５は、省略してもよい。この場合の処理は、図３に示している。もし存在する場合、第１パッシベーション層５は、例えば、ＳｉＮ，ＳｉＯ２，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣ，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２…を含んでもよい。実際、低誘電率(low-k)または高誘電率(high-k)の材料あるいはこれらの組合せの何れも、パッシベーション層５を形成するために使用可能である。第１パッシベーション層５は、ＨＥＭＴ層と同じ設備内で、その場(in-situ)で堆積してもよく、あるいは、少なくとも１つのその場(in-situ)で堆積した層および少なくとも１つの外部(ex-situ)で堆積した層の組合せでもよい。その場(in-situ)および外部(ex-situ)で堆積したパッシベーション層５は、同じ組成を有してもよく、異なる組成を有してもよい。
このパッシベーション層５の厚さは、例えば、１ｎｍ〜５００ｎｍ、１０ｎｍ〜３００ｎｍ、２ｎｍ〜１０ｎｍ、または３ｎｍ〜５ｎｍでもよい。第１パッシベーション層５は、１ｎｍ〜５０ｎｍ、好ましくは２〜２０ｎｍの厚さを持つ少なくとも１つのその場(in-situ)層と、５０ｎｍ〜５００ｎｍの厚さを持つ少なくとも１つの外部(ex-situ)層の組合せでもよい。
次のステップにおいて、ソースコンタクトおよびドレインコンタクトがＨＥＭＴ構造の上に形成される。ソースコンタクトおよびドレインコンタクトを形成するのに使用可能な適切な金属スタックの例は、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ，Ｔｉ／Ａｌ／Ｐｔ／Ａｕ，Ｔｉ／Ａｌ／Ｎｉ／Ａｕ，Ｔｉ／Ａｌ，Ｔｉ／Ｔａ／Ａｌ，Ｔｉ／Ａｌ／ＴｉＷ，Ｔｉ／Ａｌ／ＴｉＮ，Ｔｉ／Ａｌ／Ｗｓｉである。他の例は、Ｔａ／Ａｌ／Ｍ，ＴａＮ／Ａｌ／Ｍ，Ｔａ／Ｓｉ／Ｍ，ＴａＮ／Ｓｉ／Ｍでもよく、ここで、Ｍは他の金属スタックでもよい。金属スタックＭの機能は、下地材料の酸化を防止したり、及び／又は、ソースおよびドレインコンタクトのコンタクト抵抗を下げることである。Ｍは、例えば、Ｐｔ／Ａｕ，ＮｉＡｕ，Ｍｂ／Ａｕ，ＴａＮ／Ｃｕでもよい。しかしながら、Ａｕは、Ｓｉプロセスと互換性がないという不具合がある。
本発明によれば、ソースおよびドレインコンタクトは、ダマシンプロセスを用いて形成してもよい。
本例において、ソースおよびドレインコンタクトは、パッシベーション層５内に形成された孔または溝６を通って、第２活性層３の上に形成できる（図１（ｃ）を参照）。溝６は、最初に、例えば、リソグラフによってパッシベーション層５内で規定してもよい。そして、溝６は、パッシベーション層５をエッチングすることによって形成される。本発明の実施形態によれば、エッチングは、パッシベーション層５内で停止してもよく、換言すると、基板１に向かってパッシベーション層５の深さの一部だけをエッチング除去してもよい。この場合、パッシベーション層５の一部が溝６の底に残留する。本発明の他の実施形態によれば、図１（ｃ）に示すように、溝６は、パッシベーション層５を通って完全にエッチングしてもよく、これにより第２活性層３の上で停止する。本発明のさらに他の実施形態によれば、溝６は、パッシベーション層５を通り、第２活性層３を部分的に通るようにエッチングしてもよい。
次のステップにおいて、第１活性層２内にドープ領域２１を形成するために、ドーパント元素、例えば、Ｓｉの注入を行ってもよい（図１（ｃ）を参照）。このステップでは、パッシベーション層５の残部を、注入すべき領域の外側でヘテロ構造の下地部分がドーパント元素に露出しないように保護するためのマスクとして使用してもよい。ここでの例では、ドーパント元素の注入は、第２活性層３を通じて行ってもよい。ドーパント元素の注入ステップは任意であるが、より良好なオーミック・ソースおよびドレインコンタクトを実現するのに役立つであろう。注入の活性化は、高温アニール工程によって、例えば、６００℃より高い温度で行ってもよい。
次に、ソースおよびドレインコンタクト７が、例えば、Ｔｉ／Ａｌ，Ｔｉ／Ｔａ／Ａｌ，Ｔａ／Ｔｉ／Ａｌを含む金属スタックを、得られた地形上および孔６の中に堆積することによって形成される。堆積後、金属スタックは、例えば、ＣＭＰによって平坦化してもよい。続いて、金属スタックは、ソースおよびドレインコンタクト７と第２活性層３との間で反応が生ずる８００〜９００℃の温度で合金化してもよい。こうしてソースおよびドレインコンタクト７は、図１（ｄ）から判るように、第１活性層２に到達するように延長される。
次のステップにおいて、ゲートコンタクトを形成してもよい。本発明によれば、これはダマシン技術によって行ってもよい。上述したように、本発明の実施形態に係る方法は、Ｓｉ技術と互換性がある。従って、このステップは、例えば、Ｓｉ ＣＭＯＳプロセスラインにおいて行うことができる。
次のステップにおいて、パッシベーション層５内で、ゲートコンタクトが形成される場所に溝８が形成され、例えば、エッチングされる（図１（ｅ）を参照）。これらの溝８は、ゲート溝(trench)８とも称される。ゲート溝８は、例えば、リソグラフによって規定してもよい。これは、溝８のエッチングと、溝８を規定するためにリソグラフを用いた場合にはリソグラフ工程で使用したレジストの除去とである。エッチングは、ドライ及び／又はウェットエッチングで行うことができる。本発明の実施形態によれば、図１（ｅ）に示すように、ゲート溝８は、第１パッシベーション層５を通って下方に完全にエッチングしてもよく、下地の第２活性層３の上で停止する。しかしながら、本発明の実施形態によれば、ゲート溝８は、第１パッシベーション層５を通って部分的にのみエッチングしてもよく、これにより第２活性層３に到達する前に、パッシベーション層５内の所定高さで停止する。
ゲート溝８は、２０ｎｍ〜５μｍ、好ましくは５０ｎｍ〜２μｍの長さを有してもよい。その結果、後で形成されるゲートコンタクトの長さは、２０ｎｍ〜５μｍ、好ましくは５０ｎｍ〜２μｍでもよい。溝８の幅は、１μｍ〜５ｍｍ、２μｍ〜１０００μｍ、５μｍ〜５００μｍ、または１０μｍ〜２００μｍでもよい。溝８の深さは、１０ｎｍ〜５００ｎｍの範囲で変化できる。本発明の実施形態によれば、幾つかの接続されたゲート部分を備えた指形状(fingered)ゲートも、ゲートコンタクトを形成するために使用できる。ゲート溝８のアスペクト比は、溝８の深さを溝８の長さで除算したものとして定義できる。アスペクト比は、１／５００〜２５の範囲で変化でき、好ましくは２より大きい。
溝８を導電材料で充填してゲートコンタクトを形成する前に、必要ならば溝８のクリーニングを行うことができる。これは、３００℃〜６００℃、好ましくは３５０℃〜５５０℃、より好ましくは３５０℃〜４００℃の温度で脱ガス(degas)によって、及び／又は、Ａｒガス／プラズマを用いたプレクリーン(pre-clean)、または室温でのＨ２／Ｈｅリアクティブ・プレクリーン(reactive pre-clean)によって行うことができる。
そして、図１（ｆ）に示した例のように、導電材料の層１０を堆積してゲート溝８を充填する前に、最初にバリア層９を堆積してもよい。バリア層９は、下地のＨＥＭＴ構造へ向かう導電材料１０の拡散を防止し、これによりデバイスの信頼性を改善している。バリア層９は、ここの例では、第２活性層３の材料に対する導電材料１０の接着性を改善できる。さらに、バリア層９は、溝８を導電材料１０で充填するのを容易にする。バリア層９に用いられる適切な材料の例は、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，ＷＮ，ＷＮＣ，ＷＳｉＮ，Ｒｕ，Ｏｓ，Ｍｇ…またはこれらの組合せでもよい。バリア層９を形成するために、２つ又はそれ以上の異なる材料層を使用してもよい。適切な組合せの例は、Ｔｉ／ＴｉＮ，ＴａＮ／Ｔａ，Ｔａ／ＴａＮ…でもよい。バリア層９の厚さは、５ｎｍ〜５０ｎｍ、１０ｎｍ〜４０ｎｍ、２０〜３０ｎｍでもよい。バリア層９が２つの異なる層からなる場合、各層の厚さは、２ｎｍ〜４８ｎｍ、３ｎｍ〜４０ｎｍ、５ｎｍ〜２０ｎｍまたは１０ｎｍ〜１５ｎｍの範囲で変化できる。
溝８の充填は、１つだけの導電材料１０、または異なる導電材料の組合せ、または複数の導電材料層を用いて行うことができる。ゲート溝８を充填する材料の選択は、形成されるショットキー(Schottky)ゲートコンタクトの品質、即ち、ゲートコンタクトのショットキーバリア高さを決定する。導電材料の選択はまた、溝８の充填、ゲート抵抗、信頼性、ＨＥＭＴ構造に対する接着性および拡散性を決定する。ゲート抵抗は、ＨＥＭＴデバイスの高周波およびスイッチング動作を決定する。材料の導電率、即ち、ゲート抵抗が低いほど、ＨＥＭＴデバイスのスイッチング周波数が高速になる。
ゲート溝８のアスペクト比もゲート抵抗に影響を与え、即ち、アスペクト比が大きいほど、ゲート抵抗は低くなる。溝８を充填するのに使用できる導電材料は、例えば、Ｃｕ，Ａｕ，Ａｌ，Ｐｔでもよい。これらの材料は、電気メッキ、ＰＶＤ（物理的気相成長法）、ＡＬＤ（原子層成長法）、またはこの分野で知られた何れか他の方法によって堆積できる。これらの層の厚さは、充填が必要なゲート溝８のサイズ（即ち、幅および深さ）に依存する。導電材料層１０の厚さは、１００ｎｍ〜１５００ｎｍ、好ましくは２００ｎｍ〜１０００ｎｍ、より好ましくは４００ｎｍ〜８００ｎｍ、あるいは５００ｎｍ〜７００ｎｍの範囲で変化できる。内部拡散(in-diffusion)なしで、充分な接着性および良好な信頼性で、導電材料１０がショットキーバリアを形成する場合、バリア層を省略してもよい。
本発明の実施形態によれば、バリア層９と導電材料１０の間に、シード(seed)材料、例えば、Ｃｕなどの低い抵抗率のシード金属を堆積してもよい。導電材料１０の堆積後、最良の場合、ゲート溝８を完全に充填してもよい。ある材料が溝８から出てくることがある。また、ある材料が溝８の外側の領域に堆積することがある。余分な導電材料１０は、追加の処理時に除去できる。本発明の実施形態に従って使用するのに適したバリア層９と導電材料１０の組合せの例は、Ｔｉ及び／又はＴｉＮを含むバリア層９と、Ａｌを含む導電材料との組合せでもよく、あるいはＴａ及び／又はＴａＮを含むバリア層９と、Ｃｕを含む導電材料との組合せでもよい。
本発明の実施形態によれば、バリア層９及び／又は導電材料層１０の堆積前に、ＨＥＭＴ構造の下地材料に対する導電材料１０の接着性及び／又はゲート溝８の充填を改善するために特別な処理を行ってもよい。こうした処理の例は、脱ガス(degas)処理のための高温処理、またはプラズマクリーニング処理でもよい。さらに、特別な層を、可能ならばバリア層９の上部に、ゲート溝８を導電材料で充填するのを促進するために用いてもよい。こうした特別な層の例は、溝８をＣｕの電気化学堆積で充填する前に、ＰＶＤで堆積した低い抵抗率のＣｕシード層でもよい。
更なるステップにおいて、構造上部にある導電材料１０の余剰は、ＣＭＰによって除去できる（図１（ｇ）を参照）。また、ドライまたはウェットエッチングが、導電材料１０をパターン形成するために使用できる。こうして分離したゲートコンタクト１０ａが生成できる。
このように１μｍ〜２μｍのゲート長さについて１００Ω・ｍｍ未満の低いゲート抵抗を持つＩＩＩ−Ｖ族ＨＥＭＴデバイスが得られる。
ゲート抵抗をさらに下げるには、本発明の実施形態によれば、Ｔ字状ゲート２２が、ゲートコンタクト１０ａの形成について上述したようなシングルダマシンプロセス工程を繰り返すことによって形成できる。従って、第２絶縁体層１２を堆積してもよい。この第２絶縁体層１２内には、孔または溝１３がエッチングされる（図１（ｈ）を参照）。これらの孔１３は、導電材料１５で充填できる。
本発明の実施形態によれば、導電材料１５の堆積前に、バリア層１４を設けてもよい。バリア層１４および導電材料１５は、上述したようなゲートコンタクト１０ａを形成するために用いたバリア層９および導電材料１０と同じ材料を含み、同じ特性を有するものでもよい。導電材料１５の余剰、および隣りの溝１３との間にあるバリア層１４の材料は、ＣＭＰによって除去できる。部分１５ａは、ゲートコンタクト１０ａの上部プレートとも称される。よって、ゲートコンタクト１０ａは、上部プレート１５ａとともにＴ字状ゲートコンタクト２２を形成する（図１（ｉ）を参照）。
導電材料１０，１５は、本発明の実施形態によれば、同じ材料を含んでもよく、あるいは異なる材料を含んでもよい。もし存在する場合、バリア層９，１４は、異なる材料を含んでもよく、あるい同じ材料を含んでもよい。上述したプロセスにおいて、シングルダマシンプロセスの異なる処理ステップが繰り返される。
本発明の実施形態によれば、シングルダマシンプロセスを繰り返す代わりに、デュアルダマシンプロセス技術を用いてＴ字状ゲート２２を製作することも可能である。これにより、処理ステップ数を低減でき、その結果、処理コストを削減できる。得られたＴ字状ゲート２２は、図１（ｊ）に示す。デュアルダマシンプロセスにおいて、ゲート１０ａおよび上部プレート１５ａは、２つの工程の代わりに１つの工程で製作される。デュアルダマシンプロセスの場合、第１パッシベーション層５および絶縁体層１２を堆積した後、Ｔ字状ゲート２２のための構造をエッチングする。従って、デュアルダマシンプロセスでは、ソースコンタクトおよびドレインコンタクト７を形成した後、パッシベーション層５および絶縁体層１２を堆積する。パッシベーション層５および絶縁体層１２は、１つの材料で製作してもよく、あるいは異なる材料の組合せでもよい。異なる層を、別の理由のために、エッチング停止層として、またはリソグラフ工程を容易にするために導入してもよい。
堆積した層の平坦化(planarization)は、例えば、リソグラフ工程を容易にするために、ＣＭＰによって行うことができる。そして、Ｔ字状ゲート２２を生成するための孔をパターン形成してもよい。従って、第１リソグラフ工程の後、ゲート溝８を生成するために、ドライ及び／又はウェットエッチングと、レジスト剥離とが続く。
そして、第２リソグラフ工程は、ゲートコンタクトの上部プレート１５ａを形成するためのより大きいパターンを規定する。このプロセスを用いることによって、パッシベーション層５内の第１孔６を充填した後にシングルダマシンプロセスで必要であった平坦化工程を回避することができる。これらの孔６は、絶縁体層１２内の孔１３の形成の後に充填されるためである。こうしてＴ字状孔が形成される。これらの孔は導電材料で充填できる。必要に応じて、孔を導電材料で充填する前にバリア層１４を堆積できる。最後に、ゲートコンタクト間にある余分な導電材料をＣＭＰによって除去できる。
ゲートコンタクト２２は、下地のＨＥＭＴ構造に対するショットキーコンタクトを形成してもよい。材料は、良好なショットキーコンタクトを達成するために最適化できる。これは単純ではない。最初に、良好なショットキーコンタクトが得られるように、材料の材料特性を選択すべきである。一方、溝８，１３の良好な充填が得られるように、導電材料の堆積を最適化する必要がある。これは、材料特性を変化させることがあり、形成するコンタクトのショットキー挙動を損なうことがある。溝の良好な充填とともに信頼のあるショットキーコンタクトを達成するために、材料特性および堆積方法の両方を最適化する必要がある。さらに、導電材料の堆積前に、溝８，１３内に用いられる適切なバリア層は、しばしば化学量論的ではなく、従って、化学量論的組成と異なる仕事関数を有するため、これも考慮する必要がある。従って、本発明の実施形態に係る方法は、どのような材料または材料の組合せが、良好な結果が得られるため、即ち、良好な特性を備えたＨＥＭＴデバイスが得られるために使用する必要があるについての慎重な検討を必要とすることは明らかである。
上述したプロセスにおいて、ソースおよびドレインコンタクト７、そしてゲートコンタクト２２は、ダマシンプロセスにょって形成される。しかしながら、代替として、ソースおよびドレインコンタクト７は、図２と図３に示すように、従来の手法によって形成することができる。図１に関して説明したステップと類似のステップは、頻繁に繰り返さない。上記プロセスで説明したのと同じ手法および材料は、本実施形態に係るプロセスにおいて使用してもよいことは理解する必要がある。
図２（ａ）と図２（ｂ）は、図１（ａ）と図１（ｂ）と同様であり、基板１、例えば、Ｓｉ（１１１）基板上での異なるＨＥＭＴ ＩＩＩ−Ｖ層の設置を示しており、即ち、第１および第２活性層２，３、第１および第２活性層２，３の間にある界面２０における２ＤＥＧ４、および第１絶縁体層５とも称される第１パッシベーション層５を示す。
オーミック・ソースおよびドレインコンタクト７の形成は、図２（ｃ）と図２（ｄ）に示す。トランジスタのオーミック・ソースドレイン領域７を規定するために、例えば、リソグラフおよびエッチングによって、溝６がパッシベーション層５内で規定される。次に、第１活性層２内にドープ領域２１を形成するために、ドーパント元素、例えば、Ｓｉの注入を行ってもよい。これによりパターン化したパッシベーション層５は、上述したように、これらの領域２１の外側領域を保護するマスクとして機能し得る。注入元素の活性化は、高温アニール工程によって、例えば、６００℃を超える温度で行ってもよい。この注入は任意であるが、より良好なオーミック・ソースおよびドレインコンタクトを実現するのに役立つ。
次に、導電層が、リフトオフまたはドライ（またはウェット）エッチングによって堆積されてパターン化され、パッシベーション層内で停止する。そして、高温アニール工程を、即ち、８００℃〜９００℃の温度で行って、オーミック・ソースおよびドレインコンタクト７を形成する。アニール工程の際、ソースおよびドレインコンタクト７の導電材料と第２活性層２との間で反応が生じて、良好なオーミックコンタクトを形成できる。
次のステップにおいて、第２パッシベーション層５ｂを堆積してもよく（図２（ｅ）を参照）、ＣＭＰ、エッチングバックまたはスピン・オン・グラス材料を用いて平坦化される。第２パッシベーション層５ｂは、例えば、窒化物または酸化物を含んでもよい。第１および第２パッシベーション層５，５ｂはともに、絶縁体スタック１１と称される。第１および第２パッシベーション層５，５ｂは、同じ材料を含んでもよく、あるいは異なる材料を含んでもよい。
本発明の実施形態によれば、第１および第２パッシベーション層５，５ｂの少なくとも１つは、異なる絶縁体層の組合せを含んでもよい。ゲート絶縁体スタック１１において、リソグラフの目的のために異なる層、例えば、エッチング停止層として導入することができ、あるいは低誘電率(low-k)材料を用いて容量結合を低減できる。第１および第２パッシベーション層５，５ｂを形成するために使用可能な誘電体または絶縁体材料の例は、ＳｉＮ，ＳｉＯ２，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣ…でもよい。エッチング停止層として使用するのに適した材料の例は、ＳｉＮ，ＳｉＣ…でもよい。
そして、リソグラフおよび次のエッチングによって、絶縁体スタック内にゲート溝８を規定してもよい。ゲート溝８のエッチングは、ゲート溝８の底で絶縁材料が残留するように、ゲート絶縁体スタック１１内で停止できる。図２（ｆ）の場合、ゲート溝８は、第２パッシベーション層５ｂを通って、下地の第１パッシベーション層５に到達するように完全にエッチングすることができ、これにより第１パッシベーション層５上で停止する。これは、第１パッシベーション層５が薄い場合、即ち、第１パッシベーション層５が１〜１０ｎｍの厚さを有する場合に行うことができる。ゲート溝８は、第２パッシベーション層５ｂを完全に通って、第１パッシベーション層５内で部分的にエッチングすることも可能であり、第２活性層３に到達する前に第１パッシベーション層５内で停止する。ゲート溝８は、第１および第２パッシベーション層５，５ｂを完全に通って、換言すると、絶縁体スタック１１を完全に通ってエッチングすることも可能であり、これにより第１活性層２上に停止する。形成すべきゲートの長さは、２０ｎｍ〜５μｍ、好ましくは５０ｎｍ〜２μｍでもよい。
次のステップにおいて、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，ＷＮ，ＷＮＣ，ＷＳｉＮ，Ｒｕ，Ｏｓ，Ｍｇ…またはこれらの組合せを含むバリア層９を堆積してもよい（図２（ｇ）を参照）。バリア層９は、５ｎｍ〜５０ｎｍ、１０ｎｍ〜４０ｎｍ、２０〜３０ｎｍの厚さで堆積してもよい。バリア層９が２つの異なる層からなる場合、各層の厚さは、２ｎｍ〜４８ｎｍ、３ｎｍ〜４０ｎｍ、５ｎｍ〜２０ｎｍまたは１０ｎｍ〜１５ｎｍの範囲で変化できる。そして、導電材料１０を堆積する。導電材料１０は、好ましくは、例えば、Ｃｕ，Ａｌ，Ａｕ，Ｐｔ…などの低い抵抗率の金属でもよい。これは、例えば、電気メッキによって行ってもよい。内部拡散(in-diffusion)なしで、充分な接着性および良好な信頼性で、導電材料１０がショットキーバリアを形成する場合、バリア層９を省略してもよい。
本発明の実施形態によれば、バリア層９と導電材料１０の間に、シード(seed)材料、例えば、Ｃｕなどの低い抵抗率のシード金属が必要であろう。そして、余分な導電材料１０は、例えば、ＣＭＰによって除去してもよい（図２（ｈ）を参照）。本発明の実施形態に従って使用するのに適したバリア層９と導電材料１０の組合せの例は、Ｔｉ及び／又はＴｉＮを含むバリア層９と、Ａｌを含む導電材料との組合せでもよく、あるいはＴａ及び／又はＴａＮを含むバリア層９と、Ｃｕを含む導電材料との組合せでもよい。
ゲート抵抗をさらに下げるために、第２のシングルダマシンプロセスを実施することによってＴ字状ゲート２２を形成できる。従って、形成すべきＴ字状ゲート２２の上部プレート１５ａを規定するために、第２絶縁体層１２を堆積し、パターン形成してもよい（図２（ｉ）を参照）。そして、バリア層１４を堆積してもよい。そして、バリア層１４の上部に、導電材料１５を堆積し平坦化してもよい。こうしてＴ字状ゲート２２が、繰り返したシングルダマシンプロセスを用いることによって形成される（図２（ｊ）を参照）。
また、本発明の実施形態によれば、先に説明したように、Ｔ字状ゲート２２は、デュアルダマシンプロセスによっても形成できる。デュアルダマシンプロセスによって形成されたＴ字状ゲート２２を含むデバイスは、図２（ｋ）に示している。
オーミック・ソースおよびドレインコンタクト７を形成するための更なる代替法について第３実施形態に記載し、図３（ａ）〜図３（ｉ）に示している。図３（ａ）に示す第１ステップは、図２（ａ）と図２（ｂ）に示したステップと同様である。基板１の上部には、第１および第２活性層２，３が設けられる。そして、２ＤＥＧ４が、第１および第２活性層２，３の間にある界面２０に形成される。この第３実施形態によれば、第２活性層３の上部にはパッシベーション層５を設けていない。従って、ソースおよびドレインコンタクト７は、第２活性層３の上に直接形成できる（図３（ｂ）と図３（ｃ）を参照）。
ドープ領域２１を形成するために、例えば、パターン形成したレジスト材料で形成されたマスクを用いて、ドーパント元素、例えば、Ｓｉの注入を行ってもよい（図３（ｂ）を参照）。注入の活性化は、高温アニール工程によって、例えば、６００℃を超える温度で行ってもよい。この注入は任意であるが、より良好なオーミック・ソースおよびドレインコンタクトを実現するのに役立つ。
そして、ソースおよびドレインコンタクト７を形成するための導電材料スタックを堆積し、リフトオフまたはドライもしくはウェットエッチングによってパターン形成してもよく、第２活性層内、あるいはもし存在する場合、薄いパッシベーション層内で停止する。導電材料スタックは、例えば、Ｔｉ／Ａｌ，Ｔａ／Ｔｉ／Ａｌ，Ｔｉ／Ａｌ／Ｍｏ／Ａｕ…を含んでもよい。そして、高温アニール工程を、即ち、８００℃〜９００℃の温度で行って、オーミック・ソースおよびドレインコンタクト７を形成する。この場合、ソースおよびドレインコンタクト７の導電材料と第２活性層３との間で反応が生ずることができ、これによりソースおよびドレインコンタクト７は第２活性層３を通って第１活性層２に延びる（図３（ｃ）を参照）。

そして、ゲートコンタクト２２の形成は、繰り返したシングルダマシンプロセスを用いることによって、第１および第２実施形態で記載したものと同様に行ってもよい。最初に、酸化物また窒化物でもよいパッシベーション層５を堆積し平坦化してもよい（図３（ｄ）を参照）。このパッシベーション層５は、ゲート溝８を形成するためにパターン形成してもよい（図３（ｅ）を参照）。これは、例えば、エッチングによって行ってもよい。形成すべきゲートの長さは、２０ｎｍ〜５μｍ、好ましくは５０ｎｍ〜２μｍでもよい。ゲート溝８は、図３（ｅ）に示すように、パッシベーション層５を完全に通ってエッチングしてもよく、これにより第２活性層３上で停止する。他の実施形態によれば、ゲート溝８は、パッシベーション層５を部分的に通ってエッチングしてもよく、溝８の底にはパッシベーション層５の絶縁材料が依然として存在することになる。
そして、バリア層９を堆積してもよい。バリア層９に使用するのに適した材料の例は、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，ＷＮ，ＷＮＣ，ＷＳｉＮ，Ｒｕ，Ｏｓ，Ｍｇ…またはこれらの組合せでもよい。しばしば２つの異なる材料を用いてバリア層９を形成する。適切な組合せの例は、Ｔｉ／ＴｉＮ，ＴａＮ／Ｔａ，Ｔａ／ＴａＮ…でもよい。バリア層９の厚さは、５ｎｍ〜５０ｎｍ、１０ｎｍ〜４０ｎｍ、２０〜３０ｎｍでもよい。バリア層９が２つの異なる層からなる場合、各層の厚さは、２ｎｍ〜４８ｎｍ、３ｎｍ〜４０ｎｍ、５ｎｍ〜２０ｎｍまたは１０ｎｍ〜１５ｎｍの範囲で変化できる。そして、導電材料１０を堆積してもよい（図３（ｆ）を参照）。導電材料１０は、好ましくは、例えば、Ｃｕ，Ａｌ，Ａｕ，Ｐｔ…などの低い抵抗率の金属でもよい。。これは、例えば、電気メッキによって行ってもよい。内部拡散(in-diffusion)なしで、充分な接着性および良好な信頼性で、導電材料１０がショットキーバリアを形成する場合、バリア層９を省略してもよい。
本発明の実施形態によれば、バリア層９と導電材料１０の間に、シード(seed)材料、例えば、Ｃｕなどの低い抵抗率のシード金属が必要であろう。そして、余分な導電材料１０は、例えば、ＣＭＰによって除去してもよく（図３（ｇ）を参照）、これによりゲート１０ａを形成する。
ゲート抵抗を下げるために、第２のシングルダマシンプロセスを実施することによってＴ字状ゲート２２を形成できる。従って、形成すべきＴ字状ゲート２２の上部プレート１５を規定するために、第２絶縁体層１２を堆積し、パターン形成してもよい（図３（ｈ）を参照）。そして、バリア層１４を堆積してもよい。そして、バリア層１４の上部に、導電材料１５を堆積し平坦化してもよい。こうしてＴ字状ゲート２２が、繰り返したシングルダマシンプロセスを用いることによって形成される（図３（ｉ）を参照）。
また、本発明の実施形態によれば、先に説明したように、Ｔ字状ゲート２２は、デュアルダマシンプロセスによっても形成できる。デュアルダマシンプロセスによって形成されたＴ字状ゲート２２を含むデバイスは、図３（ｊ）に示している。
以下、本発明を説明するために、幾つかの実験例について説明する。これは説明目的に過ぎず、本発明を限定することは意図していない。
（実験：ゲート用ＴａＮ／Ｃｕショットキーコンタクト）
上述のように、れらの材料の堆積がダマシン技術について最適化され、即ち、２０ｎｍ〜１００ｎｍの幅を持つ小さな孔または溝を充填するのに最適化されている場合、ゲートコンタクト１０ａと下地のＨＥＭＴの間にショットキーコンタクトを形成することは容易ではない。
以下の実験では、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造の上に形成されたＴａＮバリア層９を備えたＣｕゲートコンタクト１０ａが、大きいバリア高さに対してショットキーコンタクトを形成することを実証しており、この組合せが、本発明の実施形態に係る方法を用いてゲートコンタクト１０ａを形成するために使用できることを意味する。ＴａＮの仕事関数は、４．４ｅＶ〜５ｅＶの範囲であり、化合物の化学量論に依存する。
Ｃｕは、室温で１７×１０−９Ω・ｍの低い抵抗率に起因して、ゲートコンタクト１０ａを形成するのに適した材料であろう。ＴａＮは、バリア層９としてＣｕの下に用いられ、下地層、即ち、この場合はＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造へのＣｕの拡散を制限する。化学量論的なＴａＮ、即ち、５０％のＴａと５０％のＮの場合、文献（J.R. Hayes et al. in "Thermal stability of TaN Schottky contacts on n-GaN" in Acta Materialia 51, p.653 - 663, 2003.）に記載されているように、ショットキーバリア高さは８００℃まで安定している。
本例に従って、ＨＥＭＴデバイスの形成は下記のように行った。熱膨張および格子不整合を克服するために、高抵抗（１０６Ω／ｃｍより高い抵抗率）のＧａＮバッファ層２を備えた４インチＳｉ（１１１）基板１の上に、ＡｌＧａＮ／ＧａＮヘテロ構造を成長させた。これは、低圧有機金属化学気相成長（ＭＯＣＶＤ）プロセスを用いて行った。高抵抗ＧａＮバッファ層２の厚さは、約１．３μｍであった。そして、２２ｎｍ厚のＡｌ０．３Ｇａ０．７ＮをＧａＮバッファ層２の上に堆積した。トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）およびアンモニア（ＮＨ３）をＧａ，ＡｌおよびＮの原料としてそれぞれ用いた。その場(In-situ)で、３．５ｎｍ厚の窒化物パッシベーション層５を堆積した。成長した層は、滑らかで（〜０．２ｎｍのＲＭＳ粗さ）で、クラック無しであった。良好な電気特性が得られた。シート抵抗は２５０Ω／□、不均一性はＳｉウエハに渡って１．５％未満であった。
ＭＯＣＶＤプロセスの後、ウエハを標準の２００ｍｍＳｉ ＣＭＯＳプロセスラインに移送した。成長したヘテロ構造の上部に、ＴａＮおよびＣｕを堆積した。従って、その場(in-situ)３分の脱ガスを３５０℃で行い、続いて６０秒のＨ２／Ｈｅリアクティブ・プレクリーン(reactive pre-clean)を行い、最後に１５ｎｍのＩＭＰ(Ionized Metal Plasma)のＴａＮと１００ｎｍの電気メッキＣｕを堆積した。Ｃｕを用いてゲート抵抗を下げている。ゲートのパターン形成をウェットエッチングによって行った。良好なショットキー挙動特性が測定された。これは、図４に示しており、ＡｌＧａＮ／ＧａＮ−ｏｎ−Ｓｉ ＨＥＭＴ上のＴａＮ／Ｃｕゲート１０ａの順方向および逆方向のＩ−Ｖ特性を示す。
（実験：ソースおよびドレイン用ＴａＮ／Ｃｕオーミックコンタクト）
ダマシンプロセスを用いてＡｌＧａＮ／ＧａＮ ＨＥＭＴの上にＴａＮ／Ｃｕオーミックコンタクトをさらに形成する実現可能性を示すために、上記実験で説明したものと同様な実験を行った。この場合、ソースおよびドレインコンタクト７を形成するために、８０％のＴａと２０％のＮを持つ、非化学量論的でＴａリッチのＴａＮで用いた。窒素雰囲気、５００℃、６０秒のアニール工程の後、図５に示すようなオーミック挙動が観測された。
（実験：２回のシングルダマシンプロセスを用いたＣＭＯＳプロセスフロー）
熱膨張および格子不整合を克服するために、ＧａＮバッファ層２を備えた８インチまたは２００ｍｍのＳｉ（１１１）基板１の上に、低圧有機金属化学気相成長（ＭＯＣＶＤ）プロセスを用いて、ＡｌＧａＮ／ＧａＮヘテロ構造を成長させる。これは、第１の実験について記載したように行った。
ＭＯＣＶＤプロセスの後、ウエハを標準の２００ｍｍＳｉ ＣＭＯＳプロセスラインに移送する。ヘテロ構造の上部に、Ｔｉ／Ａｌオーミックソースおよびドレインコンタクト７およびＴａＮ／Ｃｕショットキーゲートコンタクト１０ａをダマシン技術を用いて生成する。
最初に、５０ｎｍのＳｉＣと２００ｎｍのＳｉＮを含む絶縁体スタックを、３．５ｎｍのその場(in-situ)成長窒化物の上部に堆積する。その後、オーミックコンタクト７を規定するためにリソグラフ工程を行う。絶縁体スタック内での溝のエッチングを２工程のプロセスで行った。第１工程は、Ｏ２／ＣＨＦ３／ＣＦ４プラズマを使用し、続いて、５０ｎｍのＳｉＣ層に向かって高いエッチング選択性を持つＡｒ／Ｏ２／Ｃ４Ｆ８中で第２エッチング工程を行う。その結果、ＳｉＣ層が、３．５ｎｍ厚のその場(in-situ)成長窒化物層に対して選択的であるＡｒ／Ｎ２／ＣＨＦ３／ＣＦ４／Ｏ２プラズマ中で開放される。レジストは、ＣＦ４／Ｏ２プラズマ中で剥離する。
文献（D. Qiao et al, "Low resistance ohmic contacts on AlGaN/GaN structures and the advancing Al/Ti metallization" in Applied Physics Letters 74, p.2652-2654, 1999）に記載されたように、オーミック領域の外側にあるパターン化したパッシベーション層によってマスクした、オーミックエリアにおいて４０ｋｅＶ、１×１６ｃｍ−２のＳｉ注入を行う。注入は、１１５０℃、３０秒、Ｎ２雰囲気で活性化した。溝６内において、５０ｎｍのＴａ、５０ｎｍのＴｉおよび５００ｎｍのＡｌを含む金属スタックをＰＶＤで堆積した。余分なＴｉとＡｌを、Ａｌ２Ｏ３研磨粒子をベースとしたスラリー中でＣＭＰによって除去した。続いて、オーミックコンタクト７を形成するため、６５０℃ ４０秒、８５０℃ ４０秒、９５０℃ ４分でアニールを行った。こうして低いコンタクト抵抗のオーミックコンタクト７が得られる。
その後、ゲートコンタクト１０ａを２００ｎｍ〜２ｍｍの範囲のゲート長サイズで形成する。従って、ゲート溝８を２工程プロセスを用いてエッチングする。第１工程は、Ｏ２／ＣＨＦ３／ＣＦ４プラズマを使用し、続いて、５０ｎｍのＳｉＣ層に向かって高いエッチング選択性を持つＡｒ／Ｏ２／Ｃ４Ｆ８中で第２エッチング工程を行う。その結果、ＳｉＣ層が、３．５ｎｍ厚のその場(in-situ)成長窒化物層に対して選択的であるＡｒ／Ｎ２／ＣＨＦ３／ＣＦ４／Ｏ２プラズマ中で開放される。レジストは、ＣＦ４／Ｏ２プラズマ中で剥離する。
そして、ＴａＮ／Ｔａ金属バリア層９およびＣｕシード層をＰＶＤによってゲート溝８内に堆積した。バリア層９は、下記のステップを用いて堆積した。その場(in-situ)３分の脱ガスを３５０℃で行い、続いて６０秒のＨ２／Ｈｅリアクティブ・プレクリーン(reactive pre-clean)を行い、１５／１０ｎｍのＴａＮ／Ｔａ ＩＭＰ(Ionized Metal Plasma)を用いて金属スタックを堆積した。その後、電気メッキを用いてゲート溝８を６００ｎｍのＣｕで充填した。余分なＣｕとＴａＮを２工程ＣＭＰプロセスによって除去した。最初に、市販されているスラリー（Ｈｉｔａｃｈｉ Ｃ４３０−Ａ１８）を用いてＴａＮに対してＣｕを選択的に除去し、続いて別の市販されているスラリー（Ａｒｃｈ Ｃｕ１０ｋ）を用いてＴａＮの除去を行った。こうして２００ｎｍ〜２ｍｍの長さで１００Ω・ｍｍ未満の低い抵抗率を持つ小さなショットキーバリアのゲートコンタクト１０ａが得られた。
ゲート抵抗をさらに下げるために、ゲートを形成するための上述したステップを繰り返すことによってＴ字状ゲート２２が生成でき、これにより小さなゲートコンタクト１０ａの上部に、より大きなＣｕプレート１５ａを製作する。従って、５０ｎｍのＳｉＣＮと２００ｎｍの酸化物を含む絶縁体スタック１２が堆積される。
ＳｉＣＮは、Ｃｕについての絶縁拡散バリアとして機能し、絶縁体スタックの接着性を改善し、第２シングルダマシンプロセスのためのエッチング停止層として機能する。そして、リソグラフを用いて溝１３を形成する。これは、後でＴ字状ゲート２２のプレート１５ａを形成する。これらの溝１３は、ゲート長さに依存して１μｍ〜３μｍの長さを有してもよい。
プレート１５ａを形成するための溝１３を２工程プロセスでエッチングする。第１工程は、Ｏ２／ＣＨＦ３／ＣＦ４プラズマを使用し、続いて、５０ｎｍのＳｉＣＮ層に向かって高いエッチング選択性を持つＡｒ／Ｏ２／Ｃ４Ｆ８中で第２エッチング工程を行う。その結果、ＳｉＣＮ層は、Ａｒ／Ｎ２／ＣＨＦ３／ＣＦ４／Ｏ２プラズマ中で開放され、続いてＣＦ４／Ｏ２ドライ剥離を行う。これらの溝１３は、ＴａＮ／Ｔａバリア層１４およびＣｕで充填される。最初に、下記ステップを用いてバリア層１４を堆積する。その場(in-situ)３分の脱ガスを３５０℃で行い、続いて６０秒のＡｒリアクティブ・プレクリーン(reactive pre-clean)を行い、１５／１０ｎｍのＴａＮ／Ｔａ ＩＭＰ(Ionized Metal Plasma)を用いて金属スタックを堆積した。
その後、ゲート溝１３を電気メッキを用いて６００ｎｍのＣｕで充填する。余分なＣｕとＴａＮを２工程ＣＭＰプロセスによって除去した。最初に、市販されているスラリー（Ｈｉｔａｃｈｉ Ｃ４３０−Ａ１８）を用いてＴａＮに対してＣｕを選択的に除去し、続いて別の市販されているスラリー（Ａｒｃｈ Ｃｕ１０ｋ）を用いてＴａＮの除去を行った。こうして小型で極めて低抵抗のショットキーバリアゲートが生成される。
ここでは、好ましい実施形態、特定の構造および構成ならびに材料を本発明に係るデバイスについて検討しているが、本発明の範囲から逸脱することなく、添付した請求項によって規定されるものとして形態および詳細での種々の変化または変更が可能であると理解すべきである。

Claims (10)

  1. ＩＩＩ−Ｖ族ＭＥＳＦＥＴ上にコンタクトを製造する方法であって、
    第１および第２メインコンタクト（７）を設けることと、
    その後、制御コンタクト（１０ａ，２２）を設けることとを含み、
    第１および第２メインコンタクト（７）を設けることは、ダマシンプロセスを用いてオーミックコンタクトを形成するように行われ、
    制御コンタクト（１０ａ，２２）を設けることは、
    ・絶縁体スタック（１１）を堆積すること、
    ・絶縁体スタック（１１）に少なくとも１つの孔（８）を設けること、
    ・少なくとも１つの孔（８）に導電材料を充填すること、および
    ・ダマシンプロセスを用いてＴ字状の形状を有するショットキーコンタクトを形成すること、によって行われ、
    少なくとも１つの孔（８）に導電材料を充填することは、
    ・孔（８）のクリーニングを行うこと、
    ・孔（８）に導電材料層（１０）を堆積すること、および
    ・少なくとも１つの孔（８）の外側にある余分な導電材料を除去すること、によって行われ、
    孔（８）のクリーニング工程は、
    ・３００℃〜５００℃の温度で脱ガスを行うこと、および
    ・Ｈ ２ ／Ｈｅリアクティブ・プレクリーンを用いて孔（８）をクリーニングすること、を含む方法。
  2. Ｔ字状の制御コンタクト（２２）は、デュアルダマシンプロセスを用いて設けられる請求項１記載の方法。
  3. 余分な導電材料を除去することは、化学機械研磨によって行われる請求項１記載の方法。
  4. 導電材料層（１０）を堆積する前に、下地層内の導電材料の拡散を防止したり、絶縁体スタック上での導電材料の接着性を改善したり、及び／又は、少なくとも１つの孔（８）への導電材料の充填を改善するためのバリア層（９）を堆積することをさらに含む請求項１記載の方法。
  5. バリア層（９）は、ＴｉおよびＴｉＮを含むグループから選ばれた１つ又はそれ以上の材料を含み、前記導電材料は、Ａｌを含む請求項４記載の方法。
  6. バリア層（９）は、ＴａおよびＴａＮを含むグループから選ばれた１つ又はそれ以上の材料を含み、導電材料は、Ｃｕを含む請求項４記載の方法。
  7. 少なくとも１つの孔（８）を設ける前に、絶縁体スタック（１１）を平坦化することをさらに含む請求項１〜６のいずれかに記載の方法。
  8. 絶縁体スタック（１１）を平坦化することは、化学機械研磨によって行われる請求項７記載の方法。
  9. 絶縁体スタック（１１）は、ＳｉＮ，ＳｉＯ２およびＳｉＣからなるグループから選ばれた少なくとも１つの材料を含む請求項１〜８のいずれかに記載の方法。
  10. 請求項１〜９のいずれかに記載の方法用いて、制御コンタクト（１０ａ，２２）をゲートコンタクトとして形成することによって、高電子移動度トランジスタを製造する方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014018543B4 (de) 2014-12-12 2024-05-08 Siempelkamp Maschinen- Und Anlagenbau Gmbh Verfahren zur Herstellung von Rohren

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
EP2317542B1 (en) 2009-10-30 2018-05-23 IMEC vzw Semiconductor device and method of manufacturing thereof
US9378965B2 (en) * 2009-12-10 2016-06-28 Infineon Technologies Americas Corp. Highly conductive source/drain contacts in III-nitride transistors
JP5437114B2 (ja) 2010-03-02 2014-03-12 次世代パワーデバイス技術研究組合 半導体トランジスタの製造方法
JP5714250B2 (ja) * 2010-07-14 2015-05-07 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR101652403B1 (ko) * 2010-08-13 2016-08-31 삼성전자주식회사 전력 전자소자 및 그 제조방법
US8629014B2 (en) * 2010-09-20 2014-01-14 International Business Machines Corporation Replacement metal gate structures for effective work function control
JP5626010B2 (ja) * 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置
US8466555B2 (en) * 2011-06-03 2013-06-18 Raytheon Company Gold-free ohmic contacts
US8507920B2 (en) * 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US9111904B2 (en) 2011-11-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
EP2602827B1 (en) * 2011-12-09 2016-02-03 Imec Enhancement mode III-nitride device and method for manufacturing thereof
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
JP2013229493A (ja) * 2012-04-26 2013-11-07 Sharp Corp Ｉｉｉ族窒化物半導体積層基板およびｉｉｉ族窒化物半導体電界効果トランジスタ
KR20140012445A (ko) * 2012-07-20 2014-02-03 삼성전자주식회사 질화물계 반도체 소자 및 이의 제조방법
US20140077266A1 (en) * 2012-09-14 2014-03-20 Power Integrations, Inc. Heterostructure Transistor with Multiple Gate Dielectric Layers
US9799762B2 (en) 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
CN103219239B (zh) * 2013-03-27 2015-05-27 中国电子科技集团公司第五十五研究所 AlGaN/GaN HEMT制造法
JP6186832B2 (ja) * 2013-04-18 2017-08-30 富士通株式会社 化合物半導体装置及びその製造方法
US8916427B2 (en) * 2013-05-03 2014-12-23 Texas Instruments Incorporated FET dielectric reliability enhancement
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9306058B2 (en) * 2013-10-02 2016-04-05 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
EP2881982B1 (en) * 2013-12-05 2019-09-04 IMEC vzw Method for fabricating cmos compatible contact layers in semiconductor devices
CN103745922A (zh) * 2013-12-09 2014-04-23 中国电子科技集团公司第五十五研究所 GaN高电子迁移率晶体管复合介质绝缘栅的制造方法
CN103928324A (zh) * 2014-03-24 2014-07-16 中国电子科技集团公司第五十五研究所 铝镓氮化合物/氮化镓高电子迁移率晶体管的制造方法
KR102402771B1 (ko) 2015-12-11 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102532202B1 (ko) 2016-01-22 2023-05-12 삼성전자 주식회사 반도체 소자
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US20190097001A1 (en) * 2017-09-25 2019-03-28 Raytheon Company Electrode structure for field effect transistor
WO2021106190A1 (ja) 2019-11-29 2021-06-03 日本電信電話株式会社 電界効果型トランジスタおよびその製造方法
US20230020140A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor test structure and method for manufacturing same
EP4379810A4 (en) 2021-07-27 2024-09-04 Nuvoton Technology Corporation Japan SEMICONDUCTOR DEVICE
US20230282716A1 (en) * 2022-03-04 2023-09-07 Qualcomm Incorporated High performance device with double side contacts

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484740A (en) * 1994-06-06 1996-01-16 Motorola, Inc. Method of manufacturing a III-V semiconductor gate structure
US5966597A (en) * 1998-01-06 1999-10-12 Altera Corporation Method of forming low resistance gate electrodes
US6271132B1 (en) * 1999-05-03 2001-08-07 Advanced Micro Devices, Inc. Self-aligned source and drain extensions fabricated in a damascene contact and gate process
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
JP2001284992A (ja) * 2000-03-28 2001-10-12 Toshiba Corp 高周波増幅器及び高周波半導体装置
US7008832B1 (en) * 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
JP2002076353A (ja) * 2000-08-31 2002-03-15 Japan Science & Technology Corp 半導体装置およびその製造方法
US6440808B1 (en) * 2000-09-28 2002-08-27 International Business Machines Corporation Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly
JP2002110595A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 配線形成方法、研磨方法及び半導体装置の製造方法
JP2002319618A (ja) * 2001-04-20 2002-10-31 Anelva Corp 配線用Ｃｕ膜の形成方法及び形成装置
JP2003109971A (ja) * 2001-09-28 2003-04-11 Honda Motor Co Ltd 半導体装置の製造方法
JP3674917B2 (ja) * 2001-10-19 2005-07-27 本田技研工業株式会社 半導体装置の製造方法
DE10231965B4 (de) * 2002-07-15 2006-06-14 Infineon Technologies Ag Verfahren zur Herstellung einer T-Gate-Struktur sowie eines zugehörigen Feldeffekttransistors
JP2005116592A (ja) * 2003-10-03 2005-04-28 Takehide Shirato 電界効果トランジスタ
US7060546B2 (en) * 2003-11-26 2006-06-13 International Business Machines Corporation Ultra-thin SOI MOSFET method and structure
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
JP4503356B2 (ja) * 2004-06-02 2010-07-14 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
US7547928B2 (en) * 2004-06-30 2009-06-16 Interuniversitair Microelektronica Centrum (Imec) AlGaN/GaN high electron mobility transistor devices
JP2006080354A (ja) * 2004-09-10 2006-03-23 Toshiba Corp Ｍｉｓ型ｆｅｔの製造方法
JP4408432B2 (ja) * 2005-12-26 2010-02-03 東京エレクトロン株式会社 ダマシン配線の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014018543B4 (de) 2014-12-12 2024-05-08 Siempelkamp Maschinen- Und Anlagenbau Gmbh Verfahren zur Herstellung von Rohren

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