[go: up one dir, main page]

JP4408432B2 - ダマシン配線の形成方法 - Google Patents

ダマシン配線の形成方法 Download PDF

Info

Publication number
JP4408432B2
JP4408432B2 JP2005371893A JP2005371893A JP4408432B2 JP 4408432 B2 JP4408432 B2 JP 4408432B2 JP 2005371893 A JP2005371893 A JP 2005371893A JP 2005371893 A JP2005371893 A JP 2005371893A JP 4408432 B2 JP4408432 B2 JP 4408432B2
Authority
JP
Japan
Prior art keywords
copper
wiring
groove
seed layer
wiring material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005371893A
Other languages
English (en)
Other versions
JP2007173686A (ja
Inventor
謙一 原
光秋 岩下
英民 八重樫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2005371893A priority Critical patent/JP4408432B2/ja
Priority to US11/643,959 priority patent/US20070148972A1/en
Publication of JP2007173686A publication Critical patent/JP2007173686A/ja
Application granted granted Critical
Publication of JP4408432B2 publication Critical patent/JP4408432B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76868Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、カバレッジの悪いシード層を修理するダマシン配線の形成方法に関する。
半導体デバイスの高集積化、高性能化に伴い、従来のアルミニウム(Al)配線よりも電気抵抗率の低い銅(Cu)配線の適用が検討されている。この銅配線は、基板上へのドライエッチングによる配線処理が困難であることから、絶縁素材の基板に形成された溝部に銅配線を埋め込むダマシン法が主流である。
ダマシン法では、層間絶縁膜に予め所定の溝を形成しておき、その溝に配線材料を埋め込み、その後に溝外の余剰な配線材料を化学的機械研磨(CMPプロセス)等によって除去する。
具体的手順を図11に示す。多層膜配線基板200において、先ず、銅配線200bが形成された絶縁基板200c上に絶縁膜200dが成膜され、この絶縁膜200dにおける銅配線200bの上方に溝部200aが形成される。そして溝部200aの内壁にタンタル系バリアメタル201をスパッタ成膜する(図11(a)参照)。次いで、バリアメタル膜201の表面に銅シード層202をスパッタ成膜する(図11(b)参照)。そして、電解めっき法により溝部200aにおいて銅を成長させ、溝部200aを銅めっき203で埋め込んだ後(図11(c)参照)、CMPプロセスによって余剰な配線材料を除去する(図11(d)参照)。尚、このようなダマシン法による銅配線技術については、例えば特許文献1に記載されている。
特開2002−118109号公報
ところで、前記ダマシン法において、タンタル系バリアメタル膜及び銅シード層は、iPVD(イオン物理蒸着)と呼ばれるスパッタ技術によって成膜されているが、配線パターンの微細化が進むと、成膜後のカバレッジ(被膜状態)が悪化することが予想されている。
例えば、図12(a)に示すように、銅シード層202を形成しても、トレンチ等の溝部のボトム周辺において、金属膜(銅膜)により被膜されない、或いは被膜が薄い箇所204が生じる虞があった。その結果、電解めっき時に銅が安定的に成長しないだけでなく、銅シード層202が剥がれ易い等の不具合が生じるという課題があった。
さらに、このように銅シード層202のカバレッジが悪い場合、電解めっき時に電流が流れず、図12(b)に示すように銅めっき203中にボイド(空隙)205が生じ、その結果、断線などの故障が発生し易くなるという課題があった。
本発明は、前記したような事情の下になされたものであり、基板に形成された溝部に配線材料を埋め込むダマシン配線の形成方法であって、カバレッジの悪いシード層を修理することができ、電解めっき時に配線材料を安定的に成長させ、ボイド等の不具合発生を抑制することのできるダマシン配線の形成方法を提供することを目的とする。
前記した課題を解決するために、本発明に係るダマシン配線の形成方法は、絶縁膜に形成された溝部に配線材料のシード層をスパッタ成膜し、前記溝部を配線材料で埋め込むダマシン配線の形成方法であって、スパッタ成膜された前記シード層に、分散剤に溶かした配線材料のナノパーティクル含有溶液を塗布するステップと、前記ナノパーティクル含有溶液上に有機溶媒を塗布しエッチバックするステップと、前記ナノパーティクルの溶媒と前記有機溶媒とを蒸発させるベーク処理を行うステップと、前記分散剤を蒸発させナノパーティクルを金属膜にするアニール処理を行うステップと、電解めっき、もしくはCVDにより前記溝部の前記配線材料を成長させ、前記溝部を前記配線材料で埋め込むステップとを実行することに特徴を有する。
また、前記した課題を解決するために、本発明に係るダマシン配線の形成方法は、絶縁膜に形成された溝部に配線材料のシード層をスパッタ成膜し、前記溝部を配線材料で埋め込むダマシン配線の形成方法であって、スパッタ成膜された前記シード層に、分散剤に溶かした配線材料のナノパーティクル含有溶液を塗布するステップと、前記ナノパーティクルの溶媒を蒸発させるベーク処理を行うステップと、前記ナノパーティクル上に有機溶媒を塗布しエッチバックするステップと、前記有機溶媒を蒸発させるベーク処理を行うステップと、前記分散剤を蒸発させナノパーティクルを金属膜にするアニール処理を行うステップと、電解めっき、もしくはCVDにより前記溝部の前記配線材料を成長させ、前記溝部を前記配線材料で埋め込むステップとを実行することに特徴を有する。
このように、カバレッジの悪いシード層にナノパーティクル含有溶液を塗布し、その後エッチバックを行うことにより、トレンチ等の溝部のボトム周辺等、シード層の被膜がなされ難い箇所にナノパーティクル層が形成されて、アニール処理後にはコンフォーマルなカバレッジ層(金属膜)を得ることができる。
また、前記カバレッジ層を形成した後、電解めっき、もしくはCVDにより前記溝部を前記配線材料で埋め込むことで、溝部に安定的に金属を成長させることができ、ボイド等の不具合の発生しない配線を得ることができる。
また、前記配線材料は銅(Cu)または銀(Ag)であることが望ましく、前記エッチバックに用いる有機溶媒はトルエンであることが望ましい。
また、前記カバレッジ層を形成するステップ後、電解めっき、もしくはCVDにより前記溝部を前記配線材料で埋め込むステップを実行することが望ましい。
これにより、溝部に安定的に金属を成長させることができ、ボイド等の不具合の発生しない配線を得ることができる。
また、前記配線材料は銅(Cu)または銀(Ag)であることが望ましく、前記エッチバックに用いる有機溶媒はトルエンであることが望ましい。
本発明によれば、基板に形成された溝部に配線材料を埋め込むダマシン配線の形成方法であって、カバレッジの悪いシード層を修理することができ、電解めっきやCVD時に配線材料を安定的に成長させ、ボイド等の不具合発生を抑制することのできるダマシン配線の形成方法を得ることができる。
以下、本発明にかかる実施の形態につき、図に基づいて説明する。図1は、本発明に係るダマシン配線の形成方法の全体の流れを示すフロー図である。図2、図3は、図1のフローに対応する状態を示す基板の断面図である。
図1のフローに沿って、対応する図2、図3の断面図を用いながらダマシン配線全体のプロセスを説明する。
先ず、図2(a)に示すように半導体基板1(以下、基板1と称呼する)上にエッチストッパ層10を形成し、さらにその上に絶縁膜2(例えば酸化シリコン膜)を成長させる(図1のステップS1)。次いで絶縁膜2上にフォトレジスト4を塗布し、露光、現像により、図2(b)に示すようにビアや配線パターン4aを形成する(図1のステップS2)。尚、配線パターン4aは、この例では基板1上に形成された銅配線3の上方に形成されている。そして、ステップS2で形成したパターン4aをマスクとして、ビアや配線となる絶縁膜部分をエッチングする(図1のステップS3)。これにより、図2(c)に示すように配線パターンの溝部2aが形成される。尚、溝部2aは、異なる幅のパターン4aを用いて2回エッチングを行うことにより、段差を有する形状を示している。
次いで図3(a)に示すように、基板1上の配線パターンの溝部2aに対し、スパッタリングにより配線材料である銅(Cu)の拡散防止用としてのバリアメタル膜11を形成し、さらにバリアメタル膜11上に銅シード層5を成膜する(図1のステップS4)。
ここで、ステップS4で形成した銅シード層5はカバレッジが悪いため、図示するように溝部2aのボトム周辺(特にコーナー部分)において、被膜されない、あるいは薄い部分5a等が生じている。このため、カバレッジの悪い銅シード層5を修正し、状態を向上するためにシードリペア(シード層の修理工程)が行われる(図1のステップS5)。このシードリペアについては、本発明の特徴となるプロセスであり詳細に後述する。
シードリペア後、電解めっき法により、図3(b)に示すように配線パターンの溝部2aに銅めっき6が埋め込まれ(図1のステップS6)、CMP法により余分な銅めっき6が除去されると共に図3(c)に示すように平坦化処理が行われ、ダマシン配線による銅配線が形成される(図1のステップS7)。
続いて、図1のステップS5において行われるシードリペア方法について説明する。図4は、シードリペア工程のプロセスの流れを示すフローである。また、図5は、図4のフローの主要プロセスに対応する基板状態を示す基板の断面図である。
また、このシードリペア工程においては、基板1は鉛直軸周りに回転制御可能なスピンチャック(図示せず)上に、その下面が吸着保持、もしくは基板円周を機械的に保持されて処理されるものとする。
先ず、図5(a)に示すようにカバレッジが悪い銅シード層5に対し、濡れ性助長のために純水によるプリウェット処理を行う(図4のステップS11)。このプリウェット処理においては、0〜300回転の範囲で基板1を回転させ、上方から純水を銅シード層5上に吐出することにより行われる。尚、このとき濡れ性が悪い場合、ノズルをスキャンさせ、全面の濡れ性を向上させることができる。
次いで、基板1を0〜1000回転の範囲で回転させ、上方から有機酸を銅シード層5上に吐出し、銅配線表面の酸化銅を排除する前洗浄を行う(図4のステップS12)。
前洗浄後、基板1を0〜1000回転の範囲で回転させ、純水を銅シード層5上に吐出してリンス処理を行い(図4のステップS13)、続けて基板1を300〜1500回転の範囲で高速回転させ、スピンドライによる乾燥処理(図4のステップS14)を行う。
次いで、図5(b)に示すように、分散剤に溶かした銅ナノパーティクル含有溶液、即ち銅インク7を塗布により銅シード層5上に成膜する(図4のステップS15)。この成膜処理においては、基板1が0〜300回転の範囲で回転され、上方から銅シード層5上に銅インク7が吐出され、スピンコーティング法により塗布される。そして、基板回転数を100〜1500回転とする振り切り処理によって余分な銅インク7を除去し、これにより面内均一性が確保される(図4のステップS16)。
次いで、基板1を0〜300回転の範囲で回転し、上方から銅インク7(膜)上に銅ナノパーティクル含有溶液の溶媒となる有機溶媒を吐出し、スピンコーティング法により銅インク7(膜)上に有機溶媒を塗布する(図4のステップS17)。これによりトレンチ等の溝部の入口付近に厚く形成された銅ナノパーティクルが除去され、エッチバック(平坦化処理)がなされる。尚、有機溶媒としては、例えばトルエンを用いることができる。
有機溶媒の塗布後、銅シード層5上の銅インク7(膜)に対し、窒素(N2)もしくはアルゴン(Ar)の雰囲気中、50℃〜250℃の温度でベーク処理が施される。この処理により銅ナノパーティクル含有溶液の有機溶媒が蒸発される(図4のステップS18)。
そして、さらに窒素(N2)もしくはアルゴン(Ar)雰囲気中、100℃〜1000℃の温度で、銅ナノパーティクルの分散剤を蒸発させ、銅ナノパーティクルを金属膜とするためのアニール処理(熱処理)が行われる(図4のステップS19)。このアニール処理によって、図5(c)に示すように銅シード層5は修理され、カバレッジ層8とされる。
尚、図4に示したフローでは、有機溶媒の塗布によるエッチバックは、ベーク処理の前に行うようにしたが、該ベーク処理の後に行ってもよい。
その場合、図6のフローに示すように、銅インク7の振り切り処理(図6のステップS16)までは、図4のフローと同じプロセスで処理を行う。
そして、銅ナノパーティクル含有溶液の振り切り処理後、窒素(N2)もしくはアルゴン(Ar)の雰囲気中、50℃〜250℃の温度で銅ナノパーティクルの溶媒を蒸発させるためのベーク処理を行う(図6のステップS21)。これにより銅ナノパーティクルは銅シード層5上に定着される。
ベーク処理後、銅ナノパーティクル上に有機溶媒(例えばトルエン)を塗布することにより、エッチバック(平坦化処理)を行う(図6のステップS22)。これにより、トレンチ等の溝部の入口付近に厚く成膜された銅ナノパーティクルが除去される。
有機溶媒の塗布後、窒素(N2)もしくはアルゴン(Ar)の雰囲気中、50℃〜250℃の温度で有機溶媒を蒸発させるためのベーク処理を行う(図6のステップS23)。
そして最後に、窒素(N2)もしくはアルゴン(Ar)雰囲気中、100℃〜1000℃の温度で、銅ナノパーティクルの分散剤を蒸発させるアニール処理(熱処理)を行い、銅ナノパーティクルを金属膜とする。これにより、銅シード層5は被膜されない箇所や被膜が薄い箇所が無い状態、即ちコンフォーマルな形状に修理されたカバレッジ層8とされる。このように、銅ナノパーティクル含有溶液の溶媒を蒸発させるベーク処理によって銅ナノパーティクルを銅シード層5に定着させた後、有機溶媒の塗布によるエッチバックを行うことにより、より均一性を向上させて銅シード層5のカバレッジを修理することができる。
以上の本発明に係る実施の形態によれば、カバレッジの悪い銅シード層5に対し、銅ナノパーティクル含有溶液を塗布し、さらに有機溶媒によるエッチバックにより余分な銅ナノパーティクルが除去される。これにより、トレンチ等の溝部のボトム周辺等、シード層の被膜がなされ難い箇所に金属膜を形成することができ、アニール処理後にはコンフォーマル(膜厚が均一)なカバレッジ層(金属膜)を得ることができる。また、その後の電解めっき、もしくはCVD工程において安定的に銅を成長させることができ、ボイド等の不具合の発生しない配線を得ることができる。
尚、前記実施の形態においては、配線材料として銅(Cu)を用いたが、より低抵抗の銀(Ag)を用いてもよい。その場合、ベーク処理及びアニール処理における雰囲気は、窒素(N2)、アルゴン(Ar)の他、特に分散剤除去に有効な酸素(O2)添加ガスを用いてもよい。
また、本発明は、半導体デバイスの微細化により、孔や溝の底においてiPVDでは成膜され難い箇所を、ウェットプロセスの利点であるカバレッジを用いて修理する技術である。
続いて、本発明に係るダマシン配線の形成方法について、実施例に基づきさらに説明する。本実施例では、前記実施の形態に示した方法に基づき、実際に実験を行うことにより、その効果を検証した。
[実施例1]
実施例1では、本発明に係るダマシン配線の形成方法を検証するため、図4に示したフローに基づきシードリペア工程を実施した。即ち、図7に示すカバレッジの悪い銅シード層(初期状態)50に対するシードリペア工程において、銅ナノパーティクルを銅シード層に定着させるベーク前に、有機溶媒によるエッチバックを行った。
尚、図7の多層膜断面写真はSEM像(走査型電子顕微鏡による断面写真)である。
この実験の結果として、図8(a)にベーク後の多層膜断面写真(SEM像)を示し、図8(b)にアニール後の多層膜断面写真(SEM像)を示す。
また、比較例として、図9(a)に有機溶媒によるエッチバックを行わない場合のベーク後の多層膜断面写真(SEM像)を示し、図9(b)にアニール後の多層膜断面写真(SEM像)を示す。
尚、これらの写真において、金属膜の部分は、二次電子放出率が高いため白く表示されている。
これらの写真から分かるように、エッチバックを行った場合には、ベーク後、図8(a)に示すように、トレンチ(溝部)のボトム周辺や側壁に銅ナノパーティクル層51が形成され、アニール後には図8(b)に示すようにコンフォーマルな形状の銅膜であるカバレッジ層52が得られた。
一方、エッチバックを行わない場合、ベーク後、図9(a)に示すように銅ナノパーティクル層53がトレンチの入口を完全に塞ぎ、そのためにアニール後において、図9(b)に示すように分散剤が蒸発され金属膜となされた銅ナノパーティクルの層は、体積のシュリンクを生じ、ボイド54(黒く表示される空隙)が形成された。
[実施例2]
実施例2では、本発明に係るダマシン配線の形成方法を検証するため、図6に示したフローに基づきシードリペア工程を実施した。即ち、銅ナノパーティクルを銅シード層に定着させるベーク後に、有機溶剤によるエッチバックを行った。
図10(a)にベーク後の状態、図10(b)にアニール後の状態の多層膜断面写真を示す。これらの写真から分かるように、第一の実施例と同様にエッチバックを行った場合には、ベーク後、図10(a)に示すようにトレンチのボトム周辺や側壁に銅ナノパーティクル層55が形成され、アニール後には図10(b)に示すように修理された銅膜であるカバレッジ層56が得られた。
以上の実施例1、2の結果から、本発明に係るダマシン配線の形成方法によれば、トレンチ等の溝部のボトム周辺や側壁等、シード層の被膜がなされ難い箇所にも充分な金属膜を形成でき、コンフォーマル(膜厚が均一)な形状のカバレッジ層を得ることができることを確認した。
本発明は、半導体基板におけるダマシン配線の形成方法に適用でき、半導体製造業界、電子デバイス製造業界等において好適に用いることができる。
図1は、本発明に係るダマシン配線の形成方法の全体の流れを示すフロー図である。 図2は、図1のフローに対応する状態を示す基板の断面図である。 図3は、図1のフローに対応する状態を示す基板の断面図である。 図4は、シードリペア工程のプロセスの流れを示すフローである。 図5は、図4のフローの主要プロセスに対応する基板状態を示す基板の断面図である。 図6は、シードリペア工程の他の形態の流れを示すフロー図である。 図7は、実施例において、初期状態としての銅シード層を示す多層膜断面写真である。 図8は、実施例1の結果を示す多層膜断面写真である。 図9は、比較例の結果を示す多層膜断面写真である。 図10は、実施例2の結果を示す多層膜断面写真である。 図11は、ダマシン配線方法を説明するための図である。 図12は、従来の課題を説明するための図である。
符号の説明
1 半導体基板
2 絶縁膜
2a 溝部
3 銅配線
4 フォトレジスト
4a 配線パターン
5 銅シード層(シード層)
6 銅
7 銅インク(ナノパーティクル含有溶液)
10 エッチストッパ層
11 バリアメタル層

Claims (4)

  1. 絶縁膜に形成された溝部に配線材料のシード層をスパッタ成膜し、前記溝部を配線材料で埋め込むダマシン配線の形成方法であって、
    スパッタ成膜された前記シード層に、分散剤に溶かした配線材料のナノパーティクル含有溶液を塗布するステップと、
    前記ナノパーティクル含有溶液上に有機溶媒を塗布しエッチバックするステップと、
    前記ナノパーティクルの溶媒と前記有機溶媒とを蒸発させるベーク処理を行うステップと、
    前記分散剤を蒸発させナノパーティクルを金属膜にするアニール処理を行うステップと
    電解めっき、もしくはCVDにより前記溝部の前記配線材料を成長させ、前記溝部を前記配線材料で埋め込むステップとを実行することを特徴とするダマシン配線の形成方法。
  2. 絶縁膜に形成された溝部に配線材料のシード層をスパッタ成膜し、前記溝部を配線材料で埋め込むダマシン配線の形成方法であって、
    スパッタ成膜された前記シード層に、分散剤に溶かした配線材料のナノパーティクル含有溶液を塗布するステップと、
    前記ナノパーティクルの溶媒を蒸発させるベーク処理を行うステップと、
    前記ナノパーティクル上に有機溶媒を塗布しエッチバックするステップと、
    前記有機溶媒を蒸発させるベーク処理を行うステップと、
    前記分散剤を蒸発させナノパーティクルを金属膜にするアニール処理を行うステップと
    電解めっき、もしくはCVDにより前記溝部の前記配線材料を成長させ、前記溝部を前記配線材料で埋め込むステップとを実行することを特徴とするダマシン配線の形成方法。
  3. 前記配線材料は銅(Cu)または銀(Ag)であることを特徴とする請求項1または請求項2に記載されたダマシン配線の形成方法。
  4. 前記エッチバックに用いる有機溶媒はトルエンであることを特徴とする請求項1乃至請求項3のいずれかに記載されたダマシン配線の形成方法。
JP2005371893A 2005-12-26 2005-12-26 ダマシン配線の形成方法 Expired - Fee Related JP4408432B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005371893A JP4408432B2 (ja) 2005-12-26 2005-12-26 ダマシン配線の形成方法
US11/643,959 US20070148972A1 (en) 2005-12-26 2006-12-22 Method of repairing seed layer for damascene interconnects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005371893A JP4408432B2 (ja) 2005-12-26 2005-12-26 ダマシン配線の形成方法

Publications (2)

Publication Number Publication Date
JP2007173686A JP2007173686A (ja) 2007-07-05
JP4408432B2 true JP4408432B2 (ja) 2010-02-03

Family

ID=38194431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005371893A Expired - Fee Related JP4408432B2 (ja) 2005-12-26 2005-12-26 ダマシン配線の形成方法

Country Status (2)

Country Link
US (1) US20070148972A1 (ja)
JP (1) JP4408432B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10231344B2 (en) 2007-05-18 2019-03-12 Applied Nanotech Holdings, Inc. Metallic ink
US8404160B2 (en) * 2007-05-18 2013-03-26 Applied Nanotech Holdings, Inc. Metallic ink
WO2009012536A1 (en) * 2007-07-20 2009-01-29 Interuniversitair Microelektronica Centrum Damascene contacts on iii-v cmos devices
US8506849B2 (en) * 2008-03-05 2013-08-13 Applied Nanotech Holdings, Inc. Additives and modifiers for solvent- and water-based metallic conductive inks
US9730333B2 (en) * 2008-05-15 2017-08-08 Applied Nanotech Holdings, Inc. Photo-curing process for metallic inks
US20090286383A1 (en) * 2008-05-15 2009-11-19 Applied Nanotech Holdings, Inc. Treatment of whiskers
US20100000762A1 (en) * 2008-07-02 2010-01-07 Applied Nanotech Holdings, Inc. Metallic pastes and inks
KR101735710B1 (ko) 2009-03-27 2017-05-15 어플라이드 나노테크 홀딩스, 인크. 광 및/또는 레이저 소결을 향상시키기 위한 버퍼층
US8422197B2 (en) * 2009-07-15 2013-04-16 Applied Nanotech Holdings, Inc. Applying optical energy to nanoparticles to produce a specified nanostructure
KR101288163B1 (ko) * 2011-10-25 2013-07-18 삼성전기주식회사 무수축 세라믹 기판 및 이의 제조 방법
WO2014011578A1 (en) 2012-07-09 2014-01-16 Applied Nanotech Holdings, Inc. Photosintering of micron-sized copper particles
WO2014194049A1 (en) * 2013-05-31 2014-12-04 The Regents Of The University Of California Through silicon vias and thermocompression bonding using inkjet-printed nanoparticles
JP2016048779A (ja) * 2014-08-27 2016-04-07 Jsr株式会社 3次元配線を有する回路装置、3次元配線の形成方法、および3次元配線用の金属膜形成用組成物
US10861763B2 (en) * 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
CN115769437A (zh) 2021-03-15 2023-03-07 京东方科技集团股份有限公司 金属网格的制备方法、薄膜传感器及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138014B2 (en) * 2002-01-28 2006-11-21 Applied Materials, Inc. Electroless deposition apparatus
US6887297B2 (en) * 2002-11-08 2005-05-03 Wayne State University Copper nanocrystals and methods of producing same

Also Published As

Publication number Publication date
JP2007173686A (ja) 2007-07-05
US20070148972A1 (en) 2007-06-28

Similar Documents

Publication Publication Date Title
JP4408432B2 (ja) ダマシン配線の形成方法
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
JP6921990B2 (ja) 超伝導体相互接続のための予洗浄および堆積の方法
JP2002075995A (ja) 半導体装置及びその製造方法
JP7027432B2 (ja) 相互接続構造及びその形成方法
JP3992654B2 (ja) 半導体装置の製造方法
US20140329385A1 (en) Method for manufacturing semiconductor thick metal structure
TWI427737B (zh) 形成積體電路結構的方法
TWI513378B (zh) 改善窄銅填孔之導電性的方法及結構
JP4339152B2 (ja) 配線構造の形成方法
JP2004247675A (ja) 半導体装置の製造方法
JPH113892A (ja) 半導体装置の製造方法
JP2001358211A (ja) 半導体装置およびその製造方法
JP2005294640A (ja) 半導体装置の製造方法
JP5891753B2 (ja) 半導体装置の製造方法
JP4207113B2 (ja) 配線構造の形成方法
US7488681B2 (en) Method for fabricating Al metal line
JP2001053023A (ja) 半導体装置の製造方法及び製造装置
JP3939270B2 (ja) 配線構造の形成方法
JP2007188926A (ja) ダマシン配線の形成方法
JP4605995B2 (ja) 配線構造の形成方法
JP2002231902A (ja) 半導体装置およびその製造方法
KR100849821B1 (ko) 반도체 장치의 제조 방법
KR100467803B1 (ko) 반도체 소자 제조 방법
JP6298312B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091109

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151120

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees