JP5402430B2 - 設計方法 - Google Patents

Description

半導体装置に用いられるセルの設計方法に関する。

半導体装置（ＬＳＩ）のパターンデータを作成する手法の１つは、スタンダードセル等のセルを用いるものである。この方法は、先ず、半導体装置の仕様に従って設定された特性仕様のセルを作成する。次に、仕様に応じて用いるセルの大きさに従ってチップサイズを見積もり、設定したサイズの領域にセルや外部端子などを配置（レイアウト）する。そして、配置したセル等を接続する配線を自動的に作成する。全ての配線がチップの領域内に生成することができれば設計処理を終了する。全ての配線を生成できない時にはチップサイズの設定に戻って処理をやり直すことになる。

セルは、半導体装置のセルの実装密度を高くしてチップサイズを小さくするように、配線を接続するための端子等を含む領域（セル枠）を小さくするように設計されている。 一方、半導体装置（チップ）の設計では、要求に応じて配線層の層数や、配線密度（配線トラック（Track ）の使用率：ロウ使用率）が設定される。

そして、セルに含まれる端子の大きさや配置位置は、端子に接続する配線を形成する配線トラックの使用率（ロウ（Ｒｏｗ）使用率）に影響する。即ち、端子の状態によっては、配線トラックが不足して全ての配線を自動的に結線することができない場合がある。このような場合には、チップサイズの設定やセルの配置に工程を戻すことになり、設計期間（Turn Around Time:TAT）が長くなる。

また、セルの設計段階において、チップの集積度が得られるか否かを判定することも考えられる。この場合、判定のためにチップの設計を行う、例えばテスト用のチップデータに設計したセルを配置し、配線処理を行う必要がありため、セルの設計期間が長くなる。そして、配線結果で所望の集積度が得られない場合にセルのレイアウト設計を再度行うことになり、同様に設計期間が長くなる。

この設計方法で、設計期間の短縮を図ることを目的とする。

本発明の一観点によれば、設計装置が実行する設計方法は、前記半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段を有し、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラックの数と前記目標端子アクセス指数とに基づいて、前記端子に対する前記信号配線の接続の容易性を示す信号アクセス率を算出し、前記信号アクセス率を記憶装置に記憶するステップと、前記信号アクセス率に従って当該信号アクセス率に影響を与える端子のパターンを変更するステップと、を含む。

本発明の一観点によれば、設計期間の短縮を図ることができる。

設計装置の概略構成図である。 チップ設計処理の概略を示すフローチャートである。 チップ設計処理のフローチャートである。 セル設計処理の概略を示すフローチャートである。 セルレイアウト設計処理のフローチャートである。 アクセストラックの説明図である。 目標アクセス指数の説明図である。 （ａ）〜（ｃ）はアクセストラック抽出処理の説明図である。 （ａ）〜（ｃ）は端子パターン変更処理の説明図である。 （ａ）〜（ｃ）は端子パターン変更処理の説明図である。 （ａ）（ｂ）はセルデータの説明図である。 （ａ）〜（ｃ）は配線禁止領域設定処理の説明図である。 セル配置処理の説明図である。 セル端子認識処理の説明図である。 信号配線処理の説明図である。

以下、一実施形態を図面に従って説明する。
図１に示すように、半導体装置のレイアウトデータを生成するための設計装置（コンピュータ）１１は一般的なＣＡＤ（Computer Aided Design ）装置であり、中央処理装置（以下、ＣＰＵという）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及び、ドライブ装置１７により構成され、それらはバス１８を介して相互に接続されている。

ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、半導体装置のレイアウト設計等の必要な処理を実現する。プログラムは、ＣＰＵ１２を半導体装置のレイアウトデータを生成する設計装置としての各種手段として機能させるためのものである。メモリ１３には、各種処理を提供するために必要なプログラムとデータが格納され、メモリ１３としては、通常、キャッシュ・メモリ、システム・メモリおよびディスプレイ・メモリを含む。

表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これにはＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置１６は、ユーザからの要求や指示，パターン，パラメータの入力に用いられ、これにはキーボードおよびマウス装置（図示せず）等が用いられる。

コンピュータ１１は、レイアウトデータに基づき半導体装置に形成する素子や配線などのレイアウトパターン（図形）を表示装置１５に表示させる。そして、コンピュータ１１は、ユーザが操作する入力装置１６からの信号に従って、表示装置１５上のレイアウトパターンの追加，削除を行うとともに、レイアウトデータに対してパターンデータの追加，削除を行う。

記憶装置１４は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置を含む。この記憶装置１４には、図２〜図５に示すステップを含む半導体装置（半導体集積回路装置）のレイアウトデータを生成するためのプログラムファイルを含む。また、記憶装置１４には、プログラムの実行に必要なデータ、プログラムの実行により生成されるデータを含むファイルが格納される。ＣＰＵ１２は、入力装置１６による指示に応答して記憶装置１４からプログラムデータをメモリ１３へ転送し、プログラムを実行する。そして、ＣＰＵ１２は、プログラムの実行に従って、必要なデータ（ファイル）を記憶装置１４から読み出し、生成したデータを含むファイルを記憶装置１４に格納する。

上記のプログラムファイルは、例えば記録媒体１９にて提供される。ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムファイルを読み出し、それを記憶装置１４にインストールする。

記録媒体１９としては、磁気テープ（MT）、メモリカード、フレキシブルディスク、光ディスク（CD-ROM,DVD-ROM,… ）、光磁気ディスク（MO,MD,…）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１９に、上述のプログラム，データを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。

尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムファイルを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。

次に、設計装置１１（ＣＰＵ１２）が実行する設計処理を順次説明する。
なお、ファイルに符号を付すとともに、そのファイルに格納されたデータ、作成するファイルに格納するデータに同じ符号を付して説明する。

＜１．半導体装置の設計処理の概要＞
図２に示すステップ２１において、設計装置１１は、仕様データ７１に基づいてセル設計処理を行い、セルライブラリファイル（セルＬＩＢ）７２と端子アクセス情報７３を生成する。

仕様データ７１は、半導体装置の仕様データ、半導体装置の回路図データ（ネットリスト等）、セル特性仕様データ、セル回路図データ、等を含む。半導体装置の仕様データは、半導体装置を形成するプロセスの情報、設計基準、配線層数、等の情報を含む。

セルＬＩＢ７２は、複数のセルデータを含む。各セルデータは、セルの形状（セル枠）、端子、セルに含まれる素子、セル内の素子を接続する配線、等のレイアウトデータ（形状データ）と、セルの電気的特性データを含む。レイアウトデータは、座標値、形成する層の情報を含む。

端子アクセス情報７３は、セルに含まれる端子と関連付けられた端子アクセス指数を含む。アクセス指数は、端子に対する配線の接続容易性（信号アクセス性）を示すものであり、例えば、端子に接続する信号配線を形成する配線層において、端子に接続する配線の形成が可能な配線トラックの数である。配線層は、例えばＭｅｔａｌ２，Ｍｅｔａｌ３である。この端子に接続する配線の形成が可能な配線トラックをアクセストラックという。

信号配線を形成する位置は、配線層に応じて設定された配線トラック上に設定される。図６に破線で示すように、配線トラックは、配線層に対して製造プロセスなどに応じた設計基準（デザインルール）にて規定されたピッチの格子状に設定されている。この格子の軸をＸ軸（図において横軸）とＹ軸（図において縦軸）とする。

端子Ｔ１のレイアウトデータは、格子の交点座標を含むデータとして作成される。信号配線のレイアウトデータは、その信号配線を形成する配線層を示す識別子（例えば層番号）と、格子の交点座標を含むデータとして作成される。

端子Ｔ１及び信号配線は、配線トラックに沿って形成される。従って、アクセストラック、即ち端子Ｔ１に接続する信号配線を形成可能な配線トラックは、端子Ｔ１が存在する交点と同じ座標値の配線トラックである。このアクセストラックを、図６において矢印にて示す。そして、矢印の方向は、端子アクセス方向を示す。端子アクセス方向は、自動配線処理において、端子に接続する信号配線を、セルの外側から端子に向って延ばす方向である。信号配線は、所定の配線層において、その配線層に設定された方向に沿って延びるように形成される。

なお、端子におけるアクセストラックは、その端子の座標値と同じ座標値を有する配線トラックのうち、その端子の周辺に形成された端子等が影響を除外した配線トラックである。端子を形成することにより、その端子の座標値と同じ座標値を有する配線トラックには、他の端子に対する配線を形成することができない。また、端子を形成する配線層と、その端子に接続する信号配線を形成する配線層が異なる場合、端子と信号配線はビア（Ｖｉａ）を介して電気的に接続される。このビアを形成するグリッド（格子の交点）と軸方向に隣接するグリッドには、信号配線を形成することができない。従って、１つの端子におけるアクセストラックの数は、その端子の形状と、その端子の周辺に形成された端子により変化する。

図１に示す設計装置１１は、半導体装置の仕様データに基づいて、設計するセルの端子に対する目標アクセス指数を設定する。設計装置１１は、レイアウトされた各端子のアクセストラックを抽出し、抽出したアクセストラックの数に基づいて端子アクセス指数を算出する。そして、設計装置１１は、目標アクセス指数と端子アクセス指数とに基づいて、各端子のレイアウト（形状、配置位置）を変更する。具体的には、設計装置１１は、端子アクセス指数を目標アクセス指数以上とするように、各端子のレイアウト（形状、配置位置）を変更する。つまり、目標アクセス指数は、半導体装置の仕様データに基づいて、許容される端子アクセス指数の最小値である。

そして、設計装置１１は、各端子のレイアウトデータを含むセルＬＩＢ７２を生成する。更に、設計装置１１は、セルＬＩＢ７２のセルに対応する端子アクセス指数を含む端子アクセス情報７３を生成する。なお、作成したセルのレイアウトデータ等の情報を既存のセルＬＩＢに追加するようにしてもよい。

設計装置１１は、セル設計処理工程において、仕様データ７１に基づいて、セルのレイアウトデータを生成する。この時、設計装置１１は、セルに含まれる端子に対して信号アクセス性を考慮して形状や配置位置を決定する。

次に、設計装置１１は、セルＬＩＢ７２と端子アクセス情報７３に基づいて半導体装置のチップサイズを見積り（ステップ２２）、チップサイズを設定する（ステップ２３）。
次に、設計装置１１は、設定したチップサイズの領域に、端子アクセス情報７３に応じてセルを配置する（ステップ２４）。次に、設計装置１１は、端子アクセス情報７３に基づいて、配置したセルを接続する配線のデータを自動的に生成し（ステップ２５）、半導体装置の設計データを含むファイル（以下、単に設計データという）７４を生成する。

即ち、設計装置１１は、信号アクセス性を考慮したセル設計を行い、端子アクセス情報７３に含まれる端子アクセス指数に基づいてチップサイズの設定、セル配置、配線処理を行う。従って、配線処理において、信号を伝達する信号配線のデータを生成することができるため、従来のようにレイアウトデータの生成ができなくてセル配置に工程を戻すことがなくなり、設計期間（ＴＡＴ）の短縮を図ることができる。

＜２．半導体装置の設計処理の詳細＞
図３に示すように、設計装置１１は、端子アクセス性を考慮したセル設計を行う（ステップ３１）。

次に、設計装置１１は、各セルの端子に着目し、端子アクセス方向に応じた端子アクセス数を抽出する（ステップ３２）。端子アクセス方向は、端子に対する信号配線を接続する方向であり、端子に接続された信号配線が延びる方向である。アクセス方向は４つあり、これらを上下左右を用いて表す。設計装置１１は、各アクセス方向において、端子に接続する配線を形成可能なアクセストラックの数をカウントし、その数を端子アクセス数とする。

次に、設計装置１１は、各アクセス方向に応じた端子アクセス数より、セル枠の外側に配置禁止領域を付加する方向と、禁止領域の幅（配置禁止領域量）を決定する（ステップ３３）。本実施形態において、設計装置１１は、端子アクセス数が「０」（零）のアクセス方向を検出する。端子アクセス数が「０」の場合、そのアクセス方向の配線トラックは、他の端子に接続する信号配線を形成する可能性がある、つまり配線トラックが空いていない。このため、このアクセス方向からの信号配線を、端子アクセス数が「０」より大きいアクセス方向に迂回する必要がある。信号配線の迂回には、その配線トラックに他のセルが存在しないことが必要である。従って、迂回に必要な領域（配線トラック）に他のセルを配置しないように配置禁止領域を設定する。そして、そのハイ賃禁止領域の大きさ（幅）は、その領域内に信号配線の形成が可能な大きさに設定される。

次に、設計装置１１は、上記の工程により決定した配置禁止領域の情報（配置位置、領域量）をセルＬＩＢ７２に追加し、全ての配置禁止領域を含む矩形領域の枠を、仮想セル枠として設定する（ステップ３４）。そして、設計装置１１は、設定した仮想セル枠をセルＬＩＢ７２に追加する。即ち、図２のステップ２１における処理は、ステップ３１〜３４の処理を含む。

次に、設計装置１１は、上記の仮想セル枠に基づいて、半導体装置のチップサイズの見積りを実施し（ステップ３５）、見積りしたサイズでチップダイサイズを設定する（ステップ３６）。

次に、設計装置１１は、セルの仮想セル枠を考慮し、チップ内にセルの配置処理を実施する（ステップ３７）。設計装置１１は、配置するセルの仮想セル枠が、他のセル枠又は仮想セル枠と重ならないように、セルを配置する。

次に、設計装置１１は、チップ内に配置した全てのセルに含まれる端子の端子アクセス数を認識する（ステップ３８）。次に、設計装置１１は、端子アクセス数が低い端子より順に信号配線処理を実施する（ステップ３９）。そして、設計装置１１は、配線処理後のデータを設計データ７４として格納する。

例えば、設計装置１１は、セル及び端子の識別情報（セル名、端子名等）と、各端子の端子アクセス数とを抽出てテーブルを作成する。次に、設計装置１１は、成したテーブルとネットリストとに基づいて、端子アクセス数の小さい端子から順番に、その端子に対する信号配線のデータを生成する。そして、設計装置１１は、チップに含まれるレイアウトパターンデータを含む設計データ７４を生成する。

上記したように、図３に示す処理において、設計装置１１は、端子アクセス指数に基づいて、セル設計を行い、そのセルに対して端子アクセス指数が低いアクセス方向に応じて設定した配置禁止領域を含む仮想セル枠を設定する。次に、設計装置１１は、仮想セル枠を考慮して決定したサイズのチップを設定し、仮想セル枠を考慮して各セルを配置する。そして、設計装置１１は、端子アクセス指数が低い端子から順に信号配線を形成する。つまり、繋ぎにくい端子から順に信号配線を形成する。その結果、自動配線処理で、全ての信号配線を形成することが可能となる。つまり、配線破綻を防ぐことができるため、手戻りが無くなり、設計期間を短縮することが可能となる。

＜３．セル設計処理の概要＞
図１の設計装置１１は、図４に示す各ステップの処理を実行し、セルＬＩＢ７２と端子アクセス情報７３を生成する。つまり、図４に示す各ステップは、図３に示すステップ３１に含まれる。

先ず、設計装置１１は、仕様データ７１に含まれるセル特性仕様、セル回路図のデータに基づいて、想定するデザインのチップ集積度に応じた目標端子アクセス指数を設定する（ステップ４１）。

目標アクセス指数は、チップの配線層数と、チップデザインにおけるロウ使用率とに応じた値として設定され、例えば図７に示すテーブル７５に格納されている。ロウ使用率は、セルを配置する領域を列（Row ）と言い、列の使用率、つまり列の面積に対して、その列に配置したセルの面積（合計値）の割合を言う。チップ面積が同じ場合、ロウ使用率が大きいほど、チップに搭載されるセルの数が多く、配線密度が高くなるため、セルの端子に信号配線を接続しにくくなる。また、配線層数が少なくなるほど、セルの端子に信号配線を接続しにくくなる。

図１の設計装置１１は、配線層数とロウ使用率に応じた目標端子アクセス指数を図７のテーブル７５から抽出する。そして、設計装置１１は、端子の端子アクセス指数を、目標端子アクセス指数以上とするように、端子のレイアウトを決定する。このため、配線層数とロウ使用率に応じて目標端子アクセス指数の値を設定することにより、チップのデザインに応じたセルのレイアウト設計を行うことができる。また、目標端子アクセス指数を設定することにより、端子に対する信号アクセス性を考慮したセル設計を行うことができる。更に、セルについて信号アクセス性を考慮しているため、チップのレイアウト設計においても同様に信号アクセス性を考慮することができ、端子に接続する信号配線を自動的に生成することができる、即ち信号配線の収束性を高めることができる。

次に、設計装置１１は、セルのレイアウト設計・端子アクセス指数を考慮した端子設計を行う（ステップ４２）。このステップにおいて、設計装置１１は、上記のセル特性仕様、回路図のデータに基づいて、初期レイアウトを行い、その初期レイアウトデータを一時的に記憶する。そして、設計装置１１は、端子アクセス指数に基づいて端子のレイアウト（形状・配置位置）を変更し、変更後の端子のレイアウトデータを更新記憶する。

次に、設計装置１１は、上記の処理により作成したセルの電気的特性を抽出する（ステップ４３）。
次に、設計装置１１は、ライブラリ設計を行う（ステップ４４）。このステップにおいて、設計装置１１は、上記のステップにおいて作成したレイアウトデータ、セルの電気的特性を含むセルＬＩＢ７２を生成する。さらに、設計装置１１は、上記の端子設計において算出した端子アクセス指数を含む端子アクセス情報７３を生成する。

＜４．セルレイアウト設計処理の詳細＞
図１の設計装置１１は、図５に示す各ステップに従って、セルのレイアウト設計及び端子設計を行う。つまり、図５に示すステップは、図３に示すステップ４２のサブステップである。

先ず、設計装置１１は、セルの初期レイアウトを実施する（ステップ５１）。この時、設計装置１１は、ライブラリ等に設定された初期形状、初期配置位置に、各端子をレイアウトする。

次に、設計装置１１は、セルに含まれる１つの端子を選択し、その選択した端子を着目端子とする（ステップ５２）。設計装置１１は、セルに含まれる端子のうち、この時に選択していない端子を周辺端子とする。次に、設計装置１１は、周辺端子についてオーバーサイジング処理を行う（ステップ５３）。次に、設計装置１１は、着目端子に対する信号トラック（Track ）を抽出する（ステップ５４）。

オーバーサイジング処理は、周辺端子のパターンサイズを拡大した仮想的な端子を生成する処理である。設計装置１１は、設計基準（デザインルールＤＲ）に従って、着目端子に信号配線を接続可能な配線トラックから、周辺端子に関わるパターンと干渉する配線トラックを除外するためにこのオーバーサイジング処理を行う。

例えば、端子を形成する層と信号配線を形成する層が互いに異なる場合、設計装置１１は、それらのパターンを接続するビア（Ｖｉａ）を形成する。このビアを通常配線トラックの交点に形成される。配線トラックのピッチ（互いに隣接する２つの配線トラック間の間隔）は、信号配線の幅と、信号配線間の間隔（デザインルール）によって設定される。所定のデザインルールでは、ビアを形成した配線トラックに隣接する配線トラックには、設計規則（デザインルール：ＤＲ）によって信号配線を形成することができない。このため、設計装置１１は、信号配線を形成することができない配線トラックに掛かるように周辺端子の外形サイズを大きくした仮想的な端子（以下、仮想端子という）を生成する。つまり、配線トラック上にパターンが存在するようにする。

パターンが存在する配線トラックには、信号配線を形成することができないため、設計装置１１は、ステップ５４の信号トラック抽出処理において、占有された配線トラックを、設計装置１１は、着目端子の信号トラックを抽出する際に、仮想的な端子が掛かる配線トラックを除外する。そして、設計装置１１は、着目端子に対する信号トラック（Track）を抽出する。アクセストラックは、配線トラックのうち、着目端子に信号配線を直線的に接続可能な配線トラックである。言い換えると、端子が存在する配線トラックのうち、着目端子とセル枠との間に周辺端子が存在しない配線トラックである。

格子状に設定された配線トラックにおいて、着目端子には、４つの方向から信号配線の接続が可能である。従って、信号トラックは、着目端子に対して４つの方向のそれぞれに存在する。この信号トラックの方向を、上下左右とする。上下方向は、例えばレイアウトデータにおいてＹ軸に沿った方向であり、左右方向は、例えばレイアウトデータにおいてＸ軸に沿った方向である。設計装置１１は、上下左右の各方向における信号トラックを抽出し、方向毎に抽出した信号トラックの数（信号トラック数）を着目端子と関連付けてテーブル形式にて格納する。

次に、設計装置１１は、全ての端子を着目端子として信号トラックの抽出を終了したか否かを判定する（ステップ５５）。そして、全ての端子について抽出を終了した場合、設計装置１１は、次の工程を実行する。

一方、全ての端子について抽出を終了していない場合、設計装置１１は、ステップ５２に戻って次の端子を選択して着目端子とし、その着目端子に対する信号トラックを抽出する。即ち、設計装置１１は、ステップ５２〜５５の処理を繰り返すことで、セルに含まれる全ての端子に対して信号トラックを抽出する。

次に、設計装置１１は、抽出した信号トラックの数に基づいて、各端子の信号アクセス率を算出する（ステップ５６）。信号アクセス率は、配線接続方向に対する信号トラック数の平均値と、目標端子アクセス指数との比率であり、設計装置１１は、平均値を目標端子アクセス指数で除した値を信号アクセス率とする。即ち、設計装置１１は、信号トラック数の総数を配線接続方向の数（＝４）で除算し、その演算結果を更に目標端子アクセス指数で除算した結果を百分率とした値を信号アクセス率とする。

この信号アクセス率は、端子に対する信号配線の接続の容易性を示す。信号アクセス率の値が大きいほど、各配線接続方向における信号トラック数が多い。このため、信号配線を形成しやすい。

次に、設計装置１１は、各端子の信号アクセス率の判定を行う（ステップ５７）。設計装置１１は、信号アクセス率が規定値以上の端子を合格端子（ＯＫ端子）と判定し、信号アクセス率が基準値未満の端子を不合格端子（ＮＧ端子）と判定する。そして、設計装置１１は、全ての端子をＯＫ端子と判定した場合にセルレイアウト設計処理を終了する。一方、設計装置１１は、少なくとも１つの端子をＮＧ端子と判定した場合に次の工程に移行する。以後、ＯＫ端子と判定した端子とＮＧ端子と判定した端子を、それぞれ単にＯＫ端子，ＮＧ端子として説明することがある。

次に、設計装置１１は、セルに含まれる端子のうち、ＮＧ端子の信号アクセス率に影響を与える端子を抽出する（ステップ５８）。信号アクセス率は、端子のアクセストラックの数に基づくものである。そして、アクセストラックは端子が存在する配線トラックにおいて、他の端子が影響しない配線トラックである。従って、信号アクセス率に影響する端子は、端子が存在する配線トラックに存在する他の端子である。この端子は、実際に形成する端子と上記の仮想端子を含む。

次に、設計装置１１は、端子の形状変更処理を行う（ステップ５９）。形状変更処理は、第１の変更処理と第２の変更処理を含む。第１の変更処理は、セルサイズを維持し、ＮＧ端子とステップ５８において抽出した端子の変更を行う処理である。第２の変更処理は、セルサイズを変更してＮＧ端子とステップ５８において抽出した端子の変更を行う処理である。

設計装置１１は、先ず、第１の変更処理を行い、その処理結果に応じて第２の変更処理を行う。詳述すると、設計装置１１は、ステップ５８において抽出した端子に対して第１の変更処理を順次実行する。そして、設計装置１１は、１つの端子の形状を変更する毎にステップ５２〜５４の処理を行ってステップ５５の信号アクセス率を算出し、ＮＧ端子が無くなれば処理を終了する。つまり、設計装置１１は、１つの端子の形状を変更する毎に、全ての端子に対するアクセス率の算出と、算出したアクセス率に対する判定とを行う。以降、アクセス率の算出と、算出したアクセス率に対する判定とを含む処理、即ちステップ５２〜５７を含む処理を、端子判定処理という。

一方、設計装置１１は、抽出した全ての端子に対して第１の変更処理を行ってもＮＧ端子が残存する場合に、抽出した端子に対して第２の変更処理を順次実行する。そして、設計装置１１は、第１の変更処理と同様に、１つの端子の形状を変更する毎に上記の端子判定処理を行ってステップ５５の信号アクセス率を算出する。そして、設計装置１１は、ＮＧ端子が無くなるまで第２の変更処理と、端子判定処理を繰り返し実行する。

上記の第１の変更処理は、ＮＧ端子のパターン変更処理（ステップ６０）と、周辺端子のパターン変更処理（ステップ６１）を含む。
ＮＧ端子のパターン変更処理（ステップ６０）は、ＮＧ端子の形状を変更する処理である。周辺端子のパターン変更処理（ステップ６１）は、ステップ５８において抽出した端子の変更を行う処理である。

ＮＧ端子のパターン変更処理（ステップ６０）において、設計装置１１は、ＮＧ端子のパターンを変更し、端子判定処理を実行する。設計装置１１は、その判定により、ＮＧ端子の信号アクセス率が規定値以上の場合に、セルレイアウト設計処理を終了する。なお、ＮＧ端子が複数の場合、全てのＮＧ端子の信号アクセス率が規定値以上になった場合にはレイアウト設計処理を終了し、ＮＧ端子が残存する、即ちパターン変更を行っても信号アクセス率が規定以上とならない端子が存在する場合に、設計装置１１は次の周辺端子のパターン変更処理を実行する。

周辺端子のパターン変更処理（ステップ６１）において、設計装置１１は、周辺端子のパターンを順次変更する。このパターン変更において、設計装置１１は、テーブルに格納した端子アクセス指数を読み出し、抽出した周辺端子のうち、信号アクセス率の高い周辺端子から順にパターン変更を行う。パターン変更は、ＮＧ端子に対応する配線トラックを塞ぐ部分について形状の変更、削除、パターン移動を含む。配線トラックを塞ぐ部分は、周辺端子自身、及び周辺端子に形成するビアにより配線の形成が不可能な配線トラックを含む。つまり、設計装置１１は、ＮＧ端子に対して、設計基準（デザインルール）を満足する配線トラックを確保するように、周辺端子のパターンを変更する。なお、周辺端子のパターン変更は、その周辺端子の信号アクセス率がＮＧ判定とならない範囲、即ち信号アクセス率が基準値以上となる範囲で行う。

そして、設計装置１１は、１つの端子のパターン変更を行う毎に端子判定処理を実行する。設計装置１１は、その判定により、全ての端子の信号アクセス率が規定値以上の場合にセルレイアウト設計処理を終了する。一方、抽出した全ての周辺端子のパターン変更を行ってもＮＧ端子が残存する場合、設計装置１１は、次の第２の変更処理を実行する。

上記の第２の変更処理は、セルサイズ変更処理（ステップ６２）と、スペース確保処理（ステップ６３）を含む。
セルサイズ変更処理（ステップ６２）において、設計装置１１は、設計しているセルの外形サイズを変更する。半導体装置に含まれる複数のセルは、列状に配置され、その配置された状態において、列に沿って形成される電源配線を介して駆動電圧（駆動電流）が供給される。そして、各セルには、電源配線を形成するための電源端子を有し、複数のセルを列状に配置することにより、列に沿って配置された各セルの電源端子を互いに接続して電源配線が形成される。このため、設計基準では、セルの高さ（セル列の幅）の変更が許容されていない場合が多く、セルの幅（セル列に沿った方向の長さ）の変更が許容されている。設計装置１１は、設計基準に従って、許容されるセルの幅を、所定値毎に変更する。この変更幅は、例えば、セルを設計する格子（グリッド）の大きさ、配線トラックの幅などに応じて設定されている。本実施形態では、配線トラックの幅を１グリッドといい、設計装置１１は、１グリッド毎にセルの外形サイズを変更する。

スペース確保処理（ステップ６３）は、ＮＧ端子の周辺にスペースを確保する処理である。スペースは、配線を形成するための領域、即ち配線トラックである。設計装置１１は、サイズを変更したセルの外形に応じて、ＮＧ端子及び周辺端子のうちの少なくとも１つのレイアウト（配置位置，形状）を、ＮＧ端子の配線トラックが増加するように変更する。そして、設計装置１１は、１つの端子のレイアウトを変更する毎に、上記の端子判定処理を実行する。設計装置１１は、その判定により、全ての端子の信号アクセス率が規定値以上の場合にセルレイアウト設計処理を終了する。

一方、設計装置１１は、ＮＧ端子及び抽出した全ての周辺端子のパターン変更を行ってもＮＧ端子が残存する場合、設計装置１１は、再度第２の変更処理を実行する。つまり、設計装置１１は、更にセルの外形サイズを大きくし、ＮＧ端子に対するスペースを確保するように端子のレイアウトを変更する。このように、設計装置１１は、セルサイズの変更処理（ステップ６２）とスペース確保処理（ステップ６３）を行って端子判定処理を行うという一連の処理を繰り返し実行することにより、ＮＧ端子を無くす、即ち全ての端子のアクセス率が基準値以上となるように、レイアウトパターンを変更する。

次に、半導体装置の設計処理を、パターン例を用いて説明する。
先ず、セル設計処理を説明する。
図８（ａ）は、図５のステップ５１における初期レイアウト処理にて作成されたセルＣ１を示す。このセルＣ１は、４つの端子Ａ１，Ａ２，Ａ３，Ｘを有している。

次に、図１の設計装置１１は、各端子Ａ１〜Ａ３，Ｘのうちの１つを着目端子として選択し、着目端子以外の端子に対してサイジング処理を実行する。例えば、着目端子として端子Ａ１を選択した場合、図８（ｂ）に示すように、端子Ａ１以外の端子Ａ２，Ａ３，Ｘにサイジング処理を施して仮想端子を形成する。

そして、設計装置１１は、着目端子Ａ１のアクセストラックを抽出する。図８（（ｃ）には、端子Ａ１のアクセストラックを矢印にて示す。図に示す端子Ａ１の場合、アクセストラックの数は、上方向が「３」、下方向が「１」、左方向が「１」、右方向が「０」となる。

同様に、図１の設計装置１１は、端子Ａ２，Ａ３，Ｘを順次着目端子として選択し、各端子のアクセストラックを抽出する。尚、端子Ａ２のアクセストラックの数は、上方向が「０」、下方向が「０」、左方向が「１」、右方向が「０」である。また、端子Ａ３のアクセストラックの数は、上方向が「０」、下方向が「３」、左方向が「１」、右方向が「０」である。また、端子Ｘのアクセストラックの数は、上方向が「５」、下方向が「２」、左方向が「０」、右方向が「７」である。

次に、図１の設計装置１１は、各端子の信号アクセス率を算出する。今、目標信号配線アクセストラック指数を「１」とする。図８（ａ）に示すセルＣ１の場合、端子Ａ１の信号アクセス率Ｒ（Ａ１）は、上記のアクセストラックの数から、
Ｒ（Ａ１）＝（３＋１＋１＋０）／４／１＊１００＝１２５［％］
となる。

同様に、端子Ａ２，Ａ３，Ｘの信号アクセス率Ｒ（Ａ２），Ｒ（Ａ３），Ｒ（Ｘ）は、それぞれ、
Ｒ（Ａ２）＝（０＋０＋１＋０）／４／１＊１００＝２５［％］
Ｒ（Ａ３）＝（０＋３＋１＋０）／４／１＊１００＝１２５［％］
Ｒ（Ｘ）＝（５＋２＋０＋７）／４／１＊１００＝３５０［％］
となる。

次に、図１の設計装置１１は、算出した信号アクセス率に基づいて、各端子がＯＫ端子かＮＧ端子かを判定する。例えば、基準値を１００［％］とすると、端子Ａ２の信号アクセス率Ｒ（Ａ２）が基準値未満であるため、設計装置１１は、端子Ａ２をＮＧ端子と判定し、他の端子Ａ１，Ａ３，ＸをＯＫ端子と判定する。そして、設計装置１１は、ＮＧ端子が存在するため、図５に示すステップ５８，５９の処理を実行する。

ステップ５８において、設計装置１１は、ＮＧ端子と判定した端子Ａ２（単にＮＧ端子Ａ２とする）の端子アクセス性に影響する端子Ａ１，Ａ３，Ｘを周辺端子として抽出する。

次に、設計装置１１は、ＮＧ端子のパターン変更を行う（図５のステップ６０）。図８（ａ）に示すレイアウトの場合、ＮＧ端子Ａ２のパターン変更を行っても、信号アクセス率を基準値以上にすることができない。このため、設計装置１１は、周辺端子Ａ１，Ａ３，Ｘのパターン変更を行う（ステップ６０）。この処理において、設計装置１１は、信号アクセス率の大きい端子から順にパターン変更を行う。尚、信号アクセス率が同じ端子が複数存在する場合、規定の順序（例えば、ライブラリに記憶されている順序）でパターン変更を行う。この周辺端子のパターン変更処理において、ＮＧ端子は、初期レイアウトにて設定したパターンとする。なお、ＮＧ端子のパターンを、ステップ６０において変更したパターンを用いても良い。

上記したように、周辺端子Ｘの信号アクセス率が最も大きいため、設計装置１１は、先ず、周辺端子Ｘのパターン変更を行う。設計装置１１は、周辺端子Ｘのパターンを、例えば、図９（ａ）に示すように、一点鎖線で示す部分を削除したパターンに変更する。この場合、図９（ｂ）に示すように、ＮＧ端子Ａ２のアクセストラックは、左右方向がそれぞれ「１」となり、上下方向は「０」であるため、信号アクセス率Ｒ（Ａ２）は５０［％］となる。従って、設計装置１１は、次の周辺端子（例えば端子Ａ１）のパターン変更を行う。

例えば、周辺端子Ａ１のパターンを図９（ｃ）に示すように変更する。すると、ＮＧ端子Ａ２のアクセストラックは、左右方向がそれぞれ「１」となり、上方向は「２」となり、下方向は「０」となる。このパターン変更により、ＮＧ端子Ａ２の信号アクセス率Ｒ（Ａ２）は１００［％］となるため、図１の設計装置１１は、全ての端子Ａ１〜Ａ３，Ｘの信号アクセス率が基準値以上となったため、セルのレイアウト設計処理を終了する。

周辺端子のパターン変更を行ってもＮＧ端子の信号アクセス率が基準値以上とならない場合、設計装置１１は、セルサイズを変更し（図５のステップ６２）、スペースを確保する（図５のステップ６３）。

例えば、上記の第１の変更処理後のレイアウトを図１０（ａ）に示す状態とする。図１の設計装置１１は、セルＣ１のセルサイズを、図１０（ｂ）の一点鎖線で示す大きさまで変更する。そして、設計装置１１は、セルサイズの変更に従って、各端子Ａ１〜Ａ３，Ｘのパターンを変更する。例えば、設計装置１１は、セルサイズを、Ｘ軸方向（図１０において横方向）に変更したため、図１０（ｃ）に一点鎖線で示すように、端子Ａ３，Ｘをセルサイズを変更した方向に、その変更したサイズ（１グリッド分）移動させる。また、設計装置１１は、図１０（ｃ）に一点鎖線で示すように、ＮＧ端子Ａ２を、セルサイズを変更した方向に、その変更したサイズ（１グリッド分）長くする。

すると、端子Ａ１と端子Ｘとの間にスペースが確保され、図１０（ｄ）に示すように、ＮＧ端子Ａ２に対して上方向のアクセストラックが生じる。また、端子Ａ３を移動させることにより、ＮＧ端子Ａ２に対して下方向のアクセストラックが生じる。この結果、ＮＧ端子Ａ２の信号アクセス率は１００［％］となるため、設計装置１１は、セルのレイアウト設計処理を終了する。

図１の設計装置１１は、上記のようにセルのレイアウト設計処理を終了すると、そのセルのレイアウトデータを含むセルライブラリ７２と、端子アクセス情報７３を生成する（図３参照）。図１１（ａ）は、セルのレイアウトデータの一例を示し、図１１（ｂ）は、図１１（ａ）のセルＣ１の端子アクセス情報７３ａを示す。

図１１（ａ）に示すように、設計装置１１は、端子Ａ１，Ａ２，Ａ３，Ｘに対して、それぞを順次着目端子に選択託し、他の端子をサイジングして各端子Ａ１〜Ａ３，Ｘの信号アクセストラック数を算出し、その信号アクセストラック数を含む端子アクセス情報７３を生成する。

＜付加情報設定処理＞
次に、図１の設計装置１１は、セルに対して付加情報を設定する。付加情報は、配置禁止領域と仮想セル枠を含む。つまり、設計装置１１は、図３に示すステップ３２〜３４の処理を実行する。

先ず、図１の設計装置１１は、配置禁止領域を設定する。図１１（ａ），（ｂ）に示すように、端子Ａ１の信号アクセストラックは、端子Ａ１の右方向の値が「０」である。従って、図１２（ａ）に示すように、端子Ｘが配線トラックを塞いでいるため、セルＣ１の右側から配線を接続することができない。この配線を接続するためには、端子Ｘを迂回する経路を確保しておく必要がある。そして、迂回する経路には、他のセル等の配置を制限する必要がある。また、端子に対して、信号アクセストラックの多い方向から接続するように経路を設定することが、自動配線処理にとって有利である。

このため、図１の設計装置１１は、迂回経路を確保するために、配置禁止領域を設定する。この配置禁止領域の大きさ（量）は、信号配線を形成可能な大きさである。つまり、配線トラックを含み、その配線トラックに信号配線を形成した場合に、その信号配線が設計基準（デザインルール）に抵触しない大きさとして設定される。

図１２（ａ）に示すセルＣ１では、端子Ａ１に対して右方向から接続する信号配線を、信号アクセストラックが多い端子Ａ１の上方向又は下方向から接続することが考えられる。上方向と下方向の何れを選択するかは、予め固定された方向、端子とセルの外形との距離、等に応じて決定される。尚、図１２には、着目端子Ａ１以外の端子Ａ２，Ａ３，Ｘについて、仮想端子を重ねて示している。

従って、設計装置１１は、図１２（ｂ）に示すように、セルＣ１の右側と、セルＣ１の上側とを含む配置禁止領域Ｋ１を設定する。この配置禁止領域Ｋ１は、実線の矢印で示すように、セルの右側からの信号配線を形成可能なアクセストラックを含む。

図１１（ｂ）に示すように、端子Ａ２，Ａ３，Ｘについても、信号アクセストラックが「０」の方向がある。このため、図１の設計装置１１は、端子Ａ２，Ａ３，Ｘについても、端子Ａ１と同様に、図１２（ｃ）に示す配置禁止領域Ｋ２，Ｋ３，ＫＸを設定する。

そして、図１の設計装置１１は、セルＣ１及び配置禁止領域Ｋ１〜ＫＸを含む矩形枠を仮想セル枠ＣＰ（破線で示す）とし、その仮想セル枠ＣＰの配置情報をセルライブラリ７２（図３参照）に格納する。

次に、上記のセルを用いた半導体装置の設計処理を説明する。
次に、図１の設計装置１１は、チップサイズの見積りを実施する。このとき、設計装置１１は、セルの面積として、仮想セル枠に囲まれた領域の面積を用いる。そして、設計装置１１は、半導体装置に使用予定のセル及びマクロセルの総面積から、次式によりチップサイズを見積る。
チップサイズ＝√（使用セルの総面積×（１＋ロウ使用率）＋マクロ総面積＋α）
（αは、チップ内のデッド領域など、セル，マクロ以外で決定される面積）
そして、設計装置１１は、見積ったチップサイズで、チップダイサイズを設定する。

次に、設計装置１１は、設定したサイズのチップＤ１内に、セルを配置する。この時、設計装置１１は、図１３に示すように、セルの仮想セル枠内の配置禁止領域が他のセル枠と重ならないように、各セルを配置する。尚、図１３は、拡大した領域に同じセルＣ１を配置した例を示している。

次に、図１の設計装置１１は、チップ内に配置した全てのセルに含まれる端子について、端子アクセス数を認識する。例えば、図１２に示すセルＣ１の場合、図１の設計装置１１は、各端子Ａ１〜Ａ３，Ｘの端子アクセス数を認識し、端子アクセス数の合計値を算出する。その認識結果及び演算結果を図１４に示す。そして、設計装置１１は、端子アクセス数（合計値）が少ない端子を認識する。

次に、設計装置１１は、信号配線処理を実施する。このとき、設計装置１１は、認識した端子アクセス数（合計値）に基づいて、端子アクセス数の小さい端子を含むネットの信号配線を優先的に処理する。例えば、図１２に示すセルＣ１の場合、端子Ａ２の端子アクセス数が、そのセルＣ１に含まれる他の端子Ａ１，Ａ３，Ｘの端子アクセス数よりも小さい。従って、設計装置１１は、図１５に示すように、端子Ａ２を含むネットの信号配線を優先的に処理する。

つまり、信号配線を接続し難い端子に対する信号配線処理を優先して実施することにより、処理の手戻りを低減することができる。配線処理が進んでからこれら端子アクセス数の小さい端子に対して信号配線を接続しようとすると、既に設定した他の信号配線により接続できなくなり、既設の信号配線を一度削除して設定し直す等の手戻りが発生するからである。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）設計装置１１は、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を算出し、その信号アクセス率に従って対応する端子のパターンを変更するようにした。その結果、セルの端子について、端子に接続する信号配線を考慮したレイアウトを設計することができるため、チップ内にセルを配置した後に信号配線を生成した後に、セルのレイアウトに工程が戻ることがなくなるため、設計期間（ＴＡＴ）の短縮を図ることができる。

（２）設計装置１１は、配線層数とロウ使用率に応じた目標端子アクセス指数を仕様データ７１のテーブルから抽出する。そして、設計装置１１は、端子の信号アクセストラックと目標端子アクセス指数とから算出した信号アクセス率を、基準値以上とするように、端子のレイアウトを決定する。このため、配線層数とロウ使用率に応じて目標端子アクセス指数の値を設定することにより、チップのデザインに応じたセルのレイアウト設計を行うことができる。また、目標端子アクセス指数を設定することにより、端子に対する信号アクセス性を考慮したセル設計を行うことができる。更に、セルについて信号アクセス性を考慮しているため、チップのレイアウト設計においても同様に信号アクセス性を考慮することができ、端子に接続する信号配線を自動的に生成することができる、即ち信号配線の収束性を高めることができる。

（３）設計装置１１は、信号アクセストラックの数に応じてセルの外側に配置禁止領域を設定するようにした。この配置禁止領域により、セルの端子に接続する信号配線を形成する領域（配線トラック）を確保することができるため、信号配線の接続を容易に行うことができる。

（４）設計装置１１は、セルと配置禁止領域を含む仮想セル枠を設定し、その仮想セル枠に囲まれた領域の面積に基づいてチップの大サイズを設定するようにした。仮想セル枠は、セルに含まれる端子に対するアクセス性を確保する。従って、セルのアクセス性を考慮したチップのダイサイズを設定することができ、信号配線の生成後にチップサイズを見直すように工程の手戻りがなくなるため、設計期間（ＴＡＴ）の短縮を図ることができる。

（５）設計装置１１は、端子の信号アクセストラック数を認識し、その数が少ない端子を含むネットの信号配線を優先して処理するようにした。従って、処理の手戻りを低減することができ、設計期間（ＴＡＴ）の短縮を図ることができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態では、信号アクセス率が規定値（上記実施形態では１００パーセント）以上となるように端子を変更するようにした。これに対し、規定値をチップデザインやチップの回路構成などに応じて適宜変更してもよい。また、アクセス率を算出するときに係数を加味する（乗算、除算等の演算を行う）ようにしてもよい。

・上記実施形態では、端子アクセス指数が目標端子アクセス指数を満足するか否かを判定するために信号アクセス率を算出し、その信号アクセス率と規定値とを比較するようにした。判定方法を適宜変更しても良く、例えば端子アクセス指数と目標端子アクセス指数とを直接的に比較するようにしてもよい。

・上記実施形態に対し、端子のレイアウトを変更する毎に、セルのパターンデータを記憶装置に記憶するようにしてもよい。そして、記憶した複数のデータのうちの１つを適宜選択して読み込み、そのデータに基づいて端子のレイアウト変更を行うようにしてもよい。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
設計装置が実行する設計方法であって、
半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を記憶装置に記憶するステップと、
前記信号アクセス率に従って対応する端子のパターンを変更するステップと、
を含むことを特徴とする設計方法。
（付記２）
半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段を有し、
半導体装置に応じた目標端子アクセス指数を前記記憶手段から読み出し、
前記セルの初期レイアウトデータを生成し、
前記セルに含まれる端子を順次選択して着目端子とし、
前記着目端子以外の端子のレイアウトをサイジングし、
サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、
抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて各端子の信号アクセス率を算出する、
ことを特徴とする付記１に記載の設計方法。
（付記３）
前記信号アクセス率と基準値とを比較し、前記信号アクセス率が前記基準値以上の場合にはその信号アクセス率に対応する端子をＯＫ端子と判定し、前記信号アクセス率が前記基準値未満の場合にはその信号アクセス率に対応する端子をＮＧ端子と判定するステップと、
前記判定結果に基づいて、ＮＧ端子と判定した端子の信号アクセス率に影響する端子を抽出するステップと、
抽出した端子のレイアウトを、各端子の信号アクセス率に従って変更するステップと、
を含むことを特徴とする付記２に記載の設計方法。
（付記４）
前記抽出した端子のレイアウトを変更するステップは、
セルのサイズを維持して前記端子のレイアウトを変更する第１の変更処理を実行するステップと、
セルのサイズを変更して前記端子のレイアウトを変更する第２の変更処理を実行するステップと、
を含むことを特徴とする付記３に記載の設計方法。
（付記５）
前記第１の変更処理は、
前記ＮＧ端子と判定した端子のレイアウトを変更するステップと、
抽出した端子のレイアウトを変更するステップと、を含み、
前記設計装置は、１つの端子のレイアウトを変更する毎に、各端子の信号アクセス率を算出すること
を含むことを特徴とする付記４に記載の設計方法。
（付記６）
前記第２の変更処理は、
前記セルのサイズを拡大するステップと、
前記ＮＧ端子と判定した端子の周辺にスペースを確保するように前記抽出した端子のレイアウトを変更するステップと、を含み、
前記設計装置は、１つの端子のレイアウトを変更する毎に、各端子の信号アクセス率を算出すること
を含むことを特徴とする付記４又は５に記載の設計方法。
（付記７）
前記セルの端子に信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて、半導体装置のレイアウトを設計するステップを含むことを特徴とする付記１〜６のうちの何れか一項に記載の設計方法。
（付記８）
前記半導体装置のレイアウトを設計するステップは、
前記端子に前記信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて前記セルの外側に配置禁止領域を設定し、前記セルと前記配置禁止領域を含む仮想セル枠を設定するステップを含むことを特徴とする付記７に記載の設計方法。
（付記９）
前記半導体装置のレイアウトを設計するステップは、さらに、
前記仮想セル枠に基づいて前記セルを配置する半導体装置のチップサイズを見積り、チップのダイサイズを設定するステップを含むことを特徴とする付記８に記載の設計方法。
（付記１０）
前記半導体装置のレイアウトを設計するステップは、さらに、
設定されたダイサイズのチップ内に、前記仮想セル枠が重ならないように前記セルを配置するステップを含むことを特徴とする付記９に記載の設計方法。
（付記１１）
前記半導体装置のレイアウトを設計するステップは、さらに、
半導体装置の結線情報に従って、前記チップに配置したセルに含まれる端子を接続する信号配線を形成する配線処理を実行するステップを含み、
前記配線処理において、前記チップに配置したセルに含まれる端子の前記信号アクセストラックの数を認識し、その信号アクセストラックの数が少ない端子を含むネットの信号配線を優先的に処理することを特徴とする付記１０に記載の設計方法。

１１ 設計装置
１４ 記憶装置（記憶手段）
Ａ１〜Ａ３，Ｘ 端子
Ｃ１ セル
ＣＰ 仮想セル枠
Ｄ１ チップ
Ｋ１〜Ｋ３，ＫＸ 配置禁止領域

Claims (5)

1. 設計装置が実行する設計方法であって、
   半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段を有し、
   前記半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラックの数と前記目標端子アクセス指数とに基づいて、前記端子に対する前記信号配線の接続の容易性を示す信号アクセス率を算出し、前記信号アクセス率を記憶装置に記憶するステップと、
   前記信号アクセス率に従って当該信号アクセス率に影響を与える端子のパターンを変更するステップと、
   を含むことを特徴とする設計方法。
2. 前記半導体装置に応じた前記目標端子アクセス指数を前記記憶手段から読み出し、
   前記セルの初期レイアウトデータを生成し、
   前記セルに含まれる端子を順次選択して着目端子とし、
   前記着目端子以外の端子のレイアウトをサイジングし、
   前記サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、
   抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて前記セルに含まれる端子の信号アクセス率を算出する、
   ことを特徴とする請求項１に記載の設計方法。
3. 前記信号アクセス率と基準値とを比較し、前記信号アクセス率が前記基準値以上の場合には当該信号アクセス率に対応する端子をＯＫ端子と判定し、前記信号アクセス率が前記基準値未満の場合には当該信号アクセス率に対応する端子をＮＧ端子と判定するステップと、
   前記ＮＧ端子と判定した端子の信号アクセス率に影響する端子を抽出するステップと、
   前記抽出した端子のレイアウトを、前記抽出した端子の信号アクセス率に従って変更するステップと、を含むことを特徴とする請求項２に記載の設計方法。
4. 前記抽出した端子のレイアウトを変更するステップは、
   前記セルのサイズを維持して前記抽出した端子のレイアウトを変更する第１の変更処理を実行するステップと、
   前記セルのサイズを変更して前記抽出した端子のレイアウトを変更する第２の変更処理を実行するステップと、
   を含むことを特徴とする請求項３に記載の設計方法。
5. 前記セルの端子に前記信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて、前記半導体装置のレイアウトを設計するステップを含むことを特徴とする請求項１〜４のうちの何れか一項に記載の設計方法。

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