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JP5399356B2 - Semiconductor device - Google Patents

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Description

この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来から、プリント配線板等に半導体装置を実装する技術として、プリント配線板等に半導体装置を直接半田付けする表面実装技術が広く用いられていて、半導体装置やプリント配線板等の小型化、実装密度の向上等が図られている。 Conventionally, as a technology for mounting a semiconductor device on a printed wiring board or the like, a surface mounting technology for directly soldering the semiconductor device to the printed wiring board or the like has been widely used. Improvements in density and the like are attempted.

表面実装技術に用いられる半導体装置としては、ＱＦＰ（Quad Flat Package）、ＢＧＡ（Ball Grid array）、ＬＧＡ（Land grid array）等の半導体装置が採用されているが、なかでも、ＢＧＡ型半導体装置やＬＧＡ型半導体装置によれば、半導体装置の表面に多数の外部端子（ランドや半田バンプ等）を配置することができるため、半導体装置やプリント配線板等のさらなる小型化、実装密度の向上等が可能になる。 As semiconductor devices used for surface mounting technology, semiconductor devices such as QFP (Quad Flat Package), BGA (Ball Grid Array), and LGA (Land Grid Array) are adopted. Among them, BGA type semiconductor devices and According to the LGA type semiconductor device, since a large number of external terminals (land, solder bumps, etc.) can be arranged on the surface of the semiconductor device, the semiconductor device, the printed wiring board, etc. can be further miniaturized and the mounting density can be improved. It becomes possible.

図７は、従来のＢＧＡ型半導体装置の一例を模式的に示す縦断面図である。
半導体装置８０が備える基板９１の両面には、所定のパターンを有する導体層９３が形成されていて、両面に形成された導体層９３の一部が、基板９１に形成されたビアホール９６によって接続されている。基板９１の表面（上面）には、導体層９３の一部を露出させて残りの導体層９３及び基板９１を覆うように、ソルダーレジスト層９５が形成されていて、その露出した導体層９３の表面には、複数のワイヤボンディングパッド９４が形成されている。 FIG. 7 is a longitudinal sectional view schematically showing an example of a conventional BGA type semiconductor device.
A conductor layer 93 having a predetermined pattern is formed on both surfaces of the substrate 91 provided in the semiconductor device 80, and a part of the conductor layer 93 formed on both surfaces is connected by a via hole 96 formed in the substrate 91. ing. A solder resist layer 95 is formed on the surface (upper surface) of the substrate 91 so as to expose a part of the conductor layer 93 so as to cover the remaining conductor layer 93 and the substrate 91. A plurality of wire bonding pads 94 are formed on the surface.

また、基板９１の裏面（下面）には、導体層９３の一部を露出させて残りの導体層９３及び基板９１を覆うように、ソルダーレジスト層９９が形成されていて、その露出した導体層９３の表面には、複数のランド９７が形成されている。各ランド９７上には、半田バンプ９８が形成されている。半導体チップ８１は、ソルダーレジスト層９５の略中央部分に、接着材層８８を介してダイボンディングされている。半導体チップ８１の上面に設けられた電極８６と、ワイヤボンディングパッド９４とがワイヤ８７によって電気的に接続されている。さらに、半導体装置８０には、基板９１の表面（上面）全体を覆うように半導体チップ８１を封止する樹脂パッケージ部８９が形成されている。 Also, a solder resist layer 99 is formed on the back surface (lower surface) of the substrate 91 so as to expose a part of the conductor layer 93 and cover the remaining conductor layer 93 and the substrate 91, and the exposed conductor layer. A plurality of lands 97 are formed on the surface 93. Solder bumps 98 are formed on each land 97. The semiconductor chip 81 is die-bonded to the substantially central portion of the solder resist layer 95 via an adhesive layer 88. The electrode 86 provided on the upper surface of the semiconductor chip 81 and the wire bonding pad 94 are electrically connected by a wire 87. Further, the semiconductor device 80 is formed with a resin package part 89 for sealing the semiconductor chip 81 so as to cover the entire surface (upper surface) of the substrate 91.

近年、上述したようなＢＧＡ型半導体装置等においても、例えば、ワイヤボンディングパッド９４を半導体チップ８１側へ近付けて半導体装置８０を小型化するというように、半導体装置の小型化や薄型化が行われている。しかし、ワイヤボンディングパッド９４を半導体チップ８１側へ近付けると、接着材を用いて半導体チップ８１をダイボンディングする際に、未硬化の接着材がワイヤボンディングパッド９４に流れ込んでしまい、その結果、ワイヤボンディングパッド９４へワイヤ８７をワイヤボンディングすることができなくなったり、ワイヤボンディングパッド９４とワイヤ８７との接続の信頼性が低下したりするという問題があった。 In recent years, even in the BGA type semiconductor device as described above, the semiconductor device has been downsized and thinned, for example, the semiconductor device 80 is downsized by bringing the wire bonding pad 94 closer to the semiconductor chip 81 side. ing. However, when the wire bonding pad 94 is brought closer to the semiconductor chip 81 side, the uncured adhesive flows into the wire bonding pad 94 when die bonding the semiconductor chip 81 using an adhesive, and as a result, the wire bonding is performed. There is a problem that the wire 87 cannot be bonded to the pad 94 or the reliability of the connection between the wire bonding pad 94 and the wire 87 is lowered.

従来の半導体装置としては、例えば、ワイヤボンディングパッドより内側（半導体チップ側）に、溝又は凸部が形成された半導体装置が存在する（例えば、特許文献１参照）。特許文献１に記載の半導体装置によれば、溝又は凸部によって、ワイヤボンディングパッドへ向かう接着材の流れが遮断されるため、ワイヤボンディングパッドへワイヤをワイヤボンディングすることができなくなることがなく、ワイヤボンディングパッドとワイヤとの接続の信頼性が低下することもない。 As a conventional semiconductor device, for example, there is a semiconductor device in which a groove or a convex portion is formed on the inner side (semiconductor chip side) from a wire bonding pad (for example, see Patent Document 1). According to the semiconductor device described in Patent Literature 1, since the flow of the adhesive toward the wire bonding pad is blocked by the groove or the convex portion, the wire cannot be bonded to the wire bonding pad without being lost. The reliability of the connection between the wire bonding pad and the wire is not lowered.

特開２００５−７２５１５号公報JP 2005-72515 A

しかしながら、特許文献１に記載の半導体装置のように、単に、ワイヤボンディングパッドより内側の基板上に溝が形成されているだけでは、上記溝に多量の接着材が流れ込んでしまうおそれがあった。多量の接着材が溝に流れ込んでしまうと、半導体チップと基板との間の接着材が不足してしまい、半導体チップの接合強度が低下したり、半導体チップと基板との間にボイドが生じたりする場合がある。また、溝に流れ込む接着材の量が増加すると、余分な接着剤が必要となるため、製造コストが増大するという問題もある。 However, as in the semiconductor device described in Patent Document 1, if a groove is simply formed on a substrate inside the wire bonding pad, a large amount of adhesive may flow into the groove. If a large amount of adhesive flows into the groove, the adhesive between the semiconductor chip and the substrate will be insufficient, and the bonding strength of the semiconductor chip will decrease, or a void will be generated between the semiconductor chip and the substrate. There is a case. Further, when the amount of the adhesive material flowing into the groove is increased, an extra adhesive is required, which increases the manufacturing cost.

一方、特許文献１に記載の半導体装置のように、ワイヤボンディングパッドより内側の基板上に凸部が形成されていると、上記凸部より内側に接着材が嵩高く溜まってしまうおそれがあった。上記凸部より内側に接着材が溜まってしまうと、半導体チップと基板との間の接着材量が過剰になり、接着材が半導体チップの上面まで這い上がって半導体チップの上面に設けられた電極を覆ってしまい、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりするという問題があった。 On the other hand, when the convex portion is formed on the substrate inside the wire bonding pad as in the semiconductor device described in Patent Document 1, there is a possibility that the adhesive material is bulky inside the convex portion. . If the adhesive material is accumulated inside the convex portion, the amount of the adhesive material between the semiconductor chip and the substrate becomes excessive, and the adhesive material crawls up to the upper surface of the semiconductor chip and is provided on the upper surface of the semiconductor chip. As a result, the wire cannot be bonded to the electrode, and the reliability of the connection between the electrode and the wire is reduced.

本発明は、上述した課題に鑑みてなされたものであり、その目的は、小型化が可能であり、しかも半導体チップの接合強度が高く、半導体チップと基板との間にボイドが生じることがない半導体装置を提供することにある。また、本発明は、接着材が半導体チップの上面まで這い上がることがなく、電極とワイヤとの接続の信頼性が高い半導体装置を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to enable miniaturization, high semiconductor chip bonding strength, and no generation of voids between the semiconductor chip and the substrate. It is to provide a semiconductor device. Another object of the present invention is to provide a semiconductor device in which the adhesive does not crawl up to the upper surface of the semiconductor chip and the connection between the electrode and the wire is highly reliable.

上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 上面に電極が設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有し、前記ワイヤボンディング領域が前記ダイボンディング領域の最表面よりも低い位置に配置されている基板と、
前記基板の表面に形成されたソルダーレジスト層と、
前記ワイヤボンディング領域と前記ダイボンディング領域との間において前記ソルダーレジスト層に形成された溝と
を備え、
前記溝が、前記ソルダーレジスト層の前記基板とは反対側の表面から当該ソルダーレジスト層を貫通しないように形成された溝であり、
前記ソルダーレジスト層が、前記ワイヤボンディング領域を露出させる開口を有しており、前記開口内の全域が前記ワイヤボンディング領域である、半導体装置。 In order to solve the above-described problems, the present invention provides the following.
(1) a semiconductor chip having an electrode on its upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire A substrate in which the wire bonding region is disposed at a position lower than the outermost surface of the die bonding region ;
A solder resist layer formed on the surface of the substrate;
And a groove formed in Oite the solder resist layer between the wire bonding region and the die bonding area,
The groove is a groove formed so as not to penetrate the solder resist layer from the surface of the solder resist layer opposite to the substrate;
The semiconductor device, wherein the solder resist layer has an opening for exposing the wire bonding region, and the entire area in the opening is the wire bonding region .

（２）前記溝には前記接着材層が流れ込んでいない、（１）に記載の半導体装置。
（３）前記ソルダーレジスト層には、前記ワイヤボンディング領域と前記ダイボンディング領域との間に、４つの前記溝が形成されている、（１）または（２）に記載の半導体装置。
（４）前記４つの溝は、それぞれ前記ダイボンディング領域の辺に沿って形成されている、（３）に記載の半導体装置。
（５）前記溝が、前記ダイボンディング領域の辺に沿って形成された溝である、（１）または（２）に記載の半導体装置。
（６）前記溝は、１つより多い、（５）に記載の半導体装置。
（７）前記溝は、ダイボンディング領域を包囲する連続した溝である（１）、（２）、（５）、（６）のいずれか一項に記載の半導体装置。 (2) The semiconductor device according to (1), wherein the adhesive layer does not flow into the groove .
(3 ) The semiconductor device according to (1) or ( 2 ), wherein the four grooves are formed in the solder resist layer between the wire bonding region and the die bonding region.
( 4 ) The semiconductor device according to ( 3 ), wherein each of the four grooves is formed along a side of the die bonding region.
( 5 ) The semiconductor device according to (1) or (2) , wherein the groove is a groove formed along a side of the die bonding region.
( 6 ) The semiconductor device according to ( 5 ), wherein the number of the grooves is more than one.
( 7 ) The semiconductor device according to any one of (1) , (2) , ( 5 ), and ( 6 ), wherein the groove is a continuous groove surrounding the die bonding region.

（７）の発明によれば、ワイヤボンディング領域とダイボンディング領域との間に、該ダイボンディング領域を包囲する連続した溝が形成されているため、ワイヤボンディング領域へ接着材が流れ込むことを、より確実に防止することができる。 According to the invention of ( 7 ), since the continuous groove surrounding the die bonding area is formed between the wire bonding area and the die bonding area, the adhesive material flows into the wire bonding area. It can be surely prevented.

（８）前記溝と前記ダイボンディング領域との最短距離が、１００μｍ以上である、（１）〜（７）のいずれか一項に記載の半導体装置。
（９）前記半導体チップの下面に、該下面の周縁に沿って、前記切欠部が形成されている（１）〜（８）のいずれか一項に記載の半導体装置。 ( 8 ) The semiconductor device according to any one of (1) to ( 7 ), wherein a shortest distance between the groove and the die bonding region is 100 μm or more.
( 9 ) The semiconductor device according to any one of (1) to ( 8 ), wherein the cutout portion is formed on a lower surface of the semiconductor chip along a peripheral edge of the lower surface.

（９）の発明によれば、半導体チップの下面の周縁に沿って、切欠部が形成されているため、切欠部によって、半導体チップの側面に沿った接着材の這い上がりをより確実に防止することができる。 According to the invention of ( 9 ), since the notch is formed along the periphery of the lower surface of the semiconductor chip, the notch can more reliably prevent the adhesive material from creeping up along the side surface of the semiconductor chip. be able to.

（１０）前記切欠部は、前記半導体チップの下面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、（９）に記載の半導体装置。
（１１）前記半導体チップの上面には、該上面の周縁に沿って、前記切欠部が形成されている（１）〜（８）のいずれか一項に記載の半導体装置。 ( 10 ) The semiconductor device according to ( 9 ), wherein the notch has a plane parallel to a lower surface of the semiconductor chip and a plane parallel to a side surface of the semiconductor chip.
( 11 ) The semiconductor device according to any one of (1) to ( 8 ), wherein the cutout portion is formed on a top surface of the semiconductor chip along a periphery of the top surface.

（１１）の発明によれば、半導体チップの上面の周縁に沿って、切欠部が形成されているため、半導体チップの側面に沿って這い上がった未硬化の接着材は一旦、切欠部に入り込むことになり、さらに接着材が半導体チップの上面に至るには、切欠部を這い上がらなければならない。このように、半導体チップの側面及び切欠部の両方を這い上がらなければ、接着材が半導体チップの上面に至らないようにすることにより、接着材が半導体チップの上面まで這い上がることをより確実に防止することができる。 According to the invention of ( 11 ), the notched portion is formed along the peripheral edge of the upper surface of the semiconductor chip, so that the uncured adhesive that has crawled up along the side surface of the semiconductor chip once enters the notched portion. In addition, in order for the adhesive to reach the upper surface of the semiconductor chip, it is necessary to scoop up the notch. As described above, the adhesive does not reach the top surface of the semiconductor chip unless both the side surface and the cutout portion of the semiconductor chip are scooped up, so that the adhesive material can more reliably rise up to the top surface of the semiconductor chip. Can be prevented.

（１２）前記切欠部は、前記半導体チップの上面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、（１１）に記載の半導体装置。
（１３）前記基板は、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、およびフェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、ならびにセラミックのうちのいずれかを含む、（１）〜（１２）のいずれか一項に記載の半導体装置。
（１４）前記基板は、ガラス繊維を含浸したエポキシ樹脂からなる、（１）〜（１２）のいずれか一項に記載の半導体装置。
（１５）前記基板の両面に、導体層が形成されている、（１）〜（１４）のいずれか一項に記載の半導体装置。
（１６）前記導体層はＣｕ層である、（１５）記載の半導体装置。
（１７）前記導体層は、前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とを含む、（１５）または（１６）に記載の半導体装置。
（１８）前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とが、ビアホールによって接続されている、（１７）に記載の半導体装置。
（１９）前記基板の両面に形成された夫々の導体層がビアホールによって接続されている、（１５）または（１６）に記載の半導体装置。
（２０）前記ビアホールは、前記基板に穿設された貫通孔の壁面に金属薄膜が形成され、該貫通孔に充填材が充填されたものである、（１８）または（１９）に記載の半導体装置。
（２１）前記充填材は、絶縁性充填材、または金属充填材等の導電性充填材である、（２０）に記載の半導体装置。
（２２）前記ソルダーレジスト層が、前記基板の外周部分に形成された前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように形成されている、（１７）〜（２１）のいずれか一項に記載の半導体装置。
（２３）前記露出した導体層の表面に、ワイヤボンディングパッドが形成されている、（２２）に記載の半導体装置。
（２４）前記ソルダーレジスト層が、前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように形成されていて、前記ソルダーレジスト層から露出した前記導体層の表面にワイヤボンディングパッドが形成されている、（１５）または（１６）に記載の半導体装置。
（２５）前記ワイヤボンディングパッドはＮｉ層やＡｕ層からなる、（２３）または（２４）に記載の半導体装置。
（２６）前記半導体チップの上面に設けられた電極と前記ワイヤボンディングパッドとがワイヤによって電気的に接続されている。（２３）〜（２５）のいずれか一項に記載の半導体装置。
（２７）前記ワイヤボンディングパッドは、前記半導体装置の外周に沿って複数設けられており、前記ソルダーレジスト層から露出している、（２３）〜（２６）のいずれか一項に記載の半導体装置。
（２８）前記ソルダーレジスト層は、前記導体層の一部のみを露出させるように形成されている、（２２）〜（２７）のいずれか一項に記載の半導体装置。
（２９）前記ソルダーレジスト層に、前記接着材層を介して前記半導体チップがダイボンディングされている、（２２）〜（２８）のいずれか一項に記載の半導体装置。
（３０）前記半導体チップは、前記ソルダーレジスト層の中央部分に、前記接着材層を介してダイボンディングされている、（２９）に記載の半導体装置。
（３１）前記基板の裏面には、前記導体層の一部を露出させて残りの前記導体層及び前記基板を覆うように第２のソルダーレジスト層が形成されており、前記第２のソルダーレジスト層から露出した前記導体層の表面にはランドが形成されている、（１５）〜（３０）のいずれか一項に記載の半導体装置。
（３２）前記ランド上には、半田バンプが形成されている、（３１）に記載の半導体装置。
（３３）前記基板の表面において、前記半導体チップの真下に位置する領域が、前記ダイボンディング領域である、（１）〜（３２）のいずれか一項に記載の半導体装置。
（３４）前記接着材層の厚さが、３０〜５０μｍである、（１）〜（３３）のいずれか一項に記載の半導体装置。 ( 12 ) The semiconductor device according to ( 11 ), wherein the notch has a plane parallel to the top surface of the semiconductor chip and a plane parallel to the side surface of the semiconductor chip.
( 13 ) The substrate is made of a bismaleimide-triazine resin (BT resin), an epoxy resin, a polyester resin, a polyimide resin, a phenol resin, a resin in which a reinforcing material such as glass fiber is impregnated, and a ceramic. The semiconductor device according to any one of (1) to ( 12 ), including any of them.
( 14 ) The semiconductor device according to any one of (1) to ( 12 ), wherein the substrate is made of an epoxy resin impregnated with glass fibers.
( 15 ) The semiconductor device according to any one of (1) to ( 14 ), wherein a conductor layer is formed on both surfaces of the substrate.
( 16 ) The semiconductor device according to ( 15 ), wherein the conductor layer is a Cu layer.
( 17 ) The conductive layer according to ( 15 ) or ( 16 ), wherein the conductive layer includes a conductive layer formed on an outer peripheral portion of the surface of the substrate and a conductive layer formed on an outer peripheral portion of the back surface of the substrate. Semiconductor device.
( 18 ) The semiconductor device according to ( 17 ), wherein the conductor layer formed on the outer peripheral portion of the front surface of the substrate and the conductor layer formed on the outer peripheral portion of the back surface of the substrate are connected by a via hole.
( 19 ) The semiconductor device according to ( 15 ) or ( 16 ), wherein the respective conductor layers formed on both surfaces of the substrate are connected by via holes.
( 20 ) The semiconductor according to ( 18 ) or ( 19 ), wherein the via hole is a metal thin film formed on a wall surface of a through hole formed in the substrate, and the through hole is filled with a filler. apparatus.
( 21 ) The semiconductor device according to ( 20 ), wherein the filler is a conductive filler such as an insulating filler or a metal filler.
(22) The solder resist layer to expose a portion of the conductor layer formed on the outer periphery portion of the substrate, are made form so as to cover the remaining of the conductor layer and the substrate, (17) -The semiconductor device as described in any one of ( 21 ).
( 23 ) The semiconductor device according to ( 22 ), wherein a wire bonding pad is formed on the surface of the exposed conductor layer.
(24) The solder resist layer to expose a portion of the conductor layer, it is formed so as to cover the remaining of the conductor layer and the substrate, of the conductor layer exposed from the front Kiso Ruda resist layer The semiconductor device according to ( 15 ) or ( 16 ), wherein a wire bonding pad is formed on the surface.
( 25 ) The semiconductor device according to ( 23 ) or ( 24 ), wherein the wire bonding pad is made of a Ni layer or an Au layer.
( 26 ) The electrode provided on the upper surface of the semiconductor chip and the wire bonding pad are electrically connected by a wire. The semiconductor device according to any one of ( 23 ) to ( 25 ).
(27) the wire bonding pad, wherein provided in plural along the outer periphery of the semiconductor device is exposed from the front Kiso Ruda resist layer, according to any one of (23) - (26) Semiconductor device.
(28) before Kiso Ruda resist layer is formed to expose only a portion of the conductor layer, the semiconductor device according to any one of (22) to (27).
(29) Before Kiso Ruda resist layer, the via the adhesive layer semiconductor chip is die-bonded semiconductor device according to any one of (22) to (28).
(30) said semiconductor chip, before the central portion of the Kiso Ruda resist layer is die-bonded via the adhesive layer, the semiconductor device according to (29).
( 31 ) A second solder resist layer is formed on the back surface of the substrate so as to expose a part of the conductor layer so as to cover the remaining conductor layer and the substrate. The semiconductor device according to any one of ( 15 ) to ( 30 ), wherein a land is formed on a surface of the conductor layer exposed from the layer.
( 32 ) The semiconductor device according to ( 31 ), wherein a solder bump is formed on the land.
( 33 ) The semiconductor device according to any one of (1) to ( 32 ), wherein a region located immediately below the semiconductor chip on the surface of the substrate is the die bonding region.
( 34 ) The semiconductor device according to any one of (1) to ( 33 ), wherein the adhesive layer has a thickness of 30 to 50 μm.

（３４）の発明によれば、接着材層の厚さが、３０〜５０μｍであり、適当な量の接着材が用いられているので、半導体チップと基板との接合強度が高く、半導体チップと基板との間にボイドが生じたりすることがない。また、適当な量の接着材が用いられているので、半導体チップのダイボンディング時に、未硬化の接着材が半導体チップの上面まで這い上がることを防止することができ、接着材が半導体チップの上面に設けられた電極を覆ってしまうことがなく、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりすることもない。 According to the invention of ( 34 ), since the thickness of the adhesive layer is 30 to 50 μm and an appropriate amount of adhesive is used, the bonding strength between the semiconductor chip and the substrate is high, No voids are generated between the substrate. In addition, since an appropriate amount of adhesive is used, it is possible to prevent the uncured adhesive from creeping up to the upper surface of the semiconductor chip during die bonding of the semiconductor chip. The electrode provided on the electrode is not covered, and the wire cannot be bonded to the electrode, and the reliability of the connection between the electrode and the wire is not lowered.

接着材層の厚さが３０μｍ未満である場合、半導体チップの接合強度が低下したり、半導体チップと基板との間にボイドが生じたりするおそれがある。一方、接着材層の厚さが５０μｍを超えた場合、半導体チップのダイボンディング時に、未硬化の接着材が半導体チップの上面まで這い上がって、半導体チップの上面に設けられた電極を覆ってしまい、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりするおそれがある。 When the thickness of the adhesive layer is less than 30 μm, the bonding strength of the semiconductor chip may be reduced, or a void may be generated between the semiconductor chip and the substrate. On the other hand, when the thickness of the adhesive layer exceeds 50 μm, the uncured adhesive crawls up to the upper surface of the semiconductor chip and covers the electrode provided on the upper surface of the semiconductor chip during die bonding of the semiconductor chip. There is a possibility that the wire cannot be wire-bonded to the electrode, or the reliability of the connection between the electrode and the wire is lowered.

（３５）前記接着材層は、樹脂組成物によって形成されている、（１）〜（３４）のいずれか一項に記載の半導体装置。
（３６）前記基板の表面全体と前記半導体チップを封止する樹脂パッケージ部が形成されている、（１）〜（３５）のいずれか一項に記載の半導体装置。
（３７）前記樹脂パッケージ部は、エポキシ樹脂を含有している、（３６）に記載の半導体装置。
（３８）前記基板は、複数の板状体が積層されたものである、（１）〜（３７）のいずれか一項に記載の半導体装置。 ( 35 ) The semiconductor device according to any one of (1) to ( 34 ), wherein the adhesive layer is formed of a resin composition.
( 36 ) The semiconductor device according to any one of (1) to ( 35 ), wherein a resin package portion that seals the entire surface of the substrate and the semiconductor chip is formed.
( 37 ) The semiconductor device according to ( 36 ), wherein the resin package portion contains an epoxy resin.
( 38 ) The semiconductor device according to any one of (1) to ( 37 ), wherein the substrate is formed by stacking a plurality of plate-like bodies.

本発明によれば、半導体装置の小型化が可能であり、しかも半導体チップの接合強度が高く、半導体チップと基板との間にボイドが生じることがない半導体装置を提供することができる。また、本発明によれば、接着材が半導体チップの上面まで這い上がることがなく、電極とワイヤとの接続の信頼性が高い半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device in which the semiconductor device can be miniaturized, the semiconductor chip has high bonding strength, and no void is generated between the semiconductor chip and the substrate. Further, according to the present invention, it is possible to provide a semiconductor device in which the adhesive does not crawl up to the upper surface of the semiconductor chip and the connection between the electrode and the wire is highly reliable.

本発明に係る半導体装置の一例を模式的に示す縦断面図である。It is a longitudinal section showing an example of a semiconductor device concerning the present invention typically. 図１に示した半導体装置の平面透視図である。FIG. 2 is a plan perspective view of the semiconductor device shown in FIG. 1. 本発明に係る半導体装置の他の一例を模式的に示す縦断面図である。It is a longitudinal cross-sectional view which shows typically another example of the semiconductor device which concerns on this invention. 図３に示した半導体装置の平面透視図である。FIG. 4 is a plan perspective view of the semiconductor device shown in FIG. 3. （ａ）〜（ｅ）は、本発明に係る半導体装置の製造方法を模式的に示す断面図である。(A)-(e) is sectional drawing which shows typically the manufacturing method of the semiconductor device which concerns on this invention. （ａ）〜（ｃ）は、本発明に係る半導体装置の製造方法を模式的に示す断面図である。(A)-(c) is sectional drawing which shows typically the manufacturing method of the semiconductor device which concerns on this invention. 従来のＢＧＡ型半導体装置の一例を模式的に示す縦断面図である。It is a longitudinal cross-sectional view which shows typically an example of the conventional BGA type semiconductor device.

図１は、本発明に係る半導体装置の一例を模式的に示す断面図である。
半導体装置１０が備える基板２１は、ガラス繊維を含浸したエポキシ樹脂からなるものである。なお、本発明において、基板としては、特に限定されるものではなく、例えば、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、セラミック等からなる基板を挙げることができる。 FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention.
The substrate 21 provided in the semiconductor device 10 is made of an epoxy resin impregnated with glass fibers. In the present invention, the substrate is not particularly limited, and examples thereof include bismaleimide-triazine resin (BT resin), epoxy resin, polyester resin, polyimide resin, phenol resin, and glass fiber in these resins. Examples thereof include a substrate impregnated with a reinforcing material and a substrate made of ceramic or the like.

基板２１の両面には、所定のパターンを有する導体層（例えばＣｕ層）２３が形成されている。具体的に、導体層２３は、基板２１の表面（上面）の外周部分と、基板２１の裏面（下面）の外周部分とに形成されている。
基板２１の表面の外周部分に形成された導体層２３と、基板２１の裏面の外周部分に形成された導体層２３とは、ビアホール２６によって接続されている。ビアホール２６は、基板２１に穿設された貫通孔の壁面に無電解メッキや電解メッキ等によって金属薄膜が形成され、さらに該貫通孔に充填材が充填されたものである。上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材等の絶縁性充填材であってもよく、金属充填材等の導電性充填材であってもよい。 Conductive layers (for example, Cu layers) 23 having a predetermined pattern are formed on both surfaces of the substrate 21. Specifically, the conductor layer 23 is formed on the outer peripheral portion of the surface (upper surface) of the substrate 21 and the outer peripheral portion of the back surface (lower surface) of the substrate 21.
The conductor layer 23 formed on the outer peripheral portion of the surface of the substrate 21 and the conductor layer 23 formed on the outer peripheral portion of the back surface of the substrate 21 are connected by a via hole 26. The via hole 26 is formed by forming a metal thin film on the wall surface of the through hole formed in the substrate 21 by electroless plating or electrolytic plating, and further filling the through hole with a filler. The filler is not particularly limited, and may be, for example, an insulating filler such as a resin filler or a conductive filler such as a metal filler.

基板２１の表面には、基板２１の外周部分に形成された導体層２３の一部を露出させて、残りの導体層２３及び基板２１を覆うように、ソルダーレジスト層２５が形成されていて、その露出した導体層２３の表面には、Ｎｉ層やＡｕ層からなる複数のワイヤボンディングパッド２４が形成されている。基板２１の表面において、ワイヤボンディングパッド２４が形成されている領域が、ワイヤボンディング領域である。
また、基板２１の裏面には、導体層２３の一部を露出させて残りの導体層２３及び基板２１を覆うように、ソルダーレジスト層２９が形成されていて、その露出した導体層２３の表面には、Ｎｉ層やＡｕ層からなる複数のランド２７が形成されている。
各ランド２７上には、半田バンプ２８が形成されている。本実施形態では、予めランド２７上に半田バンプ２８が形成されている場合について説明するが、本発明はこの例に限定されず、例えば、実装時に半田ボールや半田ペースト等を用いて直接、プリント基板に実装することとしてもよい。 A solder resist layer 25 is formed on the surface of the substrate 21 so as to expose a part of the conductor layer 23 formed on the outer peripheral portion of the substrate 21 and cover the remaining conductor layer 23 and the substrate 21. A plurality of wire bonding pads 24 made of a Ni layer or an Au layer are formed on the exposed surface of the conductor layer 23. A region where the wire bonding pad 24 is formed on the surface of the substrate 21 is a wire bonding region.
Also, a solder resist layer 29 is formed on the back surface of the substrate 21 so as to expose a part of the conductor layer 23 and cover the remaining conductor layer 23 and the substrate 21, and the exposed surface of the conductor layer 23. A plurality of lands 27 made of a Ni layer or an Au layer are formed.
Solder bumps 28 are formed on each land 27. In the present embodiment, a case in which the solder bumps 28 are formed on the lands 27 in advance will be described. However, the present invention is not limited to this example. For example, printing can be performed directly using solder balls, solder paste, or the like during mounting. It is good also as mounting on a board | substrate.

基板２１の上面に設けられたソルダーレジスト層２５には、接着材層１８を介して半導体チップ１１がダイボンディングされている。半導体チップ１１としては、種々のものを用いることが可能であり、その具体的な機能や内部の回路構成は、特に限定されるものではない。また、半導体チップ１１の下面１１ａには、下面１１ａの周縁に沿って、切欠部１２が形成されている。切欠部１２は、半導体チップ１１の下面１１ａと平行な平面１２ａと、半導体チップ１１の側面１１ｂと平行な平面１２ｂとを有している。 The semiconductor chip 11 is die-bonded to the solder resist layer 25 provided on the upper surface of the substrate 21 through the adhesive layer 18. Various semiconductor chips 11 can be used, and specific functions and internal circuit configurations are not particularly limited. In addition, a notch 12 is formed in the lower surface 11a of the semiconductor chip 11 along the periphery of the lower surface 11a. The notch 12 has a plane 12 a parallel to the lower surface 11 a of the semiconductor chip 11 and a plane 12 b parallel to the side surface 11 b of the semiconductor chip 11.

基板２１の表面において、半導体チップ１１の真下に位置し、接着材層１８が実際に接している領域が、ダイボンディング領域である。また、図中、Ｌは、ダイボンディング領域とワイヤボンディング領域との最短距離を示している。ダイボンディング領域とワイヤボンディング領域との最短距離Ｌは、１００〜４００μｍである。 On the surface of the substrate 21, a region located directly below the semiconductor chip 11 and in contact with the adhesive layer 18 is a die bonding region. In the drawing, L indicates the shortest distance between the die bonding region and the wire bonding region. The shortest distance L between the die bonding region and the wire bonding region is 100 to 400 μm.

また、ダイボンディング領域とワイヤボンディング領域との間には、溝２２が形成されている。本発明においては、半導体装置１０のように、基板２１の表面にソルダーレジスト層２５が形成されている場合には、ソルダーレジスト層２５に溝２２が形成されていてもよい。この場合において、ソルダーレジスト層２５に形成された溝２２は、本発明における溝に相当する。 A groove 22 is formed between the die bonding region and the wire bonding region. In the present invention, when the solder resist layer 25 is formed on the surface of the substrate 21 as in the semiconductor device 10, the groove 22 may be formed in the solder resist layer 25. In this case, the groove 22 formed in the solder resist layer 25 corresponds to the groove in the present invention.

接着材層１８は、エポキシ樹脂等の樹脂組成物によって形成されたものである。
図中、Ｔは、接着材層１８の厚さを示している。接着材層１８の厚さＴは、３０〜５０μｍである。なお、本発明において、接着材層１８の厚さＴは、図１に示すように、半導体チップ１１の下面１１ａまでの厚さであり、接着材層１８の厚さＴには、切欠部１２に入り込んだ接着材層１８の厚さは含まれない。 The adhesive layer 18 is formed of a resin composition such as an epoxy resin.
In the figure, T indicates the thickness of the adhesive layer 18. The thickness T of the adhesive layer 18 is 30 to 50 μm. In the present invention, the thickness T of the adhesive layer 18 is the thickness up to the lower surface 11 a of the semiconductor chip 11 as shown in FIG. 1. The thickness T of the adhesive layer 18 includes the notch 12. The thickness of the adhesive layer 18 that enters is not included.

半導体チップ１１の上面１１ｃには、複数の電極１６が設けられていて、各電極１６とボンディングパッド２４とがワイヤ１７によって電気的に接続されている。
半導体装置１０には、基板２１の表面（上面）全体を覆うように半導体チップ１１を封止する樹脂パッケージ部１９が形成されている。樹脂パッケージ部１９は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。 A plurality of electrodes 16 are provided on the upper surface 11 c of the semiconductor chip 11, and the electrodes 16 and the bonding pads 24 are electrically connected by wires 17.
In the semiconductor device 10, a resin package portion 19 that seals the semiconductor chip 11 is formed so as to cover the entire surface (upper surface) of the substrate 21. The resin package part 19 consists of a resin composition containing an epoxy resin etc., for example.

図２は、図１に示した半導体装置の平面透視図である。
図２においては、説明の便宜上、半導体チップ１１の上面１１ｃに形成された電極１６、ワイヤ１７及び樹脂パッケージ部１９を、図示していない。 FIG. 2 is a plan perspective view of the semiconductor device shown in FIG.
In FIG. 2, for convenience of explanation, the electrode 16, the wire 17, and the resin package portion 19 formed on the upper surface 11 c of the semiconductor chip 11 are not illustrated.

ワイヤボンディングパッド２４は、半導体装置１０の外周に沿って複数設けられていて、ソルダーレジスト層２５から露出している。半導体チップ１１は、ソルダーレジスト層２５の中央部分に、接着材層１８を介してダイボンディングされている。
図中、ワイヤボンディングパッド２４が設けられた領域は、ワイヤボンディング領域である。また、半導体チップ１１がダイボンディングされた領域は、ダイボンディング領域である。ワイヤボンディング領域とダイボンディング領域との最短距離Ｌは、上述したように、１００〜４００μｍである。 A plurality of wire bonding pads 24 are provided along the outer periphery of the semiconductor device 10 and are exposed from the solder resist layer 25. The semiconductor chip 11 is die-bonded to the center portion of the solder resist layer 25 via the adhesive layer 18.
In the drawing, a region where the wire bonding pad 24 is provided is a wire bonding region. A region where the semiconductor chip 11 is die-bonded is a die-bonding region. As described above, the shortest distance L between the wire bonding region and the die bonding region is 100 to 400 μm.

また、ソルダーレジスト層２５には、ワイヤボンディング領域とダイボンディング領域との間に、溝２２が形成されている。溝２２は、ダイボンディング領域を包囲する連続した溝である。 In the solder resist layer 25, a groove 22 is formed between the wire bonding region and the die bonding region. The groove 22 is a continuous groove surrounding the die bonding region.

半導体装置１０によれば、ワイヤボンディング領域とダイボンディング領域との最短距離Ｌが、１００〜４００μｍに設定されているため、半導体装置１０の小型化が可能であり、しかも半導体チップ１１をダイボンディングするときに、ワイヤボンディング領域とダイボンディング領域との間に形成された溝２２に過剰な量の未硬化の接着材が流れ込むことがない。従って、適正な量の接着材によって半導体チップ１１をダイボンディングすることができ、半導体チップ１１の接合強度を高めることができ、半導体チップ１１とソルダーレジスト層２５との間にボイドが生じることがない。 According to the semiconductor device 10, since the shortest distance L between the wire bonding region and the die bonding region is set to 100 to 400 μm, the semiconductor device 10 can be reduced in size, and the semiconductor chip 11 is die bonded. Sometimes, an excessive amount of uncured adhesive does not flow into the groove 22 formed between the wire bonding region and the die bonding region. Therefore, the semiconductor chip 11 can be die-bonded with an appropriate amount of adhesive, the bonding strength of the semiconductor chip 11 can be increased, and no void is generated between the semiconductor chip 11 and the solder resist layer 25. .

ワイヤボンディング領域とダイボンディング領域との最短距離が１００μｍ未満である場合、ワイヤボンディング領域とダイボンディング領域とが近過ぎるため、ワイヤボンディング領域まで接着材が流れ込むおそれがある。一方、ワイヤボンディング領域とダイボンディング領域との最短距離が４００μｍを超えると、半導体装置の小型化を図ることが困難である。 When the shortest distance between the wire bonding region and the die bonding region is less than 100 μm, the wire bonding region and the die bonding region are too close, and the adhesive may flow into the wire bonding region. On the other hand, if the shortest distance between the wire bonding region and the die bonding region exceeds 400 μm, it is difficult to reduce the size of the semiconductor device.

また、溝の平面視形状としては、特に限定されるものではないが、図２に示したように、上記溝は、ダイボンディング領域を包囲する連続した溝であることが望ましい。ワイヤボンディング領域とダイボンディング領域との間に、該ダイボンディング領域を包囲する連続した溝が形成されているため、ワイヤボンディング領域へ接着材が流れ込むことをより確実に防止することができるからである。 The shape of the groove in plan view is not particularly limited, but as shown in FIG. 2, the groove is preferably a continuous groove surrounding the die bonding region. This is because, since a continuous groove surrounding the die bonding area is formed between the wire bonding area and the die bonding area, it is possible to more reliably prevent the adhesive material from flowing into the wire bonding area. .

溝が形成される位置は、ワイヤボンディング領域とダイボンディング領域との間であれば、特に限定されるものではないが、溝とダイボンディング領域との最短距離が、１００μｍ以上であることが望ましい。溝とダイボンディング領域との最短距離を１００μｍ以上確保することによって、未硬化の接着材が過剰に溝に流れ込んで、接着材層が薄くなったり、ボイドが発生したりすることを防止することができるからである。 The position where the groove is formed is not particularly limited as long as it is between the wire bonding region and the die bonding region, but the shortest distance between the groove and the die bonding region is preferably 100 μm or more. By securing the shortest distance of 100 μm or more between the groove and the die bonding region, it is possible to prevent the uncured adhesive material from flowing into the groove excessively, resulting in a thin adhesive layer or generation of voids. Because it can.

また、半導体装置１０によれば、接着材層１８の厚さが３０〜５０μｍであり、適当な量の接着材が用いられているので、半導体チップ１１とソルダーレジスト層２５との接合強度を高めることができ、半導体チップ１１とソルダーレジスト層２５との間にボイドが生じることがない。さらに、半導体チップ１１のダイボンディング時に、未硬化の接着材が半導体チップ１１の上面１１ｃまで這い上がることを防止し得るので、接着材が半導体チップ１１の上面１１ｃに設けられた電極１６を覆ってしまうことがなく、電極１６へワイヤ１７をワイヤボンディングすることができなくなったり、電極１６とワイヤ１７との接続の信頼性が低下したりすることもない。 Further, according to the semiconductor device 10, the thickness of the adhesive layer 18 is 30 to 50 μm, and an appropriate amount of adhesive is used, so that the bonding strength between the semiconductor chip 11 and the solder resist layer 25 is increased. Therefore, no void is generated between the semiconductor chip 11 and the solder resist layer 25. Furthermore, since it is possible to prevent the uncured adhesive from creeping up to the upper surface 11c of the semiconductor chip 11 during die bonding of the semiconductor chip 11, the adhesive covers the electrodes 16 provided on the upper surface 11c of the semiconductor chip 11. Therefore, the wire 17 cannot be bonded to the electrode 16 and the reliability of the connection between the electrode 16 and the wire 17 is not lowered.

接着材層１８の厚さＴが３０μｍ未満である場合、半導体チップ１１の接合強度が低下したり、半導体チップ１１とソルダーレジスト層２５との間にボイドが生じたりするおそれがある。一方、接着材層１８の厚さＴが５０μｍを超えた場合、半導体チップ１１のダイボンディング時に、未硬化の接着材が半導体チップ１１の上面まで這い上がって、半導体チップ１１の上面に設けられた電極１６を覆ってしまい、電極１６へワイヤ１７をワイヤボンディングすることができなくなったり、電極１６とワイヤ１７との接続の信頼性が低下したりするおそれがある。 When the thickness T of the adhesive layer 18 is less than 30 μm, the bonding strength of the semiconductor chip 11 may be reduced, or a void may be generated between the semiconductor chip 11 and the solder resist layer 25. On the other hand, when the thickness T of the adhesive layer 18 exceeds 50 μm, the uncured adhesive climbs up to the upper surface of the semiconductor chip 11 and is provided on the upper surface of the semiconductor chip 11 during die bonding of the semiconductor chip 11. The electrode 16 may be covered, and the wire 17 may not be wire-bonded to the electrode 16 or the connection reliability between the electrode 16 and the wire 17 may be reduced.

本発明においては、半導体装置１０のように、半導体チップ１１の下面１１ａに、下面１１ａの周縁に沿って、切欠部１２が形成されていることが望ましい。切欠部１２によって、半導体チップ１１の側面１１ｂに沿った接着材の這い上がりをより確実に防止することができるからである。また、本発明においては、半導体装置１０のように、切欠部１２は、少なくとも、半導体チップ１１の下面１１ａと平行な平面１２ａを有していることが望ましい。半導体チップ１１の側面１１ｂに沿った接着材の這い上がりをさらに確実に防止することができるからである。 In the present invention, like the semiconductor device 10, it is desirable that the notch 12 is formed on the lower surface 11 a of the semiconductor chip 11 along the periphery of the lower surface 11 a. This is because the cutout portion 12 can more reliably prevent the adhesive material from creeping up along the side surface 11 b of the semiconductor chip 11. Further, in the present invention, like the semiconductor device 10, the notch 12 desirably has at least a flat surface 12 a parallel to the lower surface 11 a of the semiconductor chip 11. This is because the creeping of the adhesive along the side surface 11b of the semiconductor chip 11 can be further reliably prevented.

図３は、本発明に係る半導体装置の他の一例を模式的に示す縦断面図である。
半導体装置３０が備える基板４１の両面には、所定のパターンを有する導体層４３が形成されていて、夫々の導体層４３は、ビアホール４６によって接続されている。
基板４１の表面には、基板４１の外周部分に形成された導体層４３の一部を露出させて、残りの導体層４３及び基板４１を覆うように、ソルダーレジスト層４５が形成されていて、その露出した導体層４３の表面には、複数のワイヤボンディングパッド４４が形成されている。基板４３の表面において、ワイヤボンディングパッド４４が形成されている領域が、ワイヤボンディング領域である。
また、基板４１の裏面には、導体層４３の一部を露出させて残りの導体層４３及び基板４１を覆うように、ソルダーレジスト層４９が形成されていて、その露出した導体層４３の表面には、複数のランド４７が形成されている。各ランド４７上には、半田バンプ４８が形成されている。 FIG. 3 is a longitudinal sectional view schematically showing another example of the semiconductor device according to the present invention.
Conductive layers 43 having a predetermined pattern are formed on both surfaces of a substrate 41 provided in the semiconductor device 30, and the respective conductive layers 43 are connected by via holes 46.
A solder resist layer 45 is formed on the surface of the substrate 41 so as to expose a part of the conductor layer 43 formed on the outer peripheral portion of the substrate 41 and cover the remaining conductor layer 43 and the substrate 41. A plurality of wire bonding pads 44 are formed on the exposed surface of the conductor layer 43. A region where the wire bonding pad 44 is formed on the surface of the substrate 43 is a wire bonding region.
Further, a solder resist layer 49 is formed on the back surface of the substrate 41 so as to expose a part of the conductor layer 43 and cover the remaining conductor layer 43 and the substrate 41, and the exposed surface of the conductor layer 43. A plurality of lands 47 are formed. Solder bumps 48 are formed on each land 47.

基板４１の上面に設けられたソルダーレジスト層４５には、接着材層３８を介して半導体チップ３１がダイボンディングされている。接着材層３８の厚さは、図１に示した半導体装置１０と同様に、３０〜５０μｍである。
また、半導体チップ３１の上面３１ｃには、上面３１ｃの周縁に沿って、切欠部３２が形成されている。切欠部３２は、半導体チップ３１の上面３１ｃと平行な平面３２ｃと、半導体チップ３１ｂの側面３１ｂと平行な平面３２ｂとを有している。 The semiconductor chip 31 is die-bonded to the solder resist layer 45 provided on the upper surface of the substrate 41 via the adhesive layer 38. The thickness of the adhesive layer 38 is 30 to 50 μm, like the semiconductor device 10 shown in FIG.
A cutout 32 is formed in the upper surface 31c of the semiconductor chip 31 along the periphery of the upper surface 31c. The notch 32 has a plane 32c parallel to the upper surface 31c of the semiconductor chip 31, and a plane 32b parallel to the side surface 31b of the semiconductor chip 31b.

基板４１の表面において、半導体チップ３１の真下に位置する領域が、ダイボンディング領域である。ダイボンディング領域とワイヤボンディング領域との最短距離は、図１に示した半導体装置１０と同様に、１００〜４００μｍである。 A region located directly below the semiconductor chip 31 on the surface of the substrate 41 is a die bonding region. Similar to the semiconductor device 10 shown in FIG. 1, the shortest distance between the die bonding region and the wire bonding region is 100 to 400 μm.

また、ダイボンディング領域とワイヤボンディング領域との間には、溝４２が形成されている。溝４２は、本発明における溝に相当するものである。
半導体チップ３１の上面３１ｃには、複数の電極３６が設けられていて、各電極３６とボンディングパッド４４とがワイヤ３７によって電気的に接続されている。
半導体装置３０には、基板４１の表面（上面）全体を覆うように半導体チップ３１を封止する樹脂パッケージ部３９が形成されている。 Further, a groove 42 is formed between the die bonding region and the wire bonding region. The groove 42 corresponds to the groove in the present invention.
A plurality of electrodes 36 are provided on the upper surface 31 c of the semiconductor chip 31, and the electrodes 36 and the bonding pads 44 are electrically connected by wires 37.
In the semiconductor device 30, a resin package portion 39 that seals the semiconductor chip 31 is formed so as to cover the entire surface (upper surface) of the substrate 41.

図４は、図１に示した半導体装置の平面透視図である。
図４においては、説明の便宜上、半導体チップ３１の上面３１ｃに形成された電極３６、ワイヤ３７及び樹脂パッケージ部３９を、図示していない。 4 is a perspective plan view of the semiconductor device shown in FIG.
In FIG. 4, for convenience of explanation, the electrode 36, the wire 37, and the resin package part 39 formed on the upper surface 31 c of the semiconductor chip 31 are not shown.

ワイヤボンディングパッド４４は、半導体装置３０の外周に沿って複数設けられていて、ソルダーレジスト層４５から露出している。半導体チップ３１は、ソルダーレジスト層４５の中央部分に、接着材層３８を介してダイボンディングされている。図中、３２は、切欠部を示している。また、図中、ワイヤボンディングパッド４４が設けられた領域は、ワイヤボンディング領域であり、半導体チップ３１がダイボンディングされた領域は、ダイボンディング領域である。ワイヤボンディング領域とダイボンディング領域との最短距離は、上述したように、１００〜４００μｍである。 A plurality of wire bonding pads 44 are provided along the outer periphery of the semiconductor device 30 and exposed from the solder resist layer 45. The semiconductor chip 31 is die-bonded to the center portion of the solder resist layer 45 via an adhesive layer 38. In the figure, reference numeral 32 denotes a notch. In the figure, the region where the wire bonding pad 44 is provided is a wire bonding region, and the region where the semiconductor chip 31 is die bonded is a die bonding region. As described above, the shortest distance between the wire bonding region and the die bonding region is 100 to 400 μm.

また、ソルダーレジスト層４５には、ワイヤボンディング領域とダイボンディング領域との間に、４つの溝４２が形成されている。４つの溝４２は、それぞれダイボンディング領域の辺に沿って形成されている。 Further, in the solder resist layer 45, four grooves 42 are formed between the wire bonding region and the die bonding region. The four grooves 42 are formed along the sides of the die bonding region, respectively.

本発明においては、半導体装置３０のように、半導体チップ３１の上面３１ｃに、上面３１ｃの周縁に沿って、切欠部３２が形成されていることも望ましい。
半導体チップ３１の側面３１ｂ及び切欠部３２の両方を這い上がらなければ、接着材が半導体チップ３１の上面３１ｃに至らないため、接着材が半導体チップ３１の上面３１ｃまで這い上がることをより確実に防止することができるからである。 In the present invention, like the semiconductor device 30, it is also desirable that the notch 32 is formed on the upper surface 31 c of the semiconductor chip 31 along the periphery of the upper surface 31 c.
The adhesive does not reach the upper surface 31c of the semiconductor chip 31 unless both the side surface 31b and the notch 32 of the semiconductor chip 31 are scooped up, so that the adhesive can be more reliably prevented from scooping up to the upper surface 31c of the semiconductor chip 31. Because it can be done.

また、本発明において、上記溝は、必ずしも、ダイボンディング領域を包囲する連続した溝である必要はなく、図４に示した半導体装置３０における溝４２のように、ダイボンディング領域の辺に沿って形成された溝であってもよい。また、ダイボンディング領域とワイヤボンディング領域との間に形成される溝は、必ずしも、１つである必要はなく、例えば、ダイボンディング領域の辺に沿った複数の溝が、該辺に沿って平行に並ぶように形成されていてもよい。 In the present invention, the groove does not necessarily have to be a continuous groove surrounding the die bonding region, and, like the groove 42 in the semiconductor device 30 shown in FIG. 4, along the side of the die bonding region. It may be a groove formed. Further, the number of grooves formed between the die bonding region and the wire bonding region is not necessarily one. For example, a plurality of grooves along the side of the die bonding region are parallel to the side. It may be formed to line up.

次に、本発明の半導体装置の製造方法について説明する。
ここでは、図１及び図２に示した半導体装置の製造方法について説明することとする。また、先ず半導体装置の製造に用いられる基板（以下、半導体装置製造用基板という）の製造方法について説明し、その後、半導体装置製造用基板を用いた半導体装置の製造方法について説明することとする。
図５（ａ）〜（ｅ）、及び、図６（ａ）〜（ｃ）は、本発明の半導体装置の製造方法を模式的に示す断面図である。 Next, a method for manufacturing a semiconductor device of the present invention will be described.
Here, a manufacturing method of the semiconductor device shown in FIGS. 1 and 2 will be described. First, a manufacturing method of a substrate (hereinafter referred to as a semiconductor device manufacturing substrate) used for manufacturing a semiconductor device will be described, and then a manufacturing method of the semiconductor device using the semiconductor device manufacturing substrate will be described.
FIGS. 5A to 5E and FIGS. 6A to 6C are cross-sectional views schematically showing a method for manufacturing a semiconductor device of the present invention.

（Ａ）基板２１を出発材料とし、まず、基板２１の両面に、導体層２３を形成する。導体層２３は、基板２１の両面に無電解メッキを施し、さらに電解メッキを施してベタの金属層を形成した後、エッチング処理を施すことにより形成することができる。また、銅張基板にエッチング処理を施すことにより形成してもよい。 (A) Using the substrate 21 as a starting material, first, a conductor layer 23 is formed on both surfaces of the substrate 21. The conductor layer 23 can be formed by performing electroless plating on both surfaces of the substrate 21 and further performing electrolytic plating to form a solid metal layer and then performing an etching process. Moreover, you may form by performing an etching process to a copper clad board | substrate.

（Ｂ）次に、基板２１に、ドリルやレーザ等により貫通孔を穿設する。続いて、無電解メッキを施し、さらに電解メッキを施すことにより、上記貫通孔の壁面に金属薄膜を形成し、該貫通孔に充填材を充填することにより、ビアホール２６を形成する。上記充填材としては、例えば、樹脂充填材や金属充填材等を挙げることができる。また、ビアホール２６には、蓋メッキを施してもよい。 (B) Next, a through hole is drilled in the substrate 21 with a drill, a laser, or the like. Subsequently, electroless plating is performed, and further electroplating is performed to form a metal thin film on the wall surface of the through hole, and the via hole is formed by filling the through hole with a filler. Examples of the filler include a resin filler and a metal filler. The via hole 26 may be plated with a lid.

（Ｃ）次に、基板２１の表面に、未硬化のソルダーレジスト組成物をロールコータやカーテンコータ等により塗布したり、フィルム状に成形したソルダーレジスト組成物を圧着したりした後、硬化処理を施すことにより、ソルダーレジスト層２５を形成する。基板２１の裏面にも、同様にしてソルダーレジスト層２９を形成する。
後述するように、ソルダーレジスト層２５の中央部分には、半導体チップ１１がダイボンディングされる。基板２１の表面において、半導体チップ１１の真下に位置する領域が、ダイボンディング領域である。 (C) Next, an uncured solder resist composition is applied to the surface of the substrate 21 with a roll coater, a curtain coater, or the like, or a solder resist composition molded into a film shape is pressure-bonded, followed by curing treatment. By applying, the solder resist layer 25 is formed. Similarly, a solder resist layer 29 is formed on the back surface of the substrate 21.
As will be described later, the semiconductor chip 11 is die-bonded to the central portion of the solder resist layer 25. On the surface of the substrate 21, a region located directly below the semiconductor chip 11 is a die bonding region.

続いて、ソルダーレジスト層２５の所定箇所にレーザ処理や露光現像処理により開口を形成し、露出した箇所にＮｉメッキやＡｕメッキを行うことにより、ボンディングパッド２４を形成する。また、ソルダーレジスト層２９に対しても同様の処理を行い、ランド２７を形成する。基板２１の表面において、ボンディングパッド２４が形成された領域が、ワイヤボンディング領域である。上記（Ｃ）の工程においては、ダイボンディング領域とワイヤボンディング領域との最短距離を、１００〜４００μｍに設定する。 Subsequently, an opening is formed in a predetermined portion of the solder resist layer 25 by laser processing or exposure and development processing, and a bonding pad 24 is formed by performing Ni plating or Au plating on the exposed portion. The land 27 is formed by performing the same process on the solder resist layer 29. A region where the bonding pad 24 is formed on the surface of the substrate 21 is a wire bonding region. In the step (C), the shortest distance between the die bonding region and the wire bonding region is set to 100 to 400 μm.

（Ｄ）次に、エッチングやレーザ等により、ソルダーレジスト層２５におけるダイボンディング領域とワイヤボンディング領域との間に溝２２を形成する。溝２２の平面視形状は、図２に示すように、ダイボンディング領域を包囲する連続した溝である。このような形状の溝を形成することにより、ワイヤボンディングへ接着材が流れ込むことをより確実に防止することができる。
上記（Ａ）〜（Ｄ）の工程を経ることにより、半導体装置製造用基板２０を製造することができる（図５（ａ）参照）。 (D) Next, a groove 22 is formed between the die bonding region and the wire bonding region in the solder resist layer 25 by etching or laser. The planar view shape of the groove 22 is a continuous groove surrounding the die bonding region as shown in FIG. By forming the groove having such a shape, it is possible to more reliably prevent the adhesive material from flowing into the wire bonding.
Through the steps (A) to (D), the semiconductor device manufacturing substrate 20 can be manufactured (see FIG. 5A).

（Ｅ）半導体ウエハから半導体チップを切り出すダイシング工程として、まず、半導体ウエハを粘着テープに貼着し、粘着テープを貼着した半導体ウエハをテーブル上に載置する。そして、上記テーブルに設けられた複数の小孔から吸引することにより、半導体ウエハをテーブルに吸着させ、その状態で、高速回転させたダイシング・ブレードにより、半導体ウエハのダイシングを行い、半導体チップを得る。
このとき、厚さの異なる２種類のダイシング・ブレードを用いることにより、半導体ウエハのダイシングを行うと同時に、切欠部を形成することができる。
具体的には、相対的に厚い一のダイシング・ブレードによって、所定の厚さまで半導体ウエハのダイシングを行って、半導体ウエハに格子状の溝を形成し、その後、その溝に沿って、相対的に薄い他のダイシング・ブレードによってダイシングを行うことにより、半導体チップの下面又は上面の周縁に沿って切欠部を形成することができる。 (E) As a dicing step of cutting a semiconductor chip from a semiconductor wafer, first, the semiconductor wafer is attached to an adhesive tape, and the semiconductor wafer attached with the adhesive tape is placed on a table. Then, the semiconductor wafer is attracted to the table by suction from a plurality of small holes provided in the table, and in this state, the semiconductor wafer is diced by a dicing blade rotated at high speed to obtain a semiconductor chip. .
At this time, by using two types of dicing blades having different thicknesses, the notch can be formed simultaneously with dicing of the semiconductor wafer.
Specifically, the semiconductor wafer is diced to a predetermined thickness with a relatively thick dicing blade to form lattice-like grooves in the semiconductor wafer, and then relatively along the grooves. By performing dicing with another thin dicing blade, a notch can be formed along the periphery of the lower surface or upper surface of the semiconductor chip.

（Ｆ）次に、半導体装置製造用基板２０のソルダーレジスト層２５の中央部分（ワイヤボンディング領域）に、エポキシ樹脂等からなる接着材を塗布し、未硬化の接着材層１８′を形成する（図５（ｂ）参照）。（Ｆ）の工程においては、硬化した後の接着材層１８の厚さが３０〜５０μｍとなるように、未硬化の接着材層１８′を形成する（図５（ｂ）参照）。 (F) Next, an adhesive made of epoxy resin or the like is applied to the central portion (wire bonding region) of the solder resist layer 25 of the substrate 20 for manufacturing a semiconductor device to form an uncured adhesive layer 18 '( (Refer FIG.5 (b)). In the step (F), an uncured adhesive layer 18 ′ is formed so that the thickness of the cured adhesive layer 18 is 30 to 50 μm (see FIG. 5B).

（Ｇ）次に、上記（Ｅ）の工程によって得られた半導体チップを、未硬化の接着材層１８′に載置し、露光処理等を行い、接着材層１８を形成する（図５（ｃ）参照）。
このとき、ワイヤボンディング領域とダイボンディング領域との間に溝２２が形成されているため、ワイヤボンディング領域に未硬化の接着材が流れ込むことを防止することができる。また、ワイヤボンディング領域とダイボンディング領域との最短距離が１００〜４００μｍに設定されているため、溝２２に過剰な量の未硬化の接着材が流れ込むことがない。従って、適正な量の接着材によって半導体チップ１１をダイボンディングすることができる。その結果、半導体チップ１１の接合強度を高めることができ、半導体チップ１１とソルダーレジスト層２５との間にボイドが生じることもない。 (G) Next, the semiconductor chip obtained by the step (E) is placed on the uncured adhesive layer 18 ′, and subjected to an exposure process or the like to form the adhesive layer 18 (FIG. 5 ( c)).
At this time, since the groove 22 is formed between the wire bonding region and the die bonding region, uncured adhesive can be prevented from flowing into the wire bonding region. Moreover, since the shortest distance between the wire bonding region and the die bonding region is set to 100 to 400 μm, an excessive amount of uncured adhesive does not flow into the groove 22. Therefore, the semiconductor chip 11 can be die-bonded with an appropriate amount of adhesive. As a result, the bonding strength of the semiconductor chip 11 can be increased, and no void is generated between the semiconductor chip 11 and the solder resist layer 25.

また、半導体装置１０によれば、接着材層１８の厚さが３０〜５０μｍであり、適当な量の接着材が用いられているので、半導体チップ１１とソルダーレジスト層２５との接合強度を高めることができ、半導体チップ１１とソルダーレジスト層２５との間にボイドが生じることがない。さらに、半導体チップ１１のダイボンディング時に、未硬化の接着材が半導体チップ１１の上面１１ｃまで這い上がることを防止し得るので、接着材が半導体チップ１１の上面１１ｃに設けられた電極１６を覆ってしまうことがなく、電極１６へワイヤ１７をワイヤボンディングすることができなくなったり、電極１６とワイヤ１７との接続の信頼性が低下したりすることもない。 Further, according to the semiconductor device 10, the thickness of the adhesive layer 18 is 30 to 50 μm, and an appropriate amount of adhesive is used, so that the bonding strength between the semiconductor chip 11 and the solder resist layer 25 is increased. Therefore, no void is generated between the semiconductor chip 11 and the solder resist layer 25. Furthermore, since it is possible to prevent the uncured adhesive from creeping up to the upper surface 11c of the semiconductor chip 11 during die bonding of the semiconductor chip 11, the adhesive covers the electrodes 16 provided on the upper surface 11c of the semiconductor chip 11. Therefore, the wire 17 cannot be bonded to the electrode 16 and the reliability of the connection between the electrode 16 and the wire 17 is not lowered.

（Ｈ）続いて、半導体チップ１１の上面１１ｃに設けられた電極１６と、ボンディングパッド２４とをワイヤ１７を用いてワイヤボンディングする（図５（ｄ）参照）。次に、基板２１の上面全体を覆うように、エポキシ樹脂等を含有する樹脂組成物で樹脂パッケージ部１９を形成する（図５（ｅ）参照）。次に、ランド２７上に半田ボールを載置し、上記半田ボールをリフローすることにより、ランド２７上に半田バンプ２８を形成する（図６（ａ）参照）。続いて、樹脂パッケージ部１９に粘着テープ９を貼着し（図６（ｂ）参照）、その状態で、ダイシングを行うことにより、半導体装置１０を製造することができる（図６（ｃ）参照）。 (H) Subsequently, the electrode 16 provided on the upper surface 11c of the semiconductor chip 11 and the bonding pad 24 are wire-bonded using the wire 17 (see FIG. 5D). Next, the resin package part 19 is formed with the resin composition containing an epoxy resin etc. so that the whole upper surface of the board | substrate 21 may be covered (refer FIG.5 (e)). Next, a solder ball is placed on the land 27, and the solder ball 28 is formed on the land 27 by reflowing the solder ball (see FIG. 6A). Subsequently, the adhesive tape 9 is attached to the resin package portion 19 (see FIG. 6B), and the semiconductor device 10 can be manufactured by performing dicing in that state (see FIG. 6C). ).

以上、本発明の実施形態に係る半導体装置について説明したが、本発明は、この例に限定されるものではない。本実施形態においては、基板が１層からなるものである場合について説明したが、本発明において、上記基板は、複数の板状体が積層されたものであってもよい。また、本実施形態では、半導体装置のパッケージ方式がＢＧＡである場合について説明したが、本発明はこの例に限定されず、例えば、ＬＧＡであってもよい。
この明細書および添付図面からは、以下のような特徴が抽出され得る。
（１） 上面に電極が設けられた半導体チップと、
上記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、上記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
を備えた半導体装置。
（２） 上面に電極が設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
前記ワイヤボンディング領域と前記ダイボンディング領域との間に形成された溝と
を備えた半導体装置。
（３） 電極と切欠部とが設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
を備えた半導体装置。
（４）上面に電極と切欠部とが設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と、
前記ワイヤボンディング領域と前記ダイボンディング領域との間に形成された溝と
を備えた半導体装置。
（５）上面に電極が設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有する基板と
を備えた半導体装置であって、
前記ワイヤボンディング領域と前記ダイボンディング領域との最短距離が、１００μｍ以上であることを特徴とする半導体装置。
（６）前記ワイヤボンディング領域と前記ダイボンディング領域との間に形成された溝をさらに備えている、（５）に記載の半導体装置。
（５）の構成によれば、ワイヤボンディング領域とダイボンディング領域との最短距離が１００μｍ以上に設定されているため、半導体装置の小型化が可能であり、しかもワイヤボンディング領域とダイボンディング領域との間に溝が形成されている場合に、この溝に過剰な量の未硬化の接着材が流れ込まないようにすることができる。従って、適正な量の接着材によって半導体チップをダイボンディングすることができ、半導体チップの接合強度を高めることができ、半導体チップと基板との間にボイドが生じることがない。
ワイヤボンディング領域とダイボンディング領域との最短距離が１００μｍ未満である場合、ワイヤボンディング領域とダイボンディング領域とが近過ぎるため、ワイヤボンディング領域まで接着材が流れ込むおそれがある。
一方、ワイヤボンディング領域とダイボンディング領域との最短距離は、４００μｍ以下であることが好ましい。４００μｍを超えると、半導体装置の小型化を図ることが困難である。
（７）前記溝には前記接着材層が流れ込んでいない、（２）、（４）または（６）に記載の半導体装置。
（８）前記基板の表面にソルダーレジスト層が形成されており、前記ソルダーレジスト層に前記溝が形成されている、（２）、（４）、（６）または（７）に記載の半導体装置。
（９）前記ソルダーレジスト層には、前記ワイヤボンディング領域と前記ダイボンディング領域との間に、４つの前記溝が形成されている、（８）に記載の半導体装置。
（１０）前記４つの溝は、それぞれ前記ダイボンディング領域の辺に沿って形成されている、（９）に記載の半導体装置。
（１１）前記溝が、前記ダイボンディング領域の辺に沿って形成された溝である、（２）、（４）、（６）〜（８）のいずれか一項に記載の半導体装置。
（１２）前記溝は、１つより多い、（１１）に記載の半導体装置。
（１３）前記溝は、ダイボンディング領域を包囲する連続した溝である（２）、（４）、（６）〜（８）、（１１）、（１２）のいずれか一項に記載の半導体装置。
（１３）の構成によれば、ワイヤボンディング領域とダイボンディング領域との間に、該ダイボンディング領域を包囲する連続した溝が形成されているため、ワイヤボンディング領域へ接着材が流れ込むことを、より確実に防止することができる。
（１４）前記溝と前記ダイボンディング領域との最短距離が、１００μｍ以上である、（２）、（４）、（６）〜（１３）のいずれか一項に記載の半導体装置。
（１５）前記半導体チップの下面に、該下面の周縁に沿って、前記切欠部が形成されている（３）に記載の半導体装置。
（１５）の構成によれば、半導体チップの下面の周縁に沿って、切欠部が形成されているため、切欠部によって、半導体チップの側面に沿った接着材の這い上がりをより確実に防止することができる。
（１６）前記切欠部は、前記半導体チップの下面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、（１５）に記載の半導体装置。
（１７）前記半導体チップの上面には、該上面の周縁に沿って、前記切欠部が形成されている（３）又は（４）に記載の半導体装置。
（１７）の構成によれば、半導体チップの上面の周縁に沿って、切欠部が形成されているため、半導体チップの側面に沿って這い上がった未硬化の接着材は一旦、切欠部に入り込むことになり、さらに接着材が半導体チップの上面に至るには、切欠部を這い上がらなければならない。このように、半導体チップの側面及び切欠部の両方を這い上がらなければ、接着材が半導体チップの上面に至らないようにすることにより、接着材が半導体チップの上面まで這い上がることをより確実に防止することができる。
（１８）前記切欠部は、前記半導体チップの上面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、（１７）に記載の半導体装置。
（１９）前記基板は、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、およびフェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、ならびにセラミックのうちのいずれかを含む、（１）〜（１８）のいずれか一項に記載の半導体装置。
（２０）前記基板は、ガラス繊維を含浸したエポキシ樹脂からなる、（１）〜（１８）のいずれか一項に記載の半導体装置。
（２１）前記基板の両面に、導体層が形成されている、（１）〜（２０）のいずれか一項に記載の半導体装置。
（２２）前記導体層はＣｕ層である、（２１）記載の半導体装置。
（２３）前記導体層は、前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とを含む、（２１）または（２２）に記載の半導体装置。
（２４）前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とが、ビアホールによって接続されている、（２３）に記載の半導体装置。
（２５）前記基板の両面に形成された夫々の導体層がビアホールによって接続されている、（２１）または（２２）に記載の半導体装置。
（２６）前記ビアホールは、前記基板に穿設された貫通孔の壁面に金属薄膜が形成され、該貫通孔に充填材が充填されたものである、（２４）または（２５）に記載の半導体装置。
（２７）前記充填材は、絶縁性充填材、または金属充填材等の導電性充填材である、（２６）に記載の半導体装置。
（２８）前記基板の表面には、前記基板の外周部分に形成された前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように、第１のソルダーレジスト層が形成されている、（２３）〜（２７）のいずれか一項に記載の半導体装置。
（２９）前記露出した導体層の表面に、ワイヤボンディングパッドが形成されている、（２８）に記載の半導体装置。
（３０）前記基板の表面には、前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆う第１のソルダーレジスト層が形成されていて、前記第１のソルダーレジスト層から露出した前記導体層の表面にワイヤボンディングパッドが形成されている、（２１）または（２２）に記載の半導体装置。
（３１）前記ワイヤボンディングパッドはＮｉ層やＡｕ層からなる、（２９）または（３０）に記載の半導体装置。
（３２）前記半導体チップの上面に設けられた電極と前記ワイヤボンディングパッドとがワイヤによって電気的に接続されている。（２９）〜（３１）のいずれか一項に記載の半導体装置。
（３３）前記ワイヤボンディングパッドは、前記半導体装置の外周に沿って複数設けられており、前記第１のソルダーレジスト層から露出している、（２９）〜（３２）のいずれか一項に記載の半導体装置。
（３４）前記第１のソルダーレジスト層は、前記導体層の一部のみを露出させるように形成されている、（２８）〜（３３）のいずれか一項に記載の半導体装置。
（３５）前記第１のソルダーレジスト層に、前記接着材層を介して前記半導体チップがダイボンディングされている、（２８）〜（３４）のいずれか一項に記載の半導体装置。
（３６）前記半導体チップは、前記第１のソルダーレジスト層の中央部分に、前記接着材層を介してダイボンディングされている、（３５）に記載の半導体装置。
（３７）前記基板の裏面には、前記導体層の一部を露出させて残りの前記導体層及び前記基板を覆うように第２のソルダーレジスト層が形成されており、前記第２のソルダーレジスト層から露出した前記導体層の表面にはランドが形成されている、（２１）〜（３６）のいずれか一項に記載の半導体装置。
（３８）前記ランド上には、半田バンプが形成されている、（３７）に記載の半導体装置。
（３９）前記基板の表面において、前記半導体チップの真下に位置する領域が、前記ダイボンディング領域である、（１）〜（３８）のいずれか一項に記載の半導体装置。
（４０）前記接着材層の厚さが、３０〜５０μｍである、（１）〜（３９）のいずれか一項に記載の半導体装置。
（４０）の構成によれば、接着材層の厚さが、３０〜５０μｍであり、適当な量の接着材が用いられているので、半導体チップと基板との接合強度が高く、半導体チップと基板との間にボイドが生じたりすることがない。また、適当な量の接着材が用いられているので、半導体チップのダイボンディング時に、未硬化の接着材が半導体チップの上面まで這い上がることを防止することができ、接着材が半導体チップの上面に設けられた電極を覆ってしまうことがなく、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりすることもない。
接着材層の厚さが３０μｍ未満である場合、半導体チップの接合強度が低下したり、半導体チップと基板との間にボイドが生じたりするおそれがある。一方、接着材層の厚さが５０μｍを超えた場合、半導体チップのダイボンディング時に、未硬化の接着材が半導体チップの上面まで這い上がって、半導体チップの上面に設けられた電極を覆ってしまい、電極へワイヤをワイヤボンディングすることができなくなったり、電極とワイヤとの接続の信頼性が低下したりするおそれがある。
（４１）前記接着材層は、樹脂組成物によって形成されている、（１）〜（４０）のいずれか一項に記載の半導体装置。
（４２）前記基板の表面全体と前記半導体チップを封止する樹脂パッケージ部が形成されている、（１）〜（４１）のいずれか一項に記載の半導体装置。
（４３）前記樹脂パッケージ部は、エポキシ樹脂を含有している、（４２）に記載の半導体装置。
（４４）前記基板は、複数の板状体が積層されたものである、（１）〜（４３）のいずれか一項に記載の半導体装置。 The semiconductor device according to the embodiment of the present invention has been described above, but the present invention is not limited to this example. In this embodiment, although the case where the board | substrate consists of one layer was demonstrated, in this invention, the said board | substrate may laminate | stack several plate-shaped bodies. In the present embodiment, the case where the package system of the semiconductor device is BGA has been described. However, the present invention is not limited to this example, and may be LGA, for example.
The following features can be extracted from this specification and the accompanying drawings.
(1) a semiconductor chip having an electrode on its upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire With substrate
A semiconductor device comprising:
(2) a semiconductor chip provided with electrodes on the upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire With substrate
A groove formed between the wire bonding region and the die bonding region;
A semiconductor device comprising:
(3) a semiconductor chip provided with an electrode and a notch,
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire With substrate
A semiconductor device comprising:
(4) a semiconductor chip provided with an electrode and a notch on the upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire A substrate having;
A groove formed between the wire bonding region and the die bonding region;
A semiconductor device comprising:
(5) a semiconductor chip provided with electrodes on the upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire With substrate
A semiconductor device comprising:
A semiconductor device, wherein a shortest distance between the wire bonding region and the die bonding region is 100 μm or more.
(6) The semiconductor device according to (5), further including a groove formed between the wire bonding region and the die bonding region.
According to the configuration of (5), since the shortest distance between the wire bonding region and the die bonding region is set to 100 μm or more, the semiconductor device can be reduced in size, and the wire bonding region and the die bonding region can be reduced. When a groove is formed between them, an excessive amount of uncured adhesive can be prevented from flowing into the groove. Therefore, the semiconductor chip can be die-bonded with an appropriate amount of adhesive, and the bonding strength of the semiconductor chip can be increased, so that no void is generated between the semiconductor chip and the substrate.
When the shortest distance between the wire bonding region and the die bonding region is less than 100 μm, the wire bonding region and the die bonding region are too close, and the adhesive may flow into the wire bonding region.
On the other hand, the shortest distance between the wire bonding region and the die bonding region is preferably 400 μm or less. If it exceeds 400 μm, it is difficult to reduce the size of the semiconductor device.
(7) The semiconductor device according to (2), (4), or (6), wherein the adhesive layer does not flow into the groove.
(8) The semiconductor device according to (2), (4), (6) or (7), wherein a solder resist layer is formed on the surface of the substrate, and the groove is formed in the solder resist layer. .
(9) The semiconductor device according to (8), wherein the groove is formed in the solder resist layer between the wire bonding region and the die bonding region.
(10) The semiconductor device according to (9), wherein each of the four grooves is formed along a side of the die bonding region.
(11) The semiconductor device according to any one of (2), (4), and (6) to (8), wherein the groove is a groove formed along a side of the die bonding region.
(12) The semiconductor device according to (11), wherein the number of the grooves is more than one.
(13) The semiconductor according to any one of (2), (4), (6) to (8), (11), and (12), wherein the groove is a continuous groove surrounding the die bonding region. apparatus.
According to the configuration of (13), since the continuous groove surrounding the die bonding region is formed between the wire bonding region and the die bonding region, the adhesive material flows into the wire bonding region. It can be surely prevented.
(14) The semiconductor device according to any one of (2), (4), and (6) to (13), wherein a shortest distance between the groove and the die bonding region is 100 μm or more.
(15) The semiconductor device according to (3), wherein the cutout portion is formed on a lower surface of the semiconductor chip along a peripheral edge of the lower surface.
According to the configuration of (15), since the notch is formed along the peripheral edge of the lower surface of the semiconductor chip, the notch further reliably prevents the adhesive material from creeping up along the side surface of the semiconductor chip. be able to.
(16) The semiconductor device according to (15), wherein the notch has a plane parallel to a lower surface of the semiconductor chip and a plane parallel to a side surface of the semiconductor chip.
(17) The semiconductor device according to (3) or (4), wherein the cutout portion is formed on an upper surface of the semiconductor chip along a peripheral edge of the upper surface.
According to the configuration of (17), the notched portion is formed along the peripheral edge of the upper surface of the semiconductor chip. Therefore, the uncured adhesive that has been scooped up along the side surface of the semiconductor chip once enters the notched portion. In addition, in order for the adhesive to reach the upper surface of the semiconductor chip, it is necessary to scoop up the notch. As described above, the adhesive does not reach the top surface of the semiconductor chip unless both the side surface and the cutout portion of the semiconductor chip are scooped up, so that the adhesive material can more reliably rise up to the top surface of the semiconductor chip. Can be prevented.
(18) The semiconductor device according to (17), wherein the notch has a plane parallel to an upper surface of the semiconductor chip and a plane parallel to a side surface of the semiconductor chip.
(19) The substrate is made of a bismaleimide-triazine resin (BT resin), an epoxy resin, a polyester resin, a polyimide resin, a phenol resin, a resin in which a reinforcing material such as glass fiber is impregnated, and a ceramic. The semiconductor device according to any one of (1) to (18), including any of them.
(20) The semiconductor device according to any one of (1) to (18), wherein the substrate is made of an epoxy resin impregnated with glass fiber.
(21) The semiconductor device according to any one of (1) to (20), wherein a conductor layer is formed on both surfaces of the substrate.
(22) The semiconductor device according to (21), wherein the conductor layer is a Cu layer.
(23) The conductor layer includes a conductor layer formed on an outer peripheral portion of the surface of the substrate and a conductor layer formed on an outer peripheral portion of the back surface of the substrate. Semiconductor device.
(24) The semiconductor device according to (23), wherein the conductor layer formed on the outer peripheral portion of the front surface of the substrate and the conductor layer formed on the outer peripheral portion of the rear surface of the substrate are connected by a via hole.
(25) The semiconductor device according to (21) or (22), wherein the respective conductor layers formed on both surfaces of the substrate are connected by via holes.
(26) The semiconductor according to (24) or (25), wherein the via hole is formed by forming a metal thin film on a wall surface of a through hole drilled in the substrate and filling the through hole with a filler. apparatus.
(27) The semiconductor device according to (26), wherein the filler is a conductive filler such as an insulating filler or a metal filler.
(28) A first solder resist layer is formed on the surface of the substrate so as to expose a part of the conductor layer formed on the outer peripheral portion of the substrate and cover the remaining conductor layer and the substrate. The semiconductor device according to any one of (23) to (27), which is formed.
(29) The semiconductor device according to (28), wherein a wire bonding pad is formed on the surface of the exposed conductor layer.
(30) A first solder resist layer is formed on the surface of the substrate so as to expose a part of the conductor layer and cover the remaining conductor layer and the substrate, and the first solder resist layer. The semiconductor device according to (21) or (22), wherein a wire bonding pad is formed on the surface of the conductor layer exposed from the substrate.
(31) The semiconductor device according to (29) or (30), wherein the wire bonding pad is made of a Ni layer or an Au layer.
(32) An electrode provided on the upper surface of the semiconductor chip and the wire bonding pad are electrically connected by a wire. (29) The semiconductor device according to any one of (31).
(33) A plurality of the wire bonding pads are provided along the outer periphery of the semiconductor device, and are exposed from the first solder resist layer, according to any one of (29) to (32). Semiconductor device.
(34) The semiconductor device according to any one of (28) to (33), wherein the first solder resist layer is formed so as to expose only a part of the conductor layer.
(35) The semiconductor device according to any one of (28) to (34), wherein the semiconductor chip is die-bonded to the first solder resist layer via the adhesive layer.
(36) The semiconductor device according to (35), wherein the semiconductor chip is die-bonded to a central portion of the first solder resist layer via the adhesive layer.
(37) A second solder resist layer is formed on the back surface of the substrate so as to expose a part of the conductor layer so as to cover the remaining conductor layer and the substrate. The semiconductor device according to any one of (21) to (36), wherein a land is formed on a surface of the conductor layer exposed from the layer.
(38) The semiconductor device according to (37), wherein a solder bump is formed on the land.
(39) The semiconductor device according to any one of (1) to (38), wherein a region located immediately below the semiconductor chip on the surface of the substrate is the die bonding region.
(40) The semiconductor device according to any one of (1) to (39), wherein the adhesive layer has a thickness of 30 to 50 μm.
According to the configuration of (40), since the adhesive layer has a thickness of 30 to 50 μm and an appropriate amount of adhesive is used, the bonding strength between the semiconductor chip and the substrate is high. No voids are generated between the substrate. In addition, since an appropriate amount of adhesive is used, it is possible to prevent the uncured adhesive from creeping up to the upper surface of the semiconductor chip during die bonding of the semiconductor chip. The electrode provided on the electrode is not covered, and the wire cannot be bonded to the electrode, and the reliability of the connection between the electrode and the wire is not lowered.
When the thickness of the adhesive layer is less than 30 μm, the bonding strength of the semiconductor chip may be reduced, or a void may be generated between the semiconductor chip and the substrate. On the other hand, when the thickness of the adhesive layer exceeds 50 μm, the uncured adhesive crawls up to the upper surface of the semiconductor chip and covers the electrode provided on the upper surface of the semiconductor chip during die bonding of the semiconductor chip. There is a possibility that the wire cannot be wire-bonded to the electrode, or the reliability of the connection between the electrode and the wire is lowered.
(41) The semiconductor device according to any one of (1) to (40), wherein the adhesive layer is formed of a resin composition.
(42) The semiconductor device according to any one of (1) to (41), wherein a resin package portion that seals the entire surface of the substrate and the semiconductor chip is formed.
(43) The semiconductor device according to (42), wherein the resin package portion contains an epoxy resin.
(44) The semiconductor device according to any one of (1) to (43), wherein the substrate is formed by stacking a plurality of plate-like bodies.

１０、３０ 半導体装置
１１、３１ 半導体チップ
１１ａ、３１ａ （半導体チップの）下面
１１ｂ、３１ｂ （半導体チップの）側面
１１ｃ、３１ｃ （半導体チップの）上面
１２、３２ 切欠部
１２ａ、１２ｂ、３２ｂ、３２ｃ （切欠部を構成する）平面
１８、３８ 接着材層
１９、３９ 樹脂パッケージ部
２１、４１ 基板
２３、４３ 導体層
２４、４４ ワイヤボンディングパッド
２５、２９、４５、４９ ソルダーレジスト層
２６、４６ ビアホール
２７、４７ ランド
２８、４８ 半田バンプ 10, 30 Semiconductor device 11, 31 Semiconductor chip 11a, 31a (Semiconductor chip) lower surface 11b, 31b (Semiconductor chip) side surface 11c, 31c (Semiconductor chip) upper surface 12, 32 Notch 12a, 12b, 32b, 32c (Semiconductor chip) Plane 18, 38 Adhesive layer 19, 39 Resin package part 21, 41 Substrate 23, 43 Conductor layer 24, 44 Wire bonding pad 25, 29, 45, 49 Solder resist layer 26, 46 Via hole 27, 47 Land 28, 48 Solder bump

Claims (38)

上面に電極が設けられた半導体チップと、
前記半導体チップが接着材層を介してダイボンディングされるエリアのうち当該接着材層が実際に接しているダイボンディング領域、及び、前記電極とワイヤを介して電気的に接続されるワイヤボンディング領域を有し、前記ワイヤボンディング領域が前記ダイボンディング領域の最表面よりも低い位置に配置されている基板と、
前記基板の表面に形成されたソルダーレジスト層と、
前記ワイヤボンディング領域と前記ダイボンディング領域との間において前記ソルダーレジスト層に形成された溝と
を備え、
前記溝が、前記ソルダーレジスト層の前記基板とは反対側の表面から当該ソルダーレジスト層を貫通しないように形成された溝であり、
前記ソルダーレジスト層が、前記ワイヤボンディング領域を露出させる開口を有しており、前記開口内の全域が前記ワイヤボンディング領域である、半導体装置。 A semiconductor chip provided with electrodes on the upper surface;
Of the area where the semiconductor chip is die-bonded via an adhesive layer, a die bonding area where the adhesive layer is actually in contact, and a wire bonding area where the electrode is electrically connected via a wire A substrate in which the wire bonding region is disposed at a position lower than the outermost surface of the die bonding region ;
A solder resist layer formed on the surface of the substrate;
And a groove formed in Oite the solder resist layer between the wire bonding region and the die bonding area,
The groove is a groove formed so as not to penetrate the solder resist layer from the surface of the solder resist layer opposite to the substrate;
The semiconductor device, wherein the solder resist layer has an opening for exposing the wire bonding region, and the entire area in the opening is the wire bonding region . 前記溝には前記接着材層が流れ込んでいない、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the adhesive layer does not flow into the groove. 前記ソルダーレジスト層には、前記ワイヤボンディング領域と前記ダイボンディング領域との間に、４つの前記溝が形成されている、請求項１または２に記載の半導体装置。 Wherein the solder resist layer, between the wire bonding region and the die bonding area, four of the grooves are formed, the semiconductor device according to claim 1 or 2. 前記４つの溝は、それぞれ前記ダイボンディング領域の辺に沿って形成されている、請求項３に記載の半導体装置。 The semiconductor device according to claim 3 , wherein each of the four grooves is formed along a side of the die bonding region. 前記溝が、前記ダイボンディング領域の辺に沿って形成された溝である、請求項１または２に記載の半導体装置。 The groove, wherein a groove formed along a side of the die bonding region, the semiconductor device according to claim 1 or 2. 前記溝は、１つより多い、請求項５に記載の半導体装置。 The semiconductor device according to claim 5 , wherein the number of the grooves is more than one. 前記溝は、ダイボンディング領域を包囲する連続した溝である請求項１、２、５、６のいずれか一項に記載の半導体装置。 The groove semiconductor device according to claim 1, 2, 5, 6 any one of a continuous groove surrounding the die bonding area. 前記溝と前記ダイボンディング領域との最短距離が、１００μｍ以上である、請求項１〜７のいずれか一項に記載の半導体装置。 The shortest distance between the groove and the die bonding region is 100μm or more, the semiconductor device according to any one of claims 1-7. 前記半導体チップの下面に、該下面の周縁に沿って、切欠部が形成されている請求項１〜８のいずれか一項に記載の半導体装置。 Wherein the lower surface of the semiconductor chip, along the periphery of the lower surface, the semiconductor device according to any one of claims 1 to 8, the notch portion is formed. 前記切欠部は、前記半導体チップの下面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、請求項９に記載の半導体装置。 The semiconductor device according to claim 9 , wherein the notch has a plane parallel to a lower surface of the semiconductor chip and a plane parallel to a side surface of the semiconductor chip. 前記半導体チップの上面には、該上面の周縁に沿って、切欠部が形成されている請求項１〜８のいずれか一項に記載の半導体装置。 Wherein the upper surface of the semiconductor chip along the periphery of the upper surface, the semiconductor device according to any one of claims 1 to 8, the notch portion is formed. 前記切欠部は、前記半導体チップの上面と平行な平面と、前記半導体チップの側面と平行な平面とを有している、請求項１１に記載の半導体装置。 The semiconductor device according to claim 11 , wherein the notch has a plane parallel to an upper surface of the semiconductor chip and a plane parallel to a side surface of the semiconductor chip. 前記基板は、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、およびフェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、ならびにセラミックのうちのいずれかを含む、請求項１〜１２のいずれか一項に記載の半導体装置。 The substrate is made of any one of bismaleimide-triazine resin (BT resin), epoxy resin, polyester resin, polyimide resin, and phenol resin, those impregnated with a reinforcing material such as glass fiber, and ceramic. including semiconductor device according to any one of claims 1 to 12. 前記基板は、ガラス繊維を含浸したエポキシ樹脂からなる、請求項１〜１２のいずれか一項に記載の半導体装置。 The substrate is made of an epoxy resin impregnated with glass fiber, a semiconductor device according to any one of claims 1 to 12. 前記基板の両面に、導体層が形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。 On both surfaces of the substrate, the conductive layer is formed, the semiconductor device according to any one of claims 1-14. 前記導体層はＣｕ層である、請求項１５記載の半導体装置。 The semiconductor device according to claim 15 , wherein the conductor layer is a Cu layer. 前記導体層は、前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とを含む、請求項１５または１６に記載の半導体装置。 Said conductor layer, said comprising a conductor layer formed on the outer periphery portion of the surface of the substrate, a conductor layer formed on the outer periphery portion of the back surface of the substrate, a semiconductor device according to claim 15 or 16. 前記基板の表面の外周部分に形成された導体層と、前記基板の裏面の外周部分に形成された導体層とが、ビアホールによって接続されている、請求項１７に記載の半導体装置。 The semiconductor device according to claim 17 , wherein a conductor layer formed on an outer peripheral portion of the front surface of the substrate and a conductor layer formed on an outer peripheral portion of the back surface of the substrate are connected by a via hole. 前記基板の両面に形成された夫々の導体層がビアホールによって接続されている、請求項１５または１６に記載の半導体装置。 The semiconductor device according to claim 15 or 16 , wherein the respective conductor layers formed on both surfaces of the substrate are connected by via holes. 前記ビアホールは、前記基板に穿設された貫通孔の壁面に金属薄膜が形成され、該貫通孔に充填材が充填されたものである、請求項１８または１９に記載の半導体装置。 The via hole, the metal thin film is formed on the wall surface of the through hole formed in the substrate, in which through holes in the filling material is filled, the semiconductor device according to claim 18 or 19. 前記充填材は、絶縁性充填材、または金属充填材等の導電性充填材である、請求項２０に記載の半導体装置。 21. The semiconductor device according to claim 20 , wherein the filler is a conductive filler such as an insulating filler or a metal filler. 前記ソルダーレジスト層が、前記基板の外周部分に形成された前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように形成されている、請求項１７〜２１のいずれか一項に記載の半導体装置。 The solder resist layer to expose a portion of the conductor layer formed on the outer periphery portion of the substrate, it is made form so as to cover the remaining of the conductor layer and the substrate, according to claim 17-21 The semiconductor device as described in any one. 前記露出した導体層の表面に、ワイヤボンディングパッドが形成されている、請求項２２に記載の半導体装置。 The semiconductor device according to claim 22 , wherein a wire bonding pad is formed on the surface of the exposed conductor layer. 前記ソルダーレジスト層が、前記導体層の一部を露出させて、残りの前記導体層及び前記基板を覆うように形成されていて、前記ソルダーレジスト層から露出した前記導体層の表面にワイヤボンディングパッドが形成されている、請求項１５または１６に記載の半導体装置。 The solder resist layer to expose a portion of the conductor layer, be formed so as to cover the remaining of the conductor layer and the substrate, the wire on the surface of the conductor layer exposed from the front Kiso Ruda resist layer bonding pads are formed, the semiconductor device according to claim 15 or 16. 前記ワイヤボンディングパッドはＮｉ層やＡｕ層からなる、請求項２３または２４に記載の半導体装置。 The wire bonding pad is made of Ni layer and Au layer, a semiconductor device according to claim 23 or 24. 前記半導体チップの上面に設けられた電極と前記ワイヤボンディングパッドとがワイヤによって電気的に接続されている。請求項２３〜２５のいずれか一項に記載の半導体装置。 An electrode provided on the upper surface of the semiconductor chip and the wire bonding pad are electrically connected by a wire. The semiconductor device according to any one of claims 23 to 25 . 前記ワイヤボンディングパッドは、前記半導体装置の外周に沿って複数設けられており、前記ソルダーレジスト層から露出している、請求項２３〜２６のいずれか一項に記載の半導体装置。 The wire bonding pad, along said periphery of the semiconductor device provided with a plurality, before Kiso Ruda exposed from the resist layer, a semiconductor device according to any one of claims 23-26. 前記ソルダーレジスト層は、前記導体層の一部のみを露出させるように形成されている、請求項２２〜２７のいずれか一項に記載の半導体装置。 Before Kiso Ruda resist layer, the are formed to expose only a portion of the conductor layer, the semiconductor device according to any one of claims 22-27. 前記ソルダーレジスト層に、前記接着材層を介して前記半導体チップがダイボンディングされている、請求項２２〜２８のいずれか一項に記載の半導体装置。 Before Kiso Ruda resist layer, said via an adhesive layer semiconductor chip is die-bonded semiconductor device according to any one of claims 22-28. 前記半導体チップは、前記ソルダーレジスト層の中央部分に、前記接着材層を介してダイボンディングされている、請求項２９に記載の半導体装置。 The semiconductor chip is, before the central portion of the Kiso Ruda resist layer is die-bonded via the adhesive layer, the semiconductor device according to claim 29. 前記基板の裏面には、前記導体層の一部を露出させて残りの前記導体層及び前記基板を覆うように第２のソルダーレジスト層が形成されており、前記第２のソルダーレジスト層から露出した前記導体層の表面にはランドが形成されている、請求項１５〜３０のいずれか一項に記載の半導体装置。 A second solder resist layer is formed on the back surface of the substrate so as to expose a part of the conductor layer and cover the remaining conductor layer and the substrate, and is exposed from the second solder resist layer. the surface of the conductor layer is formed lands, the semiconductor device according to any one of claims 15-30. 前記ランド上には、半田バンプが形成されている、請求項３１に記載の半導体装置。 32. The semiconductor device according to claim 31 , wherein solder bumps are formed on the lands. 前記基板の表面において、前記半導体チップの真下に位置する領域が、前記ダイボンディング領域である、請求項１〜３２のいずれか一項に記載の半導体装置。 The surface of the substrate, a region located beneath the semiconductor chip, said a die bonding area, the semiconductor device according to any one of claims 1-32. 前記接着材層の厚さが、３０〜５０μｍである、請求項１〜３３のいずれか一項に記載の半導体装置。 The thickness of the adhesive layer is 30 to 50 [mu] m, the semiconductor device according to any one of claims 1 to 33. 前記接着材層は、樹脂組成物によって形成されている、請求項１〜３４のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 34 , wherein the adhesive layer is formed of a resin composition. 前記基板の表面全体と前記半導体チップを封止する樹脂パッケージ部が形成されている、請求項１〜３５のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 35 , wherein a resin package part that seals the entire surface of the substrate and the semiconductor chip is formed. 前記樹脂パッケージ部は、エポキシ樹脂を含有している、請求項３６に記載の半導体装置。 The semiconductor device according to claim 36 , wherein the resin package portion contains an epoxy resin. 前記基板は、複数の板状体が積層されたものである、請求項１〜３７のいずれか一項に記載の半導体装置。 The substrate has a plurality of plate-like bodies are stacked, the semiconductor device according to any one of claims 1 to 37.
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