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JP2006351950A - Semiconductor device and method for manufacturing the same - Google Patents

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JP2006351950A
JP2006351950A JP2005178184A JP2005178184A JP2006351950A JP 2006351950 A JP2006351950 A JP 2006351950A JP 2005178184 A JP2005178184 A JP 2005178184A JP 2005178184 A JP2005178184 A JP 2005178184A JP 2006351950 A JP2006351950 A JP 2006351950A
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JP
Japan
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semiconductor chip
semiconductor device
chamfered portion
solder
semiconductor
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JP2005178184A
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Japanese (ja)
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Yasumasa Kasuya
泰正 糟谷
Yoichi Kimura
洋一 木村
Yoshiaki Inami
嘉聴 稲見
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a semiconductor chip die-bonded to a substrate across a solder layer never cracks. <P>SOLUTION: The semiconductor device is equipped with the semiconductor chip 11 and the substrate 21 where the semiconductor chip 11 is die-bonded across the solder layer, and a beveled part 12 is formed at least at one of corners and edges, coming into contact with the solder layer 18, that the semiconductor chip 11 has. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

近年、プリント配線板等に半導体装置を実装する技術として、プリント配線板等に半導体装置を直接半田付けする表面実装技術が広く用いられていて、半導体装置やプリント配線板等の小型化、実装密度の向上等が図られている。 In recent years, as a technology for mounting a semiconductor device on a printed wiring board or the like, surface mounting technology for directly soldering the semiconductor device to the printed wiring board or the like has been widely used. The improvement etc. are aimed at.

表面実装技術に用いられる半導体装置としては、ＱＦＰ（Quad Flat Package）、ＢＧＡ（Ball Grid array）、ＬＧＡ（Land grid array）等の半導体装置が採用されているが、なかでも、ＢＧＡ型半導体装置やＬＧＡ型半導体装置によれば、半導体装置の表面に多数の外部端子（ランドや半田バンプ等）を配置することができるため、半導体装置やプリント配線板等のさらなる小型化、実装密度の向上等が可能になる。 As semiconductor devices used for surface mounting technology, semiconductor devices such as QFP (Quad Flat Package), BGA (Ball Grid Array), and LGA (Land Grid Array) are adopted. Among them, BGA type semiconductor devices and According to the LGA type semiconductor device, since a large number of external terminals (land, solder bumps, etc.) can be arranged on the surface of the semiconductor device, the semiconductor device, the printed wiring board, etc. can be further miniaturized and the mounting density can be improved. It becomes possible.

しかし、ＢＧＡ型半導体装置やＬＧＡ型半導体装置等は、熱伝導性の低い樹脂やセラミック等からなる絶縁性基板に、熱伝導性の低い樹脂接着材によって半導体チップが接合され、樹脂によって封止されているため、熱伝導性に優れたリードフレームが用いられるＱＦＰ型半導体装置等と比べると、半導体チップの放熱を充分に行うことができず、半導体チップの温度を許容温度以下に保つことが困難であるという問題があった。特に、近年では、半導体チップの高機能化に伴って半導体チップの発熱量が増加しているため、優れた放熱機能を有する半導体装置が要求されていた。 However, BGA type semiconductor devices, LGA type semiconductor devices, and the like are sealed with a resin by bonding a semiconductor chip to an insulating substrate made of resin, ceramic, or the like having low thermal conductivity with a resin adhesive having low thermal conductivity. Therefore, compared with a QFP type semiconductor device using a lead frame having excellent thermal conductivity, the semiconductor chip cannot sufficiently dissipate heat, and it is difficult to keep the temperature of the semiconductor chip below an allowable temperature. There was a problem of being. In particular, in recent years, the amount of heat generated by a semiconductor chip has increased along with the increase in functionality of the semiconductor chip, so that a semiconductor device having an excellent heat dissipation function has been required.

従来の半導体装置としては、例えば、半導体チップと、半導体チップが半田層を介してダイボンディングされた基板とを備えた半導体装置が存在する（例えば、特許文献１〜５）。
このような半導体装置について図１０を用いて説明する。
図１０は、半田層を介して半導体チップが基板上にダイボンディングされた従来の半導体装置の一例を模式的に示す縦断面図である。 As a conventional semiconductor device, for example, there is a semiconductor device including a semiconductor chip and a substrate on which the semiconductor chip is die-bonded via a solder layer (for example, Patent Documents 1 to 5).
Such a semiconductor device will be described with reference to FIG.
FIG. 10 is a longitudinal sectional view schematically showing an example of a conventional semiconductor device in which a semiconductor chip is die-bonded on a substrate via a solder layer.

半導体装置８０が備える絶縁性基板９１の両面には、所定のパターンを有する導体層９３が形成されていて、両面に形成された導体層９３の一部が、絶縁性基板９１に形成されたビアホール９６によって接続されている。絶縁性基板９１の表面（上面）には、導体層９３の一部を露出させて残りの導体層９３及び絶縁性基板９１を覆うように、ソルダーレジスト層９５が形成されていて、その露出した導体層９３の表面には、アイランド８５と、複数のワイヤボンディングパッド９４が形成されている。 A conductor layer 93 having a predetermined pattern is formed on both surfaces of the insulating substrate 91 included in the semiconductor device 80, and a part of the conductor layer 93 formed on both surfaces is a via hole formed in the insulating substrate 91. 96 are connected. A solder resist layer 95 is formed on the surface (upper surface) of the insulating substrate 91 so as to expose a part of the conductor layer 93 so as to cover the remaining conductor layer 93 and the insulating substrate 91. An island 85 and a plurality of wire bonding pads 94 are formed on the surface of the conductor layer 93.

また、絶縁性基板９１の裏面（下面）には、導体層９３の一部を露出させて残りの導体層９３及び絶縁性基板９１を覆うように、ソルダーレジスト層９９が形成されていて、その露出した導体層９３の表面には、複数のランド９７が形成されている。各ランド９７上には、半田バンプ９８が形成されている。半導体チップ８１は、半田層８８を介してアイランド８５にダイボンディングされている。半導体チップ８１の上面に設けられた電極８６と、ワイヤボンディングパッド９４とがワイヤ８７によって電気的に接続されている。さらに、半導体装置８０には、絶縁性基板９１の表面（上面）全体を覆うように半導体チップ８１を封止する樹脂パッケージ部８９が形成されている。 Also, a solder resist layer 99 is formed on the back surface (lower surface) of the insulating substrate 91 so as to expose a part of the conductor layer 93 and cover the remaining conductor layer 93 and the insulating substrate 91. A plurality of lands 97 are formed on the exposed surface of the conductor layer 93. Solder bumps 98 are formed on each land 97. The semiconductor chip 81 is die bonded to the island 85 via the solder layer 88. The electrode 86 provided on the upper surface of the semiconductor chip 81 and the wire bonding pad 94 are electrically connected by a wire 87. Further, the semiconductor device 80 is formed with a resin package part 89 for sealing the semiconductor chip 81 so as to cover the entire surface (upper surface) of the insulating substrate 91.

図１０に示した半導体装置によれば、熱伝導性の高い半田層８８を介して半導体チップ８１がアイランド８５にダイボンディングされているため、半導体チップ８１において生じた熱を半田層８８へ逃がすことが可能となる。また、半導体チップ８１をダイボンディングするときに半田を用いているので、半田が有するセルフアライメント機能によって、半導体チップ８１を正確な位置にダイボンディングすることが可能になる。 According to the semiconductor device shown in FIG. 10, since the semiconductor chip 81 is die-bonded to the island 85 via the solder layer 88 having high thermal conductivity, the heat generated in the semiconductor chip 81 is released to the solder layer 88. Is possible. Further, since solder is used when the semiconductor chip 81 is die-bonded, the semiconductor chip 81 can be die-bonded at an accurate position by the self-alignment function that the solder has.

特開平５−２４３２８７号公報JP-A-5-243287 特開平６−３７１２２号公報JP-A-6-37122 特開２００２−１９８４８４号公報JP 2002-198484 A 特開２００２−３５３２５５号公報JP 2002-353255 A 特開２００５−７９４８６号公報JP-A-2005-79486

しかしながら、図１０に示した半導体装置８０のように、半導体チップ８１をダイボンディングするときに半田を用いた場合、溶融半田が硬化・収縮して半田層８８が形成されたときに、半導体チップ８１の下面の角等に応力が集中するため、図１１に示すように、半導体チップ８１の下面の角にクラックが生じることがあった。
図１１は、半導体チップ８１にクラックが発生した様子を示す半導体装置８０の縦断面図である。図中、Ｓは、半導体チップ８１において特に応力が集中する箇所を示し、Ｃは、半導体チップ８１に生じたクラックを示す。 However, when the solder is used when the semiconductor chip 81 is die-bonded as in the semiconductor device 80 shown in FIG. 10, the semiconductor chip 81 is formed when the molten solder is cured and contracted to form the solder layer 88. Since stress concentrates on the corners of the lower surface of the semiconductor chip, cracks may occur in the corners of the lower surface of the semiconductor chip 81 as shown in FIG.
FIG. 11 is a longitudinal sectional view of the semiconductor device 80 showing a state in which a crack has occurred in the semiconductor chip 81. In the figure, S indicates a portion where stress is particularly concentrated in the semiconductor chip 81, and C indicates a crack generated in the semiconductor chip 81.

半導体チップが樹脂接着材によってダイボンディングされている場合、半導体装置を半田リフローによってプリント基板等に実装するとき、熱応力によって、樹脂接着材層と半導体チップとの界面に剥離が生じたり、樹脂接着材層にクラックが生じたりすることがあっても、半導体チップ自体にクラックが生じることはない。ところが、半導体チップが半田によってダイボンディングされる場合には、半田層が硬いものであるため、半田層よりも脆い半導体チップにクラックが生じるおそれがあるのである。半導体チップには、樹脂接着材層とは異なり、多数の回路や素子等が形成されているので、半導体チップにクラックが生じてしまうと、半導体装置が正常に機能しなくなるおそれがある。 When the semiconductor chip is die-bonded with a resin adhesive, when the semiconductor device is mounted on a printed circuit board or the like by solder reflow, peeling occurs at the interface between the resin adhesive layer and the semiconductor chip due to thermal stress. Even if a crack occurs in the material layer, no crack occurs in the semiconductor chip itself. However, when the semiconductor chip is die-bonded with solder, since the solder layer is hard, cracks may occur in the semiconductor chip that is more brittle than the solder layer. Unlike a resin adhesive layer, a semiconductor chip is formed with a large number of circuits, elements, and the like. Therefore, if a crack occurs in the semiconductor chip, the semiconductor device may not function normally.

本発明は、上述した課題に鑑みてなされたものであり、その目的は、半田層を介して基板にダイボンディングされた半導体チップにクラックが生じることがない半導体装置、及び、半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device in which cracks are not generated in a semiconductor chip die-bonded to a substrate via a solder layer, and a method for manufacturing the semiconductor device Is to provide.

上述した課題を解決するために、本発明は、以下のようなものを提供する。
（１） 半導体チップと、
上記半導体チップが半田層を介してダイボンディングされた基板と
を備えた半導体装置であって、
上記半導体チップが有する上記半田層と接する角及び辺のうち、少なくとも１には、面取り部が形成されていることを特徴とする半導体装置。 In order to solve the above-described problems, the present invention provides the following.
(1) a semiconductor chip;
A semiconductor device comprising a substrate on which the semiconductor chip is die-bonded via a solder layer,
A chamfered portion is formed in at least one of corners and sides in contact with the solder layer of the semiconductor chip.

（１）の発明によれば、半導体チップが有する半田層と接する角及び辺のうち、少なくとも１には、面取り部が形成されているため、該面取り部が形成された角及び／又は辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層が形成されたときに半導体チップにクラックが生じることを防止することができる。また、熱伝導性の高い半田層が半導体チップと接触しているため、半導体チップにおいて生じた熱を半田層へ逃がすことが可能であり、優れた放熱機能を発揮し得る。 According to the invention of (1), since at least one of the corners and sides in contact with the solder layer of the semiconductor chip has a chamfered portion, the corner and / or the side at which the chamfered portion is formed. It is possible to alleviate the stress concentration, and it is possible to prevent the semiconductor chip from cracking when the molten solder is cured and contracted to form a solder layer. Further, since the solder layer having high thermal conductivity is in contact with the semiconductor chip, heat generated in the semiconductor chip can be released to the solder layer, and an excellent heat dissipation function can be exhibited.

（２） 上記（１）の半導体装置であって、
上記面取り部は、上記半導体チップの下面の角に形成されていることを特徴とする半導体装置。 (2) The semiconductor device of (1) above,
The chamfered portion is formed at a corner of the lower surface of the semiconductor chip.

（２）の発明によれば、応力が集中し易い半導体チップの下面の角に、面取り部が形成されているため、上記角への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層が形成されたときに半導体チップにクラックが生じることを防止することができる。 According to the invention of (2), since the chamfered portion is formed at the corner of the lower surface of the semiconductor chip where stress tends to concentrate, it is possible to alleviate the stress concentration at the corner, It is possible to prevent the semiconductor chip from cracking when the solder layer is formed by curing and shrinking.

さらに、本発明は、以下のようなものを提供する。
（３） 上記（１）又は（２）の半導体装置であって、
上記面取り部は、上記半導体チップの側面の辺に形成されていることを特徴とする。 Furthermore, the present invention provides the following.
(3) The semiconductor device according to (1) or (2) above,
The chamfered portion is formed on a side surface of the semiconductor chip.

（３）の発明によれば、応力が集中し易い半導体チップの側面の辺に、面取り部が形成されているため、上記辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層が形成されたときに半導体チップにクラックが生じることを防止することができる。 According to the invention of (3), since the chamfered portion is formed on the side of the side surface of the semiconductor chip where stress tends to concentrate, it is possible to alleviate the concentration of stress on the side, and the molten solder It is possible to prevent the semiconductor chip from cracking when the solder layer is formed by curing and shrinking.

さらに、本発明は、以下のようなものを提供する。
（４） 上記（１）〜（３）のいずれか１の半導体装置であって、
上記面取り部は、上記半導体チップの下面の辺に形成されていることを特徴とする。 Furthermore, the present invention provides the following.
(4) The semiconductor device according to any one of (1) to (3) above,
The chamfered portion is formed on a side of the lower surface of the semiconductor chip.

（４）の発明によれば、応力が集中し易い半導体チップの下面の辺に、面取り部が形成されているため、上記辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層が形成されたときに半導体チップにクラックが生じることを防止することができる。 According to the invention of (4), since the chamfered portion is formed on the side of the lower surface of the semiconductor chip where stress tends to concentrate, it is possible to alleviate stress concentration on the side, It is possible to prevent the semiconductor chip from cracking when the solder layer is formed by curing and shrinking.

さらに、本発明は、以下のようなものを提供する。
（５） 上記（１）〜（４）のいずれか１の半導体装置であって、
上記面取り部は、曲面を有していることを特徴とする。 Furthermore, the present invention provides the following.
(5) The semiconductor device according to any one of (1) to (4) above,
The chamfered portion has a curved surface.

（５）の発明によれば、面取り部が曲面を有しているので、該面取り部周縁の辺や角への応力の集中を緩和することができ、半導体チップにクラックが生じることをさらに確実に防止することができる。また、面取り部が曲面を有しているため、面取り部の面積を広く確保することができ、半導体チップから半田層への放熱をより効率よく行うことが可能となる。 According to the invention of (5), since the chamfered portion has a curved surface, the stress concentration on the sides and corners of the periphery of the chamfered portion can be relaxed, and it is further ensured that cracks are generated in the semiconductor chip. Can be prevented. Further, since the chamfered portion has a curved surface, a large area of the chamfered portion can be ensured, and heat dissipation from the semiconductor chip to the solder layer can be performed more efficiently.

さらに、本発明は、以下のようなものを提供する。
（６） 上記（１）〜（４）のいずれ１の半導体装置であって、
上記面取り部は、複数の平面を有していることを特徴とする。 Furthermore, the present invention provides the following.
(6) The semiconductor device according to any one of (1) to (4) above,
The chamfered portion has a plurality of planes.

（６）の発明によれば、面取り部が複数の平面を有しているので、該面取り部周縁の辺や角への応力の集中を緩和することができ、半導体チップにクラックが生じることをさらに確実に防止することができる。また、面取り部が複数の平面を有しているため、面取り部の面積を広く確保することができ、半導体チップから半田層への放熱をより効率よく行うことが可能となる。 According to the invention of (6), since the chamfered portion has a plurality of flat surfaces, the stress concentration on the sides and corners of the peripheral edge of the chamfered portion can be alleviated, and the semiconductor chip is cracked. Furthermore, it can prevent reliably. Further, since the chamfered portion has a plurality of flat surfaces, a large area of the chamfered portion can be ensured, and heat dissipation from the semiconductor chip to the solder layer can be performed more efficiently.

さらに、本発明は、以下のようなものを提供する。
（７） 半導体ウエハをダイシングして半導体チップを得るダイシング工程と、
基板上に半田ペーストを塗布する塗布工程と、
上記塗布工程において形成された半田ペースト層に、上記半導体チップを搭載する搭載工程と、
上記半田ペースト層をリフローすることにより、半田層を形成するリフロー工程と
を含む半導体装置の製造方法であって、
上記ダイシング工程は、上記半導体チップが有する上記半田層と接することになる角及び辺のうち、少なくとも１に、面取り部を形成する面取り工程を含むことを特徴とする半導体装置の製造方法。 Furthermore, the present invention provides the following.
(7) a dicing step of obtaining a semiconductor chip by dicing the semiconductor wafer;
An application process for applying a solder paste on a substrate;
A mounting step of mounting the semiconductor chip on the solder paste layer formed in the coating step;
A reflow process for forming a solder layer by reflowing the solder paste layer,
The method of manufacturing a semiconductor device, wherein the dicing step includes a chamfering step of forming a chamfered portion in at least one of corners and sides that are in contact with the solder layer of the semiconductor chip.

（７）の発明によれば、半導体チップが有する半田層と接する角及び辺のうち、面取り部を形成し、その半導体チップを半田ペースト層に載置し、上記半田ペースト層をリフローする。このとき、半導体チップには面取り部が形成されているため、該面取り部が形成された角及び／又は辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層が形成されたときに半導体チップにクラックが生じることを防止することができる。 According to the invention of (7), the chamfered portion is formed among the corners and sides that contact the solder layer of the semiconductor chip, the semiconductor chip is placed on the solder paste layer, and the solder paste layer is reflowed. At this time, since the chamfered portion is formed in the semiconductor chip, it is possible to alleviate the concentration of stress on the corner and / or side where the chamfered portion is formed, and the molten solder is cured and contracted. It is possible to prevent the semiconductor chip from being cracked when the solder layer is formed.

本発明によれば、半田層を介して基板にダイボンディングされた半導体チップにクラックが生じることを防止することができる。 According to the present invention, it is possible to prevent a crack from occurring in a semiconductor chip die-bonded to a substrate via a solder layer.

まず、本発明の半導体装置について説明する。
図１は、本発明に係る半導体装置の一例を模式的に示す断面図である。図２は、図１に示した半導体装置が備える半導体チップの底面図である。なお、図１は、図２に示すＡ−Ａ線に沿った断面図である。 First, the semiconductor device of the present invention will be described.
FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device according to the present invention. FIG. 2 is a bottom view of the semiconductor chip provided in the semiconductor device shown in FIG. 1 is a cross-sectional view taken along line AA shown in FIG.

半導体装置１０が備える絶縁性基板２１は、ガラス繊維を含浸したエポキシ樹脂からなるものである。なお、絶縁性基板２１としては、絶縁性を有するものであれば、特に限定されるものではなく、ビスマレイミド−トリアジン樹脂（ＢＴ樹脂）、エポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂、フェノール樹脂、これらの樹脂にガラス繊維等の補強材を含浸したもの、セラミック等からなる基板を挙げることができる。 The insulating substrate 21 provided in the semiconductor device 10 is made of an epoxy resin impregnated with glass fibers. The insulating substrate 21 is not particularly limited as long as it has insulating properties, and is not limited to bismaleimide-triazine resin (BT resin), epoxy resin, polyester resin, polyimide resin, phenol resin, and the like. Examples thereof include a resin impregnated with a reinforcing material such as glass fiber, and a substrate made of ceramic.

絶縁性基板２１の両面には、所定のパターンを有する導体層（例えばＣｕ層）２３が形成されている。具体的に、導体層２３は、絶縁性基板２１の表面（上面）の中央部分と、絶縁性基板２１の表面の外周部分と、絶縁性基板２１の裏面（下面）の外周部分とに形成されている。絶縁性基板２１の表面の外周部分に形成された導体層２３と、絶縁性基板２１の裏面の外周部分に形成された導体層２３とは、ビアホール２６によって接続されている。ビアホール２６は、絶縁性基板２１に穿設された貫通孔の壁面に無電解メッキや電解メッキ等によって金属薄膜が形成され、さらに該貫通孔に充填材が充填されたものである。
上記充填材としては、特に限定されるものではなく、例えば、樹脂充填材等の絶縁性充填材であってもよく、金属充填材等の導電性充填材であってもよい。 Conductive layers (for example, Cu layers) 23 having a predetermined pattern are formed on both surfaces of the insulating substrate 21. Specifically, the conductor layer 23 is formed on the central portion of the surface (upper surface) of the insulating substrate 21, the outer peripheral portion of the surface of the insulating substrate 21, and the outer peripheral portion of the back surface (lower surface) of the insulating substrate 21. ing. The conductor layer 23 formed on the outer peripheral portion of the surface of the insulating substrate 21 and the conductor layer 23 formed on the outer peripheral portion of the back surface of the insulating substrate 21 are connected by a via hole 26. The via hole 26 is formed by forming a metal thin film on the wall surface of the through hole formed in the insulating substrate 21 by electroless plating or electrolytic plating, and further filling the through hole with a filler.
The filler is not particularly limited, and may be, for example, an insulating filler such as a resin filler or a conductive filler such as a metal filler.

絶縁性基板２１の表面には、絶縁性基板２１の中央部分に形成された導体層２３の一部と、絶縁性基板２１の外周部分に形成された導体層２３の一部とを露出させて、残りの導体層２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２５が形成されていて、その露出した導体層２３の表面には、Ｎｉ層やＡｕ層等からなるアイランド１５と複数のワイヤボンディングパッド２４とが形成されている。
また、絶縁性基板２１の裏面には、導体層２３の一部を露出させて残りの導体層２３及び絶縁性基板２１を覆うように、ソルダーレジスト層２９が形成されていて、その露出した導体層２３の表面には、複数のランド２７が形成されている。各ランド２７上には、半田バンプ２８が形成されている。本実施形態では、予めランド２７上に半田バンプ２８が形成されている場合について説明するが、本発明はこの例に限定されず、例えば、実装時に半田ボールや半田ペースト等を用いて直接、プリント基板に実装することとしてもよい。 On the surface of the insulating substrate 21, a part of the conductor layer 23 formed in the central part of the insulating substrate 21 and a part of the conductor layer 23 formed in the outer peripheral part of the insulating substrate 21 are exposed. A solder resist layer 25 is formed so as to cover the remaining conductor layer 23 and the insulating substrate 21. On the exposed surface of the conductor layer 23, an island 15 made of a Ni layer, an Au layer, or the like is formed. Wire bonding pads 24 are formed.
Further, a solder resist layer 29 is formed on the back surface of the insulating substrate 21 so as to expose a part of the conductor layer 23 and cover the remaining conductor layer 23 and the insulating substrate 21, and the exposed conductor A plurality of lands 27 are formed on the surface of the layer 23. Solder bumps 28 are formed on each land 27. In the present embodiment, a case in which the solder bumps 28 are formed on the lands 27 in advance will be described. However, the present invention is not limited to this example. For example, printing can be performed directly using solder balls, solder paste, or the like during mounting. It is good also as mounting on a board | substrate.

アイランド１５には、半田層１８を介して半導体チップ１１がダイボンディングされていて、半導体チップ１１が有する角及び辺のうち、下面の角及び辺と側面の辺とが、半田層１８と接している。
そして、半導体チップ１１は、図２に示すように、半田層１８と接する角及び辺のうち、下面１１ａの角に、面取り部（以下、角面取り部ともいう）１２が形成されている。角面取り部１２は、正三角形の平面からなるものであり、半導体チップ１１の下面１１ａの角にＣ面取りが施されることによって形成されている。 The semiconductor chip 11 is die-bonded to the island 15 via the solder layer 18, and among the corners and sides of the semiconductor chip 11, the corners and sides of the lower surface and the side sides are in contact with the solder layer 18. Yes.
As shown in FIG. 2, the semiconductor chip 11 has chamfered portions (hereinafter also referred to as “corner chamfered portions”) 12 at the corners of the lower surface 11 a among the corners and sides in contact with the solder layer 18. The chamfered portion 12 is composed of a regular triangular plane, and is formed by chamfering the corner of the lower surface 11 a of the semiconductor chip 11.

半導体チップ１１の上面には、複数の電極１６が設けられていて、各電極１６とボンディングパッド２４とがワイヤ１７によって電気的に接続されている。
半導体装置１０には、絶縁性基板２１の表面（上面）全体を覆うように半導体チップ１１を封止する樹脂パッケージ部１９が形成されている。樹脂パッケージ部１９は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。 A plurality of electrodes 16 are provided on the upper surface of the semiconductor chip 11, and each electrode 16 and the bonding pad 24 are electrically connected by wires 17.
In the semiconductor device 10, a resin package portion 19 that seals the semiconductor chip 11 is formed so as to cover the entire surface (upper surface) of the insulating substrate 21. The resin package part 19 consists of a resin composition containing an epoxy resin etc., for example.

半導体装置１０によれば、半導体チップ１１が有する半田層１８と接する角及び辺のうち、半導体チップ１１の下面の角に、角面取り部１２が形成されているため、半導体チップ１１の下面の角への応力の集中を緩和することが可能であり、ダイボンディング時におけるリフロー後に溶融半田が硬化・収縮して半田層１８が形成されたときに半導体チップ１１にクラックが生じることを防止することができる。また、熱伝導性の高い半田層１８が半導体チップ１１と接触しているため、半導体チップ１１において生じた熱を半田層１８へ逃がすことが可能であり、優れた放熱機能を発揮し得る。 According to the semiconductor device 10, the corner chamfered portion 12 is formed at the corner of the lower surface of the semiconductor chip 11 among the corners and sides of the semiconductor chip 11 that are in contact with the solder layer 18. It is possible to alleviate the stress concentration on the semiconductor chip 11 and prevent the semiconductor chip 11 from cracking when the solder layer 18 is formed by hardening and shrinking the molten solder after reflow during die bonding. it can. Moreover, since the solder layer 18 having high thermal conductivity is in contact with the semiconductor chip 11, heat generated in the semiconductor chip 11 can be released to the solder layer 18, and an excellent heat dissipation function can be exhibited.

上述した実施形態では、半導体チップ１１の下面の角に、正三角形の平面を有する角面取り部１２が形成されている場合について説明したが、本発明は、この例に限定されるものではない。すなわち、本発明において、半導体チップに形成される面取り部は、半導体チップが有する半田層と接する角及び辺のうち、少なくとも１に形成されていれば、その位置及び形状は、特に限定されるものではない。そのような面取り部としては、例えば、図３〜図７に示したものを挙げることができる。 In the above-described embodiment, the case where the corner chamfered portion 12 having a regular triangular plane is formed at the corner of the lower surface of the semiconductor chip 11 has been described, but the present invention is not limited to this example. In other words, in the present invention, the position and shape of the chamfered portion formed on the semiconductor chip are particularly limited as long as the chamfered portion is formed on at least one of the corners and sides in contact with the solder layer of the semiconductor chip. is not. Examples of such chamfered portions include those shown in FIGS.

次に、本発明に係る半導体装置の他の一例について、図３〜図７を用いて説明することとする。なお、図３〜図７においては、上述した図１及び図２に示した構成要素と対応する構成要素には同一の符号を付した。 Next, another example of the semiconductor device according to the present invention will be described with reference to FIGS. 3 to 7, the same reference numerals are given to the components corresponding to the components shown in FIGS. 1 and 2 described above.

図３（ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。なお、図３（ａ）は、半導体チップの下面側辺と平行な直線に沿った断面図である。以下、図４〜図７についても同様である。 FIG. 3A is a partial enlarged cross-sectional view schematically showing another example of the semiconductor device according to the present invention, and FIG. 3B is a bottom view of a semiconductor chip included in the semiconductor device shown in FIG. (C) is a side view of (b). FIG. 3A is a cross-sectional view along a straight line parallel to the lower surface side of the semiconductor chip. The same applies to FIGS. 4 to 7 below.

半導体装置３０が備える半導体チップ３１は、図３（ａ）に示すように、半田層３８を介してアイランド３５にダイボンディングされていて、半導体チップ３１の上面に設けられた複数の電極３６には、ワイヤ３７が電気的に接続されている。なお、半導体装置３０の他の構成については、図１及び図２に示した半導体装置１０と同様であるから、ここでの説明は省略する。 As shown in FIG. 3A, the semiconductor chip 31 provided in the semiconductor device 30 is die-bonded to the island 35 via the solder layer 38, and a plurality of electrodes 36 provided on the upper surface of the semiconductor chip 31 are attached to the plurality of electrodes 36. The wire 37 is electrically connected. Since the other configuration of the semiconductor device 30 is the same as that of the semiconductor device 10 shown in FIGS. 1 and 2, the description thereof is omitted here.

半導体チップ３１は、図３（ｂ）、（ｃ）に示すように、半導体チップ３１の側面の辺に、面取り部（以下、側辺面取り部ともいう）３３が形成されている。側辺面取り部３３は、長方形の平面からなるものであり、半導体チップ３１の側面３１ｂの辺にＣ面取りが施されることによって形成されている。図中、３１ａは、半導体チップ３１の下面を示している。 As shown in FIGS. 3B and 3C, the semiconductor chip 31 has a chamfered portion (hereinafter also referred to as a side chamfered portion) 33 formed on the side of the semiconductor chip 31. The side chamfered portion 33 is a rectangular flat surface, and is formed by performing C chamfering on the side of the side surface 31 b of the semiconductor chip 31. In the figure, reference numeral 31 a denotes the lower surface of the semiconductor chip 31.

半導体装置３０によれば、応力が集中し易い半導体チップ３１の側面３１ｂの辺に、側辺面取り部３３が形成されているため、上記辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層３８が形成されてときに半導体チップ３１にクラックが生じることを防止することができる。 According to the semiconductor device 30, since the side chamfered portion 33 is formed on the side of the side surface 31b of the semiconductor chip 31 where stress is likely to concentrate, it is possible to reduce stress concentration on the side. It is possible to prevent the semiconductor chip 31 from cracking when the molten solder is cured and contracted to form the solder layer 38.

図４（ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。 4A is a partial enlarged cross-sectional view schematically showing another example of the semiconductor device according to the present invention, and FIG. 4B is a bottom view of a semiconductor chip included in the semiconductor device shown in FIG. (C) is a side view of (b).

半導体装置４０が備える半導体チップ４１は、図４（ａ）に示すように、半田層４８を介してアイランド４５にダイボンディングされていて、半導体チップ４１の上面に設けられた複数の電極４６には、ワイヤ４７が電気的に接続されている。なお、半導体装置４０の他の構成については、図１及び図２に示した半導体装置１０と同様であるから、ここでの説明は省略する。 As shown in FIG. 4A, the semiconductor chip 41 included in the semiconductor device 40 is die-bonded to the island 45 via the solder layer 48, and a plurality of electrodes 46 provided on the upper surface of the semiconductor chip 41 are attached to the semiconductor chip 41. The wire 47 is electrically connected. Since the other configuration of the semiconductor device 40 is the same as that of the semiconductor device 10 shown in FIGS. 1 and 2, the description thereof is omitted here.

半導体チップ４１は、図４（ｂ）、（ｃ）に示すように、半導体チップ４１の下面の辺に、面取り部（以下、下辺面取り部ともいう）４４が形成されている。下辺面取り部４４は、台形の平面からなるものであり、半導体チップ４１の下面４１ａの辺にＣ面取りが施されることによって形成されている。図中、４１ｂは、半導体チップ４１の側面を示している。 As shown in FIGS. 4B and 4C, the semiconductor chip 41 is formed with a chamfered portion (hereinafter also referred to as a lower side chamfered portion) 44 on the side of the lower surface of the semiconductor chip 41. The lower side chamfered portion 44 is formed of a trapezoidal plane, and is formed by performing C chamfering on the side of the lower surface 41 a of the semiconductor chip 41. In the figure, reference numeral 41 b denotes a side surface of the semiconductor chip 41.

半導体装置４０によれば、応力が集中し易い半導体チップ４１の下面４１ａの辺に、下辺面取り部４４が形成されているため、上記辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層４８が形成されたときに半導体チップ４１にクラックが生じることを防止することができる。 According to the semiconductor device 40, since the lower side chamfered portion 44 is formed on the side of the lower surface 41a of the semiconductor chip 41 where stress tends to concentrate, it is possible to reduce the concentration of stress on the side, and the melting. It is possible to prevent the semiconductor chip 41 from cracking when the solder is hardened and contracted to form the solder layer 48.

図１〜図４に示した例では、半導体チップの下面の角、下面の辺及び側面の辺のうち、いずれか１種に面取り部が形成されている場合について説明したが、本発明においては、下面の角、下面の辺及び側面の辺のうち、いずれか２種以上に面取り部が形成されていてもよい。このような半導体装置の一例について、図５を用いて説明する。
図５（ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。 In the example shown in FIGS. 1 to 4, the case where the chamfered portion is formed on any one of the corners of the lower surface of the semiconductor chip, the sides of the lower surface, and the sides of the side surface has been described. A chamfered portion may be formed on any two or more of the corners of the lower surface, the sides of the lower surface, and the sides of the side surface. An example of such a semiconductor device will be described with reference to FIGS.
FIG. 5A is a partial enlarged cross-sectional view schematically showing another example of the semiconductor device according to the present invention, and FIG. 5B is a bottom view of the semiconductor chip included in the semiconductor device shown in FIG. (C) is a side view of (b).

半導体装置５０が備える半導体チップ５１は、図５（ａ）に示すように、半田層５８を介してアイランド５５にダイボンディングされていて、半導体チップ５１の上面に設けられた複数の電極５６には、ワイヤ５７が電気的に接続されている。なお、半導体装置５０の他の構成については、図１及び図２に示した半導体装置１０と同様であるから、ここでの説明は省略する。 As shown in FIG. 5A, the semiconductor chip 51 provided in the semiconductor device 50 is die-bonded to the island 55 via the solder layer 58, and a plurality of electrodes 56 provided on the upper surface of the semiconductor chip 51 are attached to the plurality of electrodes 56. The wire 57 is electrically connected. Since the other configuration of the semiconductor device 50 is the same as that of the semiconductor device 10 shown in FIGS. 1 and 2, the description thereof is omitted here.

半導体チップ５１は、図５（ｂ）、（ｃ）に示すように、半導体チップ５１の下面５１ａの角には、角面取り部５２が形成され、半導体チップ５１の側面５１ｂの辺には、側辺面取り部５３が形成され、半導体チップ５１の下面５１ａの辺には、下辺面取り部５４が形成されている。角面取り部５２、側辺面取り部５３及び下辺面取り部５４は、夫々、単一の平面からなるものであり、Ｃ面取りが施されることによって形成されている。 As shown in FIGS. 5B and 5C, the semiconductor chip 51 has a corner chamfered portion 52 formed at the corner of the lower surface 51 a of the semiconductor chip 51, and the side of the side surface 51 b of the semiconductor chip 51 has a side. A side chamfered portion 53 is formed, and a lower side chamfered portion 54 is formed on the side of the lower surface 51 a of the semiconductor chip 51. Each of the corner chamfered portion 52, the side side chamfered portion 53, and the lower side chamfered portion 54 is formed of a single plane, and is formed by performing C chamfering.

半導体装置５０によれば、応力が集中し易い半導体チップ５１の下面５１ａの角、側面５１ｂの辺、及び、下面５１ａの辺に、夫々、角面取り部５２、側辺面取り部５３及び下辺面取り部５４が形成されている。従って、下面５１ａの角及び辺、並びに、側面５１ｂの辺への応力の集中を緩和することが可能であり、溶融半田が硬化・収縮して半田層５８が形成されたときに半導体チップ５１にクラックが生じることを防止することができる。 According to the semiconductor device 50, the corner chamfered portion 52, the side chamfered portion 53, and the lower side chamfered portion are provided at the corner of the lower surface 51a, the side of the side surface 51b, and the side of the lower surface 51a of the semiconductor chip 51 where stress is likely to concentrate. 54 is formed. Therefore, it is possible to alleviate the concentration of stress on the corners and sides of the lower surface 51a and the sides of the side surface 51b, and when the molten solder is cured and contracted, the solder layer 58 is formed on the semiconductor chip 51. It can prevent that a crack arises.

図１〜図５に示した例では、面取り部が単一の平面からなる場合について説明したが、本発明において、面取り部の形状は、特に限定されるものではなく、例えば、図６や図７に示す形状を挙げることができる。 In the example shown in FIGS. 1 to 5, the case where the chamfered portion is formed of a single plane has been described. However, in the present invention, the shape of the chamfered portion is not particularly limited. For example, FIG. The shape shown in FIG.

図６（ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。
半導体チップ６０が備える半導体チップ６１は、図６（ａ）に示すように、半田層６８を介してアイランド６５にダイボンディングされていて、半導体チップ６１の上面に設けられた複数の電極６６には、ワイヤ６７が電気的に接続されている。なお、半導体装置６０の他の構成については、図１及び図２に示した半導体装置１０と同様であるから、ここでの説明は省略する。 6A is a partial enlarged cross-sectional view schematically showing another example of the semiconductor device according to the present invention, and FIG. 6B is a bottom view of the semiconductor chip provided in the semiconductor device shown in FIG. (C) is a side view of (b).
A semiconductor chip 61 included in the semiconductor chip 60 is die-bonded to an island 65 via a solder layer 68 as shown in FIG. 6A, and a plurality of electrodes 66 provided on the upper surface of the semiconductor chip 61 are attached to the plurality of electrodes 66. The wire 67 is electrically connected. Since the other configuration of the semiconductor device 60 is the same as that of the semiconductor device 10 shown in FIGS. 1 and 2, the description thereof is omitted here.

半導体チップ６１は、図６（ｂ）、（ｃ）に示すように、半導体チップ６１の下面６１ａの角に、角面取り部６２が形成され、半導体チップ６１の側面６１ｂの辺に、側面面取り部６３が形成され、半導体チップ６１の下面６１ａの辺に、下辺面取り部６４が形成されている。角面取り部６２、側面面取り部６３及び下面面取り部６４は、夫々、曲面からなるものであり、エッチングが施されることによって形成されている。 As shown in FIGS. 6B and 6C, the semiconductor chip 61 has a corner chamfered portion 62 formed at the corner of the lower surface 61 a of the semiconductor chip 61, and a side chamfered portion on the side of the side surface 61 b of the semiconductor chip 61. 63 is formed, and a lower side chamfered portion 64 is formed on the side of the lower surface 61 a of the semiconductor chip 61. Each of the corner chamfered portion 62, the side surface chamfered portion 63, and the lower surface chamfered portion 64 is a curved surface, and is formed by performing etching.

本発明においては、図６に示したように、面取り部が曲面を有していることが望ましい。
面取り部周縁の辺や角への応力の集中を緩和することができ、半導体チップにクラックが生じることをさらに確実に防止することができるからである。また、面取り部が曲面を有しているため、面取り部の面積を広く確保することができ、半導体チップから半田層への放熱をより効率よく行うことが可能となるからである。 In the present invention, it is desirable that the chamfered portion has a curved surface as shown in FIG.
This is because the concentration of stress on the sides and corners of the peripheral edge of the chamfered portion can be alleviated, and the occurrence of cracks in the semiconductor chip can be more reliably prevented. In addition, since the chamfered portion has a curved surface, a large area of the chamfered portion can be secured, and heat dissipation from the semiconductor chip to the solder layer can be performed more efficiently.

図７（ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。
半導体チップ７０が備える半導体チップ７１は、図７（ａ）に示すように、半田層７８を介してアイランド７５にダイボンディングされていて、半導体チップ７１の上面に設けられた複数の電極７６には、ワイヤ７７が電気的に接続されている。なお、半導体装置７０の他の構成については、図１及び図２に示した半導体装置１０と同様であるから、ここでの説明は省略する。 FIG. 7A is a partial enlarged cross-sectional view schematically showing another example of the semiconductor device according to the present invention, and FIG. 7B is a bottom view of the semiconductor chip included in the semiconductor device shown in FIG. (C) is a side view of (b).
As shown in FIG. 7A, the semiconductor chip 71 included in the semiconductor chip 70 is die-bonded to the island 75 via the solder layer 78, and a plurality of electrodes 76 provided on the upper surface of the semiconductor chip 71 are attached to the plurality of electrodes 76. The wire 77 is electrically connected. The other configuration of the semiconductor device 70 is the same as that of the semiconductor device 10 shown in FIGS.

半導体チップ７１は、図７に示すように、半導体チップ７１の側面７１ｂに、側辺面取り部７３が形成されている。側面面取り部７３は、横並びに配置された２つの平面を有するものであり、Ｃ面取りが２回施されることによって形成されている。 As shown in FIG. 7, the semiconductor chip 71 has a side chamfered portion 73 formed on the side surface 71 b of the semiconductor chip 71. The side chamfered portion 73 has two flat surfaces arranged side by side, and is formed by performing C chamfering twice.

本発明においては、図７に示したように、面取り部が複数の平面を有していることが望ましい。上記面取り部周縁の辺や角への応力の集中を緩和することができ、半導体チップにクラックが生じることをさらに確実に防止することができるからである。また、面取り部が複数の平面を有しているため、面取り部の面積を広く確保することができ、半導体チップから半田層への放熱をより効率よく行うことが可能となる。 In the present invention, as shown in FIG. 7, it is desirable that the chamfered portion has a plurality of planes. This is because the concentration of stress on the edges and corners of the peripheral edge of the chamfered portion can be alleviated, and the occurrence of cracks in the semiconductor chip can be more reliably prevented. Further, since the chamfered portion has a plurality of flat surfaces, a large area of the chamfered portion can be ensured, and heat dissipation from the semiconductor chip to the solder layer can be performed more efficiently.

次に、本発明の半導体装置の製造方法について説明する。
ここでは、図１及び図２に示した半導体装置の製造方法について説明することとする。また、先ず半導体装置の製造に用いられる基板（以下、半導体装置製造用基板という）の製造方法について説明し、その後、半導体装置製造用基板を用いた半導体装置の製造方法について説明することとする。
図８（ａ）〜（ｅ）、及び、図９（ａ）〜（ｃ）は、本発明の半導体装置の製造方法を模式的に示す断面図である。 Next, a method for manufacturing a semiconductor device of the present invention will be described.
Here, a manufacturing method of the semiconductor device shown in FIGS. 1 and 2 will be described. First, a manufacturing method of a substrate (hereinafter referred to as a semiconductor device manufacturing substrate) used for manufacturing a semiconductor device will be described, and then a manufacturing method of the semiconductor device using the semiconductor device manufacturing substrate will be described.
8A to 8E and FIGS. 9A to 9C are cross-sectional views schematically showing a method for manufacturing a semiconductor device of the present invention.

（Ａ）絶縁性基板２１を出発材料とし、まず、絶縁性基板２１の両面に、導体層２３を形成する。導体層２３は、絶縁性基板２１の両面に無電解メッキを施し、さらに電解メッキを施してベタの金属層を形成した後、エッチング処理を施すことにより形成することができる。また、銅張基板にエッチング処理を施すことにより形成してもよい。 (A) Using the insulating substrate 21 as a starting material, first, the conductor layer 23 is formed on both surfaces of the insulating substrate 21. The conductor layer 23 can be formed by performing electroless plating on both surfaces of the insulating substrate 21, further performing electrolytic plating to form a solid metal layer, and then performing an etching process. Moreover, you may form by performing an etching process to a copper clad board | substrate.

（Ｂ）次に、絶縁性基板２１に、ドリルやレーザ等により貫通孔を穿設する。続いて、無電解メッキを施し、さらに電解メッキを施すことにより、上記貫通孔の壁面に金属薄膜を形成し、該貫通孔に充填材を充填することにより、ビアホール２６を形成する。上記充填材としては、例えば、樹脂充填材や金属充填材等を挙げることができる。また、ビアホール２６には、蓋メッキを施してもよい。 (B) Next, a through hole is drilled in the insulating substrate 21 with a drill, a laser, or the like. Subsequently, electroless plating is performed, and further electroplating is performed to form a metal thin film on the wall surface of the through hole, and the via hole is formed by filling the through hole with a filler. Examples of the filler include a resin filler and a metal filler. The via hole 26 may be plated with a lid.

（Ｃ）次に、絶縁性基板２１の表面に、未硬化のソルダーレジスト組成物をロールコータやカーテンコータ等により塗布したり、フィルム状に成形したソルダーレジスト組成物を圧着したりした後、硬化処理を施すことにより、ソルダーレジスト層２５を形成する。絶縁性基板２１の裏面にも、同様にしてソルダーレジスト層３０を形成する。
続いて、ソルダーレジスト層２５の所定箇所にレーザ処理や露光現像処理により開口を形成し、露出した箇所にＮｉメッキやＡｕメッキを行うことにより、アイランド１５及びボンディングパッド２４を形成する。また、ソルダーレジスト層３０に対しても同様の処理を行い、ランド２９を形成する。
上記（Ａ）〜（Ｃ）の工程を経ることにより、半導体装置製造用基板２０を製造することができる（図８（ａ）参照）。 (C) Next, an uncured solder resist composition is applied to the surface of the insulating substrate 21 by a roll coater, a curtain coater, or the like, or a solder resist composition formed into a film shape is pressure-bonded and then cured. By performing the treatment, the solder resist layer 25 is formed. Similarly, the solder resist layer 30 is formed on the back surface of the insulating substrate 21.
Subsequently, an opening is formed in a predetermined portion of the solder resist layer 25 by laser processing or exposure and development processing, and an island 15 and a bonding pad 24 are formed by performing Ni plating or Au plating on the exposed portion. The land 29 is formed by performing the same process on the solder resist layer 30.
Through the steps (A) to (C), the semiconductor device manufacturing substrate 20 can be manufactured (see FIG. 8A).

（Ｄ）ダイシング工程として、まず、半導体ウエハを粘着テープに貼着し、粘着テープを貼着した半導体ウエハをテーブル上に載置する。そして、上記テーブルに設けられた複数の小孔から吸引することにより、半導体ウエハをテーブルに吸着させ、その状態で、高速回転させたダイシング・ブレードにより、半導体ウエハのダイシングを行い、半導体チップを得る。このとき、歯形や厚み等の異なる２種類のダイシング・ブレードを用いることにより、半導体ウエハのダイシングを行うと同時に、半導体チップに面取り部を形成することができる。また、一旦、ダイシング・ブレードを用いて半導体ウエハのダイシングを行うことにより、半導体チップを製造し、その後、別のダイシング・ブレードや研磨装置等を用いて、半導体チップに面取り部を形成することとしてもよい。また、エッチング等によって、半導体チップに、曲面を有する面取り部を形成することとしてもよい。この工程は、ダイシング工程における面取り工程に相当するものである。なお、半導体チップに形成する面取り部としては、特に限定されるものではないが、例えば、図１〜図７に示したものを挙げることができる。 (D) As a dicing process, first, a semiconductor wafer is attached to an adhesive tape, and the semiconductor wafer to which the adhesive tape is attached is placed on a table. Then, the semiconductor wafer is attracted to the table by suction from a plurality of small holes provided in the table, and in this state, the semiconductor wafer is diced by a dicing blade rotated at high speed to obtain a semiconductor chip. . At this time, by using two types of dicing blades having different tooth shapes and thicknesses, the semiconductor wafer can be diced, and at the same time, a chamfered portion can be formed on the semiconductor chip. In addition, once a semiconductor chip is manufactured by dicing a semiconductor wafer using a dicing blade, and then a chamfered portion is formed on the semiconductor chip using another dicing blade or a polishing apparatus. Also good. Further, a chamfered portion having a curved surface may be formed on the semiconductor chip by etching or the like. This process corresponds to a chamfering process in the dicing process. The chamfered portion formed on the semiconductor chip is not particularly limited, and examples thereof include those shown in FIGS.

（Ｅ）次に、塗布工程として、半導体装置製造用基板２０のアイランド１５に半田ペーストを塗布し、半田ペースト層１８′を形成する（図８（ｂ）参照）。半田ペーストとしては、例えば、Ｓｎ−Ｐｂ合金、Ｓｎ−Ｐｂ−Ａｇ合金、Ｓｎ−Ｐｂ−Ｂｉ合金、Ｓｎ−Ｐｂ−Ｉｎ合金、Ｓｎ−Ｐｂ−Ｉｎ−Ｓｂ合金、Ｓｎ−Ａｇ系合金、Ｓｎ−Ｃｕ系合金、Ｓｎ単体金属等の合金を含む半田ペーストを挙げることができる。また、半田ペーストとして、Ｐｂ系高温半田ペースト（８５質量％以上のＰｂを含有するＰｂ−Ｓｎ合金の半田ペースト）を用いることができる。このようなＰｂ系高温半田ペーストとしては、例えば、Ｐｂ−８Ｓｎ−２Ａｇ合金（Ｓｎを８重量％、Ａｇを２重量％含み、残部がＰｂ及び不可避不純物からなる合金）を含む半田ペーストを挙げることができる。 (E) Next, as an application step, a solder paste is applied to the island 15 of the semiconductor device manufacturing substrate 20 to form a solder paste layer 18 '(see FIG. 8B). Examples of the solder paste include Sn—Pb alloy, Sn—Pb—Ag alloy, Sn—Pb—Bi alloy, Sn—Pb—In alloy, Sn—Pb—In—Sb alloy, Sn—Ag alloy, Sn— Examples thereof include a solder paste containing an alloy such as a Cu-based alloy and a Sn simple metal. Further, as the solder paste, a Pb-based high-temperature solder paste (Pb—Sn alloy solder paste containing 85% by mass or more of Pb) can be used. Examples of such a Pb-based high-temperature solder paste include a solder paste containing a Pb-8Sn-2Ag alloy (an alloy containing 8% by weight of Sn and 2% by weight of Ag with the balance being Pb and inevitable impurities). Can do.

（Ｆ）次に、載置工程として、上記（Ｄ）の工程によって得られた半導体チップ１１を、半田ペースト層１８′に載置する。続いて、リフロー工程として、半田ペースト層１８′をリフローして半田層１８を形成することにより、半田層１８を介して半導体チップ１１をダイボンディングする（図８（ｃ）参照）。リフロー温度は、半田ペーストによって異なるが、例えば、２６０〜２９５℃程度である。リフローされた半田ペースト層１８′内の溶融半田は、その後、硬化・収縮し、半田層１８が形成されるのであるが、半導体チップ１１の下面の角には、角面取り部１２が形成されているため、上記角への応力の集中を緩和することが可能であり、半導体チップ１１にクラックが発生するおそれがない。 (F) Next, as a placing step, the semiconductor chip 11 obtained by the step (D) is placed on the solder paste layer 18 '. Subsequently, as a reflow process, the solder paste layer 18 'is reflowed to form the solder layer 18, whereby the semiconductor chip 11 is die-bonded through the solder layer 18 (see FIG. 8C). The reflow temperature varies depending on the solder paste, but is about 260 to 295 ° C., for example. The molten solder in the reflowed solder paste layer 18 ′ is then cured and contracted to form the solder layer 18, but the corner chamfered portion 12 is formed at the corner of the lower surface of the semiconductor chip 11. Therefore, it is possible to alleviate the concentration of stress on the corner, and there is no possibility of cracks occurring in the semiconductor chip 11.

（Ｇ）続いて、半導体チップ１１の上面に設けられた電極１６と、ボンディングパッド２４とをワイヤ１７を用いてワイヤボンディングする（図８（ｄ）参照）。次に、絶縁性基板２１の上面全体を覆うように、エポキシ樹脂等を含有する樹脂組成物で樹脂パッケージ部１９を形成する（図８（ｅ）参照）。次に、ランド２７上に半田ボールを載置し、上記半田ボールをリフローすることにより、ランド２７上に半田バンプ２８を形成する（図９（ａ）参照）。続いて、樹脂パッケージ部１９に粘着テープ９を貼着し（図９（ｂ）参照）、その状態で、ダイシングを行うことにより、半導体装置１０を製造することができる（図９（ｃ）参照）。 (G) Subsequently, the electrode 16 provided on the upper surface of the semiconductor chip 11 and the bonding pad 24 are wire-bonded using the wire 17 (see FIG. 8D). Next, the resin package part 19 is formed with a resin composition containing an epoxy resin or the like so as to cover the entire top surface of the insulating substrate 21 (see FIG. 8E). Next, a solder ball is placed on the land 27, and the solder ball 28 is formed on the land 27 by reflowing the solder ball (see FIG. 9A). Subsequently, the adhesive tape 9 is adhered to the resin package portion 19 (see FIG. 9B), and the semiconductor device 10 can be manufactured by performing dicing in that state (see FIG. 9C). ).

以上、本発明の実施形態に係る半導体装置及び半導体装置製造用基板について説明したが、本発明は、この例に限定されるものではない。本発明において、面取り部は、平面と曲面とを有するものであってもよい。また、面取り部が、複数の平面からなる場合、平面の数は特に限定されるものではなく、適宜設定することが可能である。
本実施形態においては、絶縁性基板が１層からなるものである場合について説明したが、本発明において、上記絶縁性基板は、複数の板状体が積層されたものであってもよい。また、本実施形態では、半導体装置のパッケージ方式がＢＧＡである場合について説明したが、本発明はこの例に限定されず、例えば、ＬＧＡであってもよい。 Although the semiconductor device and the semiconductor device manufacturing substrate according to the embodiment of the present invention have been described above, the present invention is not limited to this example. In the present invention, the chamfered portion may have a flat surface and a curved surface. Moreover, when a chamfer part consists of a several plane, the number of planes is not specifically limited, It is possible to set suitably.
In the present embodiment, the case where the insulating substrate is composed of one layer has been described, but in the present invention, the insulating substrate may be a laminate of a plurality of plate-like bodies. In the present embodiment, the case where the package system of the semiconductor device is BGA has been described. However, the present invention is not limited to this example, and may be LGA, for example.

本発明に係る半導体装置の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the semiconductor device which concerns on this invention. （ａ）は、図１に示した半導体装置が備える半導体チップの底面図であり、（ｂ）は、（ａ）の側面図である。(A) is a bottom view of the semiconductor chip with which the semiconductor device shown in FIG. 1 is provided, (b) is a side view of (a). （ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。(A) is a partial expanded sectional view which shows typically another example of the semiconductor device which concerns on this invention, (b) is a bottom view of the semiconductor chip with which the semiconductor device shown to (a) is equipped, (C) is a side view of (b). （ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。(A) is a partial expanded sectional view which shows typically another example of the semiconductor device which concerns on this invention, (b) is a bottom view of the semiconductor chip with which the semiconductor device shown to (a) is equipped, (C) is a side view of (b). （ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。(A) is a partial expanded sectional view which shows typically another example of the semiconductor device which concerns on this invention, (b) is a bottom view of the semiconductor chip with which the semiconductor device shown to (a) is equipped, (C) is a side view of (b). （ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。(A) is a partial expanded sectional view which shows typically another example of the semiconductor device which concerns on this invention, (b) is a bottom view of the semiconductor chip with which the semiconductor device shown to (a) is equipped, (C) is a side view of (b). （ａ）は、本発明に係る半導体装置の他の一例を模式的に示す部分拡大断面図であり、（ｂ）は、（ａ）に示した半導体装置が備える半導体チップの底面図であり、（ｃ）は、（ｂ）の側面図である。(A) is a partial expanded sectional view which shows typically another example of the semiconductor device which concerns on this invention, (b) is a bottom view of the semiconductor chip with which the semiconductor device shown to (a) is equipped, (C) is a side view of (b). （ａ）〜（ｅ）は、本発明の半導体装置の製造方法を模式的に示す断面図である。(A)-(e) is sectional drawing which shows the manufacturing method of the semiconductor device of this invention typically. （ａ）〜（ｃ）は、本発明の半導体装置の製造方法を模式的に示す断面図である。(A)-(c) is sectional drawing which shows typically the manufacturing method of the semiconductor device of this invention. 従来の半導体装置の一例を模式的に示す縦断面図である。It is a longitudinal cross-sectional view which shows an example of the conventional semiconductor device typically. 半導体チップにクラックが発生した様子を示す半導体装置の縦断面図である。It is a longitudinal cross-sectional view of the semiconductor device which shows a mode that the crack generate | occur | produced in the semiconductor chip.

符号の説明Explanation of symbols

１０ 半導体装置
１１ 半導体チップ
１１ａ （半導体チップの）下面
１１ｂ （半導体チップの）側面
１５ アイランド
１６ 電極
１７ ワイヤ
１８ 半田層
１９ 樹脂パッケージ部
２１ 絶縁性基板
２３ 導体層
２４ ワイヤボンディングパッド
２５、２９ ソルダーレジスト層
２７ ランド
２８ 半田バンプ DESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Semiconductor chip 11a (Semiconductor chip) lower surface 11b (Semiconductor chip) side surface 15 Island 16 Electrode 17 Wire 18 Solder layer 19 Resin package part 21 Insulating substrate 23 Conductive layer 24 Wire bonding pad 25, 29 Solder resist layer 27 Land 28 Solder bump

Claims (7)

半導体チップと、
前記半導体チップが半田層を介してダイボンディングされた基板と
を備えた半導体装置であって、
前記半導体チップが有する前記半田層と接する角及び辺のうち、少なくとも１には、面取り部が形成されていることを特徴とする半導体装置。 A semiconductor chip;
A semiconductor device comprising a substrate on which the semiconductor chip is die-bonded via a solder layer,
A chamfered portion is formed in at least one of corners and sides in contact with the solder layer of the semiconductor chip. 前記面取り部は、前記半導体チップの下面の角に形成されている請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the chamfered portion is formed at a corner of the lower surface of the semiconductor chip. 前記面取り部は、前記半導体チップの側面の辺に形成されている請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the chamfered portion is formed on a side surface of the semiconductor chip. 前記面取り部は、前記半導体チップの下面の辺に形成されている請求項１〜３のいずれか１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the chamfered portion is formed on a side of the lower surface of the semiconductor chip. 前記面取り部は、曲面を有している請求項１〜４のいずれか１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the chamfered portion has a curved surface. 前記面取り部は、複数の平面を有している請求項１〜４のいずれか１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the chamfered portion has a plurality of flat surfaces. 半導体ウエハをダイシングして半導体チップを得るダイシング工程と、
基板上に半田ペーストを塗布する塗布工程と、
前記塗布工程において形成された半田ペースト層に、前記半導体チップを搭載する搭載工程と、
前記半田ペースト層をリフローすることにより、半田層を形成するリフロー工程と
を含む半導体装置の製造方法であって、
前記ダイシング工程は、前記半導体チップが有する前記半田層と接することになる角及び辺のうち、少なくとも１に、面取り部を形成する面取り工程を含むことを特徴とする半導体装置の製造方法。 A dicing step of dicing a semiconductor wafer to obtain a semiconductor chip;
An application process for applying a solder paste on a substrate;
A mounting step of mounting the semiconductor chip on the solder paste layer formed in the coating step;
A reflow process of forming a solder layer by reflowing the solder paste layer,
The method of manufacturing a semiconductor device, wherein the dicing step includes a chamfering step of forming a chamfered portion in at least one of corners and sides that are in contact with the solder layer of the semiconductor chip.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253025A (en) * 2008-04-07 2009-10-29 Toyota Central R&D Labs Inc Module formed by bonding semiconductor device to substrate by metal layer
JP2010034278A (en) * 2008-07-29 2010-02-12 Rohm Co Ltd Semiconductor device
JP2010212294A (en) * 2009-03-06 2010-09-24 Toyota Motor Corp Semiconductor device
JP2011102947A (en) * 2009-11-12 2011-05-26 Seiko Epson Corp Panel for display device and display device
JP2021015888A (en) * 2019-07-11 2021-02-12 株式会社ディスコ Manufacturing method
JP2021150537A (en) * 2020-03-19 2021-09-27 株式会社東芝 Semiconductor device and manufacturing method for the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60163740A (en) * 1984-01-27 1985-08-26 クラウス・シュトウルハーン Seat for car adjustable by motor
JPH06177178A (en) * 1992-12-01 1994-06-24 Nissan Motor Co Ltd Structure of semiconductor chip
JPH07312474A (en) * 1994-05-18 1995-11-28 Toyota Autom Loom Works Ltd Electronic component mounting structure
JP2006066663A (en) * 2004-08-27 2006-03-09 Matsushita Electric Ind Co Ltd Semiconductor package parts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60163740A (en) * 1984-01-27 1985-08-26 クラウス・シュトウルハーン Seat for car adjustable by motor
JPH06177178A (en) * 1992-12-01 1994-06-24 Nissan Motor Co Ltd Structure of semiconductor chip
JPH07312474A (en) * 1994-05-18 1995-11-28 Toyota Autom Loom Works Ltd Electronic component mounting structure
JP2006066663A (en) * 2004-08-27 2006-03-09 Matsushita Electric Ind Co Ltd Semiconductor package parts

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253025A (en) * 2008-04-07 2009-10-29 Toyota Central R&D Labs Inc Module formed by bonding semiconductor device to substrate by metal layer
JP2010034278A (en) * 2008-07-29 2010-02-12 Rohm Co Ltd Semiconductor device
JP2010212294A (en) * 2009-03-06 2010-09-24 Toyota Motor Corp Semiconductor device
JP2011102947A (en) * 2009-11-12 2011-05-26 Seiko Epson Corp Panel for display device and display device
JP2021015888A (en) * 2019-07-11 2021-02-12 株式会社ディスコ Manufacturing method
JP7308680B2 (en) 2019-07-11 2023-07-14 株式会社ディスコ Production method
JP2021150537A (en) * 2020-03-19 2021-09-27 株式会社東芝 Semiconductor device and manufacturing method for the same
JP7282710B2 (en) 2020-03-19 2023-05-29 株式会社東芝 Semiconductor device manufacturing method

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