[go: up one dir, main page]

JP5395360B2 - 電子部品内蔵基板の製造方法 - Google Patents

電子部品内蔵基板の製造方法 Download PDF

Info

Publication number
JP5395360B2
JP5395360B2 JP2008042621A JP2008042621A JP5395360B2 JP 5395360 B2 JP5395360 B2 JP 5395360B2 JP 2008042621 A JP2008042621 A JP 2008042621A JP 2008042621 A JP2008042621 A JP 2008042621A JP 5395360 B2 JP5395360 B2 JP 5395360B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
substrate
core substrate
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008042621A
Other languages
English (en)
Other versions
JP2009200389A (ja
JP2009200389A5 (ja
Inventor
修 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008042621A priority Critical patent/JP5395360B2/ja
Priority to US12/366,140 priority patent/US8116066B2/en
Publication of JP2009200389A publication Critical patent/JP2009200389A/ja
Publication of JP2009200389A5 publication Critical patent/JP2009200389A5/ja
Application granted granted Critical
Publication of JP5395360B2 publication Critical patent/JP5395360B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10643—Disc shaped leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1152—Replicating the surface structure of a sacrificial layer, e.g. for roughening
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Laser Beam Processing (AREA)

Description

本発明は電子部品内蔵基板の製造方法に係り、さらに詳しくは、受動部品又は半導体チップなどが絶縁層に埋設されて実装された電子部品内蔵基板の製造方法に関する。
従来、キャパシタなどの電子部品が絶縁層に埋設されて実装された電子部品内蔵基板がある。従来技術の電子部品内蔵基板の第１の製造方法としては、図１（ａ）に示すように、まず、両面側に配線層１４０がそれぞれ設けられたコア基板１００を用意する。コア基板１００にはスルーホールＴＨが設けられており、スルーホールＴＨ内に貫通電極１２０が設けられている。コア基板１００の両面側の配線層１４０は貫通電極１２０を介して相互接続されている。
次いで、図１（ｂ）に示すように、両端側に接続電極２２０を備えたキャパシタ部品２００を用意し、キャパシタ部品２００の両端側の接続電極２２０をはんだ２４０によってコア基板１００の上面側の配線層１４０に接続する。
続いて、図１（ｃ）に示すように、キャパシタ部品２００の面積より一回り大きな面積の開口部３２０が設けられ、キャパシタ部品２００の厚みに対応する絶縁性スペーサ３００を用意する。そして、開口部３２０内にキャパシタ部品２００が配置されるようにして絶縁スペーサ３００をコア基板１００の上に固定する。これにより、キャパシタ部品２００の段差が絶縁性スペーサ３００の厚みによって概ね解消される。
その後に、図１（ｄ）に示すように、半硬化の樹脂フィルム４００をキャパシタ部品２００及び絶縁性スペーサ３００の上に圧着する。さらに、図１（ｅ）に示すように、樹脂フィルム４００を熱処理して流動させながら硬化させることにより、絶縁性スペーサ３００と樹脂フィルム４００から形成される層間絶縁層５００を得る。これにより、キャパシタ部品２００の全体が層間絶縁層５００に埋設される。
従来技術の電子部品内蔵基板の第２の製造方法としては、図２（ａ）に示すように、図１（ａ）と同様に、コア基板１００上の配線層１４０にキャパシタ部品２００の接続電極２２０をはんだ２４０によって接続する。次いで、図２（ｂ）に示すように、半硬化の樹脂フィルム４２０をキャパシタ部品２００の上に圧着して樹脂フィルム４２０の中にキャパシタ部品２００を埋設させる。その後に、樹脂フィルム４２０を熱処理して硬化させることにより、キャパシタ部品２００の全体を埋め込む層間絶縁層５００を得る。
上述した従来技術に関連する技術としては、特許文献１には、受動素子内蔵基板の製造方法において、基板に形成されたキャビティに、モールディングされた受動素子を実装することにより基板の反りを防止することが記載されている。
また、特許文献２には、一方の面に銅箔が貼られ、他方の面に接着層が設けられた絶縁層にそれらを貫通する穴を形成し、両端にはんだ端子部が設けられた電子部品をその穴に挿入した後に、接着層に銅箔を貼り合わせることにより、電子部品を介して層間接続された部品内蔵両面基板を得ることが記載されている。
特開２００７−１１６１５５号公報 特開２００５−３０２８５４号公報
前述した従来技術の第１の製造方法（図１（ａ）〜（ｅ））では、キャパシタ部品２００の段差を解消するため、機械加工で形成した開口部３２０を備えた絶縁性スペーサ３００を予め用意する必要があり、プロセスの工数が多くなる。また、絶縁性スペーサ３００に接着機能をもたせる場合、絶縁性スペーサ３００として半硬化の樹脂フィルムを使用する必要があるが、半硬化の樹脂フィルムに機械加工で開口部を形成することは困難であり、各種のプロセスに容易に対応できない。
さらに、絶縁性スペーサ３００の開口部３２０をキャパシタ部品２００に位置合わせする必要があるので、特にキャパシタ部品が小型化する場合、精度よく位置合わせすることは困難を極める。
また、前述した従来技術の第２の製造方法（図２（ａ）〜（ｃ））では、キャパシタ部品２００を半硬化の樹脂フィルム４２０で埋め込んで層間絶縁層５００を得る際に、キャパシタ部品２００の段差を十分に解消することは困難であり、層間絶縁層５００の上面に段差が残ってしまう場合が多い。このため、層間絶縁層５００の上に配線層を形成する際に、精度よく配線層を形成することが困難になる。また、コア基板１００と層間絶縁層５００などとの間の熱膨張係数の差によって反りが発生しやすい問題もある。
本発明は以上の課題を鑑みて創作されたものであり、電子部品が絶縁層に埋設されて実装される電子部品内蔵基板の製造方法において、不具合が発生することなく電子部品の段差を容易に解消できる方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品内蔵基板の製造方法に係り、被実装体に設けられた凹部に電子部品が実装された構造を有する電子部品内蔵基板の製造方法であって、第１絶縁層と、部品実装領域に対応する部分の前記第１絶縁層の下に形成されたストッパ金属層とを含む前記被実装体を用意する工程と、前記ストッパ金属層をストッパにして、前記第１絶縁層の前記部品実装領域に対応する部分を貫通加工して開口部を形成することにより、前記凹部を得る工程とを含むことを特徴とする。
本発明の製造方法で使用される被実装体では、第１絶縁層（コア基板など）の下面の部品実装領域に対応する部分に、レーザ加工などのストッパとして機能するストッパ金属層が設けられている。そして、ストッパ金属層をストッパにして、第１絶縁層を貫通加工して開口部を形成することにより凹部を得る。このような手法を採用することにより、凹部の深さは第１絶縁層の厚みで決定されるので、凹部の深さのばらつきを抑制することができる。
本発明の一つの好適な態様では、第１絶縁層（コア基板など）の下面にストッパ金属層を被覆する第２絶縁層が形成されている。凹部の底面に露出するストッパ金属層は、除去してもよいし、パターン化して接続パッドを配置してもよいし、あるいは残した状態としてもよい。
ストッパ金属層を除去する場合は、凹部の底部に第２絶縁層が露出し、第２絶縁層の上に電子部品（キャパシタ部品や半導体チップなど）が実装されて、電子部品の段差が凹部によって解消される。さらに、電子部品の上に第３絶縁層が形成されて電子部品が絶縁層に埋設される。その後に、電子部品の接続端子に到達する第１ビアホールを第２絶縁層又は第３絶縁層（あるいは両者）に形成した後に、第１ビアホールを介して電子部品の接続端子に接続される第２配線層を第２絶縁層又は第３絶縁層（あるいは両者）の上に形成する。
さらに、本発明の一つの好適な態様では、第１絶縁層の両面側には貫通電極を介して相互接続された第１配線層が形成されており、ストッパ金属層は第１絶縁層の下面側の第１配線層と同一層で形成される。この場合、第１ビアホールを形成する際に、第２、第３絶縁層に第１配線層に到達する第２ビアホールを形成し、第２配線層は第２ビアホールを介して第１配線層に接続される。
また、被実装体の凹部の底部のストッパ金属層をパターン化して接続パッドを配置する場合は、電子部品の接続端子がその接続パッドに接続される。そして、第２絶縁層に、接続パッドに到達する第１ビアホールが形成され、第１ビアホールを介して接続パッドに接続される第２配線層が第２絶縁層の上に形成される。
また、被実装体の凹部の底部のストッパ金属層を全て残す場合は、平行平板型の受動部品の下部電極がストッパ金属層に接続されて実装される。そして、第２絶縁層に、ストッパ金属層に到達する第１ビアホールが形成され、第１ビアホールを介してストッパ金属層に接続される第２配線層が第２絶縁層の上に形成される。また、第３絶縁層に受動部品の上部電極に到達する第１ビアホールが形成され、第１ビアホールを介して上部電極に接続される第２配線層が第３絶縁層の上に形成される。
あるいは、ストッパ金属層の上に半導体チップの背面を接着剤で固着してもよい。
本発明の好適な態様では、第１絶縁層に内蔵させた電子部品が第２絶縁層と第３絶縁層で挟まれており、電子部品を対称軸として対称な構造となる。従って、第１絶縁層としてコア基板（ガラスクロス入り樹脂など）を使用する場合であっても、第２絶縁層と第３絶縁層を同一材料から形成することにより、反りに強い構造とすることができる。
さらには、第１〜第３絶縁層を同一材料から形成することもできる。この場合、電子部品の周りの絶縁層の熱膨張係数を同一に設定できるので、反りの発生をさらに抑えることができる。
以上説明したように、本発明では、不具合が発生することなく電子部品の段差を容易に解消して電子部品を絶縁層に埋設して実装することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図３〜図５は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図である。本実施形態の電子部内蔵基板の製造方法では、まず、図３（ａ）に示すように、両面側に第１配線層１２がそれぞれ設けられたコア基板１０を用意する。コア基板１０はガラスクロス入りのエポキシ樹脂などからなり、コア基板１０には厚み方向に貫通するスルーホールＴＨが設けられている。コア基板１０のスルーホールＴＨ内には貫通電極１４が充填されており、コア基板１０の両面側の第１配線層１２は貫通電極１４を介して相互接続されている。
あるいは、コア基板１０のスルーホールＴＨの内面にスルーホールめっき層が設けられ、その内部の孔に樹脂が充填され、コア基板１０の両面側の第１配線層１２がスルーホールめっき層を介して相互接続されていてもよい。
コア基板１０には電子部品が実装される部品実装領域Ａが画定されている。コア基板１０の上面側では、部品実装領域Ａには第１配線層１２が配置されておらず、コア基板１０の下面側では、部品実装領域Ａに対応する領域にストッパ金属層１２ａが形成されている。ストッパ金属層１２ａは、後述するように、コア基板１０の部品実装領域Ａを貫通加工して凹部を形成する際のストッパとして機能する。
ストッパ金属層１２ａの面積は部品実装領域Ａの面積よりも一回り大きく設定される。また、ストッパ金属層１２ａはコア基板１０の下面側の第１配線層１２と同一層から形成される。第１配線層１２及びストッパ金属層１２ａの材料としては、銅などの配線として使用できる金属材料が使用される。
コア基板１０の実装領域Ａは基板内に１つで画定されていてもよいし、コア基板１０として多面取りの大型基板を使用し、その基板に複数の部品実装領域Ａが画定されていてもよい。
さらに、コア基板１０の下面には第１配線層１２を被覆する下側層間絶縁層２０が形成されている。下側層間絶縁層２０はコア基板１０の下面に樹脂フィルムを貼着するなどして形成される。
本実施形態では、図３（ａ）の構造体を電子部品が実装される被実装体５として使用する。コア基板１０が第１絶縁層の一例であり、下側層間絶縁層２０が第２絶縁層の一例である。
次いで、図３（ｂ）に示すように、ストッパ金属層１２ａをストッパとして、コア基板１０の部品実装領域Ａをレーザにより貫通加工してストッパ金属層１２ａの上に開口部１０ａを形成する。これにより、被実装体５に、コア基板１０の開口部１０ａの側面とストッパ金属層１２ａの上面とによって構成される凹部Ｃ（キャビティ）が設けられる。一般的に、レーザは樹脂材料を加工しやすく、銅など金属層は加工しにくい特性を有するので、コア基板１０のレーザ加工が終了してストッパ金属層１２ａが露出するとストッパ金属層１２ａでレーザ加工が概ね止まるようになっている。
従って、凹部Ｃの深さはコア基板１０の厚みによって決定されるので、所望の深さの凹部Ｃを安定して形成することができる。また、多面取りの大型基板を使用する場合であっても、基板内に設けられる複数の凹部Ｃの間で深さのばらつきを抑制することができる。
本実施形態と違って、コア基板１０の厚みの途中までレーザ加工して凹部を形成する場合は、深さの制御が困難であり凹部の深さがかなりばらつきやすい。しかも、樹脂材料のレーザ加工は比較的時間がかかるので、レーザ出力を大きく設定することが多く、この場合は凹部の深さのばらつきがさらに顕著となる。
本実施形態では、レーザ出力を大きく設定する場合であっても、ストッパ金属層１２ａでレーザ加工が止まるので、深さ制御を考慮する必要がなく、生産効率の向上にも寄与できる。
レーザとしてはＣＯ2レーザやＹＡＧレーザなどが使用され、コア基板１０とストッパ金属層１２ａとのより高い加工選択性を必要とする場合は、ＣＯ2レーザを使用することが好ましい。
また、図３（ｂ）の縮小平面図に示すように、被実装体５の上面側の４隅には第１配線層１２と同一層から形成されたアライメントマークＡＭが配置されている。コア基板１０の部品実装領域Ａをレーザ加工する際に、レーザ装置の位置合わせ機構がアライメントマークＡＭを検出し、これに基づいてレーザを部品実装領域Ａに精度よく位置合わせすることができる。従って、小型化された電子部品を実装する場合であっても、それに対応するコア基板１０の部品実装領域Ａにレーザで精度よく開口部１０ａを形成することができる。
なお、レーザでコア基板１０を加工する代わりに、エッチング（ウェットエッチング又はドライエッチング）によってコア基板１０の部品実装領域Ａを加工してもよい。この場合も同様に、コア基板１０をエッチングする際に、ストッパ金属層１２ａでエッチングを概ね止めることが可能である。エッチングを採用する場合は、コア基板１０の上面に部品実装領域Ａに開口部が設けられたマスク（レジストなど）が形成され、そのマスクの開口部を通してコア基板１０がエッチングされる。
続いて、図３（ｃ）に示すように、被実装体５の凹部Ｃの底部に露出したストッパ金属層１２ａをウェットエッチングなどにより除去する。これにより、凹部Ｃの底に下側層間絶縁層２０の上面が露出した状態となる。
次いで、図３（ｄ）に示すように、両端側に接続端子３２をそれぞれ備えたキャパシタ部品３０（電子部品）を用意する。そのような構造のキャパシタ部品３０としては、例えば積層セラミックキャパシタなどがある。そして、キャパシタ部品３０をその接続端子３２が水平方向に並ぶようにして被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
このとき、キャパシタ部品３０の側面と被実装体５の凹部Ｃの側面との隙間にも接着剤３４が充填される。また、上記したアライメントマークＡＭを使用することにより、マウンタによってキャパシタ部品３０を精度よく凹部Ｃに実装することができる。
第１実施形態では、凹部Ｃの底部のストッパ金属層１２ａが全て除去されるので、キャパシタ部品３０の接続端子３２が凹部Ｃの底部に接触することがあってもキャパシタ部品３０の両端側の接続端子３２が電気的にショートするおそれがない。
なお、本実施形態では、電子部品としてキャパシタ部品３０を例示するが、同様な接続端子を備えた抵抗やインダクタなどの受動部品を実装してもよい。
続いて、図４（ａ）に示すように、半硬化の樹脂フィルム４０ａをコア基板１０の上面側に圧着し、熱処理する。これにより、図４（ｂ）に示すように、樹脂フィルム４０ａが流動しながら硬化することにより、キャパシタ部品３０を被覆する上側層間絶縁層４０（第３絶縁層）がコア基板１０の上面側に形成される。キャパシタ部品３０は凹部Ｃに実装されてその段差が解消されているので、上側層間絶縁層４０はその上面が平坦な状態で形成される。
このようにして、キャパシタ部品３０がコア基板１０の内部に内蔵されると共に、上側層間絶縁層４０と下側層間絶縁層２０との間に挟まれた状態となる。
次いで、図４（ｃ）に示すように、上側層間絶縁層４０をレーザ加工することにより、キャパシタ部品３０の両端側の接続端子３２の上面に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。また、同様に、下側層間絶縁層２０及び接着剤３４をレーザ加工することにより、キャパシタ部品３０の両端側の接続端子３２の下面に到達する深さの第１ビアホールＶＨ１を形成すると共に、下側層間絶縁層２０をレーザ加工してコア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
さらに、図５（ａ）に示すように、コア基板１０の両面側の上側、下側層間絶縁層４０，２０の上に、第１ビアホールＶＨ１を介してキャパシタ部品３０の接続端子３２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の第１配線層１２に接続される第２配線層１６をそれぞれ形成する。
第２配線層１６の形成方法としては、例えばセミアディティブ法が採用される。詳しく説明すると、まず、コア基板１０の両面側において、第１、第２ビアホールＶＨ１，ＶＨ２の内面及び、上側、下側層間絶縁層４０，２０の上にシード層（不図示）を形成する。
さらに、第２配線層１６が配置される部分に開口部が設けられためっきレジスト（不図示）をシード層の上に形成する。続いて、シード層をめっき給電経路に利用する電解めっきにより、第１、第２ビアホールＶＨ１，ＶＨ２内及びめっきレジストの開口部に金属めっき層を形成する。次いで、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングする。
図５（ａ）では、コア基板１０の両面側に２層の配線層（第１、第２配線層１２，１６）をそれぞれ積層した形態を例示するが、配線層の積層数は任意に設定することができる。
続いて、図５（ｂ）に示すように、コア基板１０の両面側において、第２配線層１６のパッド上に開口部１８ａが設けられたソルダレジスト１８をそれぞれ形成する。
次いで、コア基板１０の両面側において、ソルダレジスト１８の開口部１８ａ内の第２配線層１６のパッドに、下から順にＮｉめっき層１９ａ／Ａｕめっき層１９ｂを形成して接続部１９を得る（コア基板１０の下面側では不図示）。さらに、コア基板１０の下面側の第２配線層１６の接続部にはんだボールを搭載するなどして外部接続端子３６を形成する。
次いで、図５（ｃ）に示すように、コア基板１０の上面側の第２配線層１６の接続部に半導体チップ３８のバンプ３８ａをフリップチップ接続する。さらに、半導体チップ３８の下側にアンダーフィル樹脂３９を充填する。
これにより、第１実施形態の電子部品内蔵基板１ａ（半導体装置）が得られる。
なお、本実施形態の電子部品内蔵基板は、図５（ａ）の構造体に基づいてマザーボードなどにも適用することもできる。
以上説明したように、本実施形態の電子部品内蔵基板の製造方法では、まず、両面側に相互接続された第１配線層１２を備えたコア基板１０（第１絶縁層）の下に下側層間絶縁層２０（第２絶縁層）が形成された構造の被実装体５を用意する。部品実装領域Ａに対応するコア基板１０の下面には第１配線層１２と同一層から形成されたストッパ金属層１２ａが形成されている。
次いで、ストッパ金属層１２ａをレーザ加工のストッパとして使用して、コア基板１０の部品実装領域Ａをレーザによって貫通加工することにより、コア基板１０に開口部１０ａを形成する。これにより、被実装体５に凹部Ｃが設けられた状態となる。本実施形態では、ストッパ金属層１２ａをレーザ加工のストッパとして利用するので、凹部Ｃの深さがコア基板１０の厚みによって決定されることから、所望の深さの凹部Ｃを安定して形成することできる。
続いて、第１実施形態では、凹部Ｃの底部のストッパ金属層１２ａが全て除去される。さらに、凹部にキャパシタ部品３０を実装した後に、キャパシタ部品３０の上に上側層間絶縁層４０（第３絶縁層）を形成することにより、キャパシタ部品をコア基板１０の中に内蔵させて埋め込む。
本実施形態では、コア基板１０の開口部１０ａに内蔵されたキャパシタ部品３０を、同一の樹脂材料からなる下側層間絶縁層２０と上側層間絶縁層４０とによって挟み込むことができる。下側層間絶縁層２０及び上側層間絶縁層４０の樹脂材料としては、エポキシ樹脂やポリイミド樹脂などが好適に使用される。
これにより、本実施形態の電子部品内蔵基板１ａでは、キャパシタ部品３０（コア基板１０）を対称軸として層間絶縁層２０，４０が対象に配置された構造となる。従って、キャパシタ部品３０、コア基板１０及び上側、下側層間絶縁層４０，２０の間の熱膨張係数の差に基づいて熱応力が発生するとしても、その熱応力が相殺されて反りが発生することが防止される。
さらには、本実施形態では、従来技術と違って、半硬化の樹脂フィルムの中に電子部品を埋め込んだり、開口部を備えた絶縁性スペーサを使用したりしないので、コア基板１０と上側、下側層間絶縁層４０，２０とを同一材料（ガラスクロス入り樹脂やプリプレグなど）から形成することができる。この形態の場合は、電子部品の周りの絶縁層の熱膨張係数を同一に設定できるので、反りの発生をさらに抑えることができる。
その後に、コア基板１０の両面側の上側、下側層間絶縁層４０，２０に、キャパシタ部品３０の接続端子３２及び第１配線層１２に到達する第１、第２ビアホールＶＨ１，ＶＨ２がそれぞれ形成される。さらに、コア基板１０の両面側の上側、下側層間絶縁層４０，２０に、第１、第２ビアホールＶＨ１，ＶＨ２を介してキャパシタ部品３０の接続端子３２及び第１配線層１２に接続される第２配線層１６がそれぞれ形成される。
本実施形態では、コア基板１０にキャパシタ部品３０を内蔵させた後に、一般的なビルドアップ配線の技術を利用して多層配線層を形成できるので、既存の製造ラインを共通して使用することができ、膨大な設備投資を回避できる面でも有利である。
なお、第１実施形態では、凹部が形成される第１絶縁層としてコア基板１０を例示したが、コア基板の上にビルドアップ配線を形成する際の層間絶縁層の下にストッパ金属層を形成しておき、層間絶縁層を貫通加工して凹部を形成し、同様に電子部品を実装してもよい。
また、凹部が形成される第１絶縁層として、リジッド基板（コア基板１０）を例示したが、フレキシブル基板であってもよい。
（第２の実施の形態）
図６〜図７は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図である。
第２実施形態では、第１実施形態において、キャパシタ部品の代わりに半導体チップが実装される。第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
第２実施形態の電子部品内蔵基板の製造方法では、図６（ａ）に示すように、まず、第１実施形態の図３（ｃ）と同様に、被実装体５の凹部Ｃの底部のストッパ金属層１２ａが除去された構造体を得る。
次いで、図６（ｂ）に示すように、接続端子５２（接続パッド又は接続バンプ）備えた半導体チップ５０（ＬＳＩチップ）を用意し、半導体チップ５０をその接続端子５２を下側にして（フェイスダウン）、被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
続いて、図６（ｃ）に示すように、第１実施形態と同様に、コア基板１０及び半導体チップ５０の上に上側層間絶縁層４０を形成する。
さらに、図７（ａ）に示すように、下側層間絶縁層２０及び接着剤３４をレーザ加工することにより、半導体チップ５０の接続端子５２に到達する深さの第１ビアホールＶＨ１を形成すると共に、下側層間絶縁層２０をレーザ加工してコア基板１０の下面側の第１配線層１２に到達す深さの第２ビアホールＶＨ２を形成する。また、上側層間絶縁層４０をレーザ加工することにより、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
なお、レーザ照射による半導体チップ５０へのダメージが問題になる場合は、開口部が設けられたマスク（レジストなど）を形成し、その開口部を通して下側層間絶縁層２０及び接着剤３４をドライエッチングすることにより第１ビアホールＶＨ１を形成することも可能である。
その後に、図７（ｂ）に示すように、第１実施形態と同様な方法により、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して半導体チップ５０の接続端子５２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
これにより、第２実施形態の電子部品内蔵基板１ｂが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。第２実施形態は、第１実施形態と同様な効果を奏する。
（第３の実施の形態）
図８は本発明の第３実施形態の電子部品内蔵基板の製造方法を示す断面図である。
第３実施形態では、第２実施形態において、半導体チップがフェイスアップで実装される。第３実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
第３実施形態の電子部品内蔵基板の製造方法では、図８（ａ）に示すように、前述した第２実施形態の図６（ｂ）の工程において、半導体チップ５０をその接続端子５２を上側にして（フェイスアップ）、被実装体５の凹部Ｃに接着剤３４によって接着して実装する。
次いで、図８（ｂ）に示すように、第１実施形態と同様な方法により、半導体チップ５０及びコア基板１０の上に上側層間絶縁層４０を形成する。
さらに、図８（ｃ）に示すように、上側層間絶縁層４０に、半導体チップ５０の接続端子５２に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達す深さの第２ビアホールＶＨ２を形成する。また、下側層間絶縁層２０に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
その後に、上側層間絶縁層４０の上に、第１ビアホールＶＨ１を介して半導体チップ５０の接続端子５２に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。また、下側層間絶縁層２０の上に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。
これにより、第３実施形態の電子部品内蔵基板１ｃが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。第３実施形態は、第１実施形態と同様な効果を奏する。
（第４の実施の形態）
図９及び図１０は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図である。第４実施形態の特徴は、第１実施形態において、被実装体の凹部の底部のストッパ金属層をパターニングして電子部品を電気接続するための接続パッドを形成することにある。第４実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
第４実施形態では、図９（ａ）に示すように、第１実施形態の図３（ｂ）と同一の構造体を得る。次いで、図９（ｂ）に示すように、被実装体５の凹部Ｃの底部のストッパ金属層１２ａ上において、接続パッドが配置される部分にレジスト２４をパターン化して残す。凹部Ｃ以外のコア基板１０の上はその全体がレジスト２４で被覆される。
次いで、レジスト２４をマスクにしてストッパ金属層１２ａをウェットエッチングした後に、レジスト２４を除去する。これにより、図９（ｃ）に示すように、被実装体５の凹部Ｃ内の下側層間絶縁層２０の上に接続パッド１３が形成される。接続パッド１３はコア基板１０の下面側の第１配線層１２に繋がって電気接続されていてもよいし、第１配線層１２と分離されていてもよい。
さらに、図９（ｄ）に示すように、第１実施形態と同様な両端側に接続端子３２を備えたキャパシタ部品３０を用意し、キャパシタ部品３０の接続端子３２をはんだ２６によって被実装体５の接続パッド１３に接合して実装する。はんだ２６の他に各種の導電性ペーストを使用することができる。
次いで、図１０（ａ）に示すように、キャパシタ部品３０及びコア基板１０の上に上側層間絶縁層４０を形成してキャパシタ部品３０を埋め込む。このとき、キャパシタ部品３０の下面側の隙間を完全に埋め込めない場合は、上側層間絶縁層４０を形成する前に、液状樹脂をキャパシタ部品３０の周りの隙間に充填してもよい。
さらに、図１０（ｂ）に示すように、下側層間絶縁層２０をレーザ加工することにより、接続パッド１３の下面に到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
さらに、上側層間絶縁層４０をレーザ加工することにより、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
第４実施形態では、接続パッド１３の上にキャパシタ部品３０の接続端子３２が実装されているので、第１ビアホールＶＨ１を形成する際に、キャパシタ部品３０の接続端子３２がレーザに曝されない構造となっている。従って、ダメージに弱いキャパシタ部品３０を使用する場合であっても、キャパシタ部品３０を信頼性よくコア基板１０に内蔵させることができる。
その後に、図１０（ｃ）に示すように、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して接続パッド１３に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。コア基板１０の下面側の第２配線層１６は、接続パッド１３及びはんだ２６を介してキャパシタ部品３０の接続端子３２に電気接続される。
なお、必要に応じて、キャパシタ部品３０の上面側の接続端子３２の上の上側層間絶縁層４０にビアホールを形成し、第２配線層１６がキャパシタ部品３０の上面側の接続端子３２に接続されるようにしてもよい。
これにより、第４実施形態の電子部品内蔵基板１ｄが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
第４実施形態は第１実施形態と同様な効果を奏する。これに加えて、第１〜第３実施形態より電子部品を信頼性よく基板に内蔵させることができる。
（第５の実施の形態）
図１１は本発明の第５実施形態の電子部品内蔵基板の製造方法を示す断面図である。
第５実施形態では、第４実施形態において、キャパシタ部品の代わりに半導体チップが実装される。第５実施形態では、第１実施形態と同一工程については、その詳しい説明を省略する。
第５実施形態の電子部品内蔵基板の製造方法では、図１１（ａ）に示すように、第４実施形態の図９（ｃ）と同様に、被実装体５の凹部Ｃの底部のストッパ金属層１２ａをパターン化して接続パッド１３を形成する。
次いで、図１１（ｂ）に示すように、接続端子５２（接続パッド又は接続バンプ）を備えた半導体チップ５０を用意し、半導体チップ５０の接続端子５２をはんだ２６を介して接続パッド１３にフリップチップ接続する。
続いて、図１１（ｃ）に示すように、半導体チップ５０及びコア基板１０の上に上側層間絶縁層４０を形成する。このとき、半導体チップ５０の下側の隙間を完全に埋め込めない場合は、上側層間絶縁層４０を形成する前に、液状樹脂を半導体チップ５０の周りの隙間に充填してもよい。
その後に、図１１（ｄ）に示すように、第４実施形態と同様に、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介して接続パッド１３に接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。また、上側層間絶縁層４０の上に第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
コア基板１０の下面側の第２配線層１６は、接続パッド１３及びはんだ２６を介して半導体チップ５０の接続端子５２に電気接続される。これにより、第５実施形態の電子部品内蔵基板１ｅが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
第５実施形態は第１実施形態と同様な効果を奏する。これに加えて、第５実施形態においても、第４実施形態と同様に、第１ビアホールＶＨ１を形成する際に、半導体チップ５０の接続端子５２がレーザに曝されない構造となっているので、ダメージに弱い半導体チップ５０を使用する場合であっても、半導体チップ５０を信頼性よくコア基板１０に内蔵させることができる。
（第６の実施の形態）
図１２及び図１３は本発明の第６実施形態の電子部品内蔵基板の製造方法を示す断面図である。第６実施形態の特徴は、被実装体の凹部の底部にストッパ金属層の全体を残した状態で電子部品を実装することにある。第６実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。
第６実施形態の電子部品内蔵基板の製造方法では、図１２（ａ）に示すように、前述した第１実施形態の図３（ｃ）のストッパ金属層１２ａを除去する工程を省略し、被実装体５の凹部Ｃの底部にストッパ金属層１２ａを残した状態とする。
次いで、図１２（ｂ）に示すように、誘電体層６０ａが上部電極６０ｂ及び下部電極６０ｃ（接続端子）に挟まれた構造の平行平板型のキャパシタ部品６０を用意し、キャパシタ部品６０の下部電極６０ｃを被実装体５の凹部Ｃのストッパ金属層１２ａにはんだ２６によって接合する。ストッパ金属層１２ａはコア基板１０の下面側の第１配線層１２に繋がって電気接続されるパッドとしてもよいし、第１配線層１２と分離されていてもよい。
次いで、図１２（ｃ）に示すように、キャパシタ部品６０及びコア基板１０の上に上側層間絶縁層４０を形成する。さらに、図１３（ａ）に示すように、上側層間絶縁層４０に、キャパシタ部品６０の上部電極６０ｂに到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の上面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。同様に、下側層間絶縁層２０に、ストッパ金属層１２ａに到達する深さの第１ビアホールＶＨ１を形成すると共に、コア基板１０の下面側の第１配線層１２に到達する深さの第２ビアホールＶＨ２を形成する。
その後に、図１３（ｂ）に示すように、上側層間絶縁層４０の上に、第１ビアホールＶＨ１を介してキャパシタ部品６０の上部電極６０ｂに接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の上面側の第１配線層１２に接続される第２配線層１６を形成する。
さらに、下側層間絶縁層２０の上に、第１ビアホールＶＨ１を介してストッパ金属層１２ａに接続されると共に、第２ビアホールＶＨ２を介してコア基板１０の下面側の第１配線層１２に接続される第２配線層１６を形成する。コア基板１０の下面側の第２配線層１６は、ストッパ金属層１２ａ及びはんだ２６を介してキャパシタ部品６０の下部電極６０ｃに電気接続される。これにより、第６実施形態の電子部品内蔵基板１ｆが得られる。そして、第１実施形態と同様に、半導体装置などに適用される。
第６実施形態では、電子部品として、平行平板型のキャパシタ部品６０を例示したが、同様な電極構造を有する抵抗やインダクタを実装することも可能である。あるいは、半導体チップの接続端子を上側にし、その背面側をストッパ金属層１２ａの上に接着剤で実装してもよい。
第６実施形態は第１実施形態と同様な効果を奏する。第６実施形態では、ストッパ金属層１２ａを除去したり、パターン化したりする必要がないので、第１〜第５実施形態よりも製造工程を簡易とすることができる。
なお、第１実施形態のように、ストッパ金属層１２ａを全て除去した状態で平行平板型のキャパシタ部品６０を実装してもよい。この場合、コア基板１０の下面側の第１ビアホールＶＨ１はキャパシタ部品６０の下部電極６０ｃに到達して形成される。
図１（ａ）〜（ｅ）は従来技術の電子部品内蔵基板の第１の製造方法を示す断面図である。 図２（ａ）〜（ｃ）は従来技術の電子部品内蔵基板の第２の製造方法を示す断面図である。 図３（ａ）〜（ｄ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（一部平面図）（その１）である。 図４（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図５（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図６（ａ）〜（ｃ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図７（ａ）及び（ｂ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図８（ａ）〜（ｃ）は本発明の第３実施形態の電子部品内蔵基板の製造方法を示す断面図である。 図９（ａ）〜（ｄ）は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図１０（ａ）〜（ｃ）は本発明の第４実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図１１（ａ）〜（ｄ）は本発明の５実施形態の電子部品内蔵基板の製造方法を示す断面図である。 図１２（ａ）〜（ｃ）は本発明の６実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図１３（ａ）及び（ｂ）は本発明の６実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。
符号の説明
１ａ〜１ｆ…電子部品内蔵基板、５…被実装体、１０…コア基板（第１絶縁層）、１０ａ…開口部、１２…第１配線層、１２ａ…ストッパ金属層、１３…接続パッド、１４…貫通電極、１６…第２配線層、１９ａ…Ｎｉめっき層、１９ｂ…Ａｕめっき層、１９…接続部、２０…下側層間絶縁層（第２絶縁層）、２４…レジスト、２６…はんだ、３０…キャパシタ部品、３２，５２…接続端子、３４…接着剤、３６…外部接続端子、３８，５０…半導体チップ、３８ａ…バンプ、４０…上側層間絶縁層（第３絶縁層）、６０…平行平板型のキャパシタ部品、６０ａ…誘電体層、６０ｂ…上部電極、６０ｃ…下部電極、Ａ…部品実装領域、ＡＭ…アライメントマーク、Ｃ…凹部、ＴＨ…スルーホール、ＶＨ…ビアホール。

Claims (4)

  1. 被実装体に設けられた凹部に半導体チップが実装された構造を有する電子部品内蔵基板の製造方法であって、
    第１絶縁層と、部品実装領域に対応する部分の前記第１絶縁層の下に形成されたストッパ金属層と、前記ストッパ金属層の下に形成された第２絶縁層とを含む前記被実装体を用意する工程と、
    前記ストッパ金属層をストッパにして、前記第１絶縁層の前記部品実装領域に対応する部分を貫通加工して開口部を形成することにより、前記凹部を得る工程と、
    前記凹部の底部の前記ストッパ金属層を除去して前記第２絶縁層を露出させる工程と、
    前記凹部の底部の前記第２絶縁層の上に、半導体チップをその接続端子を下側にした状態で、接着剤で接着すると共に、前記半導体チップの側面と前記開口部の側面との隙間を前記接着剤で埋め込む工程と、
    前記半導体チップ及び前記第１絶縁層の上に第３絶縁層を形成する工程と、
    前記第２絶縁層及び前記接着剤に、前記半導体チップの接続端子に到達する第１ビアホールを形成する工程と、
    前記第２絶縁層の上に、前記第１ビアホールを介して前記半導体チップの接続端子に接続される第２配線層を形成する工程とを有することを特徴とする電子部品内蔵基板の製造方法。
  2. 前記第１絶縁層は、両面側に貫通電極を介して相互接続された第１配線層がそれぞれ設けられたコア基板であり、前記ストッパ金属層は前記コア基板の下面側の前記第１配線層と同一層から形成されることを特徴とする請求項１に記載の電子部品内蔵基板の製造方法。
  3. 前記第１ビアホールを形成する工程において、前記第２絶縁層及び第３絶縁層に、前記第１絶縁層の両面側の前記第１配線層に到達する第２ビアホールをそれぞれ形成し、
    前記第２配線層は、前記第２ビアホールを介して前記第１配線層に接続されることを特徴とする請求項２に記載の電子部品内蔵基板の製造方法。
  4. 前記第１絶縁層を貫通加工して凹部を得る工程において、前記第１絶縁層は、レーザ又はエッチングにより加工されることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板の製造方法。
JP2008042621A 2008-02-25 2008-02-25 電子部品内蔵基板の製造方法 Active JP5395360B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008042621A JP5395360B2 (ja) 2008-02-25 2008-02-25 電子部品内蔵基板の製造方法
US12/366,140 US8116066B2 (en) 2008-02-25 2009-02-05 Method of manufacturing electronic component built-in substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008042621A JP5395360B2 (ja) 2008-02-25 2008-02-25 電子部品内蔵基板の製造方法

Publications (3)

Publication Number Publication Date
JP2009200389A JP2009200389A (ja) 2009-09-03
JP2009200389A5 JP2009200389A5 (ja) 2011-01-13
JP5395360B2 true JP5395360B2 (ja) 2014-01-22

Family

ID=40998725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008042621A Active JP5395360B2 (ja) 2008-02-25 2008-02-25 電子部品内蔵基板の製造方法

Country Status (2)

Country Link
US (1) US8116066B2 (ja)
JP (1) JP5395360B2 (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
KR20110122008A (ko) * 2010-05-03 2011-11-09 삼성전기주식회사 적층 세라믹 커패시터, 이를 포함하는 인쇄회로기판 및 그의 제조방법
US8519270B2 (en) 2010-05-19 2013-08-27 Unimicron Technology Corp. Circuit board and manufacturing method thereof
US8677613B2 (en) 2010-05-20 2014-03-25 International Business Machines Corporation Enhanced modularity in heterogeneous 3D stacks
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
JP5585426B2 (ja) 2010-12-07 2014-09-10 Ｔｄｋ株式会社 配線板、電子部品内蔵基板、配線板の製造方法及び電子部品内蔵基板の製造方法
JP2013038374A (ja) * 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
DE102011075866A1 (de) * 2011-05-16 2012-11-22 Continental Automotive Gmbh Mehrlagige Leiterplatte mit eingebettetem EMV-Kondensator
WO2012164719A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
WO2013008552A1 (ja) * 2011-07-13 2013-01-17 イビデン株式会社 電子部品内蔵配線板及びその製造方法
KR20130032529A (ko) * 2011-09-23 2013-04-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN103187311B (zh) * 2011-12-27 2016-02-03 深南电路有限公司 封装基板制作方法
JP2013171926A (ja) * 2012-02-20 2013-09-02 Denso Corp 電子部品
KR101304359B1 (ko) * 2012-04-18 2013-09-11 대덕전자 주식회사 캐비티 인쇄회로기판 제조방법
US9059157B2 (en) * 2012-06-04 2015-06-16 Stats Chippac Ltd. Integrated circuit packaging system with substrate and method of manufacture thereof
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9087847B2 (en) * 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
JP5236826B1 (ja) 2012-08-15 2013-07-17 太陽誘電株式会社 電子部品内蔵基板
WO2014041627A1 (ja) * 2012-09-12 2014-03-20 株式会社メイコー 部品内蔵基板の製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
JP5540061B2 (ja) * 2012-11-30 2014-07-02 欣興電子股▲ふん▼有限公司 回路基板およびその製造方法
KR102026229B1 (ko) * 2012-12-12 2019-09-27 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
JP2014116548A (ja) * 2012-12-12 2014-06-26 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
KR101497192B1 (ko) * 2012-12-27 2015-02-27 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
US8803310B1 (en) * 2013-02-08 2014-08-12 Unimicron Technology Corp. Embedded electronic device package structure
JP6173781B2 (ja) * 2013-06-10 2017-08-02 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP6158601B2 (ja) * 2013-06-10 2017-07-05 新光電気工業株式会社 配線基板及び配線基板の製造方法
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
JP2015050309A (ja) * 2013-08-31 2015-03-16 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP2015065322A (ja) * 2013-09-25 2015-04-09 日東電工株式会社 半導体装置の製造方法
EP3065514A4 (en) * 2013-10-30 2017-04-26 Kyocera Corporation Wiring board and mounting structure using same
US9171795B2 (en) * 2013-12-16 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with embedded component and method of manufacture thereof
KR102186146B1 (ko) * 2014-01-03 2020-12-03 삼성전기주식회사 패키지 기판, 패키지 기판 제조 방법 및 이를 이용한 반도체 패키지
JP2015133424A (ja) * 2014-01-14 2015-07-23 住友電工デバイス・イノベーション株式会社 電子部品の製造方法
KR102333083B1 (ko) * 2014-05-30 2021-12-01 삼성전기주식회사 패키지 기판 및 패키지 기판 제조 방법
US9653322B2 (en) * 2014-06-23 2017-05-16 Infineon Technologies Austria Ag Method for fabricating a semiconductor package
KR102222608B1 (ko) * 2014-08-01 2021-03-05 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6393566B2 (ja) * 2014-09-17 2018-09-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102194720B1 (ko) * 2014-09-30 2020-12-23 삼성전기주식회사 방열 구조체를 포함하는 회로기판
US10079156B2 (en) 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9721799B2 (en) 2014-11-07 2017-08-01 Advanced Semiconductor Engineering, Inc. Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof
JP6465386B2 (ja) 2014-11-17 2019-02-06 新光電気工業株式会社 配線基板及び電子部品装置と配線基板の製造方法及び電子部品装置の製造方法
US9420695B2 (en) 2014-11-19 2016-08-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US9426891B2 (en) 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
KR102356810B1 (ko) * 2015-01-22 2022-01-28 삼성전기주식회사 전자부품내장형 인쇄회로기판 및 그 제조방법
JP6752553B2 (ja) 2015-04-28 2020-09-09 新光電気工業株式会社 配線基板
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9748227B2 (en) 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
DE112015007240T5 (de) * 2015-12-26 2018-10-04 Intel Corporation Senkrecht eingebettete passive bauelemente
US10453786B2 (en) 2016-01-19 2019-10-22 General Electric Company Power electronics package and method of manufacturing thereof
CN107295747B (zh) * 2016-03-31 2021-03-12 奥特斯(中国)有限公司 器件载体及制造器件载体的方法
JP7080579B2 (ja) * 2016-12-02 2022-06-06 凸版印刷株式会社 電子部品製造方法
JP7021854B2 (ja) * 2017-01-24 2022-02-17 ゼネラル・エレクトリック・カンパニイ 電力用電子回路パッケージおよびその製造方法
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
JP6673304B2 (ja) * 2017-07-21 2020-03-25 株式会社村田製作所 多層基板
JP2019067994A (ja) * 2017-10-04 2019-04-25 トヨタ自動車株式会社 積層基板とその製造方法
KR102029101B1 (ko) * 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
CN108282957B (zh) * 2018-01-30 2019-10-15 维沃移动通信有限公司 一种印制电路板、印制电路板的制作方法及移动终端
EP3557608A1 (en) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit
KR102046857B1 (ko) * 2018-05-11 2019-11-21 주식회사 네패스 반도체 패키지
US10757813B2 (en) * 2018-10-12 2020-08-25 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
KR102679998B1 (ko) * 2019-06-13 2024-07-02 삼성전기주식회사 인쇄회로기판
CN111863627B (zh) * 2020-06-29 2022-04-19 珠海越亚半导体股份有限公司 集成无源器件封装结构及其制作方法和基板
US20240047228A1 (en) * 2022-08-02 2024-02-08 Advanced Micro Devices, Inc. Methods for constructing package substrates with high density
CN117560860A (zh) * 2022-08-04 2024-02-13 辉达公司 堆叠多个印刷电路板的方法和配置
US20250038145A1 (en) * 2023-07-28 2025-01-30 Mediatek Inc. Semiconductor package structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3809053B2 (ja) * 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP3709882B2 (ja) * 2003-07-22 2005-10-26 松下電器産業株式会社 回路モジュールとその製造方法
JP4198566B2 (ja) * 2003-09-29 2008-12-17 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2005302854A (ja) 2004-04-08 2005-10-27 Fujikura Ltd 部品内蔵両面基板、部品内蔵両面配線板およびその製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
KR100645643B1 (ko) * 2004-07-14 2006-11-15 삼성전기주식회사 수동소자칩 내장형의 인쇄회로기판의 제조방법
TWI301739B (en) * 2004-12-03 2008-10-01 Via Tech Inc Structure and method for embedded passive component assembly
KR100700922B1 (ko) 2005-10-17 2007-03-28 삼성전기주식회사 수동 소자를 내장한 기판 및 그 제조 방법
JP4673207B2 (ja) * 2005-12-16 2011-04-20 イビデン株式会社 多層プリント配線板およびその製造方法

Also Published As

Publication number Publication date
US8116066B2 (en) 2012-02-14
JP2009200389A (ja) 2009-09-03
US20090215231A1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
JP5395360B2 (ja) 電子部品内蔵基板の製造方法
JP4361826B2 (ja) 半導体装置
JP5826532B2 (ja) 半導体装置及びその製造方法
JP5410660B2 (ja) 配線基板及びその製造方法と電子部品装置及びその製造方法
JP5566200B2 (ja) 配線基板及びその製造方法
JP5389770B2 (ja) 電子素子内蔵印刷回路基板及びその製造方法
JP2014154800A (ja) 配線基板及びその製造方法
US9899235B2 (en) Fabrication method of packaging substrate
JP2009135162A (ja) 配線基板及び電子部品装置
JP2011258772A (ja) 配線基板及びその製造方法並びに半導体装置
JP2010034403A (ja) 配線基板及び電子部品装置
JP2002164467A (ja) 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法
JP2009277916A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP2008270532A (ja) インダクタ内蔵基板及びその製造方法
JP5454681B2 (ja) モジュール基板およびその製造方法
JP2009081357A (ja) 配線基板の製造方法及び配線基板
US20070143992A1 (en) Method for manufacturing wiring board
JP2017050310A (ja) 電子部品装置及びその製造方法
US8334590B1 (en) Semiconductor device having insulating and interconnection layers
JP4934444B2 (ja) 半導体装置とその製造方法
JP4398683B2 (ja) 多層配線基板の製造方法
JP6387226B2 (ja) 複合基板
TW201927090A (zh) 佈線板及其製造方法
JP5174355B2 (ja) 配線基板及びその製造方法と半導体装置
JP2008311508A (ja) 電子部品パッケージおよびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101119

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120229

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131018

R150 Certificate of patent or registration of utility model

Ref document number: 5395360

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150