JP5360083B2

JP5360083B2 - 液晶表示装置

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Publication number: JP5360083B2
Application number: JP2011021967A
Authority: JP
Inventors: 隆一平山
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2011-02-03
Filing date: 2011-02-03
Publication date: 2013-12-04
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Description

本発明は、所定方向に隣接する第一画素と第二画素とが１本のデータラインを共用し、前記第一画素が第一走査ラインに第一スイッチング素子を介して接続され、前記第二画素が第二走査ラインに第二スイッチング素子を介して接続され、前記第一画素と前記第二画素とが、前記第一走査ラインと前記第二走査ラインとの間に配置されている液晶表示装置に関する。

近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示装置が開発されている。

アクティブマトリクス型の液晶表示装置は、その表示領域に、マトリクス状に配置された複数の画素と、各画素を行毎に順次走査するための複数の走査ライン、各画素に書込むデータを供給するための複数のデータラインとが形成されている。各画素は、ゲート電極が前記走査ラインに接続されドレイン電極がデータラインに接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極と、各画素で共通の電位に設定される共通電極と、画素電極と共通電極との電位差を所定の電位差に保つための電荷を蓄積する補助容量と、を備えている。ここで、画素電極と共通電極との間には、例えば、画素電極と共通電極との間の電位差に応じてその配向状態が変化する液晶が配されている。

表示領域の周囲には、各走査ラインに接続され、この各走査ラインを介して各ＴＦＴを走査するための（オン・オフ制御するための）ゲートドライバや、各データラインに接続され、この各データラインを介して各画素（各補助容量や液晶）に所定のデータ電圧を出力するデータドライバが形成されている。

ところで、アクティブマトリクス型の液晶表示装置は、携帯電話やデジタルカメラ等の小型携帯機器のモニター部として組み込まれることがある。このようなときには、表示領域の外周部としての額縁を狭額縁化できることが好ましく、比較的その占有面積が広くなってしまうゲートドライバやソースドライバを額縁の何れか一辺側に集約配置している。また、ゲートドライバやソースドライバを集約配置することによりこれらの実装工程を簡略化することもできるようになっている。しかし、このようなときには、ゲートドライバやソースドライバの配置位置に応じて、走査ラインまたはデータラインが表示領域の周囲（額縁）を長い距離に亘って引き回されることになるが、この引き回し領域を更に少なくするために、走査ラインの数を２倍にする代わりに、データラインの数を半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）

図１８は、そのような狭額縁化を達成するための一手法として考えられた表示画面内における画素結線例の概略図である。これは、１本のデータラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するものである。この場合、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査ラインＧ（ｊ）に接続されている。

例えば、図１８において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査ラインＧ（１）とデータラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査ラインＧ（２）とデータラインＳ（１）に接続されている。そして、画素Ｐ（１，１）と画素Ｐ（１，２）は、走査ラインＧ（１）と走査ラインＧ（２）との間に配置されている。

図１９は、このようなアクティブマトリクス型の液晶表示装置における各画素Ｐ（ｉ，ｊ）に映像信号Ｖｓｉｇを書き込むときの走査ラインＧ（ｊ）の走査方向（各走査信号波形）と、データラインＳ（ｉ）を共用した隣接画素Ｐ（ｉ，ｊ）間での書き込み順位を示している。例えば、データラインＳ（１）に接続された各画素Ｐ（１，ｊ）は、画素Ｐ（１，１）、画素Ｐ（１，２）、画素Ｐ（１，３）、画素Ｐ（１，４）の順に書き込まれていく。

特開２００４−１８５００６号公報

上述したようなデータラインの数を半分にするための画素結線において、各行の画素は、行方向に隣接する画素間で、画素に対して異なる方向に配置された走査ラインに接続されている。このため、製造過程において、例えば図２０に示すように、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生すると、画素電極と走査ラインとの間に発生する寄生容量Ｃｇｓ１、Ｃｇｓ２が、走査ラインの延伸方向に隣接する画素間で異なる値になる。このような場合には、走査ラインの延伸方向に隣接する画素のそれぞれに、たとえ同電位の表示信号電圧を書き込む場合であっても、走査ラインの延伸方向に隣接する画素間では、図２１に示すように、表示信号電圧取込終了時のレベルシフト電圧ΔＶ１、ΔＶ２が異なり画質が低下することが問題となっていた。なお、図２１には、図２０における画素Ｐ（１，１）と画素Ｐ（１，２）での電位変動を示している。

本発明は、かかる従来の課題に鑑みてなされたものであり、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質の低下を防止可能な液晶表示装置を提供することを目的とする。

上述の目的を達成するため、請求項１に記載の発明は、ゲート電極が第１の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方がデータラインに接続された第１の薄膜トランジスタと、前記第１の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第１の薄膜トランジスタを介して印加される第１の画素電極と、ゲート電極が第２の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データラインに接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第２の薄膜トランジスタを介して印加される第２の画素電極と、前記第１の画素電極と前記第２の画素電極とに対して液晶層を介して対向するように配置された共通電極と、を備え、前記第１の画素電極と前記第２の画素電極が、前記第１の走査ラインの延伸方向に沿って互いに隣接するように且つ前記第１の走査ラインと前記第２の走査ラインとの間に位置するように配置されている液晶表示装置であって、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが互いに異なるタイミングでオン状態になるように前記第１の走査ラインと前記第２の走査ラインに走査信号を出力する第１の駆動手段と、第１の電位としての表示信号電圧と前記第１の電位とは異なる第２の電位としての表示信号電圧とを所定の階調レベルに対して生成するとともに、前記表示信号電圧を前記データラインに出力する第２の駆動手段と、所定の周期で電位が切り換わるコモン信号を前記共通電極に出力する第３の駆動手段と、を備え、前記第２の画素電極と前記第２の走査ラインとの間の寄生容量が、前記第１の画素電極と前記第１の走査ラインとの間の寄生容量よりも大きく形成されており、前記コモン信号は、前記第１の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第１の電位と前記第２の電位との間の中心電位よりも低い第３の電位となるように且つ前記第２の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第３の電位よりも低い第４の電位になるように、電位が切り換わることを特徴とする。

また、請求項２に記載の発明は、ゲート電極が第１の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方がデータラインに接続された第１の薄膜トランジスタと、前記第１の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第１の薄膜トランジスタを介して印加される第１の画素電極と、ゲート電極が第２の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データラインに接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第２の薄膜トランジスタを介して印加される第２の画素電極と、前記第１の画素電極と前記第２の画素電極とに対して液晶層を介して対向するように配置された共通電極と、を備え、前記第１の画素電極と前記第２の画素電極が、前記第１の走査ラインの延伸方向に沿って互いに隣接するように且つ前記第１の走査ラインと前記第２の走査ラインとの間に位置するように配置されている液晶表示装置であって、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが互いに異なるタイミングでオン状態になるように前記第１の走査ラインと前記第２の走査ラインに走査信号を出力する第１の駆動手段と、第１の電位としての表示信号電圧と前記第１の電位とは異なる第２の電位としての表示信号電圧とを所定の階調レベルに対して生成するとともに、前記表示信号電圧を前記データラインに出力する第２の駆動手段と、所定の周期で電位が切り換わるコモン信号を前記共通電極に出力する第３の駆動手段と、を備え、前記第２の画素電極と前記第２の走査ラインとの間の間隔が、前記第１の画素電極と前記第１の走査ラインとの間の間隔よりも短く形成されており、前記コモン信号は、前記第１の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第１の電位と前記第２の電位との間の中心電位よりも低い第３の電位となるように且つ前記第２の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第３の電位よりも低い第４の電位になるように、電位が切り換わることを特徴とする。

また、請求項３に記載の発明は、請求項１または２に記載の液晶表示装置において、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎ−ＭＯＳ型の薄膜トランジスタであることを特徴とする。

本発明によれば、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合であっても画質が低下してしまうことを防止できる。

本発明に係る液晶表示装置の概略平面構成図。本発明に係る液晶表示装置の概略断面構成図。液晶表示部における各画素の配置図。液晶表示部における等価回路図。画素の平面構成図。画素の断面構成図。ドライバ回路のブロック構成図。各走査ラインにおける走査信号の説明図。走査ライン駆動回路の概略構成図。保持回路の説明図。データライン駆動回路の概略構成図。コモン信号の説明図であり、（ａ）はΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合、（ｂ）はΔＶ１の絶対値とΔＶ２の絶対値とが等しい場合、（ｃ）はΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合。 ΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合のコモン信号と液晶に書き込まれる電圧との関係の説明図。 ΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合のコモン信号と液晶に書き込まれる電圧との関係の説明図。各走査ラインにおける走査信号の変形例。コモン信号の変形例であり、（ａ）はΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合、（ｂ）はΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合。ライン反転駆動またはドット反転駆動にした場合の表示信号電圧とコモン信号との関係の説明図であり、（ａ）はΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合、（ｂ）はΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合。従来技術における各画素の配置図。従来技術における各走査ラインの選択順の説明図。従来技術における各画素の寄生容量の説明図。従来技術における引き込み電圧の説明図。

以下、本発明を実施するための形態を、図面を参照して説明する。なお、本実施の形態においては、液晶表示装置を製造した後に、液晶表示装置毎に、当該液晶表示装置の仕上がり具合に応じた所定の情報を記憶させ、この記憶情報に基づいて当該液晶表示装置における駆動電圧が補正される場合について説明する。

本発明に係る液晶表示装置１の概略全体構成は、図１、図２に示すように後述する複数の画素が配置された液晶表示部１０と、該液晶表示部１０の各画素を駆動制御するドライバ回路１１とから構成されている。

液晶表示部１０は、対向配置され、シール材１０ｃにより接着された２枚の基板１０ａ、１０ｂ間に液晶ＬＣが挟持された構成となっている。そして、一方の基板１０ｂの対向面側には、図３及び図４に示すように、マトリクス状に配置された複数の画素Ｐ（ｉ、ｊ）と、各画素Ｐ（ｉ，ｊ）を所定数毎に順次走査するための複数の走査ラインＧ（ｊ）と、各画素Ｐ（ｉ，ｊ）に書き込む表示信号電圧を供給するための複数のデータラインＳ（ｉ）とが形成されている。各画素Ｐ（ｉ，ｊ）は、ゲート電極が走査ラインＧ（ｊ）に接続されドレイン電極がデータラインＳ（ｉ）に接続されたスイッチング素子としてのＴＦＴと、ＴＦＴのソース電極に接続された画素電極ｐｉｘと、画素電極ｐｉｘと他方の基板１０ａに形成された共通電極Ｇｎとの間の電位差を所定の電位差に保つための電荷を蓄積する補助容量Ｃｃｓと、を備えている。なお、ｉ＝１，２，３，・・・，ｘ。ｊ＝１，２，３，・・・，ｙ。また、共通電極Ｇｎは、コモン信号Ｖｃｏｍが供給されることにより各画素で共通の対向電圧となるように構成されている。つまり、共通電極Ｇｎは、例えば他方の基板１０ａの対向面側に、一面に亘って形成されている。

ここで、データラインＳ（ｉ）と走査ラインＧ（ｊ）とは、互いに交差するように配置されている。そして、各画素Ｐ（ｉ，ｊ）は、それぞれスイッチング素子としてのＴＦＴを介して、上述のようにデータラインＳ（ｉ）の何れか及び走査ラインＧ（ｊ）の何れかと互いの交点近傍で接続されている。また、２画素毎に、１本のデータラインＳ（ｉ）を隣接する２つの画素Ｐ（ｉ，ｊ）で共用するよう接続されている。さらに、それら２つの画素Ｐ（ｉ，ｊ）に対応するＴＦＴは、それぞれ異なる走査ラインＧ（ｊ）に接続されている。

例えば、図３や図４において、左上の画素Ｐ（１，１）に対応するＴＦＴは、走査ラインＧ（１）とデータラインＳ（１）に接続され、その右隣の画素Ｐ（１，２）に対応するＴＦＴは、走査ラインＧ（２）とデータラインＳ（１）に接続されている。そして、画素Ｐ（１，１）と画素Ｐ（１，２）は、走査ラインＧ（１）と走査ラインＧ（２）との間に配置されている。

また、画素Ｐ（１，２）は、画素Ｐ（１，１）に対してはデータラインＳ（１）を挟んで隣接して配置されているが、画素Ｐ（１，１）の方向とは逆の方向に隣接する画素Ｐ（２，１）に対してはデータラインＳ（ｉ）を挟むことなく隣接配置されている。画素Ｐ（２，１）は、データラインＳ（２）を挟んで画素Ｐ（２，２）と隣接して配置されている。

ここで、図５及び図６に基づいて各画素Ｐ（ｉ，ｊ）の具体的な構成について説明する。一方の基板１０ｂにはゲート電極５１を含む走査ラインＧ（ｊ）が設けられている。そして、この走査ラインＧ（ｊ）と同一層に補助容量ライン４８が設けられている。つまり、走査ラインＧ（ｊ）と補助容量ライン４８とは一括形成される。そして、その上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面ほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。

一方のコンタクト層５５の上面にはソース電極５７が設けられている。他方のコンタクト層５６の上面およびゲート絶縁膜５２の上面にはドレイン電極５８を含むデータラインＳ（ｉ）が設けられている。

そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ソース電極５７およびドレイン電極５８により、ＴＦＴが構成されている。

ＴＦＴ等を含むゲート絶縁膜５２の上面全体には平坦化膜５９が設けられている。平坦化膜５９には、ソース電極５７の所定の箇所に対応する部分にコンタクトホール６０が設けられている。また、平坦化膜５９の上面の所定の個所には、ＩＴＯからなる画素電極ｐｉｘが設けられている。そして、画素電極ｐｉｘはコンタクトホール６０を介してソース電極５７に接続されている。また、画素電極ｐｉｘの形状は、走査ラインＧ（ｊ）の延伸方向に隣接す画素間では、回転対称形状になるように形成されている。

ここで、補助容量ライン４８のうちの画素電極ｐｉｘと重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ｃｃｓが形成されている。なお、各画素Ｐ（ｉ，ｊ）における補助容量Ｃｃｓの大きさは、それぞれ等しくなるように構成されている。また、補助容量ライン４８は、共通電極Ｇｎと電気的に接続されている（同電位となっている）。つまり、補助容量ライン４８においても、共通電極Ｇｎと同様にコモン信号Ｖｃｏｍが供給される。

そして、各画素Ｐ（ｉ，ｊ）では、画素電極ｐｉｘと共通電極Ｇｎとの間に配されることとなる液晶の配向状態を、画素電極ｐｉｘと共通電極Ｇｎとの間の電圧差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。

なお、液晶ＬＣは、画素電極ｐｉｘと共通電極Ｇｎによって挟持されることとなるため、これらによって液晶容量Ｃｌｃが形成される。そして、各画素間で、液晶容量Ｃｌｃが等しくなるように構成されている。また、共通電極Ｇｎは、一方の基板１０ｂ側に備えられる構成となっていてもよい。つまり、本実施の形態においては、基板の面内方向に電圧差を発生させてそれを液晶に印加する横電界方式や、２枚の基板間に電位差を発生させてそれを液晶に印加する縦電界方式の何れにも適用可能である。

図１、図２に戻り、各データラインＳ（ｉ）及び各走査ラインＧ（ｊ）は、液晶表示部１０の周辺領域における一方の基板１０ｂ上を引き回された配線群２０Ｓ，２０Ｇによって、液晶表示部１０の右側に集約配置されたドライバ回路１１に電気的に接続されている。また、共通電極Ｇｎは、例えば樹脂性の導通材により一方の基板１０ｂ上の配線に電気的に接続されることでドライバ回路１１に電気的に接続される。

なお、液晶表示部１０内では、データラインＳ（ｉ）は、ドライバ回路１１と平行となる方向に延伸されて形成され、また、走査ラインＧ（ｊ）は、その延伸方向側にドライバ回路１１がくるように形成されている。そして、上述したような配線構成とすることにより、走査ライン方向に配列される画素毎にそれぞれ異なるデータ信号線を対応付ける構成のものと比較して、配線群２０Ｓの幅を半減させることが可能な構成となっている。

ドライバ回路１１は、図７に示すように、各走査ラインＧ（ｊ）を駆動する走査ライン駆動回路２２、各データラインＳ（ｉ）を駆動するデータライン駆動回路２３、共通電極Ｇｎ及び補助容量ライン４８を駆動する共通電極駆動回路２８、所定の基準電源Ｖｃｃを調整して当該ドライバ回路１１に必要な各種駆動電圧を出力する電源調整回路２４、例えば外部から入力されてくる画像データを一時記憶する画像メモリ２５、当該液晶表示装置１の固有情報を記憶する固有情報記憶部２６、上述の各駆動部に後述する各種制御信号を出力することによって各駆動部の同期を得る制御部２７等を備えて構成されている。

走査ライン駆動回路２２は、図８に示すように、制御部２７から出力される垂直同期信号Ｖｓや、水平同期信号Ｈｓとしての第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に基づいて、各走査ラインＧ（ｊ）に走査信号を出力する。なお、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２とは互いに逆位相の矩形信号である。

走査ライン駆動回路２２の主要部における概略構成は、図９に示すように、例えば走査ライン数分（ｙ段）の保持回路１０１、１０２、１０３、１０４、・・・が直列に配置されて構成される。そして、それぞれの保持回路は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｔｈと、低電位電源入力端子Ｔｌとを有している。そして、１段目の保持回路１０１の入力端子ＩＮには１段目の入力信号として垂直同期信号Ｖｓが供給される。また、２段目以後の保持回路の入力端子ＩＮには前段の保持回路の出力信号が供給される。また、各保持回路のリセット端子ＲＳＴには次段の保持回路の出力信号が供給される。なお、最終段（例えばｙ段目）の保持回路（図示せず）のリセット端子ＲＳＴには、別途リセット信号ＥＮＤが供給される構成としてもよいし、１段目の保持回路１０１の出力信号が供給される構成としてもよい。

さらに、奇数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１が供給され、偶数段目の保持回路のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１に対して逆位相となっている第２ゲートクロック信号ＧＣＫ２が供給される。また、各保持回路の高電位電源入力端子Ｔｈには所定の高電圧Ｖｇｈが供給され、各保持回路の低電位電源入力端子Ｔｌには所定の低電圧Ｖｇｌが供給される。

各保持回路１０１、１０２、１０３、１０４、・・・は、図１０に示すように、それぞれ、６個のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）Ｔ１１〜Ｔ１６と、コンデンサＣとを有している。

このような走査ライン駆動回路２２は、図８に示すように、垂直同期信号Ｖｓに応じて当該フレームでの走査を開始するとともに、第１ゲートクロック信号ＧＣＫ１及び第２ゲートクロック信号ＧＣＫ２に応じて、所定の期間だけローレベル電圧Ｖｇｌからハイレベル電圧Ｖｇｈに切り換えるといった電圧出力を、最前段の走査ラインＧ（１）から順に最後段の走査ラインＧ（ｙ）まで、走査ライン毎に行う。

つまり、走査ライン駆動回路２２は、走査ラインＧ（ｊ）毎に、当該走査ラインＧ（ｊ）に対応するＴＦＴ（ｉ，ｊ）を順次オン状態にし、このときにデータラインＳ（ｉ）に出力されている表示信号電圧を対応する画素Ｐ（ｉ，ｊ）に書き込む。

従って、奇数番目の走査ラインが選択されたときに奇数列の当該走査ラインに対応する画素に表示信号電圧が書き込まれ、偶数番目の走査ラインが選択されたときに偶数列の当該走査ラインに対応する画素に表示信号電圧が書き込まれる。換言すると、画素を介して隣接する奇数番目の走査ラインと偶数番目の走査ラインとが順次選択されることにより、これら走査ラインの間に配置された１行分の画素に表示信号電圧が書き込まれる。

データライン駆動回路２３は、制御部２７から入力される水平同期信号Ｈｓ、垂直同期信号Ｖｓ、画像データＤａｔａ、基準クロック信号ＣＬＫに基づいて、表示パネル１１に設けられた各データラインＳ（ｉ）に対して、各データラインＳ（ｉ）に対応する表示信号電圧を所定のタイミングで出力するものである。

データライン駆動回路２３の機能ブロック構成は、図１１に示すように、サンプリングメモリ１５１、データラッチ部１５２、Ｄ／Ａ変換回路（ＤＡＣ）１５３、及び表示信号電圧生成回路１５４からなる。

サンプリングメモリ１５１は、制御部２７から出力される水平同期信号Ｈｓ及び基準クロック信号ＣＬＫに同期して、走査ライン一本分の画素に対応する画像データ（１水平期間分の画像データ）単位で、各画素に対応する画像データを前段側の走査ラインに対応するものから順に、画像メモリ２５から取り込むためのものであり、データラインＳ（ｉ）の数と同数のデータ格納領域を備えている。つまり、サンプリングメモリ１５１は、走査ライン毎に当該走査ラインに対応した画像データを取り込むとともに、当該取り込んだ画像データのそれぞれを、対応するデータラインＳ（ｉ）のデータ格納領域に格納する。ここで、画像データには、各画素に表示すべき階調レベルが含まれ、この階調レベルは、画素毎に例えば8ビットのデジタルデータとして表される。そして、各データ格納領域には、この8ビットのデジタルデータが格納される。

サンプリングメモリ１５１が取り込んだ一水平期間分の画像データは、後段のデータラッチ部１５２からの要求にしたがって、サンプリングメモリ１５１からデータラッチ部１５２に転送される。データラッチ部１５２に画像データが転送されると、サンプリングメモリ１５１は、次の一水平期間分の画像データとして次の行の走査ラインに対応した画像データの取り込み状態に移る。これは、水平同期信号ＨＳに同期して行われる。

データラッチ部１５２は、水平同期信号Ｈｓに基づいて、サンプリングメモリ１５１から一水平期間分の画像データを一斉に取得するとともに、取得した画像データを後段のＤ／Ａ変換回路１５３に出力する。

Ｄ／Ａ変換回路１５３は、複数のＤＡＣ部２４１及び出力アンプ回路２４２で構成され、ＤＡＣ部２４１により表示信号電圧生成回路１５４から供給される表示信号電圧が選択されることで、データラッチ部１５２から出力されてくるそれぞれの画像データが、対応するアナログ信号としての表示信号電圧に変換され、出力アンプ回路２４２により各データラインＳ（ｉ）に印加される。

このとき、Ｄ／Ａ変換回路１５３は、制御部２７から出力される極性反転信号Ｐｏｌに対応するように、データラッチ部１５２から出力されたデジタル形式の画像データをアナログ電圧としての表示信号電圧に変換する。具体的には、Ｄ／Ａ変換回路１５３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであれば、データラッチ部１５２から出力された画像データが正極性の表示信号電圧になるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであれば、データラッチ部１５２から出力された画像データが負極性の表示信号電圧になるようにＤ／Ａ変換する。換言すると、Ｄ／Ａ変換回路１５３は、極性反転信号Ｐｏｌがハイ状態Ｖｓｈであるときは、液晶に印加される電圧が正極性となるようにＤ／Ａ変換し、極性反転信号Ｐｏｌがロー状態Ｖｓｌであるときは、液晶に印加される電圧が負極性となるようにＤ／Ａ変換する。

共通電極駆動回路２８は、コモン信号Ｖｃｏｍを生成して共通電極Ｇｎ及び補助容量ライン４８に供給するもので、極性反転信号Ｐｏｌに基づいて所定の階調レベルに対応する電圧レベルが所定の周期で振幅する表示信号電圧Ｖｄの振幅中心電圧Ｖｄｃに、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、後述する２種類の補正電圧Ｖｃ１、Ｖｃ２を垂直同期信号Ｖｓや水平同期信号Ｈｓに基づいて交互に重畳することにより、コモン信号Ｖｃｏｍを生成する。なお、振幅中心電圧Ｖｄｃは、各階調レベルに対応して設定されている表示信号電圧Ｖｄとともに予め設定されているもので、電源調整回路２４から当該共通電極駆動回路２８に供給されるように構成されている。

第１の補正電圧Ｖｃ１は、奇数番目の走査ライン（例えば走査ラインＧ（１））に対応する画素、即ち、各データラインＳ（ｉ）の左側に隣接配置される画素（奇数列の画素）に表示信号電圧Ｖｄを印加する際に振幅中心電圧Ｖｄｃに重畳される電圧であり、奇数番目の走査ラインに接続される画素で表示信号電圧取込終了時（ＴＦＴがオン状態からオフ状態に移行した時、即ち、走査信号がＶｇｈからＶｇｌに移行した時）に発生する引き込み電圧ΔＶ１に応じた値に設定されている。

第２の補正電圧Ｖｃ２は、偶数番目の走査ライン（例えば走査ラインＧ（２））に対応する画素、即ち、各データラインＳ（ｉ）の右側に隣接配置される画素（偶数列の画素）に表示信号電圧Ｖｄを印加する際に振幅中心電圧Ｖｄｃに重畳される電圧であり、偶数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔＶ２に基づいた値に設定されている。

そして、第１の補正電圧Ｖｃ１及び第２の補正電圧Ｖｃ２は、当該液晶表示装置１における、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１及び偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２に基づいてその値が設定されている。即ち、第１の補正電圧Ｖｃ１及び第２の補正電圧Ｖｃ２は、例えば走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生することにより奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で寄生容量Ｃｇｓの値がたとえ異なったとしても、表示すべき所定の階調レベルに対して表示信号電圧取込終了後に液晶に印加されている電圧を両画素間で等しくすることが可能な電圧であり、予め固有情報記憶部２６に当該液晶表示装置１の固有情報Ｉｎｆとして記憶されている。

ここで、奇数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔＶ１と、偶数番目の走査ラインに接続される画素で表示信号電圧取込終了時に発生する引き込み電圧ΔＶ２は、それぞれ（数１）によって導出することができる。

（数１）
ΔＶ１＝（Ｖｇｈ−Ｖｇｌ）×Ｃｇｓ１／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｓ１）
≒（Ｖｇｈ−Ｖｇｌ）×（α／Ｌ１）／｛Ｃｌｃ＋Ｃｃｓ＋（α／Ｌ１）｝
ΔＶ２＝（Ｖｇｈ−Ｖｇｌ）×Ｃｇｓ２／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｓ２）
≒（Ｖｇｈ−Ｖｇｌ）×（α／Ｌ２）／｛Ｃｌｃ＋Ｃｃｓ＋（α／Ｌ２）｝

ここで、Ｃｇｓ１は奇数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量であり、Ｃｇｓ２は偶数番目の走査ラインと当該走査ラインに対応する画素電極との間の寄生容量である。また、αは当該寄生容量を構成する誘電体の誘電率とその電極面積との積である。

そして、本実施の形態では、電源調整回路２４から振幅中心電圧Ｖｄｃが供給されてくるものとしているため、第１の補正電圧Ｖｃ１がΔＶ１に設定されるとともに第２の補正電圧Ｖｃ２がΔＶ２に設定された固有情報Ｉｎｆを予め固有情報記憶部２６に記憶させておき、引き込み電圧の発生方向に第１の補正電圧Ｖｃ１及び第２の補正電圧Ｖｃ２を振幅中心電圧Ｖｄｃに対して交互に重畳する。例えば、図２１に示したように、書き込み時の表示信号電圧Ｖｄに対して負極性側に引き込み電圧ΔＶ１、ΔＶ２が発生するような場合には、振幅中心電圧Ｖｄｃに対して負極性側に補正電圧Ｖｃ１、Ｖｃ２を重畳する。

なお、図１２（ａ）は、ΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２の方が狭く（短く）なるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図１２（ｂ）は、ΔＶ１の絶対値とΔＶ２の絶対値が等しい場合、即ち、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生することなく、上述したような間隔Ｌ１とＬ２とが等しくなっているような場合を示している。さらに、図１２（ｃ）は、ΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２の方が広く（長く）なるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図中の「奇」は、奇数番目の走査ラインの何れかが選択されるタイミングを示し、図中の「偶」は、偶数番目の走査ラインの何れかが選択されるタイミングを示している。

そして、このように共通電極Ｇｎや補助容量電極（補助容量ライン４８）にコモン信号Ｖｃｏｍを供給することにより、走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生して奇数番目の走査ラインに接続される画素と偶数番目の走査ラインに接続される画素との間で寄生容量Ｃｇｓの値がたとえ異なったとしても、図１３や図１４に示すように、奇数番目の走査ラインに接続される画素（例えばＰ（ｉ，１））と偶数番目の走査ラインに接続される画素（例えばＰ（ｉ，２））との間で、互いに等しい表示信号電圧Ｖｄが書き込まれた際のそれぞれの液晶に印加される電圧Ｖｌｃｄ（ｉ，１）、Ｖｌｃｄ（ｉ，２）を、互いに等しく保持させることが可能になり、画質が低下してしまうことを防止できる。

なお、図１３はΔＶ１の絶対値よりもΔＶ２の絶対値が大きい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２の方が狭く（短く）なるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。また、図１４はΔＶ１の絶対値よりもΔＶ２の絶対値が小さい場合、即ち、奇数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ１よりも偶数番目の走査ラインと当該走査ラインに対応する画素電極との間隔Ｌ２の方が広く（長く）なるように走査ラインの延伸方向に対して垂直な方向成分に画素電極の位置ズレが発生した場合を示している。そして、図１３、図１４では、電圧変動の推移がより明確となるように、奇数番目の走査ラインにおける走査信号がＶｇｈからＶｇｌに切りかわるタイミングと、偶数番目の走査ラインにおける走査信号がＶｇｌからＶｇｈに切りかわるタイミングとの間の時間を、図８や図１２に示したタイミングチャートよりも誇張して記載している。

ところで、固有情報記憶部２６は、例えば、不揮発性メモリの一つであるＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）を用いることができ、当該液晶表示装置１の製造当初は情報が書き込まれていない所謂「白地」の状態になっている。そして、当該液晶表示装置１の製造後に、例えば、書き込み用信号端子２７にＥＥＰＲＯＭ書き込み用システム装置が接続されることにより、当該液晶表示装置１の仕上がり具合に応じた上述したような所定の情報が固有情報記憶部２６に記憶される。なお、固有情報記憶部２６への書き込み電圧Ｖｐｐは、電源調整回路２４に入力される基準電源Ｖｃｃよりも高い電圧が必要なように構成され、固有情報記憶部２６に記憶された情報が基準電源Ｖｃｃの影響を受けて不用意に消去されてしまうことを防止している。

このような構成とすることにより、画素電極の位置ズレ量に機差が生じていた場合であっても、液晶表示装置毎に最適な値の補正電圧Ｖｃ１、Ｖｃ２を設定することができる。

なお、上述の実施の形態では、画素を介して隣接配置される２本の走査ライン間において、奇数番目の走査ラインを選択した後に偶数番目の走査ラインを選択する場合について説明したが、図１５に示すように、画素を介して隣接配置される２本の走査ライン間において、偶数番目の走査ラインを選択した後に奇数番目の走査ラインを選択する構成としてもよい。

また、上述の実施の形態では、電源調整回路２４が振幅中心電圧Ｖｄｃを共通電極駆動回路２８に供給する場合について説明したが、電源調整回路２４が振幅中心電圧Ｖｄｃとは異なる電圧を共通電極駆動回路２８に供給し、共通電極駆動回路２８が予め設定されている情報に基づいて電源調整回路２４から供給されてくる電圧を変換する構成としてもよい。

また、上述の実施の形態では、電源調整回路２４が振幅中心電圧Ｖｄｃとしての直流電圧を共通電極駆動回路２８に供給する場合について説明したが、図１６（ａ）、図１６（ｂ）に示すように、電源調整回路２４がその振幅中心電圧が上述したような振幅中心電圧Ｖｄｃになる矩形交流電圧Ｖａｃを共通電極駆動回路２８に供給し、共通電極駆動回路２８がこの矩形交流電圧Ｖａｃに補正電圧Ｖｃ１、Ｖｃ２を重畳する構成としてもよい。表示信号電圧Ｖｄの値を小さく設定しながらも、液晶に比較的大きな電圧を印加することが可能になり好ましい。

また、上述の実施の形態では、当該フレームにおいて液晶に書き込まれる電圧の極性が各走査ラインに対応する画素間で等しくなるフレーム反転駆動の場合について説明したが、図１７（ａ）、図１７（ｂ）に示すように、当該フレームにおいて液晶に書き込まれる電圧の極性が隣接した走査ラインに対応する画素間で異なるライン反転駆動やドット反転駆動にも適用することができる。

また、上述の実施形態においては、各画素がストライプ状に配列されるストライプ配列の場合について説明したが、デルタ配列にも適用することができる。

上述した実施の形態は、本発明の一例に過ぎず、各機能ブロックの具体的な構成は本発明の作用効果を奏する範囲において適宜変更設計できることはいうまでもない。

１：液晶表示装置
１０：液晶表示部
１１：ドライバ回路
２２：走査ライン駆動回路
２３：データライン駆動回路
２４：電源調整回路
２５：画像メモリ
２６：固有情報記憶部
２７：制御部
２８：共通電極駆動回路
１５３：Ｄ／Ａ変換回路
１５４：表示信号電圧生成回路
Ｓ（ｉ）：データライン（ｉ＝１，２，３，・・・，ｘ）
Ｇ（ｊ）：走査ライン（ｊ＝１，２，３，・・・，ｙ）
Ｐ（ｉ，ｊ）：画素
Ｃｌｃ：液晶容量
Ｃｃｓ：補助容量
Ｃｇｓ１，Ｃｇｓ２：寄生容量

Claims

ゲート電極が第１の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方がデータラインに接続された第１の薄膜トランジスタと、
前記第１の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第１の薄膜トランジスタを介して印加される第１の画素電極と、
ゲート電極が第２の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データラインに接続された第２の薄膜トランジスタと、
前記第２の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第２の薄膜トランジスタを介して印加される第２の画素電極と、
前記第１の画素電極と前記第２の画素電極とに対して液晶層を介して対向するように配置された共通電極と、
を備え、
前記第１の画素電極と前記第２の画素電極が、前記第１の走査ラインの延伸方向に沿って互いに隣接するように且つ前記第１の走査ラインと前記第２の走査ラインとの間に位置するように配置されている液晶表示装置であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが互いに異なるタイミングでオン状態になるように前記第１の走査ラインと前記第２の走査ラインに走査信号を出力する第１の駆動手段と、
第１の電位としての表示信号電圧と前記第１の電位とは異なる第２の電位としての表示信号電圧とを所定の階調レベルに対して生成するとともに、前記表示信号電圧を前記データラインに出力する第２の駆動手段と、
所定の周期で電位が切り換わるコモン信号を前記共通電極に出力する第３の駆動手段と、
を備え、
前記第２の画素電極と前記第２の走査ラインとの間の寄生容量が、前記第１の画素電極と前記第１の走査ラインとの間の寄生容量よりも大きく形成されており、
前記コモン信号は、前記第１の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第１の電位と前記第２の電位との間の中心電位よりも低い第３の電位となるように且つ前記第２の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第３の電位よりも低い第４の電位になるように、電位が切り換わることを特徴とする液晶表示装置。
ゲート電極が第１の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方がデータラインに接続された第１の薄膜トランジスタと、
前記第１の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第１の薄膜トランジスタを介して印加される第１の画素電極と、
ゲート電極が第２の走査ラインに接続されるとともに、ソース電極及びドレイン電極のうちの一方が前記データラインに接続された第２の薄膜トランジスタと、
前記第２の薄膜トランジスタにおける前記ソース電極及び前記ドレイン電極のうちの他方に接続され、前記データラインに供給される表示信号電圧が前記第２の薄膜トランジスタを介して印加される第２の画素電極と、
前記第１の画素電極と前記第２の画素電極とに対して液晶層を介して対向するように配置された共通電極と、
を備え、
前記第１の画素電極と前記第２の画素電極が、前記第１の走査ラインの延伸方向に沿って互いに隣接するように且つ前記第１の走査ラインと前記第２の走査ラインとの間に位置するように配置されている液晶表示装置であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが互いに異なるタイミングでオン状態になるように前記第１の走査ラインと前記第２の走査ラインに走査信号を出力する第１の駆動手段と、
第１の電位としての表示信号電圧と前記第１の電位とは異なる第２の電位としての表示信号電圧とを所定の階調レベルに対して生成するとともに、前記表示信号電圧を前記データラインに出力する第２の駆動手段と、
所定の周期で電位が切り換わるコモン信号を前記共通電極に出力する第３の駆動手段と、
を備え、
前記第２の画素電極と前記第２の走査ラインとの間の間隔が、前記第１の画素電極と前記第１の走査ラインとの間の間隔よりも短く形成されており、
前記コモン信号は、前記第１の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第１の電位と前記第２の電位との間の中心電位よりも低い第３の電位となるように且つ前記第２の薄膜トランジスタがオン状態に設定されているときに該コモン信号の電位が前記第３の電位よりも低い第４の電位になるように、電位が切り換わることを特徴とする液晶表示装置。
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、ｎ−ＭＯＳ型の薄膜トランジスタであることを特徴とする請求項１または２に記載の液晶表示装置。