JP5136350B2 - 液晶表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。

液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査信号線と表示部の列方向に対して配設される複数のデータ信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応するデータ信号線と走査信号線とを必要としている。したがって、データ信号線に接続され該データ信号線を駆動するためのソースドライバの出力端子数（ソースドライバとデータ信号線との接続端子数）もデータ信号線の本数分必要であるとともに、走査信号線に接続され該走査信号線を駆動するためのゲートドライバの出力端子数（ゲートドライバと走査信号線との接続端子数）も走査信号線の本数分必要であった。

出力端子数（接続端子数）の総計を減らす提案の１つとして、例えば特許文献１の手法がある。特許文献１では、１本のデータ信号線の両側に２つのＴＦＴを設けるとともに、これら２つのＴＦＴの一方に第１走査信号線を接続し、また、他方のＴＦＴに第２走査信号線を接続している。さらに、４画素分の画像信号を印加する画像出力回路を設けるとともに、このデータ信号線に印加する画像信号を切り替える第１スイッチング素子と第２スイッチング素子を設け、第１制御線と第２制御線からの制御信号によって前記第１スイッチング素子と第２スイッチング素子の切り替えを行うことで、１本のデータ信号線を２つのＴＦＴ、即ち２つの表示画素で共用できるようにしている。即ち、比較的行数が少なく設計される画素行に対応させて走査信号線の数を２倍とする代わりに、比較的列数が多く設計される画素列に対応させてデータ信号線の数を１／２にすることで出力端子数の総計が増加することを防止している。

特開２００６−２０１３１５号公報

しかし、特許文献１の手法では、上述したようにデータ信号線の本数を１行分の表示画素の数に対して半分の本数にすることが可能であるが、走査信号線の本数が１列分の表示画素の数に対して２倍の本数だけ必要となり、必ずしも出力端子数（接続端子数）の総計を削減することが可能なものではない。

本発明は、上記の事情に鑑みてなされたもので、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる表示装置及び表示装置の駆動方法を提供することを目的とする。

上記の目的を達成するために、請求項１に記載の液晶表示装置は、
所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
前記第２の薄膜トランジスタがオン状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
前記第１の薄膜トランジスタがオフ状態の際に前記第２の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
前記第２の薄膜トランジスタがオフ状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
ΔＶ１とΔＶ２とが、ともにΔＶ３よりも小さい値であることを特徴とする。

また、請求項２に記載の液晶表示装置は、請求項１に記載の液晶表示装置であって、ΔＶ３＝ΔＶ１＋ΔＶ２を満たすことを特徴とする。

また、請求項３に記載の液晶表示装置は、
所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
前記第２の薄膜トランジスタがオン状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
前記第１の薄膜トランジスタがオフ状態の際に前記第２の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
前記第２の薄膜トランジスタがオフ状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
ΔＶ３＝ΔＶ１＋ΔＶ２
を満たすことを特徴とする。

また、請求項４に記載の液晶表示装置は、
所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
前記第２の走査信号線に前記第２の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第１の走査信号線に供給される走査信号を前記第１の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
前記第１の走査信号線に前記第１の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第２の走査信号線に供給される走査信号を前記第２の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
前記第２の走査信号線に前記第２の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第１の走査信号線に供給される走査信号を前記第１の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
ΔＶ３＝ΔＶ１＋ΔＶ２
を満たすことを特徴とする。

また、請求項５に記載の液晶表示装置は、
所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、
前記第１の画素電極または前記第２の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
前記第１の画素電極または前記第２の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
前記第１の薄膜トランジスタをオン状態にする走査信号の電圧レベルをＶｇｈａとし、
前記第１の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをＶｇｌａとし、
前記第２の薄膜トランジスタをオン状態にする走査信号の電圧レベルをＶｇｈｂとし、
前記第２の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをＶｇｌｂとし、
前記第１の薄膜トランジスタのゲート電極と前記第１の画素電極との間の寄生容量をＣｇｓａとし、
前記第２の薄膜トランジスタのゲート電極と前記第２の画素電極との間の寄生容量をＣｇｓｂとし、
前記第２の薄膜トランジスタのゲート電極と前記第１の画素電極との間の寄生容量をＣｇｄとし、
前記第１の画素電極と前記共通電極との間の液晶容量をＣｌｃａとし、
前記第２の画素電極と前記共通電極との間の液晶容量をＣｌｃｂとし
前記第１の画素電極と前記補助容量電極との間の補助容量をＣｓａとし、
前記第２の画素電極と前記補助容量電極との間の補助容量をＣｓｂとし、
（Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ＋Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））＝ΔＶ１とし、
（Ｖｇｈｂ−Ｖｇｌｂ）×（Ｃｇｓｂ／（Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））＝ΔＶ２とし、
（Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ））＝ΔＶ３とした場合に、
ΔＶ３＝ΔＶ１＋ΔＶ２
を満たすことを特徴とする。

また、請求項６に記載の液晶表示装置は、請求項５に記載の液晶表示装置であって、前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする。

本発明によれば、走査信号線の本数を大幅には増大させずにデータ信号線の本数を削減することができる。

以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
本発明に係る表示装置１の概略全体構成は図１に示すように、表示パネル１０と、ソースドライバ２０と、ゲートドライバ３０と、画素データ発生回路４０と、コモン電圧生成回路５０と、タイミング制御回路６０と、電源発生回路７０とを有している。

表示パネル１０は、図２に示すように、対向配置され、シール材１５により接着された２枚の透明基板間１６、１７に液晶ＬＣが挟持された構成となっている。そして、一方の基板１６には、行方向に延伸配設された複数の走査信号線Ｇ（例えばｎ本の走査信号線）と、列方向に延伸配設された複数のデータ信号線Ｓ（例えばｍ本のデータ信号線）と、それぞれが各表示画素Ｐに対応するようにマトリクス状に配置された複数の画素電極Ｅと、それぞれに対応する画素電極Ｅにソース電極が接続された複数の薄膜トランジスタ（ＴＦＴ）を有して構成されている。また、他方の基板１７には、各表示画素Ｐ間で共通の電位に設定される共通電極１８が各画素電極Ｅと対向するように形成されている。なお、画素電極Ｅ及び共通電極１８の対向面側にはそれぞれ液晶の初期配向を規定する配向膜１３、１４が形成されている。

また、表示パネル１０では、図３に示すように、行方向に延伸配設された複数の走査信号線Ｇ（ｊ）と列方向に延伸配設された複数のデータ信号線Ｓ（ｉ）とは、互いに交差するように、より具体的には直交するように配設されている。そして、走査信号線Ｇ（ｊ）とデータ信号線Ｓ（ｉ）との各交点（ｉ，ｊ）に対応するように、２つの薄膜トランジスタに接続される第１の画素電極Ｅ（ｉ，ｊ，ａ）を備えた第１の表示画素Ｐ（ｉ，ｊ，ａ）と１つの薄膜トランジスタに接続される第２の画素電極Ｅ（ｉ，ｊ，ｂ）を備えた第２の表示画素Ｐ（ｉ，ｊ，ｂ）とが走査信号線Ｇ（ｊ）の延伸方向に隣接して形成されている。即ち、表示パネル１０の各画素行では、第１の表示画素Ｐ（ｉ，ｊ，ａ）と第２の表示画素Ｐ（ｉ，ｊ，ｂ）とが交互に繰り返すように配置されている。また、各画素列では、第１の表示画素Ｐ（ｉ，ｊ，ａ）または第２の表示画素Ｐ（ｉ，ｊ，ｂ）の何れか一方が連続するように配置されている。ここで、ｉ＝１，２，・・・，ｍ、ｊ＝１，２，・・・，ｎ。

第１の表示画素Ｐ（ｉ，ｊ，ａ）は、第１の画素電極Ｅ（ｉ，ｊ，ａ）と第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）とが形成され、第１の画素電極Ｅ（ｉ，ｊ，ａ）が第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）のソース電極に接続されている。そして、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）は、ゲート電極が走査信号線Ｇ（ｊ）に、ドレイン電極がデータ信号線Ｓ（ｉ）に、それぞれ接続されている。

また、第２の表示画素Ｐ（ｉ，ｊ，ｂ）は、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）とが形成され、第２の画素電極Ｅ（ｉ，ｊ，ｂ）が第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）のソース電極に接続されている。そして、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）は、ゲート電極が走査信号線Ｇ（ｊ）に、ドレイン電極が後段側の画素行として配置される第１の画素電極Ｅ（ｉ，ｊ＋１，ａ）に、それぞれ接続されている。即ち、第２の表示画素Ｐ（ｉ，ｊ，ｂ）は、データ信号線Ｓ（ｉ）に供給される階調信号が後段側の画素行として配置される第１の画素電極Ｅ（ｉ，ｊ＋１，ａ）を介して第２の画素電極Ｅ（ｉ，ｊ，ｂ）に書き込まれるように構成されている。

即ち、表示パネル１０では、表示画素２列に対して１本のデータ信号線を割り当てている。そして、このような表示パネル１０の画素構成では、表示画素の各列に対して１本のデータ信号線を割り当てる場合と比較して、データ信号線の本数を１／２とすることが可能である。換言すると、１行分の表示画素数に対してデータ信号線の本数を１／２とすることが可能である。またこのとき、走査信号線の本数を大幅に増加させる必要はない。即ち、例えば表示画素が２４０行であれば、走査信号線の本数は２４０＋１本とすればよく、走査信号線の本数を１列分の表示画素数と大凡等しくすることができる。

ここで、図４、図５、図６に基づいて各表示画素の具体的な構成について説明する。一方の基板１６にはゲート電極５１を含む走査信号線Ｇ（ｊ）が設けられている。この走査信号線Ｇ（ｊ）と同一層には補助容量線４８が設けられている。つまり、走査信号線Ｇ（ｊ）と補助容量線４８とは一括形成される。そして、その上面全体にはゲート絶縁膜５２が設けられている。ゲート絶縁膜５２の上面には真性アモルファスシリコンからなる半導体薄膜５３が設けられている。半導体薄膜５３の上面における走査信号線Ｇ（ｊ）との重畳領域のほぼ中央部にはチャネル保護膜５４が設けられている。チャネル保護膜５４の上面両側およびその両側における半導体薄膜５３の上面にはｎ型アモルファスシリコンからなるコンタクト層５５、５６が設けられている。一方のコンタクト層５５の上面にはソース電極５７が設けられている。また、他方のコンタクト層５６の上面にはドレイン電極５８を含むデータ信号線Ｓ（ｉ）または接続配線Ｌが設けられている。そして、ゲート電極５１、ゲート絶縁膜５２、半導体薄膜５３、チャネル保護膜５４、コンタクト層５５、５６、ソース電極５７およびドレイン電極５８により、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）または第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）が構成されている。第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）のソース電極５７及び前段側の画素行に形成される第２の薄膜トランジスタＴ（ｉ，ｊ−１，ｂ）のドレイン電極５６は、それぞれを互いに電気的に接続するための接続配線Ｌを兼ねている。

第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）や第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）等を含むゲート絶縁膜５２の上面全体には平坦化膜５９が設けられている。そして、平坦化膜５９には、ソース電極５７に対応する箇所にコンタクトホール６０が設けられている。平坦化膜５９の上面にはＩＴＯからなる画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）が設けられ、この画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）はコンタクトホール６０を介してソース電極５７と電気的に接続されている。

ここで、補助容量ライン４８のうちの画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と重ね合わされた部分は補助容量電極となっている。そして、この重ね合わされた部分によって補助容量Ｃｓａ、Ｃｓｂが形成されている。そして、各表示画素Ｐ（ｉ，ｊ，ａ）、Ｐ（ｉ，ｊ，ｂ）では、画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間に配されることとなる液晶ＬＣの配向状態を、画素電極Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間の電位差に基づいて変化させることによって、その表示状態の制御が可能となるように構成されている。なお、補助容量電極は、共通電極１８に供給されるコモン信号Ｖｃｏｍが当該補助容量電極にも供給されるように、共通電極１８と電気的に接続されている。そして、各第１の表示画素Ｐ（ｉ，ｊ，ａ）では、図７（ａ）に示すように、第１の画素電極Ｅ（ｉ，ｊ，ａ）と共通電極１８との間に挟持された液晶層によって、補助容量Ｃｓａと並列的に接続される液晶容量Ｃｌｃａが形成される。また、各第２の表示画素Ｐ（ｉ，ｊ，ｂ）では、図７（ｂ）に示すように、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間に挟持された液晶層によって、補助容量Ｃｓｂと並列的に接続される液晶容量Ｃｌｃｂが形成される。

ソースドライバ２０は、各データ信号線Ｓ（ｉ）が接続され、タイミング制御回路６０から出力される水平制御信号（クロック信号、スタート信号、ラッチ動作制御信号等）に基づいて、画素データ発生回路４０から供給される各表示画素に対応する画素データを所定の単位で取り込み、この取り込んだ画素データに対応する階調信号を所定のタイミングでデータ信号線に供給する。

ゲートドライバ３０は、各走査信号線Ｇ（ｊ）が接続され、タイミング制御回路６０からの垂直制御信号を受け、走査信号線Ｇ（ｊ）に接続された第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）及び第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）をオン又はオフするための走査信号を走査信号線Ｇ（ｊ）に供給する。

画素データ発生回路４０は、例えば表示装置１の外部から供給される映像信号（アナログ又はデジタル）から各表示画素に対応する画素データを生成してソースドライバ２０に出力する。ここで、画素データ発生回路４０には、所定期間（例えば、１フレームや１フィールド、１ライン）毎にタイミング制御回路６０から反転信号（ＦＲＰ）が入力される。画素データ発生回路４０は、反転信号が入力される毎にソースドライバ２０に出力する画素データのビット値を反転する。このようにして所定期間毎に画素データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、各表示画素における液晶への印加電圧を交流駆動することが可能である。

コモン電圧生成回路５０は、タイミング制御回路６０から出力される反転信号に基づいて、所定期間毎に極性が反転するコモン信号Ｖｃｏｍを生成して共通電極１８に供給する。

タイミング制御回路６０は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、例えば、反転信号を画素データ発生回路４０及びコモン信号生成回路５０に、垂直制御信号をゲートドライバ３０に、水平制御信号をソースドライバ２０に出力する。

電源発生回路７０は、走査信号を生成するために必要な電源電圧Ｖｇｈ、Ｖｇｌを生成してゲートドライバ３０に供給するとともに、階調信号を生成するために必要な電源電圧Ｖｓｈを生成してソースドライバ２０に供給する。また、電源発生回路７０は、ロジック電源Ｖｃｃを生成してソースドライバ２０及びゲートドライバ３０に供給する。

次に、図８に示すタイミングチャートに基づいて表示装置１の動作について説明する。ここで、図８においては、上から順に、データ信号線Ｓ（ｉ）に供給される階調信号、１段目の走査信号線Ｇ（１）に供給される走査信号、２段目の走査信号線Ｇ（２）に供給される走査信号、３段目の走査信号線Ｇ（３）に供給される走査信号、４段目の走査信号線Ｇ（４）に供給される走査信号、５段目の走査信号線Ｇ（５）に供給される走査信号、６段目の走査信号線Ｇ（６）に供給される走査信号、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）における階調信号の印加状態、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）における階調信号の印加状態、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）における階調信号の印加状態、４段目の画素行に対応する第２の画素電極Ｅ（ｉ，４，ｂ）における階調信号の印加状態、５段目の画素行に対応する第１の画素電極Ｅ（ｉ，５，ａ）における階調信号の印加状態、５段目の画素行に対応する第２の画素電極Ｅ（ｉ，５，ｂ）における階調信号の印加状態、６段目の画素行に対応する第１の画素電極Ｅ（ｉ，６，ａ）における階調信号の印加状態、６段目の画素行に対応する第２の画素電極Ｅ（ｉ，６，ｂ）における階調信号の印加状態、共通電極１８に供給されるコモン信号Ｖｃｏｍを示している。また、図８においてデータ信号線Ｓ（ｉ）が供給する各階調信号は、画素データに対応した表示パネル１０上での座標値で示している。なお、ｏｌｄは、前回フレームに書き込まれた階調信号に基づいた印加状態を示している。

また、表示装置１においては、第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る画素データと第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る画素データとを１／２水平期間毎に交互にソースドライバ２０に入力する。即ち、各水平期間の前半に、所定の画素行に対応した第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る画素データを入力し、各水平期間の後半に、前記所定の画素行と同一の画素行に対応した第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る画素データを入力する。また、１フレーム毎に、入力される画素データのビット値（即ち階調信号の極性）が反転するように反転信号を制御する。そして、図８においては、画素データのビット反転が行なわれていない場合の階調信号に「＋」の符号を付し、画素データのビット反転が行われた場合の階調信号に「−」の符号を付している。また、コモン信号Ｖｃｏｍの電圧レベルと階調信号の電圧レベルとの関係は例えば図９のように示される。

ここで、本実施形態では、第１の表示画素Ｐ（ｉ，ｊ，ａ）の表示のために第１の画素電極Ｅ（ｉ，ｊ，ａ）に書き込まれる階調信号の極性と、第２の表示画素Ｐ（ｉ，ｊ，ｂ）の表示のために第２の画素電極Ｅ（ｉ，ｊ，ｂ）に書き込まれる階調信号の極性とが、当該フレーム内で異なるように反転信号が制御されている。

以上により、図８に示すように、当該フレームでの各画素行における第１の画素電極Ｅ（ｉ，ｊ，ａ）に係る階調信号と第２の画素電極Ｅ（ｉ，ｊ，ｂ）に係る階調信号とが、＋（ｉ，１，ｂ）、−（ｉ，１，ａ）、＋（ｉ，２，ｂ）、−（ｉ，２，ａ）、＋（ｉ，３，ｂ）、−（ｉ，３，ａ）、…の順にデータ信号線Ｓ（ｉ）へ時分割的に供給されることとなる。そして、このような階調信号のデータ信号線Ｓ（ｉ）への供給が各フレームで繰り返し実行される。なお、各階調信号の極性はフレーム毎に反転されている。

一方、各走査信号線Ｇ（ｊ）に入力する走査信号は、各フレームで２回ずつＨｉｇｈ（Ｖｇｈ）とする。

まず、各フレームの所定の水平期間では、例えば３段目の画素行に対応する第１の表示画素Ｐ（ｉ，３，ａ）及び第２の表示画素Ｐ（ｉ，３，ｂ）での表示のための階調信号の書き込みを行う。当該水平期間では、当該水平期間の開始タイミングＴ１１ａに同期させて、３段目の走査信号線Ｇ（３）の走査信号と４段目の走査信号線Ｇ（４）の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，３，ｂ）の供給が開始されてから当該階調信号＋（ｉ，３，ｂ）の次に供給されることとなる階調信号−（ｉ，３，ａ）の供給が終了する直前までの期間とする。また、当該水平期間において、４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，３，ｂ）の供給が開始されてから当該階調信号＋（ｉ，３，ｂ）の供給が終了する直前までの期間とする。

タイミングＴ１１ａで３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとすることにより、３段目の走査信号線Ｇ（３）に接続された第１の薄膜トランジスタＴ（ｉ，３，ａ）及び第２の薄膜トランジスタＴ（ｉ，３，ｂ）がオン状態となる。また、４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈとすることにより、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）及び第２の薄膜トランジスタＴ（ｉ，４，ｂ）がオン状態となる。これにより、データ信号線Ｓ（ｉ）に供給されている階調信号＋（ｉ，３，ｂ）が３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）及び第２の画素電極Ｅ（ｉ，３，ｂ）と、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）とに書き込まれ、３段目の画素行に対応する第１の表示画素Ｐ（ｉ，３，ａ）及び第２の表示画素Ｐ（ｉ，３，ｂ）と、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）とにおいて階調信号＋（ｉ，３，ｂ）に対応した表示が行われる。

次にタイミングＴ１１ｂにおいて、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈとしたままで４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈからＬｏｗ（Ｖｇｌ）にする。このタイミングＴ１１ｂにおいては、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）はオン状態のままであるが、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）がオフ状態となる。このため、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）に当該座標に対応する階調信号＋（ｉ，３，ｂ）が保持される。なお、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）においては、当該座標とは異なる階調信号＋（ｉ，３，ｂ）が保持されることになるが、この状態は後述するように、大凡１水平期間から２水平期間のうちに解消される。

また、タイミングＴ１１ｂでは、その直後にデータ信号線Ｓ（ｉ）に印加される階調信号が、＋（ｉ，３，ｂ）から−（ｉ，３，ａ）に切り換えられる。このため、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）には、引き続きオン状態になっている３段目の走査信号線Ｇ（３）に接続された第１の薄膜トランジスタＴ（ｉ，３，ａ）を介して階調信号−（ｉ，３，ａ）が書き込まれ、３段目の画素行に対応する第１の表示画素Ｐ（ｉ，３，ａ）において階調信号−（ｉ，３，ａ）に対応した表示が行われる。

次にタイミングＴ１１ｃにおいて、３段目の走査信号線Ｇ（３）の走査信号をＨｉｇｈからＬｏｗにする。これにより、３段目の画素行に対応する第１の画素電極Ｅ（ｉ，３，ａ）に階調信号−（ｉ，３，ａ）が保持される。また、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）と４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）との間の電気的な接続が３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）により遮断される。

このようにして、当該水平期間において、３段目の画素行に対応する第１の表示画素Ｐ（ｉ，３，ａ）及び第２の表示画素Ｐ（ｉ，３，ｂ）の表示を行うための書き込みが行われる。

また、次の水平期間では、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）及び第２の表示画素Ｐ（ｉ，４，ｂ）の表示を行うための階調信号の書き込みが行われる。当該水平期間では、当該水平期間の開始タイミングＴ１２ａに同期させて、４段目の走査信号線Ｇ（４）の走査信号と５段目の走査信号線Ｇ（５）の走査信号とをそれぞれＨｉｇｈにする。ここで、当該水平期間において、４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，４，ｂ）の供給が開始されてから当該階調信号＋（ｉ，４，ｂ）の次に供給されることとなる階調信号−（ｉ，４，ａ）の供給が終了する直前までの期間とする。また、当該水平期間において、５段目の走査信号線Ｇ（５）の走査信号をＨｉｇｈとする期間は、例えばデータ信号線Ｓ（ｉ）に階調信号＋（ｉ，４，ｂ）の供給が開始されてから当該階調信号＋（ｉ，４，ｂ）の供給が終了する直前までの期間とする。

タイミングＴ１２ａで４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈとすることにより、上述したように、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）及び第２の薄膜トランジスタＴ（ｉ，４，ｂ）がオン状態となる。また、５段目の走査信号線Ｇ（５）の走査信号をＨｉｇｈとすることにより、５段目の走査信号線Ｇ（５）に接続された第１の薄膜トランジスタＴ（ｉ，５，ａ）及び第２の薄膜トランジスタＴ（ｉ，５，ｂ）がオン状態となる。これにより、データ信号線Ｓ（ｉ）に供給されている階調信号＋（ｉ，４，ｂ）が４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）及び第２の画素電極Ｅ（ｉ，４，ｂ）と、５段目の画素行に対応する第１の画素電極Ｅ（ｉ，５，ａ）とに書き込まれ、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）及び第２の表示画素Ｐ（ｉ，４，ｂ）と、５段目の画素行に対応する第１の表示画素Ｐ（ｉ，５，ａ）とにおいて階調信号＋（ｉ，４，ｂ）に対応した表示が行われる。

次にタイミングＴ１２ｂにおいて、４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈとしたままで５段目の走査信号線Ｇ（５）の走査信号をＨｉｇｈからＬｏｗにする。このタイミングＴ１２ｂにおいては、４段目の走査信号線Ｇ（４）に接続された第２の薄膜トランジスタＴ（ｉ，４，ｂ）がオン状態のままであるが、５段目の走査信号線Ｇ（５）に接続された第１の薄膜トランジスタＴ（ｉ，５，ａ）がオフ状態となる。このため、４段目の画素行に対応する第２の画素電極Ｅ（ｉ，４，ｂ）に当該座標に対応する階調信号＋（ｉ，４，ｂ）が保持される。なお、５段目の画素行に対応する第１の画素電極Ｅ（ｉ，５，ａ）においては、当該座標とは異なる階調信号＋（ｉ，４，ｂ）が保持されることになるが、この状態も、大凡１水平期間から２水平期間のうちに解消される。

また、タイミングＴ１２ｂでは、その直後にデータ信号線Ｓ（ｉ）に印加される階調信号が、＋（ｉ，４，ｂ）から−（ｉ，４，ａ）に切り換えられる。このため、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）には、引き続きオン状態になっている４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）を介して階調信号−（ｉ，４，ａ）が書き込まれ、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）において階調信号−（ｉ，４，ａ）に対応した表示が行われる。即ち、当該座標とは異なる階調信号に基づいた表示が解消され、当該座標に対応した階調信号に基づいた表示が行われる。

次にタイミングＴ１２ｃにおいて、４段目の走査信号線Ｇ（４）の走査信号をＨｉｇｈからＬｏｗにする。これにより、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）に階調信号−（ｉ，４，ａ）が保持される。また、４段目の画素行に対応する第２の画素電極Ｅ（ｉ，４，ｂ）と５段目の画素行に対応する第１の画素電極Ｅ（ｉ，５，ａ）との間の電気的な接続が４段目の走査信号線Ｇ（４）に接続された第２の薄膜トランジスタＴ（ｉ，４，ｂ）により遮断される。

このようにして、当該水平期間において、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）及び第２の表示画素Ｐ（ｉ，４，ｂ）の表示を行うための書き込みが行われる。

そして、以後の水平期間についても各段に対応した表示画素に対して順に上述したような階調信号の書き込みを行うことにより、当該表示装置１において映像信号に基づいた表示すべき適正な映像表示がなされることになる。

以上説明したように、表示装置１においては、所定のデータ信号線に接続された表示画素に薄膜トランジスタを介してさらに別の表示画素を接続することにより、走査信号線の本数を大幅には増大させることなく、データ信号線の本数及びソースドライバの出力端子数を削減することが可能である。これにより、ソースドライバを構成するＬＳＩの接合ピッチ幅を広くすることも可能になり、表示パネル１０上にソースドライバを構成するＬＳＩを搭載して接合する場合に、その接合を容易に行うことも可能になる。また、ソースドライバの出力端子数を削減できるのでソースドライバ２０を構成するＬＳＩの小型化も実現可能になる。

［第２の実施形態］
第２の実施形態に係る表示装置の概略全体構成は、上述の第１の実施形態と大凡同様である。そして、上述の第１の実施形態では、薄膜トランジスタと画素電極との間に発生する寄生容量を考慮しない場合について説明したが、第２の実施形態では、薄膜トランジスタのゲート電極と画素電極との間に発生する寄生容量を考慮した場合について説明する。即ち、図１０に示すように、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）のゲート電極と当該第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）に接続された第１の画素電極Ｅ（ｉ，ｊ，ａ）との間に寄生容量Ｃｇｓａが発生し、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）のゲート電極と当該第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に接続された第２の画素電極Ｅ（ｉ，ｊ，ｂ）との間に寄生容量Ｃｇｓｂが発生し、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）のゲート電極と当該第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に接続された第１の画素電極Ｅ（ｉ，ｊ＋１，ａ）との間に寄生容量Ｃｇｄが発生する場合について説明する。なお、各箇所で発生する寄生容量Ｃｇｓａ、Ｃｇｓｂ、Ｃｇｄの値は、それぞれ対応する表示画素間では等しいものとする。

また、図７（ａ）、図７（ｂ）に基づいて説明したように、第１の画素電極Ｅ（ｉ，ｊ，ａ）と補助容量電極との間には補助容量Ｃｓａが形成され、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と補助容量電極との間には補助容量Ｃｓｂが形成されているものとする。さらに、第１の画素電極Ｅ（ｉ，ｊ，ａ）と共通電極１８との間に液晶容量Ｃｌｃａが形成され、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と共通電極１８との間に液晶容量Ｃｌｃｂが形成されているものとする。

以下、図８及び図１１に基づいて、３段目の走査信号線Ｇ（３）にゲート電極が接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）を介して接続される３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）と４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）との間での寄生容量の影響による電位変動の発生の違いについて具体的に説明する。なお、説明を簡略化するために、各表示画素に供給する階調信号の電圧レベルは、極性毎に等しい電圧レベルの階調信号が供給されるものとして説明する。即ち、表示装置１においては、ベタ画像が表示されるように階調信号が供給されるものとして説明する。また、図１１では、共通電極１８での電位を基準電位としたときの画素電極Ｅ（ｉ，３，ｂ）、Ｅ（ｉ，４，ａ）での電位変化を示している。即ち、図１１は、共通信号Ｖｃｏｍの振幅による画素電極の電位変化が省略されるように示されている。

各フレームにおいて、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）は、タイミングＴ１１ｂで３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）をオン状態に維持したまま４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号＋（ｉ，３，ｂ）または階調信号−（ｉ，３，ｂ）が保持される。しかし、このとき、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）のゲート電極と当該第１の薄膜トランジスタＴ（ｉ，４，ａ）に接続された第１の画素電極Ｅ（ｉ，４，ａ）との間には寄生容量Ｃｇｓａが存在するため、当該寄生容量Ｃｇｓａの影響により３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）には、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）とともに第１の電圧シフトが発生する。この第１の電圧シフトで発生する電圧シフト量ΔＶ１は、（数１）によって導出することができる。

（数１）
ΔＶ１＝（Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ＋Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））

ここで、Ｖｇｈａは、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）をオン状態にする走査信号の電圧レベルであり、本実施形態では、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルＶｇｈとする。また、Ｖｇｌａは、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）をオフ状態にする走査信号の電圧レベルであり、本実施形態では、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルＶｇｌとする。

また、各フレームにおいて、タイミングＴ１１ｃで４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）をオフ状態に維持したまま３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）がオン状態からオフ状態に切り換えられる。このとき、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）のゲート電極と当該第２の薄膜トランジスタＴ（ｉ，３，ｂ）に接続された第２の画素電極Ｅ（ｉ，３，ｂ）との間には寄生容量Ｃｇｓｂが存在するため、当該寄生容量Ｃｇｓｂの影響により３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）には、第２の電圧シフトが発生する。この第２の電圧シフトで発生する電圧シフト量ΔＶ２は、（数２）によって導出することができる。

（数２）
ΔＶ２＝（Ｖｇｈｂ−Ｖｇｌｂ）×（Ｃｇｓｂ／（Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））

ここで、Ｖｇｈｂは、３段目の走査信号線Ｇ（３）に接続された第１の薄膜トランジスタＴ（ｉ，３，ｂ）をオン状態にする走査信号の電圧レベルであり、本実施形態では、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）をオン状態にする際の走査信号の電圧レベルと等しい電圧レベルＶｇｈとする。また、Ｖｇｌｂは、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）をオフ状態にする走査信号の電圧レベルであり、本実施形態では、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）をオフ状態にする際の走査信号の電圧レベルと等しい電圧レベルＶｇｌとする。

このように、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）では、フレーム毎に、保持すべき階調信号に対してΔＶ１＋ΔＶ２だけ電圧シフトする。

一方、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）は、各フレームにおいてタイミングＴ１２ｃで３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）をオフ状態に維持したまま４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）がオン状態からオフ状態に切り換えられることにより当該座標に対応する階調信号＋（ｉ，４，ａ）または階調信号−（ｉ，４，ａ）が保持される。しかし、このとき、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）のゲート電極と当該第１の薄膜トランジスタＴ（ｉ，４，ａ）に接続された第１の画素電極Ｅ（ｉ，４，ａ）との間には寄生容量Ｃｇｓａが存在するため、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）では、第３の電圧シフトが発生する。この第３の電圧シフトで発生する電圧シフト量ΔＶ３は、（数３）によって導出することができる。

（数３）
ΔＶ３＝（Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ））

なお、タイミングＴ１２ｃでは、３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）はオフ状態になっているため、第３の電圧シフトが３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）に与える影響は軽微であるため、ここでは省略する。

このように、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）では、フレーム毎に、保持すべき階調信号に対してΔＶ３だけ電圧シフトする。

ところで、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧が異なると、この実効電圧の違いがフリッカとして認識され表示品位が低下してしまう。そこで、３段目の画素行に対応する第２の表示画素Ｐ（ｉ，３，ｂ）に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Ｖｃｏｍ振幅中心電圧を、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）での電圧振幅Ｖｐｐｂの中心電圧と一致させることが好ましい。即ち、図１２（ａ）に示すように、データ信号線Ｓ（ｉ）に供給される階調信号の振幅中心電圧ＶｓｃからΔＶ１＋ΔＶ２だけ、電圧シフトの発生方向にコモン信号Ｖｃｏｍの振幅中心電圧Ｖｃｃが予めシフトしているように、コモン信号Ｖｃｏｍを設定することが好ましい。

また、４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）に対して、正極性書き込みフレームと負極性書き込みフレームとの間で液晶に印加される実効電圧を等しくするためには、コモン信号Ｖｃｏｍの振幅中心電圧を、４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）での電圧振幅Ｖｐｐａの中心電圧と一致させることが好ましい。即ち、図１２（ｂ）に示すように、データ信号線Ｓ（ｉ）に供給される階調信号の振幅中心電圧ＶｓｃからΔＶ３だけ、電圧シフトの発生方向にコモン信号Ｖｃｏｍの振幅中心電圧Ｖｃｃが予めシフトしているように、コモン信号Ｖｃｏｍを設定することが好ましい。

そして、ΔＶ３＝ΔＶ１＋ΔＶ２とすれば、３段目の画素行に対応する第２の画素電極Ｅ（ｉ，３，ｂ）での電圧振幅Ｖｐｐｂの中心電圧と４段目の画素行に対応する第１の画素電極Ｅ（ｉ，４，ａ）での電圧振幅Ｖｐｐａの中心電圧とを一致させることができ、コモン信号Ｖｃｏｍ振幅中心電圧Ｖｃｃを３段目の画素行に対応する第２の表示画素Ｐ（ｉ，３，ｂ）と４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）とで共通に設定することができ好ましい。即ち、３段目の画素行に対応する第２の表示画素Ｐ（ｉ，３，ｂ）と４段目の画素行に対応する第１の表示画素Ｐ（ｉ，４，ａ）とで同時にフリッカの発生を防止することができる。

なお、寄生容量Ｃｇｓａは、第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）に対応する走査信号線Ｇ（ｊ）と当該第１の薄膜トランジスタＴ（ｉ，ｊ，ａ）に接続された第１の画素電極Ｅ（ｉ，ｊ，ａ）との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Ｃｇｓｂは、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に対応する走査信号線Ｇ（ｊ）と当該第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に接続された第２の画素電極Ｅ（ｉ，ｊ，ｂ）との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、寄生容量Ｃｇｄは、第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に対応する走査信号線Ｇ（ｊ）と当該第２の薄膜トランジスタＴ（ｉ，ｊ，ｂ）に接続された第１の画素電極Ｅ（ｉ，ｊ−１，ｂ）との間隔や、これらの間に設けられる絶縁膜の誘電率を調整することにより適宜容量値を調整することが可能である。また、補助容量Ｃｓａは、第１の画素電極Ｅ（ｉ，ｊ，ａ）と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。また、補助容量Ｃｓｂは、第２の画素電極Ｅ（ｉ，ｊ，ｂ）と重畳配置される補助容量電極の面積や、これらの間に設けられる絶縁膜の誘電率、膜厚等を調整することにより適宜容量値を調整することが可能である。

このように、各寄生容量や補助容量、更には、所定の電圧が液晶に印加された状態での液晶容量を適宜調整することによりΔＶ３＝ΔＶ１＋ΔＶ２を満たすことが可能となり、各フレームにおいて第１の表示画素Ｐ（ｉ，ｊ，ａ）で発生する電圧シフト量と第２の表示画素Ｐ（ｉ，ｊ，ｂ）で発生する電圧シフト量とを等しくすることができる。

また、ΔＶ１とΔＶ２とが、ともに、少なくともΔＶ３よりも小さい値になるように調整することにより、たとえΔＶ３＝ΔＶ１＋ΔＶ２を満たすことができなかったとしても、ΔＶ３と比較して、ΔＶ１＋ΔＶ２の値が極端に大きくなってしまうことを防止できる。即ち、各フレームにおいて第１の表示画素Ｐ（ｉ，ｊ，ａ）で発生する電圧シフト量と第２の表示画素Ｐ（ｉ，ｊ，ｂ）で発生する電圧シフト量との差が極端に大きくなってしまうことを防止できる。

また、さらに精度よくΔＶ３＝ΔＶ１＋ΔＶ２を実現させるために、電圧シフトの前後での液晶容量変化を考慮してもよい。具体的には、電圧シフトの前後では、液晶に印加される電圧が変化するため、画素電極または共通電極１８に対する液晶分子の傾斜角が電圧シフトの前後で異なり、誘電率異方性を有する液晶の見かけ上の誘電率も異なる。そして、このことにより発生する液晶容量変化をも考慮してΔＶ３＝ΔＶ１＋ΔＶ２を実現させる。

この場合、ΔＶ１は（数４）により、ΔＶ２は（数５）により、ΔＶ３は（数６）により導出することができる。

（数４）
ΔＶ１＝（Ｖｇｈａ×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａｈ＋Ｃｇｄ＋Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂｈ））−（Ｖｇｌａ×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａｍ＋Ｃｇｄ＋Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂｍ））

（数５）
ΔＶ２＝（Ｖｇｈｂ×（Ｃｇｓｂ／（Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂｍ））−（Ｖｇｌｂ×（Ｃｇｓｂ／（Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂｌ））

（数６）
ΔＶ３＝（Ｖｇｈａ×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａｈ＋Ｃｇｄ））−（Ｖｇｌａ×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａｌ＋Ｃｇｄ））

ここで、Ｃｌｃａｈ、Ｃｌｃａｍ、Ｃｌｃａｌ、Ｃｌｃｂｈ、Ｃｌｃｂｍ、Ｃｌｃｂｌについて、図１１に基づいた具体例として説明する。Ｃｌｃａｈは、タイミングＴ１１ｂまたはタイミングＴ１２ｃで電圧シフトが発生する直前の第１の表示画素Ｐ（ｉ，４，ａ）における液晶容量である。Ｃｌｃａｍは、タイミングＴ１１ｂで電圧シフトが発生した直後の第１の表示画素Ｐ（ｉ，４，ａ）における液晶容量である。Ｃｌｃａｌは、タイミングＴ１２ｃで電圧シフトが発生した直後の第１の表示画素Ｐ（ｉ，４，ａ）における液晶容量である。Ｃｌｃｂｈは、タイミングＴ１１ｂで電圧シフトが発生する直前の第２の表示画素Ｐ（ｉ，３，ｂ）における液晶容量である。Ｃｌｃｂｍは、タイミングＴ１１ｂで電圧シフトが発生した直後、または、タイミングＴ１１ｃで電圧シフトが発生する直前の第２の表示画素Ｐ（ｉ，３，ｂ）における液晶容量である。Ｃｌｃｂｌは、タイミングＴ１１ｃで電圧シフトが発生した直後の第２の表示画素Ｐ（ｉ，３，ｂ）における液晶容量である。

ところで、図１１において、タイミングＴｘからタイミングＴｙの間は、４段目の走査信号線Ｇ（４）に接続された第１の薄膜トランジスタＴ（ｉ，４，ａ）がオフ状態を維持したまま３段目の走査信号線Ｇ（３）に接続された第２の薄膜トランジスタＴ（ｉ，３，ｂ）がオン状態にされている。このため、第１の薄膜トランジスタＴ（ｉ，４，ａ）と第２の薄膜トランジスタＴ（ｉ，３，ｂ）との間では、前回フレームに互いに逆極性の階調信号として保持した階調信号が中和される。即ち、第２の表示画素Ｐ（ｉ，ｊ，ｂ）に対しては、当該フレームで保持する階調信号が切り換えられるのに先立って、予め、第２の画素電極Ｅ（ｉ，ｊ，ｂ）の電圧レベルを当該フレームで保持する階調信号の極性側に遷移させておくという、予備充電的な効果を得ることができる。

表示装置の概略全体構成を示す図である。 表示パネルの断面構成を示す図である。 画素配列を示す図である。 画素構造を示す平面図である。 画素構造を示す断面図であり、図４におけるＸ−Ｘ’断面である。 画素構造を示す断面図であり、図４におけるＹ−Ｙ’断面である。 液晶容量と補助容量との接続関係を示す図であり、（ａ）は第１の表示画素、（ｂ）は第２の表示画素。 表示装置の動作について示すタイミングチャートである。 階調信号の電圧レベルとコモン信号の電圧レベルとの関係図である。 寄生容量を考慮した画素配列を示す図である。 共通電極での電位を基準電位としたときの画素電極での電位変化を示すタイミングチャートである。 寄生容量を考慮した場合における階調信号の電圧レベルとコモン信号の電圧レベルとの関係図であり、（ａ）は第２の表示画素、（ｂ）は第１の表示画素。

符号の説明

１０：表示パネル
１８：共通電極
２０：ソースドライバ
３０：ゲートドライバ
４０：画素データ発生回路
５０：コモン信号生成回路
６０：タイミング制御回路
７０：電源発生回
Ｅ、Ｅ（ｉ，ｊ，ａ）、Ｅ（ｉ，ｊ，ｂ）：画素電極
Ｐ、Ｐ（ｉ，ｊ，ａ）、Ｐ（ｉ，ｊ，ｂ）：表示画素
Ｔ（ｉ，ｊ，ａ）、Ｔ（ｉ，ｊ，ｂ）：薄膜トランジスタ
Ｇ（ｊ）：走査信号線
Ｓ（ｉ）：データ信号線
Ｌ：接続配線

Claims (6)

1. 所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
   前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
   前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
   前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
   前記第２の薄膜トランジスタがオン状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
   前記第１の薄膜トランジスタがオフ状態の際に前記第２の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
   前記第２の薄膜トランジスタがオフ状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
   ΔＶ１とΔＶ２とが、ともにΔＶ３よりも小さい値であることを特徴とする液晶表示装置。
2. ΔＶ３＝ΔＶ１＋ΔＶ２
   を満たすことを特徴とする請求項１に記載の液晶表示装置。
3. 所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
   前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
   前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
   前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
   前記第２の薄膜トランジスタがオン状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
   前記第１の薄膜トランジスタがオフ状態の際に前記第２の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
   前記第２の薄膜トランジスタがオフ状態の際に前記第１の薄膜トランジスタがオン状態からオフ状態に切り換わったときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
   ΔＶ３＝ΔＶ１＋ΔＶ２
   を満たすことを特徴とする液晶表示装置。
4. 所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
   前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
   前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
   前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、を備え、
   前記第２の走査信号線に前記第２の薄膜トランジスタをオン状態にする走査信号が供給されている際に前記第１の走査信号線に供給される走査信号を前記第１の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第２の画素電極における電圧シフト量をΔＶ１とし、
   前記第１の走査信号線に前記第１の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第２の走査信号線に供給される走査信号を前記第２の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第２の画素電極における電圧シフト量をΔＶ２とし、
   前記第２の走査信号線に前記第２の薄膜トランジスタをオフ状態にする走査信号が供給されている際に前記第１の走査信号線に供給される走査信号を前記第１の薄膜トランジスタがオン状態にされる走査信号からオフ状態にされる走査信号に切り換えたときの前記第１の画素電極における電圧シフト量をΔＶ３とした場合に、
   ΔＶ３＝ΔＶ１＋ΔＶ２
   を満たすことを特徴とする液晶表示装置。
5. 所定の方向に延伸配置された第１の走査信号線及び第２の走査信号線と、
   前記第１の走査信号線及び前記第２の走査信号線に対して交差するように配置されたデータ信号線と、
   前記データ信号線に、一端が前記第１の走査信号線に接続された第１の薄膜トランジスタを介して接続され、該接続されているデータ信号線に供給される階調信号が印加される第１の画素電極と、
   前記第１の画素電極に、前記第２の走査信号線に一端が接続された第２の薄膜トランジスタを介して接続され、前記第１の画素電極を介して前記階調信号が印加される第２の画素電極と、
   前記第１の画素電極または前記第２の画素電極に液晶を介して対向配置され、各表示画素間で等しい電位に設定される共通電極と、
   前記第１の画素電極または前記第２の画素電極に絶縁膜を介して対向配置され、各表示画素間で等しい電位に設定される補助容量電極と、を備え、
   前記第１の薄膜トランジスタをオン状態にする走査信号の電圧レベルをＶｇｈａとし、
   前記第１の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをＶｇｌａとし、
   前記第２の薄膜トランジスタをオン状態にする走査信号の電圧レベルをＶｇｈｂとし、
   前記第２の薄膜トランジスタをオフ状態にする走査信号の電圧レベルをＶｇｌｂとし、
   前記第１の薄膜トランジスタのゲート電極と前記第１の画素電極との間の寄生容量をＣｇｓａとし、
   前記第２の薄膜トランジスタのゲート電極と前記第２の画素電極との間の寄生容量をＣｇｓｂとし、
   前記第２の薄膜トランジスタのゲート電極と前記第１の画素電極との間の寄生容量をＣｇｄとし、
   前記第１の画素電極と前記共通電極との間の液晶容量をＣｌｃａとし、
   前記第２の画素電極と前記共通電極との間の液晶容量をＣｌｃｂとし
   前記第１の画素電極と前記補助容量電極との間の補助容量をＣｓａとし、
   前記第２の画素電極と前記補助容量電極との間の補助容量をＣｓｂとし、
   （Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ＋Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））＝ΔＶ１とし、
   （Ｖｇｈｂ−Ｖｇｌｂ）×（Ｃｇｓｂ／（Ｃｇｓｂ＋Ｃｓｂ＋Ｃｌｃｂ））＝ΔＶ２とし、
   （Ｖｇｈａ−Ｖｇｌａ）×（Ｃｇｓａ／（Ｃｇｓａ＋Ｃｓａ＋Ｃｌｃａ＋Ｃｇｄ））＝ΔＶ３とした場合に、
   ΔＶ３＝ΔＶ１＋ΔＶ２
   を満たすことを特徴とする液晶表示装置。
6. 前記各液晶容量は、対応する前記画素電極と前記共通電極との間に所定の電圧が印加されているときの液晶容量であることを特徴とする請求項５に記載の液晶表示装置。

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