JP5348873B2 - 半導体装置及びその作製方法 - Google Patents

Description

本発明は半導体装置及びその作製方法に関する。

近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタを形成し、当該薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。当該薄膜トランジスタは、絶縁表面を有する基板上に島状の半導体層を形成し、当該島状の半導体層の一部をトランジスタのチャネル形成領域として利用している（例えば、特許文献１参照）。

一般的な薄膜トランジスタの模式図を図１２に示す。図１２（Ａ）は薄膜トランジスタの上面図を示し、図１２（Ｂ）は破線Ｏ−Ｐ間の断面図、図１２（Ｃ）は破線Ｑ−Ｒ間の断面図に相当する。なお、図１２（Ａ）では薄膜トランジスタを構成する薄膜等を一部省略している。

薄膜トランジスタは、基板９０００上に下地絶縁層９００２を介して島状の半導体層９００６が設けられている。半導体層９００６上にはゲート絶縁層９００４を介してゲート電極として機能する導電層９０１２が設けられている。また、半導体層９００６は、ゲート絶縁層９００４を介して導電層９０１２と重なる領域に形成されたチャネル形成領域９００８と、ソース領域又はドレイン領域９０１０と、を有している。
特開平１１−２５８６３６号公報

しかしながら、島状の半導体層を有する薄膜トランジスタは、半導体層の端部に起因して様々な不良が生じる恐れがある。例えば、半導体層を島状に形成した場合、半導体層の端部に段差が生じるため、半導体層の端部においてゲート絶縁層の被覆性が悪くなりやすい。例えば、図１２（Ｂ）の破線９００７に示すように、半導体層９００６の端部において、ゲート絶縁層９００４が局所的に薄くなる場合がある。半導体層の端部においてゲート絶縁層の被覆が十分に行えない場合、ゲート電極を形成する導電層と半導体層との短絡や、リーク電流が生じる恐れがある。特に近年では、薄膜トランジスタの低消費電力化や動作速度を向上させるため、ゲート絶縁層の薄膜化が望まれており、ゲート絶縁層を薄く設けた際には半導体層の端部の被覆不良がより顕著な問題となる。

また、半導体層を島状に形成する際のエッチング工程やフッ酸（ＨＦ）等を用いた洗浄工程などの影響で、半導体層の下層に設けられた絶縁層が除去されてしまうことがある。特に、半導体層を薄膜化した場合は、その影響が顕著になる。このとき、図１２（Ｃ）の破線９００９で示すように、半導体層９００６の端部付近においてゲート絶縁層９００４の被覆性が悪くなりやすい。

また、島状の半導体層の端部、特にゲート電極を形成する導電層及び半導体層が重畳する領域では、コーナー部（角部）で電界が集中しやすくなる。電界が集中すると、ゲート電極を形成する導電層と半導体層との間に形成されたゲート絶縁層の絶縁破壊等により、リーク電流が発生する問題がある。その他、ゲート絶縁層の被覆不良は、素子やゲート絶縁層の静電破壊（ＥＳＤ；Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等にもつながり、半導体装置の製造において、歩留まりが低下する要因ともなっている。

上記のような半導体層の端部に起因する問題が生じると、薄膜トランジスタの動作特性が劣化し、信頼性も低下してしまう。また、半導体装置の製造において、歩留まりも低下してしまう。本発明はこのような問題を鑑みてなされたものであり、信頼性の向上した新規な構造の半導体装置及びその作製方法を提供することを課題とする。

本発明の半導体装置の構成は、基板上に設けられた島状の半導体層と、島状の半導体層の一表面上及び側面に設けられた絶縁層と、絶縁層を介して島状の半導体層上に設けられ、島状の半導体層を横断するように設けられたゲート電極と、を有し、絶縁層は、島状の半導体層の一表面上と比較して、島状の半導体層の側面と接する領域の誘電率が小さいことを特徴とする。

また、本発明の半導体装置の他の構成は、基板上に設けられた島状の半導体層と、島状の半導体層の一表面上及び側面に設けられた絶縁層と、絶縁層を介して島状の半導体層上に設けられ、島状の半導体層を横断するように設けられたゲート電極と、を有し、絶縁層は、少なくともゲート電極と重なる領域において、島状の半導体層の一表面上と比較して、島状の半導体層の側面と接する領域の誘電率が小さいことを特徴とする。

また、本発明の他の構成は、基板上に設けられた島状の半導体層と、島状の半導体層の一表面上及び側面に設けられた絶縁層と、絶縁層を介して前記島状の半導体層上に設けられ、島状の半導体層を横断するように設けられたゲート電極と、を有し、絶縁層は、島状の半導体層の一表面上と比較して、島状の半導体層の側面と接する領域の厚さが厚く、且つ、誘電率が小さいことを特徴とする。

また、本発明の他の構成は、基板上に設けられた島状の半導体層と、島状の半導体層の一表面上及び側面に設けられた絶縁層と、絶縁層を介して島状の半導体層上に設けられ、島状の半導体層を横断するように設けられたゲート電極と、を有し、絶縁層は、少なくともゲート電極と重なる領域において、島状の半導体層の一表面上と比較して、島状の半導体層の側面と接する領域の厚さが厚く、且つ、誘電率が小さいことを特徴とする。

上記構成において、島状の半導体層の一表面上の厚さをｔ１、島状の半導体層の側面と接する領域の厚さをｔ２とし、ｔ１＜ｔ２≦３ｔ１を満たすことが好ましい。

また、上記構成において、島状の半導体層の一表面上及び側面に設けられたゲート絶縁層は、島状の半導体層の一表面上に設けられた第１の絶縁層と、側面に設けられた第２の絶縁層と、から形成されていてもよい。

また、上記構成において、島状の半導体層の一表面上及び側面に設けられたゲート絶縁層は、島状の半導体層の一表面上に設けられた第１の絶縁層と、側面に設けられた第２の絶縁層及び第３の絶縁層と、から形成されていてもよい。

また、上記構成において、島状の半導体層の端部は、テーパ角が４５°以上９５°未満であることが好ましい。

また、本発明の半導体装置の作製方法の一は、基板上に島状の半導体層を形成し、島状の半導体層の一表面上及び側面に接して第１の絶縁層を形成し、当該第１の絶縁層を島状の半導体層の一表面が露出するまで選択的に除去して、島状の半導体層の側面と接する第２の絶縁層を形成し、島状の半導体層の一表面及び第２の絶縁層に接して第３の絶縁層を形成し、当該第３の絶縁層を介して島状の半導体層の一表面上に、島状の半導体層を横断するようにゲート電極層を形成することを特徴とする。

また、本発明の半導体装置の作製方法の一は、基板上に島状の第１の半導体層を形成し、第１の半導体層の一表面及び側面に接して第１の絶縁層を形成し、当該第１の絶縁層を第１の半導体層の一表面が露出するまで選択的に除去して、第１の半導体層の側面と接する第２の絶縁層を形成するとともに第１の半導体層の上層に非晶質領域を形成し、第１の半導体層に形成された非晶質領域を除去して第２の半導体層を形成し、当該第２の半導体層及び第２の絶縁層に接して第３の絶縁層を形成し、当該第３の絶縁層を介して第２の半導体層の一表面上に、第２の半導体層を横断するようにゲート電極層を形成することを特徴とする。

また、上記作製方法において、第１の半導体層を膜厚６０ｎｍ乃至７０ｎｍの範囲で形成した後、当該第１の半導体層から非晶質領域を除去して第２の半導体層を膜厚２０ｎｍ乃至３０ｎｍの範囲で形成してもよい。

また、本発明の半導体装置の作製方法の一は、基板上に島状の第１の半導体層を形成し、第１の半導体層の一表面及び側面に接して第１の絶縁層を形成し、第１の半導体層及び第１の絶縁層を垂直方向を主体としたエッチングにより薄膜化して、第２の半導体層及びその側面と接する第２の絶縁層を形成し、第２の半導体層及び第２の絶縁層に接して第３の絶縁層を形成し、第３の絶縁層を介して前記第２の半導体層の一表面上に、第２の半導体層を横断するようにゲート電極層を形成することを特徴とする。

また、上記作製方法において、第１の半導体層を膜厚６０ｎｍ乃至７０ｎｍの範囲で形成した後、薄膜化して、第２の半導体層を膜厚２０ｎｍ乃至３０ｎｍの範囲で形成してもよい。

また、上記作製方法において、島状の半導体層は、端部のテーパ角が４５°以上９５°未満となるように形成することが好ましい。

また、本発明の半導体装置の作製方法において、第２の絶縁層は、第３の絶縁層と比較して、誘電率が小さい層を形成することが好ましい。

また、本発明の半導体装置の作製方法において、第２の絶縁層及び第３の絶縁層は、ゲート絶縁層として形成することを特徴とする。

また、本発明の半導体装置の作製方法において、ゲート電極層を形成した後、熱処理を行うことが好ましい。

本発明を適用することで、半導体層の端部に起因する不良を低減させることができる。よって、半導体層の端部の特性により半導体装置に及ぼす影響を低減することができ、信頼性の向上した半導体装置を提供することができる。また、半導体装置の製造において、歩留まりを向上させることが可能になる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
図１は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１は、特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における破線Ｏ−Ｐ間の断面図、図１（Ｃ）は図１（Ａ）における破線Ｑ−Ｒ間の断面図を示している。なお、図１（Ａ）は、一部薄膜等を省略している。

図１に示す薄膜トランジスタ１２０は、絶縁表面を有する基板１００上に設けられている。薄膜トランジスタ１２０は、半導体層１０６と、半導体層１０６の側面と接して設けられた絶縁層１０８と、半導体層１０６の一表面上に設けられた絶縁層１１０と、該絶縁層１１０を介して半導体層１０６上に設けられた導電層１１２と、で構成されている。

基板１００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。

基板１００上に半導体層１０６が形成されている。基板１００と半導体層１０６の間には、下地絶縁層として機能する絶縁層１０２、絶縁層１０４を設けてもよい。下地絶縁層は、基板１００から半導体層１０６へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板１００の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることもできる。

絶縁層１０２、１０４は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層１０２、１０４の積層構造としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン層、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成してもよい。

半導体層１０６は島状に形成されている。半導体層１０６は、単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。半導体層１０６の膜厚は、１０ｎｍ乃至１５０ｎｍ、好ましくは３０ｎｍ乃至１００ｎｍ、又は１０ｎｍ乃至３０ｎｍの範囲で形成するとよい。

また、半導体層１０６の端部は垂直形状に近くなるように形成されているのが好ましい。具体的には、テーパ角が４５°以上９５°未満、好ましくはテーパ角が６０°以上９５°未満となるように形成されているとよい。半導体層１０６の端部を垂直に近い形状とすることで、ゲート電極として機能する導電層１１２と半導体層１０６の端部が重畳する領域において、半導体層１０６の端部と導電層１１２が半導体層１０６の側面と接するゲート絶縁層を介して形成してしまう寄生チャネルを低減することができる。これは、半導体層の端部を垂直に近い形状とすることで、半導体層の端部を緩やかなテーパ角（例えば、テーパ角４５°以下）を有するテーパ形状とするよりも、半導体層全体の面積において半導体層の端部が占める面積を減少させることができるためである。なお、寄生チャネルは、チャネル形成領域においてソース領域とドレイン領域とを結ぶ方向にほぼ平行に形成されるチャネルに対して垂直又は筋交いに交差する方向で、且つチャネル形成領域の端部に形成されるチャネルを示す。寄生チャネルが形成されるとリーク電流の発生につながるため、半導体層の端部を垂直形状に近い形状に加工して寄生チャネルを防止することは、完成する半導体装置の特性のバラツキを低減し、信頼性を向上させるのに非常に効果的である。

また、テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。なお、半導体層１０６の端部をテーパ角が３０°以上８５°未満、又は４５°以上６０°未満の緩やかなテーパ形状としてもよい。半導体層１０６の端部をテーパ形状としてコーナー部（角部）を緩やかにすることにより、該コーナ部に電界が集中することを緩和することができる。

なお、本明細書において、半導体層の「端部」とは、島状に形成された半導体層の縁部分（エッジ部分）を示す。半導体層の「側面」とは、半導体層の縁部分の面を示す。

半導体層１０６は、チャネル形成領域１１４と、ソース領域又はドレイン領域として機能する不純物領域１１６と、を有する。不純物領域１１６には、一導電型を付与する不純物元素が添加されている。また、チャネル形成領域１１４に、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。チャネル形成領域１１４は、絶縁層１１０を介して導電層１１２と略一致する領域に形成されており、不純物領域１１６の間に位置するものである。

また、半導体層１０６に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する低濃度不純物領域を形成してもよい。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域との間に形成することができる。また、低濃度不純物領域は、ソース領域又はドレイン領域として機能する不純物領域と比較して、不純物濃度が低いものとする。

半導体層１０６の側面と接して絶縁層１０８が形成されている。また、半導体層１０６の一表面上及び絶縁層１０８上に、絶縁層１１０が形成されている。絶縁層１０８及び絶縁層１１０は、薄膜トランジスタ１２０のゲート絶縁層として機能する。すなわち、本発明に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で構成される。なお、複数の絶縁層の境界は明確なものでなくともよい。

ゲート絶縁層を、半導体層１０６の側面と接する絶縁層１０８、並びに半導体層１０６の一表面及び絶縁層１０８と接する絶縁層１１０で形成することで、半導体層１０６の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層１０６の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。

また、絶縁層１０８及び絶縁層１１０にて形成されるゲート絶縁層は、半導体層１０６の一表面上に形成された領域と比較して、半導体層１０６の側面と接する領域の膜厚が厚いことが好ましい。このとき、半導体層１０６の側面と接する領域の厚さは、半導体層１０６の一表面上の厚さの１倍以上３倍以下であることが好ましい。例えば、半導体層１０６の一表面上からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ１する。半導体層１０６の側面からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ２とする。このとき、ゲート絶縁層は、膜厚ｔ１＜膜厚ｔ２を満たすことが好ましい。例えば、ｔ１＜ｔ２≦３ｔ１を満たすことができる。なお、半導体層１０６の側面と接する領域の膜厚、例えば半導体層１０６の側面からの垂直線とゲート絶縁層の最表面との交点までの距離である膜厚ｔ２は、一定値であるとは限らない。この場合は、膜厚ｔ１と比較して、膜厚ｔ２の最小値が同じ或いは膜厚ｔ１より大きいことが好ましい。このようにゲート絶縁層により半導体層１０６の端部を十分に被覆する、好ましくは半導体層１０６の側面と接する領域の膜厚を厚くすることで、半導体層１０６の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。

また、絶縁層１０８及び絶縁層１１０にて形成されるゲート絶縁層は、半導体層１０６の一表面上に形成された領域と比較して、半導体層１０６の側面と接する領域の誘電率が小さいことが好ましい。例えば、絶縁層１１０と比較して、絶縁層１０８の誘電率を小さくすることで、半導体層１０６の側面と接する領域のゲート絶縁層の誘電率を小さくすることができる。好ましくは、絶縁層１０８を誘電率４以下の低誘電率材料を用いて形成するとよい。ゲート絶縁層において、半導体層１０６の一表面上と比較して、半導体層１０６の側面と接する領域の誘電率を小さくすることで、半導体層の端部、特にコーナー部（角部）に電界が集中することを緩和できる。その結果、ゲート絶縁層に局所的に過度な電界が掛かることを防止でき、ゲート絶縁層の絶縁不良を防止することができる。よって半導体装置を歩留まり良く製造することができ、完成する半導体装置の信頼性を向上させることができる。

ここでは、絶縁層１０８は、島状に形成された半導体層１０６の周囲を囲うように、半導体層１０６の側面と接して形成されている。また、絶縁層１０８は、半導体層１０６の上面が露出するように開口部を有しているともいえる。

なお、上述したように、半導体層を島状に形成した場合は、半導体層の端部に起因する様々な不良が生じやすい。なかでも、ゲート電極と重畳する半導体層の端部、さらにはゲート電極と重畳する半導体層の端部に形成されたチャネル形成領域端部（チャネル形成領域とソース領域又はドレイン領域として機能する不純物領域との境界付近）は不良が生じやすく、静電破壊等の影響を受けやすい。この要因としては、チャネル形成領域端部及びゲート電極が、両者が重畳する領域において、チャネル形成領域端部（半導体層の端部）の側面と接するゲート絶縁層を介して寄生チャネルを形成しやすいこと、チャネル形成領域において中央付近と比較して端部（ソース領域又はドレイン領域として機能する不純物領域との境界付近）に高い電圧が加わること、上層に形成されるゲート電極層（導電層）を加工する際にエッチング等の影響を受けること、半導体層の端部においてゲート絶縁層が局所的に薄くなること等が挙げられる。したがって、少なくともゲート電極層と半導体層との端部が重畳する領域において、半導体層の側面と接して絶縁層を形成することで、絶縁破壊や静電破壊、リーク電流等の不良を低減することが可能である。例えば、図８（Ａ）乃至（Ｃ）に示すように、島状に形成された半導体層１０６の端部とゲート電極として機能する導電層１１２が重畳する領域において、半導体層１０６の側面と接する絶縁層２０８が形成されていればよい。図８（Ａ）は上面図を示し、図８（Ｂ）は図８（Ａ）における破線Ｏ−Ｐ間の断面図、図８（Ｃ）は図８（Ａ）における破線Ｑ−Ｒ間の断面図に相当する。ここでは、絶縁層２０８は、導電層１１２と半導体層１０６の端部が重畳する領域及びその近傍のみに形成されている。よって、図８（Ｂ）では半導体層１０６の側面には絶縁層２０８が形成されておらず、図８（Ｃ）では半導体層１０６の側面と接して絶縁層２０８が形成されている。

図８（Ａ）乃至（Ｃ）に示すように、少なくとも、ゲート電極として機能する導電層と半導体層の端部とが重畳する領域において半導体層の側面と接する絶縁層を形成することで、半導体層の端部及びゲート電極として機能する導電層との短絡を防止することができる。また、半導体層１０６下の絶縁層１０４が、半導体層１０６の端部付近で除去されていても、半導体層１０６の側面と接する絶縁層２０８を形成することで、半導体層１０６の端部を十分に被覆することができる。特に、本発明を適用してゲート絶縁層の被覆性を向上させることは、ゲート絶縁層の膜厚が数ｎｍ乃至数１０ｎｍの範囲にあり、半導体層の膜厚よりも薄い場合に効果的である。また、本発明を適用することで半導体層の端部に電界が集中することを緩和することができ、リーク電流を防止・低減することができる。特に、ゲート絶縁層において、半導体層の一表面上と比較して半導体層の側面と接する領域の誘電率を小さくすることで、局所的に電界が掛かることを緩和できるため、効果的である。以上のように、半導体層の側面、特にゲート電極として機能する導電層と半導体層の端部とが重畳する領域における半導体層の側面と接して絶縁層を形成することで、完成する半導体装置の信頼性、及び動作特性を高めることができる。

絶縁層１０８及び絶縁層１１０は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、ＳｉＯＦ（フッ素含有酸化シリコン）、ＳｉＯＣ（炭素含有酸化シリコン）、ＤＬＣ（ダイヤモンドライクカーボン）、ポーラスシリカ等の材料を用いて、単層構造、又は積層構造で形成することができる。また、絶縁層１０８及び絶縁層１１０は同じ材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。本実施の形態では、絶縁層１０８は酸化シリコン層を用いて形成し、絶縁層１１０は窒化シリコン層で形成する。

なお、絶縁層１０８は、絶縁層１１０と比較して誘電率が小さい材料を用いて形成するのが好ましい。また、絶縁層１０８は、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の誘電率がおよそ４以下の低誘電率材料を用いて形成することが好ましい。なお、誘電率４以下の低誘電率材料はｌｏｗ−ｋ材料ともいわれ、ｌｏｗ−ｋ材料を用いて作製される膜はｌｏｗ−ｋ膜といわれている。このように、絶縁層１１０と比較して誘電率が小さい材料を用いて絶縁層１０８を形成することで、半導体層の一表面上と比較して、半導体層の側面と接する領域のゲート絶縁層の誘電率を小さくすることができる。

絶縁層１１０を介して半導体層１０６上にゲート電極として機能する導電層１１２が形成されている。導電層１１２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。化合物材料としては、窒素化合物、酸素化合物、炭素化合物、ハロゲン化合物などを用いることができ、具体的には窒化タングステン、窒化チタン、窒化アルミニウム等が挙げられる。導電層１１２は、これらの材料のうち１つ又は複数を用いて、単層構造、又は積層構造で形成する。また、導電層１１２は、リン等の一導電型を付与する不純物元素を添加した多結晶シリコンを用いて形成してもよい。

次に、図１に示す薄膜トランジスタの作製方法について、図２を用いて具体的に説明する。

まず、基板１００上に下地絶縁層として機能する絶縁層１０２、１０４を介して半導体層１０６を形成する（図２（Ａ）参照）。

基板１００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。絶縁層１０２、１０４は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層１０２、１０４は、基板１００から半導体層１０６へアルカリ金属等が拡散し、半導体層１０６が汚染することを防ぐブロッキング層として機能する。また、基板１００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層１０２、１０４は、基板１００からの不純物拡散や基板１００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を２層の積層構造としているが、単層構造としてもよいし、３層以上の積層構造としてもよい。

半導体層１０６は、ＣＶＤ法やスパッタリング法を用いて、シリコンを主成分とする材料を用いて形成するのが好ましい。具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。例えば、半導体層１０６は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、半導体層１０６は、膜厚１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍ、又は１０ｎｍ乃至３０ｎｍの範囲で形成する。

また、半導体層１０６は、端部が垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。半導体層１０６の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。好ましくは、半導体層１０６の端部をテーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満となるように形成するとよい。半導体層１０６の端部を垂直に近い形状とすることで寄生チャネルを低減することができる。

次に、半導体層１０６を覆うように絶縁層１０７（以下、第１の絶縁層１０７ともいう）を形成する（図２（Ｂ）参照）。第１の絶縁層１０７は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。

また、第１の絶縁層１０７は、半導体層１０６の端部を十分に被覆できる膜厚で形成する。第１の絶縁層１０７の膜厚は、下層に形成される半導体層１０６の膜厚の１．５倍乃至３倍の範囲の厚さで形成するのが好ましい。

次に、第１の絶縁層１０７を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、半導体層１０６の側面と接する絶縁層１０８（以下、第２の絶縁層１０８ともいう）を形成する（図１（Ｃ）参照）。

第１の絶縁層１０７を、垂直方向を主体として異方性のエッチングを行っていくと、半導体層１０６の一表面上および絶縁層１０４上に形成されている第１の絶縁層１０７から徐々にエッチングされていく。なお、半導体層１０６の一表面上及び絶縁層１０４上には、ほぼ同じ膜厚の第１の絶縁層１０７が形成されている。よって、半導体層１０６の一表面が露出したところでエッチングを停止させることにより、半導体層１０６の側面と接する領域及びその付近のみに第１の絶縁層１０７を残すことができる。残存する第１の絶縁層１０７は、第２の絶縁層１０８に相当する。なお、半導体層１０６の端部を垂直形状に近い形状としておくことで、半導体層１０６の側面と接する領域及びその付近のみに第１の絶縁層１０７を残すことが容易になる。つまり、第２の絶縁層１０８を容易に形成することができる。

第１の絶縁層１０７のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を利用することができる。また、反応性イオンエッチングは、プラズマ発生法により、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、ＩＣＰ方式などに分類される。このとき用いるエッチングガスは、第１の絶縁層１０７と、それ以外の層（半導体層１０６）とでエッチング選択比が高く取れるものを選択すればよい。絶縁膜を選択的にエッチングする際には、例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスを用いることができる。その他、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）などの不活性ガス、又はＯ_２ガス、Ｈ_２ガスを適宜加えてもよい。

第２の絶縁層１０８の形状は、薄膜を形成する材料、エッチング条件等を適宜選択することにより変更することができる。本実施の形態では、第２の絶縁層１０８は、底面（絶縁層１０４と接する面）からの垂直方向の高さが半導体層１０６と略一致するように形成している。また、第２の絶縁層１０８は、半導体層の側面と接しない面を湾曲状に形成している。具体的には、任意の曲率を有し、接する半導体層１０６の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、第２の絶縁層１０８は丸みを帯びた形状でなく、角を有する形状としてもよい。好ましくは、第２の絶縁層１０８のコーナー部を緩やかな形状とすると、上層に積層される層（ここでは、絶縁層１１０）の被覆性を良好にすることができる。なお、エッチング条件は、エッチングガスの種類、各ガスの流量比の他、基板を載置した電極に印加される電力量、基板が載置した電極の電極温度、チャンバー内圧力等を示す。

次に、半導体層１０６及び第２の絶縁層１０８上に絶縁層１１０（以下、第３の絶縁層１１０ともいう）を形成する（図２（Ｄ）参照）。第３の絶縁層１１０は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第３の絶縁層１１０は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。第３の絶縁層１１０は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは膜厚１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。本実施の形態では、第３の絶縁層１１０として酸化窒化シリコン層を膜厚２０ｎｍで形成する。

また、第３の絶縁層１１０は、プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、半導体層１０６及び第２の絶縁層１０８を、プラズマ処理により酸化又は窒化して、第３の絶縁層１１０を形成することができる。

プラズマ処理による固相酸化処理若しくは固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用して行うことが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度で緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。

プラズマ処理により半導体層１０６及び第２の絶縁層１０８の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ_２）、オゾン（Ｏ_３）、亜酸化窒素（Ｎ_２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ_２）と、水素（Ｈ_２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理により半導体層１０６及び絶縁層１０８の表面を窒化をする場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ_３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。

ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図９に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態では基板１００上に絶縁層１０２、１０４、島状の半導体層１０６を順に積層形成したものに相当する。

以下、図９に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。

まず、図９に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）程度である。

次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。

マイクロ波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。

プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。

図９に示す装置を用いた高密度プラズマ処理により形成される好適な第３の絶縁層１１０の一例は、酸素を含む雰囲気下のプラズマ処理により半導体層１０６の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理により半導体層１０６の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ乃至１．５ｎｍの範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有した構造となる。また、高密度プラズマ処理により絶縁層１０８の表面も酸化又は窒化することができる。

例えば、半導体層１０６としてシリコン層を形成し、該シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層として信頼性の高い絶縁層を形成することができる。

次に、第３の絶縁層１１０を介して半導体層１０６上にゲート電極として機能する導電層１１２を形成する（図２（Ｃ）参照）。導電層１１２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層１１２は、これらの材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工することができる。また、導電層１１２は、単層構造でもよいし積層構造としてもよい。導電層１１２は、膜厚１００ｎｍ乃至１０００ｎｍ、好ましくは膜厚２００ｎｍ乃至８００ｎｍ、より好ましくは３００ｎｍ乃至５００ｎｍの範囲で形成する。

次に、半導体層１０６に対して一導電型を付与する不純物元素を選択的に添加し、チャネル形成領域１１４と、ソース領域又はドレイン領域として機能する不純物領域１１６を形成する。ここでは、導電層１１２をマスクとして、一導電型を付与する不純物元素を添加する。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素）Ａｓ）等のｎ型を付与する元素を用いることができる。

なお、半導体層１０６に一導電型を付与する不純物元素を添加した後、熱処理を行うことにより、添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、第１の絶縁層１０７を選択的にエッチングして第２の絶縁層を形成する際、エッチング条件やそれぞれの薄膜を形成する材料や膜厚等により、半導体層の一部が非晶質化する場合がある。この場合、熱処理を行うことにより、活性化とともに半導体層の再結晶化を行うことができる。

以上により、本発明を適用した薄膜トランジスタ１２０を形成することができる。なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。また、ＴＦＴの半導体層にＬＤＤ領域を形成してもよい。

また、本実施の形態ではゲート電極として単層の導電層を形成する例を示したが、本発明は特に限定されるものではない。ゲート電極の側面をテーパ形状にしてもよいし、ゲート電極を２層以上の導電層の積層構造としてもよい。また、ゲート電極を２層の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、ゲート電極として機能する導電層の側面に接して、サイドウォールともいわれる絶縁層を形成してもよい。

本発明を適用して作製した薄膜トランジスタは、半導体層の端部に起因する不良を低減させることができる。よって、信頼性の高い半導体装置を作製することができる。また、半導体装置を歩留まり良く製造することも可能になる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態１と異なる作製方法で半導体装置を作製する例について、図３を用いて説明する。

まず、基板３００上に下地絶縁層として機能する絶縁層３０２、絶縁層３０４を介して第１の半導体層３０６を形成する（図３（Ａ）参照）。次に、第１の半導体層３０６を覆うように第１の絶縁層３０８を形成する（図３（Ｂ）参照）。なお、第１の絶縁層３０８を形成するまでは、上記実施の形態１で示した基板１００、絶縁層１０２、絶縁層１０４、半導体層１０６、第１の絶縁層１０７の説明に準じるため、簡略して以下に説明する。

基板３００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いることができる。絶縁層３０２、３０４は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。第１の半導体層３０６は、ＣＶＤ法やスパッタリング法により、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体材料を用いて形成する。ここでは、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングして島状の半導体層３０６を形成する。半導体層３０６の膜厚は、１０ｎｍ乃至１５０ｎｍ、好ましくは３０ｎｍ乃至１００ｎｍ又は１０ｎｍ乃至３０ｎｍの範囲で形成するとよい。また、第１の半導体層３０６の端部は垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。本実施の形態では、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成する。第１の半導体層３０６の端部のテーパを急峻にすることで、後に完成する半導体装置の寄生チャネルを低減することができる。なお、本発明は特に限定されず、第１の半導体層３０６の端部をテーパ角が３０°以上８５°未満、又は４５°以上６０°未満の緩やかなテーパ形状としてもよい。

第１の絶縁層３０８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。また、第１の絶縁層３０８は、少なくとも第１の半導体層３０６の端部を十分に被覆できる膜厚で形成する。第１の絶縁層３０８は、第１の半導体層３０６と比較して１．５倍乃至３倍の膜厚で形成するのが好ましい。

また、第１の絶縁層３０８は、後に半導体層の一表面上に形成する絶縁層３１２と比較して誘電率が小さい材料を用いて形成するのが好ましい。第１の絶縁層３０８は、後に完成する半導体装置において半導体層の側面と接する領域のゲート絶縁層を形成する。半導体層を島状に形成した場合は、半導体層の端部、特にコーナー部（角部）において電界が集中しやすい。半導体層の端部に電界が集中すると、ゲート絶縁層の絶縁破壊やリーク電流の発生等の絶縁不良が起きやすくなる。そのため、半導体層の側面と接する第１の絶縁層３０８を、後に半導体層の一表面上に形成する絶縁層と比較して低い誘電率材料を用いて形成することで、局所的に過度な電界等のストレスがゲート絶縁層に加わることを防止できるため好ましい。

次に、第１の絶縁層３０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングして、第１の半導体層３０６の側面と接する第２の絶縁層３１０を形成する。このとき、第１の半導体層３０６の上層部が非晶質化して非晶質領域３１１が形成される（図３（Ｃ）参照）。

例えば、絶縁層３０４として酸化窒化シリコン層を形成し、第１の半導体層３０６として結晶性シリコン層を形成し、第１の絶縁層３０８として窒化酸化シリコン層を形成する。次に、垂直方向を主体とした異方性のドライエッチングで第１の絶縁層３０８をエッチングしていく。エッチングは、第１の半導体層３０６の一表面上及び絶縁層３０４の一表面上に形成されている第１の絶縁層３０８から進行していく。なお、第１の半導体層３０６の一表面上及び絶縁層３０４上には、ほぼ同じ膜厚で第１の絶縁層３０８が形成されている。よって、第１の半導体層３０６の一表面が露出したところでエッチングを停止させることにより、第１の半導体層３０６の側面と接する領域及びその付近のみに第１の絶縁層３０８を残すことができる。残存する第１の絶縁層３０８は、第２の絶縁層３１０に相当する。なお、第１の半導体層３０６の端部を垂直形状に近い形状とする場合は、第１の半導体層３０６の側面と接する領域及びその付近のみに、第２の絶縁層３１０を容易に形成することができる。また、本実施の形態では、第２の絶縁層３１０は、第１の半導体層３０６と比較して、底面（絶縁層３０４と接する面）からの垂直方向の高さが略一致するように形成する。また、第２の絶縁層３１０は、第１の半導体層３０６の側面と接しない面を、第１の半導体層３０６の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、第２の絶縁層３１０は丸みを帯びた形状でなく、角を有する形状としてもよい。好ましくは、第２の絶縁層３１０のコーナー部を緩やかな形状とすることで、上層に積層される層（ここでは、絶縁層３１２）の被覆性を良好にすることができる。

第１の絶縁層３０８のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、又はＩＣＰ方式などの反応性イオンエッチングを用いることができる。エッチングガスは、第１の絶縁層３０８と、それ以外の層（第１の半導体層３０６）とでエッチング選択比が高く取れるものを適宜選択すればよい。例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスを用いることにより、絶縁層を選択的にエッチングすることが可能である。その他、Ｈｅ、Ａｒ、Ｘｅなどの不活性ガス、又はＯ_２ガス、Ｈ_２ガスを適宜加えてもよい。なお、エッチング条件を適宜変更することにより、第２の絶縁層３１０の形状を制御することができる。本実施の形態では、第１の絶縁層３０８のエッチングは、ＩＣＰ方式の反応性イオンエッチングにより、エッチングガスとしてＣＨＦ_３ガスおよびＨｅガスを用いて行う。

非晶質領域３１１は、第１の絶縁層３０８を異方性のドライエッチングする際に、プラズマ等のエネルギーの影響により第１の半導体層３０６の上層部が非晶質化されて形成される。非晶質領域３１１は、第１の半導体層３０６の膜厚や第１の絶縁層３０８を形成する材料、又は第１の絶縁層３０８のエッチング条件等を制御することにより形成することができる。非晶質領域３１１は、第１の半導体層３０６の０．２倍乃至０．６倍、好ましくは０．３乃至０．５倍程度の膜厚となるように形成する。なお、非晶質領域３１１は、第１の半導体層３０６の一表面上から底面（絶縁層３０４と接する面）に向かって形成される。

次に、第１の半導体層３０６の上層部に形成された非晶質領域３１１を選択的にエッチングして、第２の半導体層３１３を形成する。次に、第２の絶縁層３１０及び第２の半導体層３１３を覆うように第３の絶縁層３１２を形成する（図３（Ｄ）参照）。

第２の半導体層３１３は、第１の半導体層３０６の上層部に形成された非晶質領域３１１を選択的にエッチングすることで形成される。例えば、第１の半導体層３０６として結晶性シリコン層を形成する。結晶性シリコン層で形成される第１の半導体層３０６は、当該第１の半導体層３０６の側面と接する第２の絶縁層３１０をエッチングにより形成する際に、上層部が非晶質化されて非晶質シリコン層が形成される。このとき形成される非晶質シリコン層は、本実施の形態の非晶質領域３１１に相当する。よって、非晶質領域３１１である非晶質シリコン層を選択的にエッチングすることで、第２の半導体層３１３として結晶性シリコン層が残存する。なお、第２の半導体層３１３は、端部のテーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成するとよい。また、第１の半導体層３０６の側面と接して形成された第２の絶縁層３１０は、非晶質領域３１１のエッチング後もそのまま残存し、第２の半導体層３１３に対して凸状に突き出た状態となる。

非晶質領域３１１のエッチング方法は、非晶質領域３１１とその他の絶縁層（第２の絶縁層３１０、絶縁層３０４）とのエッチング選択比が高く取れるものであれば、特に限定されない。なお、非晶質シリコン層と結晶性シリコン層とはエッチング選択比が低いため、予め非晶質領域３１１の膜厚をある程度制御し、非晶質領域３１１が形成されていると推定される深さまで、第１の半導体層３０６を垂直方向にエッチングする。エッチング方法としては、例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、ＩＣＰ方式などの反応性イオンエッチングを用いることができる。このとき適用するエッチングガスは、非晶質領域３１１とその他の絶縁の層（第２の絶縁層３１０、絶縁層３０４）とのエッチング選択比を高く取れるものであればよい。例えば、Ｃｌ_２等の塩素系のガス、又はＨＢｒガスを用いることができる。また、ＨＢｒガス及びＣｌ_２ガスの混合ガスを用いてもよい。その他、ＨｅやＡｒなどの不活性ガスを適宜加えてもよい。本実施の形態では、エッチングガスとしてＣｌ_２ガスを用いて、非晶質領域３１１を選択的にエッチングする。

第３の絶縁層３１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。第３の絶縁層３１２は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。また、第３の絶縁層３１２は、実施の形態１で示したような高密度プラズマ処理による第２の半導体層３１３、或いは第２の半導体層３１３及び第２の絶縁層３１０の固相酸化若しくは固相窒化で形成することもできる。第３の絶縁層３１２は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは膜厚１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。

以上までで形成される第２の絶縁層３１０及び第３の絶縁層３１２は、ゲート絶縁層として機能する。すなわち、本発明に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で形成される。このように、半導体層の側面と接する第２の絶縁層３１０を形成することで、半導体層の端部においてゲート絶縁層の被覆性を良好にすることができる。また、半導体層を島状に加工する際のエッチングや様々な工程に付随するフッ酸等を用いた洗浄により、半導体層の端部下及びその付近の絶縁層（下地絶縁層）が除去された場合でも、半導体層を十分に被覆することができる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起因した半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。

なお、第２の絶縁層３１０及び第３の絶縁層３１２で構成されるゲート絶縁層は、第２の半導体層３１３の一表面上に形成された領域と比較して、第２の半導体層３１３の側面と接する領域の膜厚が厚いことが好ましい。このとき、第２の半導体層３１３の側面と接する領域の厚さは、第２の半導体層３１３の一表面上の厚さの１倍以上３倍以下であることが好ましい。例えば、第２の半導体層３１３の一表面上からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ１する。第２の半導体層３１３の側面からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ２とする。ゲート絶縁層は、膜厚ｔ１＜膜厚ｔ２を満たすことが好ましい。第２の半導体層３１３の側面と接する領域の膜厚は一定値であるとは限らないが、この場合は、膜厚ｔ１と比較して、膜厚ｔ２の最小値が同じ或いは膜厚ｔ１より大きいことが好ましい。このようにすることで、半導体層の端部をゲート絶縁層により十分に被覆することができる。

また、第２の絶縁層３１０及び第３の絶縁層３１２で構成されるゲート絶縁層は、第２の半導体層３１３の一表面上に形成された領域と比較して、第２の半導体層３１３の側面と接する領域の誘電率が小さいことが好ましい。例えば、第３の絶縁層３１２と比較して、第２の絶縁層３１０の誘電率を小さくすることで、第２の半導体層３１３の側面と接する領域のゲート絶縁層の誘電率を小さくすることができる。好ましくは、第２の絶縁層３１０を誘電率４以下の低誘電率材料を用いて形成するとよい。ゲート絶縁層において、半導体層の一表面上と比較して、半導体層の側面と接する領域の誘電率を小さくすることで、半導体層の端部に電界が集中することを防止でき、ゲート絶縁層の絶縁不良を低減することができるため好ましい。

次に、第３の絶縁層３１２を介して第２の半導体層３１３上にゲート電極として機能する導電層３１４を形成する。導電層３１４をマスクとして第２の半導体層３１３に一導電型を付与する不純物元素を添加する。このとき第２の半導体層３１３に形成される不純物領域は、後に形成するＬＤＤ領域の一部を構成する。

次に、導電層３１４の側面と接する絶縁層３１５を形成する。そして、絶縁層３１５及び導電層３１４をマスクとして、一導電型を付与する不純物元素を添加して、チャネル形成領域３１６、ＬＤＤ領域として機能する低濃度不純物領域３１７、ソース領域又はドレイン領域として機能する高濃度不純物領域３１８を形成する（図３（Ｅ）参照）。

導電層３１４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層３１４は、これらの材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。また、導電層３１４は、単層構造又は積層構造で形成すればよく、膜厚１００ｎｍ乃至１０００ｎｍ、好ましくは膜厚２００ｎｍ乃至８００ｎｍ、より好ましくは３００ｎｍ乃至５００ｎｍの範囲で形成する。

絶縁層３１５は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて、単層構造又は積層構造の絶縁層を形成する。当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層３１４の側面と接する絶縁層３１５を形成することができる。絶縁層３１５は、サイドウォールともいわれる。ここでは、絶縁層３１５は、導電層３１４の側面と接しない面を湾曲状に形成している。具体的には、任意の曲率を有し、接する導電層３１４の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、絶縁層３１５は丸みを帯びた形状でなく、角を有する形状としてもよい。なお、絶縁層３１５は、ＬＤＤ領域を形成する際のドーピング用マスクとしても機能する。

第２の半導体層３１３には、チャネル形成領域３１６、低濃度不純物領域３１７、高濃度不純物領域３１８が形成されている。チャネル形成領域３１６は、第３の絶縁層３１２を介して導電層３１４と略一致する領域に形成される。低濃度不純物領域３１７は、第３の絶縁層３１２を介して絶縁層３１５と略一致する領域に形成され、且つ高濃度不純物領域３１８とチャネル形成領域３１６の間に形成される。なお、低濃度不純物領域３１７は、必ずしも設ける必要はない。

高濃度不純物領域３１８は、低濃度不純物領域３１７と比較して、高い濃度で不純物元素が添加されている。一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。

以上により、本発明を適用した薄膜トランジスタ３２０を形成することができる。

また、第２の半導体層３１３に一導電型を付与する不純物元素を添加した後、熱処理を行うことにより、添加した不純物元素を活性化することができる。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、第２の半導体層３１３の一部に非晶質領域がある場合には、熱処理を行うことにより、不純物元素の活性化とともに半導体層の再結晶化を行うこともできる。

また、図４（Ａ）乃至（Ｃ）、又は図４（Ｄ）乃至（Ｆ）に示すような作製方法を用いてＴＦＴを作製することもできる。なお、基板３００上に下地絶縁層として機能する絶縁層３０２、３０４を介して島状の半導体層３０６を形成し、当該半導体層３０６上に第１の絶縁層３０８を形成するまでは図３（Ａ）、（Ｂ）と同じ方法であるため、説明は省略する。

まず、図４（Ａ）乃至（Ｃ）に示す作製方法について説明する。第１の半導体層３０６上に第１の絶縁層３０８を形成した後（図３（Ｂ）参照）、第１の絶縁層３０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、半導体層３０６の側面と接する第２の絶縁層３３０を形成する。第１の半導体層３０６の上層部は、非晶質化して非晶質領域３３１が形成される（図４（Ａ）参照）。このとき、第１の半導体層３０６の側面と接する第２の絶縁層３３０が、第１の半導体層３０６と比較して、底面（絶縁層３０４と接する面）からの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、第２の絶縁層３３０の底面からの垂直方向の高さが、第１の半導体層３０６における底面から非晶質領域３３１までの高さと略一致するように形成するとよい。

第２の絶縁層３３０は、エッチングガスとして用いるガス種及びガス流量比等のエッチング条件を変更して所望の形状に加工することができる。例えば、第１の絶縁層３０８とその他の層（第１の半導体層３０６）のエッチング選択比を高くすることで、第１の半導体層３０６と比較して、第２の絶縁層３３０の底面から垂直方向の高さを低く形成することができる。つまり、非晶質領域３３１及び第２の絶縁層３３０が接しないようにすることも可能である。

次に、第１の半導体層３０６の上層部に形成された非晶質領域３３１を選択的にエッチングして、第２の半導体層３３２を形成する（図４（Ｂ）参照）。なお、非晶質領域３３１は、第１の半導体層３０６が結晶性シリコンである場合はエッチングの選択比が取れないため、予め非晶質領域３３１の膜厚をある程度制御し、非晶質領域３３１が形成されていると推定される深さまで、第１の半導体層３０６を垂直方向にエッチングする。ここでは、第２の絶縁層３３０は、非晶質領域３３１と接しないように形成している。そのため、非晶質領域３３１のエッチング後に、第２の絶縁層３３０が凸状に突き出た状態とならないようにすることができる。

次に、第２の半導体層３３２及び第２の絶縁層３３０上に第３の絶縁層３３４を形成する。第２の絶縁層３３０及び第３の絶縁層３３４は、ゲート絶縁層として機能する。次に、第３の絶縁層３３４を介して第２の半導体層３３２上にゲート電極として機能する導電層３３６を形成する。導電層３３６をマスクとして第２の半導体層３３２に一導電型を付与する不純物元素を添加する。このとき第２の半導体層３３２に形成される不純物領域は、後に形成するＬＤＤ領域の一部を構成する。次に、導電層３３６の側面と接する絶縁層３３８を形成する。そして、絶縁層３３８及び導電層３３６をマスクとして、一導電型を付与する不純物元素を添加して、チャネル形成領域３４０、ＬＤＤ領域として機能する低濃度不純物領域３４２、ソース領域又はドレイン領域として機能する高濃度不純物領域３４４を形成する。以上により、ＴＦＴ３５０を形成することができる（図４（Ｃ）参照）。なお、第３の絶縁層３３４形成から導電層３３６及び絶縁層３３８を形成し、第２の半導体層にチャネル形成領域３４０、低濃度不純物領域３４２、高濃度不純物領域３４４を形成するまでの方法は、図３（Ｄ）、（Ｅ）と同様であるので、説明は省略する。

次に、図４（Ｄ）乃至（Ｆ）に示す作製方法について説明する。第１の半導体層３０６上に第１の絶縁層３０８を形成した後（図３（Ｂ）参照）、第１の絶縁層３０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、半導体層３０６の側面と接する第２の絶縁層３１０を形成する。第１の半導体層３０６の上層部は、非晶質化して非晶質領域３１１が形成される（図３（Ｃ）、図４（Ｄ）参照）。

次に、第１の半導体層３０６の上層部に形成された非晶質領域３１１及び第２の絶縁層３１０を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第２の半導体層３６２及び第３の絶縁層３６０を形成する（図４（Ｅ）参照）。非晶質領域３１１及び第２の絶縁層３１０は、エッチング選択比を極力小さくした条件、つまりエッチング選択比が１に近くなる条件でエッチングする。このようにすることで、エッチングより形成される第２の半導体層３６２及び第３の絶縁層３６０は、底面（絶縁層３０４と接する面）からの垂直方向の高さを略一致させることができる。

次に、第２の半導体層３６２及び第３の絶縁層３６０を覆うように第４の絶縁層３６４を形成する。第３の絶縁層３６０及び第４の絶縁層３６４は、ゲート絶縁層として機能する。次に、第４の絶縁層３６４を介して第２の半導体層３６２上にゲート電極として機能する導電層３６６を形成する。導電層３６６をマスクとして第２の半導体層３６２に一導電型を付与する不純物元素を添加する。このとき第２の半導体層３６２に形成される不純物領域は、後に形成するＬＤＤ領域の一部を構成する。次に、導電層３６６の側面と接する絶縁層３６８を形成する。そして、絶縁層３６８及び導電層３６６をマスクとして、一導電型を付与する不純物元素を添加して、チャネル形成領域３７０、ＬＤＤ領域として機能する低濃度不純物領域３７２、ソース領域又はドレイン領域として機能する高濃度不純物領域３７４を形成する。以上により、ＴＦＴ３８０を形成することができる（図４（Ｆ）参照）。第４の絶縁層３６４形成から導電層３６６及び絶縁層３６８を形成し、第２の半導体層にチャネル形成領域３７０、低濃度不純物領域３７２、高濃度不純物領域３７４を形成するまでの方法は、図３（Ｄ）、（Ｅ）と同様であるので、説明は省略する。なお、第４の絶縁層３６４は、第３の絶縁層３１２に相当する。

以上により、本発明を適用した薄膜トランジスタ３２０、３５０、３８０を形成することができる。なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。その他、ＴＦＴの半導体層にＬＤＤ領域を形成してもよい。

また、本実施の形態ではゲート電極として機能する導電層の側面と接して絶縁層を形成し、半導体層にＬＤＤ領域を形成する例を説明したが、本発明は特に限定されるものではない。実施の形態１で示したような構成としてもよいし、ゲート電極の側面をテーパ形状にしてもよい。また、ゲート電極を２層の導電層の積層構造とし、各層でテーパ角度が異なるようにしてもよい。

本発明を適用して作製した半導体装置は、半導体層の端部に起因する不良を防止することができる。特に、半導体層の端部におけるゲート絶縁層の被覆不良、半導体層の端部における電界集中等によるゲート絶縁層の絶縁破壊、静電破壊、リーク電流の発生等の不良を防止、低減することが可能である。よって、信頼性の高い半導体装置を作製することができる。また、本発明を適用することで、半導体装置を歩留まり良く製造することも可能になる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態１と異なる作製方法で半導体装置を作製する例について、図５を用いて説明する。

まず、基板４００上に下地絶縁層として機能する絶縁層４０２、絶縁層４０４を介して第１の半導体層４０６を形成する（図５（Ａ）参照）。次に、第１の半導体層４０６を覆うように第１の絶縁層４０８を形成する（図５（Ｂ）参照）。なお、第１の絶縁層４０８を形成するまでは、上記実施の形態１で示した基板１００、絶縁層１０２、絶縁層１０４、半導体層１０６、第１の絶縁層１０７の説明に準じるため、簡略して以下に説明する。

基板４００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いることができる。絶縁層４０２、４０４は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。第１の半導体層４０６は、ＣＶＤ法やスパッタリング法により、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体材料を用いて形成する。ここでは、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングして島状の半導体層４０６を形成する。第１の半導体層４０６の膜厚は、１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍの範囲で形成する。また、第１の半導体層４０６の端部は垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。本実施の形態では、第１の半導体層４０６の端部をテーパ角が３０°以上８５°未満、又は４５°以上６０°未満の緩やかなテーパ形状となるように形成する。第１の半導体層４０６の端部をテーパ形状としてコーナー部（角部）を緩やかにすることにより、該コーナ部に電界が集中することを緩和することができる。なお、本発明は特に限定されず、上記実施の形態で示すように、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成してもよい。

第１の絶縁層４０８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。また、第１の絶縁層４０８は、少なくとも第１の半導体層４０６の端部を十分に被覆できる膜厚で形成する。好ましくは、下層の第１の半導体層４０６と比較して１．５倍乃至３倍の膜厚で形成する。なお、第１の絶縁層４０８は、後に半導体層の一表面上に形成する絶縁層４１６と比較して誘電率が小さい材料を用いて形成するのが好ましい。第１の絶縁層４０８は、後に完成する半導体装置においてゲート絶縁層の一部を形成し、具体的には半導体層の側面と接する領域のゲート絶縁層の一部となる。半導体層を島状に形成した場合は、半導体層の端部、特にコーナー部（角部）において電界が集中しやすい。電界が集中すると、ゲート絶縁層に絶縁破壊等の絶縁不良が生じる恐れが大きくなる。そのため、半導体層の側面と接する第１の絶縁層４０８を、後に半導体層の一表面上に形成する絶縁層と比較して低い誘電率材料を用いて形成することで、半導体層の端部に掛かる電界を緩和させることができるため好ましい。

次に、第１の絶縁層４０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングして、第１の半導体層４０６の側面と接する第２の絶縁層４１０を形成する。このとき、第１の半導体層４０６の上層部が非晶質化して非晶質領域４１２が形成される（図５（Ｃ）参照）。

例えば、絶縁層４０４として酸化窒化シリコン層を形成し、第１の半導体層４０６として結晶性シリコン層を形成し、第１の絶縁層４０８として窒化酸化シリコン層を形成する。次に、垂直方向を主体とした異方性のドライエッチングで第１の絶縁層４０８をエッチングしていく。エッチングは、第１の半導体層４０６の一表面上及び絶縁層４０４の一表面上に形成されている第１の絶縁層４０８から進行していく。なお、第１の半導体層４０６及び絶縁層４０４上には、ほぼ同じ膜厚で第１の絶縁層４０８が形成されている。よって、第１の半導体層４０６の一表面が露出したところでエッチングを停止させることにより、第１の半導体層４０６の側面と接する領域及びその付近のみに第１の絶縁層４０８は残る。残存する第１の絶縁層４０８が第２の絶縁層４１０に相当する。

第１の絶縁層４０８のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、又はＩＣＰ方式などの反応性イオンエッチングを用いることができる。エッチングガスは、第１の絶縁層４０８と、それ以外の層（第１の半導体層４０６）とでエッチング選択比が高く取れるものを適宜選択すればよい。例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスを用いることにより、絶縁層を選択的にエッチングすることが可能である。その他、ＨｅやＡｒやＸｅなどの不活性ガス、又はＯ_２ガス、Ｈ_２ガスを適宜加えてもよい。ここでは、ＩＣＰ方式の反応性イオンエッチングにより、エッチングガスとしてＣＨＦ_３ガスおよびＨｅガスを用いて、第１の絶縁層４０８をエッチングする。なお、エッチング条件を適宜変更することにより、第２の絶縁層４１０の形状を制御することができる。本実施の形態では、第１の半導体層４０６と比較して、底面（絶縁層４０４と接する面）からの垂直方向の高さが略一致するように、第２の絶縁層４１０を形成する。また、第２の絶縁層４１０は、半導体層の側面と接しない面を湾曲状に形成している。具体的には、任意の曲率を有し、接する半導体層の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、第２の絶縁層４１０は丸みを帯びた形状でなく、角を有する形状としてもよい。なお、第２の絶縁層４１０のコーナー部を緩やかな形状とすると、上層に積層される層（ここでは、絶縁層４１６）の被覆性を良好にすることができるため好ましい。

非晶質領域４１２は、第１の絶縁層４０８をエッチングする際に、プラズマ等のエネルギーの影響により第１の半導体層４０６の上層部が非晶質化されて形成される。非晶質領域４１２は、第１の半導体層４０６の膜厚や第１の絶縁層４０８を形成する材料、又は第１の絶縁層４０８をエッチングする条件等を適宜選択することにより、形成することができる。非晶質領域４１２の膜厚は、第１の半導体層４０６の０．２倍乃至０．６倍、好ましくは０．３乃至０．５倍程度となるように形成する。なお、非晶質領域４１２は、第１の半導体層４０６の上面（絶縁層４０４と接する面と対向する面）から垂直方向に形成される。また、第１の半導体層４０６の膜厚も、第２の絶縁層４１０を形成するためのエッチングの際に非晶質化される領域を考慮して、厚めに形成しておくのが好ましい。

次に、第１の半導体層４０６の上層部に形成された非晶質領域４１２を選択的にエッチングして、第２の半導体層４１４を形成する。なお、非晶質領域４１２は、第１の半導体層４０６が結晶性シリコンである場合はエッチングの選択比が低いため、予め非晶質領域４１２の膜厚をある程度制御し、非晶質領域４１２が形成されていると推定される深さまで、第１の半導体層４０６を垂直方向にエッチングする。次に、第２の絶縁層４１０及び第２の半導体層４１４を覆うように第３の絶縁層４１６を形成する（図５（Ｄ）参照）。

第２の半導体層４１４は、第１の半導体層４０６の上層部に形成された非晶質領域４１２を選択的にエッチングすることで形成される。例えば、第１の半導体層４０６として結晶性シリコン層を形成する。結晶性シリコン層で形成される第１の半導体層４０６は、当該第１の半導体層４０６の側面と接する第２の絶縁層４１０をエッチングにより形成する際に、上層部が非晶質化されて非晶質シリコン層が形成される。このとき形成される非晶質シリコン層は、本実施の形態の非晶質領域４１２に相当する。よって、非晶質領域４１２である非晶質シリコン層を選択的にエッチングすることで、第２の半導体層４１４として結晶性シリコン層が残存する。、ここでは第２の半導体層４１４は、端部のテーパ角が３０°以上８５°未満、又はテーパ角が４５°以上６０°未満の緩やかなテーパ形状となるようにする。なお、本発明は特に限定されず、上記実施の形態で示すように、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成してもよい。また、第１の半導体層４０６の側面と接して形成された第２の絶縁層４１０は、非晶質領域４１２のエッチング後もそのまま残存し、第２の半導体層４１４に対して凸状に突き出た状態となる。

本実施の形態では、非晶質シリコン層を膜厚６６ｎｍで形成した後、レーザ結晶化法により結晶化して第１の半導体層４０６を得る。第１の絶縁層４０８として酸化窒化シリコン層を膜厚２００ｎｍで形成した後、垂直方向を主体としたエッチングにより第２の絶縁層４１０を形成する。エッチングは、ＩＣＰ方式の反応性イオンエッチングを行う。このとき形成された非晶質領域４１２を選択的にエッチングして、第２の半導体層４１４として結晶性シリコン層を膜厚２５ｎｍで形成する。

第３の絶縁層４１６は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。第３の絶縁層４１６は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。また、第３の絶縁層４１６は、高密度プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、第２の半導体層４１４及び第２の絶縁層４１０を、高密度プラズマ処理により酸化又は窒化して、第３の絶縁層４１６を形成することができる。第３の絶縁層４１６は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは膜厚１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。

以上までで形成される第２の絶縁層４１０及び第３の絶縁層４１６は、ゲート絶縁層として機能する。すなわち、本発明に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で形成される。半導体層の側面と接する第２の絶縁層４１０を形成し、さらに半導体層の一表面上に第３の絶縁層４１６を形成することで、半導体層の端部においてゲート絶縁層の被覆性を良好にすることができる。よって、ゲート絶縁層の被覆不良に起因する半導体層とゲート電極との短絡やリーク電流の発生等を防止することができる。また、ゲート絶縁層の被覆性を良好にすることで、完成するトランジスタ等の素子の静電破壊も防止することができる。

なお、第２の絶縁層４１０及び第３の絶縁層４１６で形成されるゲート絶縁層は、第２の半導体層４１４の一表面上に形成された領域と比較して、第２の半導体層４１４の側面と接する領域の膜厚が厚いことが好ましい。このとき、第２の半導体層４１４の側面と接する領域の厚さは、第２の半導体層４１４の一表面上の厚さの１倍以上３倍以下であることが好ましい。例えば、第２の半導体層４１４の一表面上からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ１する。第２の半導体層４１４の側面からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ２とする。ゲート絶縁層は、膜厚ｔ１＜膜厚ｔ２を満たすことが好ましい。なお、第２の半導体層４１４の側面と接する領域の膜厚は一定値であるとは限らないが、この場合は、膜厚ｔ１と比較して、膜厚ｔ２の最小値が同じ或いは膜厚ｔ１より大きいことが好ましい。このようにゲート絶縁層により第２の半導体層４１４の端部を十分に被覆する、好ましくは第２の半導体層４１４の側面と接する領域の膜厚を厚くすることで、第２の半導体層４１４の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。

また、第２の絶縁層４１０及び第３の絶縁層４１６で形成されるゲート絶縁層は、第２の半導体層４１４の一表面上に形成された領域と比較して、第２の半導体層４１４の側面と接する領域の誘電率が小さいことが好ましい。例えば、第３の絶縁層４１６と比較して、第２の絶縁層４１０の誘電率を小さくすることで、第２の半導体層４１４の側面と接する領域のゲート絶縁層の誘電率を小さくすることができる。好ましくは、第２の絶縁層４１０を誘電率４以下の低誘電率材料を用いて形成するとよい。ゲート絶縁層において、半導体層の一表面上と比較して、半導体層の側面と接する領域の誘電率を小さくすることで、半導体層の端部に掛かる電界を緩和させることができ、ゲート絶縁層の絶縁不良を防止することができる。

次に、第３の絶縁層４１６を介して第２の半導体層４１４上にゲート電極として機能する導電層４１７及び導電層４１８の積層構造を形成する。導電層４１７、導電層４１８をマスクとして第２の半導体層４１４に一導電型を付与する不純物元素を添加して、チャネル形成領域４２０、ＬＤＤ領域として機能する低濃度不純物領域４２１、ソース領域又はドレイン領域として機能する高濃度不純物領域４２２を形成する（図５（Ｅ）参照）。

導電層４１７、４１８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。ゲート電極として機能する導電層はこれらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成することができる。また、膜厚１００ｎｍ乃至１０００ｎｍ、好ましくは膜厚２００ｎｍ乃至８００ｎｍ、より好ましくは３００ｎｍ乃至５００ｎｍの範囲で形成するとよい。また、ゲート電極として機能する導電層は、上述の材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。

本実施の形態では、ゲート電極として導電層４１７、４１８の２層の積層構造を形成し、各層の側面をテーパ形状とし、さらに各層でテーパ角度が異なるように形成する例を示している。ゲート電極を構成する導電層の側面をテーパ形状にすることで、上層に積層する層の被覆性を向上することができる。

また、本実施の形態では、導電層４１７、４１８の幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域とを結ぶ方向）にほぼ平行な長さ）を異なるように形成している。具体的には、導電層４１８と比較して、導電層４１７の幅が大きくなるように、つまりゲート電極を２層の積層構造で形成する場合、下層の導電層の幅が大きくなるように形成している。このように導電層の幅を異なるように形成することで、第２の半導体層４１４に低濃度不純物領域４２１、高濃度不純物領域４２２を形成することが容易になる。

本実施の形態では、第２の半導体層４１４に一導電型を付与する不純物元素を添加する際に、導電層４１７は低濃度不純物領域４２１を形成する際のドーピング用マスクとして機能することができる。導電層４１８は、チャネル形成領域４２０を形成するドーピング用マスクとして機能する。よって、第３の絶縁層４１６を介してチャネル形成領域４２０は導電層４１８と略一致する領域に形成され、低濃度不純物領域４２１は、導電層４１７と重なり導電層４１８とは重ならない領域に形成されている。高濃度不純物領域４２２は、導電層４１８及び導電層４１７の両方と重ならない領域に形成されている。なお、低濃度不純物領域は、必ずしも設ける必要はない。

高濃度不純物領域４２２は、低濃度不純物領域４２１と比較して、高い濃度で不純物元素が添加されている。一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。

以上により、本発明を適用した薄膜トランジスタ４２４を形成することができる。

また、第２の半導体層４１４に一導電型を付与する不純物元素を添加した後、熱処理を行うことにより、添加した不純物元素を活性化することができる。熱処理は、レーザビーム照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、第２の半導体層４１４の一部に非晶質領域がある場合には、熱処理を行うことにより、不純物元素の活性化とともに半導体層の再結晶化を行うこともできる。

また、図６（Ａ）乃至（Ｃ）、又は図６（Ｄ）乃至（Ｆ）に示すような作製方法を用いてＴＦＴを作製することもできる。なお、基板４００上に下地絶縁層として機能する絶縁層４０２、４０４を介して第１の半導体層４０６を形成し、当該第１の半導体層４０６上に第１の絶縁層４０８を形成するまでは図５（Ａ）、（Ｂ）と同じ方法であるため、説明は省略する。

まず、図６（Ａ）乃至（Ｃ）に示す作製方法について説明する。第１の半導体層４０６上に第１の絶縁層４０８を形成した後（図５（Ｂ）参照）、第１の絶縁層４０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、第１の半導体層４０６の側面と接する第２の絶縁層４３０を形成する。第１の半導体層４０６の上面から垂直方向に進んだ領域が非晶質化して非晶質領域４３１が形成される（図６（Ａ）参照）。このとき、第１の半導体層４０６の側面と接する第２の絶縁層４３０が、第１の半導体層４０６と比較して、底面（絶縁層４０４と接する面）からの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、第２の絶縁層４３０の底面からの垂直方向の高さが、第１の半導体層４０６における底面から非晶質領域４３１までの高さと略一致するように形成するとよい。つまり、非晶質領域４３１及び第２の絶縁層４３０が接しないようにエッチング条件を制御するのが好ましい。

次に、第１の半導体層４０６の上層部に形成された非晶質領域４３１を選択的にエッチングして、第２の半導体層４３２を形成する（図６（Ｂ）参照）。第２の絶縁層４３０は、非晶質領域４３１と接しないように形成している。そのため、非晶質領域４３１のエッチング後に、凸状に突き出た状態とならないようにできる。

次に、第２の半導体層４３２及び第２の絶縁層４３０上に第３の絶縁層４３４を形成する。第２の絶縁層４３０及び第３の絶縁層４３４は、ゲート絶縁層として機能する。次に、第３の絶縁層４３４を介して第２の半導体層４３２上にゲート電極として機能する導電層４３６、導電層４３８の積層構造を形成する。導電層４３６、導電層４３８をマスクとして第２の半導体層４３２に一導電型を付与する不純物元素を添加して、チャネル形成領域４４０、ＬＤＤ領域として機能する低濃度不純物領域４４２、ソース領域又はドレイン領域として機能する高濃度不純物領域４４４を形成する。以上により、ＴＦＴ４５０を形成することができる（図６（Ｃ）参照）。なお、第３の絶縁層４３４形成から導電層４３６、４３８を形成し、第２の半導体層４３２にチャネル形成領域４４０、低濃度不純物領域４４２、高濃度不純物領域４４４を形成するまでの方法は、図５（Ｄ）、（Ｅ）と同様であるので、説明は省略する。

次に、図６（Ｄ）乃至（Ｆ）に示す作製方法について説明する。第１の半導体層４０６上に第１の絶縁層４０８を形成した後（図５（Ｂ）参照）、第１の絶縁層４０８を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングし、第１の半導体層４０６の側面と接する第２の絶縁層４１０を形成する。第１の半導体層４０６の上面から垂直方向に進んだ領域は、非晶質化して非晶質領域４１２が形成される（図５（Ｃ）、図６（Ｄ）参照）。

次に、第１の半導体層４０６の上層部に形成された非晶質領域４１２及び第２の絶縁層４１０を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第２の半導体層４６２及び第３の絶縁層４６０を形成する（図６（Ｅ）参照）。非晶質領域４１２及び第２の絶縁層４１０は、選択比が極力低い条件、又はエッチング選択比が１に近い条件でエッチングする。つまり、非晶質領域４１２及び第２の絶縁層４１０を、ほぼ同じエッチング速度でエッチングしていく。よって、エッチングにより形成される第２の半導体層４６２及び第３の絶縁層４６０は、底面（絶縁層４０４と接する面）からの垂直方向の高さが略一致する。

次に、第２の半導体層４６２及び第３の絶縁層４６０上に第４の絶縁層４６４を形成する。第３の絶縁層４６０及び第４の絶縁層４６４は、ゲート絶縁層として機能する。次に、第４の絶縁層４６４を介して第２の半導体層４６２上にゲート電極として機能する導電層４６６、導電層４６８を形成する。導電層４６６、４６８をマスクとして第２の半導体層４６２に一導電型を付与する不純物元素を添加して、チャネル形成領域４７０、ＬＤＤ領域として機能する低濃度不純物領域４７２、ソース領域又はドレイン領域として機能する高濃度不純物領域４７４を形成する。以上により、ＴＦＴ４８０を形成することができる（図６（Ｆ）参照）。第４の絶縁層４６４形成から導電層４６６、４６８を形成し、第２の半導体層４６２にチャネル形成領域４７０、低濃度不純物領域４７２、高濃度不純物領域４７４を形成するまでの方法は、図５（Ｄ）、（Ｅ）と同様であるので、説明は省略する。なお、第４の絶縁層４６４は、第３の絶縁層４１６に相当する。

以上により、本発明を適用した薄膜トランジスタ４２４、４５０、４８０を形成することができる。なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。その他、ＴＦＴの半導体層にＬＤＤ領域を形成してもよい。

また、本実施の形態ではゲート電極として、各層でテーパ角度が異なる２層の導電層の積層構造を形成する例を説明したが、本発明は特に限定されるものではない。ゲート電極は単層の導電層で形成してもよいし、導電層の側面をテーパ形状としてもよい。また、導電層の側面と接するサイドウォールともいわれる絶縁層を形成してもよい。

本発明を適用して作製した薄膜トランジスタは、半導体層の端部に起因する不良を低減させることができる。特に、半導体層の端部におけるゲート絶縁層の被覆不良を防止することができる。また、半導体層の端部における電界集中を緩和することができる。よって、半導体層及びゲート電極の短絡、ゲート絶縁層の絶縁破壊や静電破壊、及びこれらの不良に伴うリーク電流を防止、低減でき、信頼性の高い半導体装置を作製することができる。また、半導体装置を歩留まり良く製造することも可能になる。

また、本発明を適用することで、半導体層の端部に起因する不良を低減させるとともに、半導体層の薄膜化を図ることも可能である。また、半導体層の薄膜化に伴い生じる半導体層端部付近の不良も防止することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態１乃至３と異なる作製方法で半導体装置を作製する例について、図７を用いて説明する。

まず、基板７００上に下地絶縁層として機能する絶縁層７０２、絶縁層７０４を介して第１の半導体層７０６を形成する（図７（Ａ）参照）。次に、第１の半導体層７０６を覆うように第１の絶縁層７０８を形成する（図７（Ｂ）参照）。なお、第１の絶縁層７０８を形成するまでは、上記実施の形態３で示した基板４００、絶縁層４０２、絶縁層４０４、第１の半導体層４０６、第１の絶縁層４０８の説明に準じるため、簡略して以下に説明する。

基板７００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いることができる。絶縁層７０２、７０４は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。第１の半導体層７０６は、ＣＶＤ法やスパッタリング法により、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体材料を用いて形成する。ここでは、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングして島状の第１の半導体層７０６を形成する。第１の半導体層７０６の膜厚は、１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍ、より好ましくは６０ｎｍ乃至７０ｎｍの範囲で形成する。また、第１の半導体層７０６の端部は垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。本実施の形態では、第１の半導体層７０６の端部をテーパ角が３０°以上８５°未満、又は４５°以上６０°未満の緩やかなテーパ形状となるように形成する。第１の半導体層７０６の端部をテーパ形状としてコーナー部（角部）を緩やかにすることにより、該コーナ部に電界が集中することを緩和することができる。なお、本発明は特に限定されず、上記実施の形態で示すように、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成してもよい。

第１の絶縁層７０８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。また、第１の絶縁層７０８は、少なくとも第１の半導体層７０６の端部を十分に被覆できる膜厚で形成する。好ましくは、下層の第１の半導体層７０６と比較して、１．５倍乃至３倍の膜厚で形成するとよい。なお、第１の絶縁層７０８は、後に半導体層の一表面上に形成する絶縁層７１６より誘電率が小さい材料を用いて形成するのが好ましい。第１の絶縁層７０８は、後に完成する半導体装置においてゲート絶縁層の一部を形成し、具体的には半導体層の側面と接する領域のゲート絶縁層の一部となる。第１の絶縁層７０８を低誘電率材料を用いて形成することで、半導体層の端部、特にコーナー部（角部）における電界や静電気の集中を緩和することができる。その結果、ゲート絶縁層の絶縁破壊や静電破壊等の不良、及びこれらの不良に起因するリーク電流を防止することができる。

次に、第１の絶縁層７０８及び第１の半導体層７０６を、垂直方向を主体とした異方性エッチングを行うことにより全面エッチングして第１の絶縁層７０８及び第１の半導体層７０６を薄膜化し、第２の半導体層７１２と、当該第２の半導体層７１２の側面と接する第２の絶縁層７１０を形成する（図７（Ｃ）参照）。

第１の絶縁層７０８及び第１の半導体層７０６は、エッチング選択比を極力小さくした条件（エッチング選択比が１に近くなる条件）でエッチングする。つまり、第１の絶縁層７０８及び第１の半導体層７０６を、ほぼ同じエッチング速度でエッチングしていく。よって、エッチングにより形成される第２の半導体層７１２及び２の絶縁層７１０は、底面（絶縁層７０４と接する面）からの垂直方向の高さが略一致する。

第１の絶縁層７０８及び第１の半導体層７０６のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、又はＩＣＰ方式などの反応性イオンエッチングを用いることができる。

エッチングガスは、第１の絶縁層７０８及び第１の半導体層７０６のエッチング選択比を極力小さくできるもの、つまりエッチング選択比が１に近くなるものを適宜選択すればよい。例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスにＯ_２ガスを適宜加えていくことにより、両者のエッチング選択比を小さくすることが可能である。さらにＨｅやＡｒやＸｅなどの不活性ガスを適宜加えてもよい。また、エッチングガスとして、フッ素系のガスに代えてＨＢｒガス、又はＨＢｒとＣｌ_２との混合ガスを用いてもよい。ＨＢｒガスを用いる場合も、ＨｅやＡｒなどの不活性ガスを適宜加えてもよい。

なお、第１の絶縁層７０８及び第１の半導体層７０６は、エッチング後の第２の半導体層７１２の膜厚が、第１の半導体層７０６と比較して０．２倍乃至０．８倍、好ましくは０．４倍乃至０．６倍程度となるようにエッチングして薄膜化する。本実施の形態では、第１の半導体層を膜厚６０ｎｍ乃至７０ｎｍの範囲で形成した後、全面エッチングにより薄膜化して、第２の半導体層７１２を膜厚２０ｎｍ乃至３０ｎｍの範囲で形成する。また、第２の半導体層７１２の端部は、テーパ角が３０°以上８５°未満、又はテーパ角が４５°以上６０°未満の緩やかなテーパ形状となるようにする。なお、本発明は特に限定されず、上記実施の形態で示すように、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成してもよい。

次に、第２の半導体層７１２及び第２の絶縁層７１０を覆うように第３の絶縁層７１６を形成する（図７（Ｄ）参照）。

第３の絶縁層７１６は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。、第３の絶縁層７１６は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。また、第３の絶縁層７１６は、高密度プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、第２の半導体層７１２及び第２の絶縁層７１０を、高密度プラズマ処理により酸化又は窒化して、第３の絶縁層７１６を形成することができる。第３の絶縁層７１６は、膜厚１ｎｍ乃至５０ｎｍ、好ましくは膜厚１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。

以上までで形成される第２の絶縁層７１０及び第３の絶縁層７１６は、ゲート絶縁層として機能する。すなわち、本発明に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で形成される。半導体層の側面と接する第２の絶縁層７１０を形成し、さらに半導体層の一表面上に第３の絶縁層７１６を形成することで、半導体層の端部においてゲート絶縁層の被覆性を良好にすることができる。よって、ゲート絶縁層の被覆不良によりゲート電極を形成する導電層と半導体層とが短絡することや、静電破壊を防止することができる。

なお、第２の絶縁層７１０及び第３の絶縁層７１６で形成されるゲート絶縁層は、第２の半導体層７１２の一表面上に形成された領域と比較して、第２の半導体層７１２の側面と接する領域の膜厚が厚いことが好ましい。このとき、第２の半導体層７１２の側面と接する領域の厚さは、第２の半導体層７１２の一表面上の厚さの１倍以上３倍以下であることが好ましい。例えば、第２の半導体層７１２の一表面上からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ１する。第２の半導体層７１２の側面からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ２とする。ゲート絶縁層は、膜厚ｔ１＜膜厚ｔ２を満たすことが好ましい。なお、第２の半導体層７１２の側面と接する領域の膜厚は一定値であるとは限らないが、この場合は、膜厚ｔ１と比較して、膜厚ｔ２の最小値が同じ或いは膜厚ｔ１より大きいことが好ましい。このようにすることで、半導体層の端部をゲート絶縁層により十分に被覆することができる。好ましくは第２の半導体層７１２の側面と接する領域のゲート絶縁層の膜厚を厚くすることで、第２の半導体層７１２の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。

また、第２の絶縁層７１０及び第３の絶縁層７１６で形成されるゲート絶縁層は、第２の半導体層７１２の一表面上に形成された領域と比較して、第２の半導体層７１２の側面と接する領域の誘電率が小さいことが好ましい。例えば、第３の絶縁層７１６と比較して、第２の絶縁層７１０の誘電率を小さくすることで、第２の半導体層７１２の側面と接する領域のゲート絶縁層の誘電率を小さくすることができる。好ましくは、第２の絶縁層７１０を誘電率４以下の低誘電率材料を用いて形成するとよい。ゲート絶縁層において、半導体層の一表面上と比較して、半導体層の側面と接する領域の誘電率を小さくすることで、局所的に過度な電界等のストレスがゲート絶縁層に加わることを防止できるため好ましい。

次に、第３の絶縁層７１６を介して第２の半導体層７１２上にゲート電極として機能する導電層７１８を形成する。導電層７１８をマスクとして第２の半導体層７１２に一導電型を付与する不純物元素を添加して、チャネル形成領域７２０、ソース領域又はドレイン領域として機能する不純物領域７２２を形成する（図７（Ｅ）参照）。

導電層７１８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。ゲート電極として機能する導電層はこれらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成することができ、膜厚１００ｎｍ乃至１０００ｎｍ、好ましくは膜厚２００ｎｍ乃至８００ｎｍ、より好ましくは３００ｎｍ乃至５００ｎｍの範囲で形成するとよい。また、ゲート電極として機能する導電層は、上述の材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。

一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。

以上により、本発明を適用した薄膜トランジスタ７３０を形成することができる。

また、第２の半導体層７１２に一導電型を付与する不純物元素を添加した後、熱処理を行うことにより、添加した不純物元素を活性化することができる。熱処理は、レーザビーム照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、第２の半導体層７１２の一部に非晶質領域がある場合には、熱処理を行うことにより、不純物元素の活性化とともに半導体層の再結晶化を行うこともできる。

なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。その他、ＴＦＴの半導体層にＬＤＤ領域を形成してもよい。

また、ゲート電極として機能する導電層は、側面をテーパ形状としてもよいし、積層構造として各層でテーパ角度を異ならせてもよい。また、導電層の側面と接するサイドウォールといわれる絶縁層を形成してもよい。

本発明を適用して作製した薄膜トランジスタは、半導体層の端部に起因する不良を低減させることができる。特に、半導体層の端部におけるゲート絶縁層の被覆性が良好になるため、ゲート電極を形成する導電層と半導体層との短絡、素子の静電破壊等を防止することができる。また、半導体層の端部における電界の集中を緩和できるため、ゲート絶縁層の絶縁破壊や静電破壊等の絶縁不良を低減することができる。よって、信頼性の高い半導体装置を作製することができる。また、半導体装置を歩留まり良く製造することも可能になる。

また、本発明を適用することで、半導体層の端部に起因する不良を低減させるとともに、半導体層の薄膜化を図ることもできる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態１乃至４と異なる作製方法で半導体装置を作製する例について、図１０、図１１を用いて説明する。

まず、基板５００上に下地絶縁層として機能する絶縁層５０２、絶縁層５０４を介して第１の半導体層５０６を形成する（図１０（Ａ）参照）。

第１の半導体層５０６を形成するまでは、上記実施の形態４で示した基板７００、絶縁層７０２、絶縁層７０４、第１の半導体層７０６の説明に準じるため、簡略して以下に説明する。

基板５００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。絶縁層５０２、５０４は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。なお、下地絶縁層として機能する絶縁層は、単層構造としてもよいし、積層構造としてもよい。本実施の形態では、基板５００としてガラス基板を用い、絶縁層５０２、５０４として、窒化酸化シリコン層を膜厚５０ｎｍ、酸化窒化シリコン層を膜厚１００ｎｍで順に積層形成する。

第１の半導体層５０６は、ＣＶＤ法やスパッタリング法により、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体材料を用いて形成する。また、第１の半導体層５０６は、膜厚１０ｎｍ乃至１５０ｎｍの範囲、好ましくは４０ｎｍ乃至８０ｎｍの範囲で形成する。本実施の形態では、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングして、第１の半導体層５０６を島状に形成する。また、第１の半導体層５０６は、膜厚５０ｎｍで形成する。

また、第１の半導体層５０６の端部は垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。本実施の形態では、テーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成する。第１の半導体層５０６の端部のテーパ形状を急峻にすることで、後に完成する半導体装置の寄生チャネルを低減することができる。なお、本発明は特に限定されず、第１の半導体層５０６の端部をテーパ角が３０°以上８５°未満、又は４５°以上６０°未満の緩やかなテーパ形状としてもよい。

次に、高密度プラズマ処理により第１の半導体層５０６及び絶縁層５０４の表面を窒化して、第１の絶縁層５１０を形成する（図１０（Ｂ）参照）。ここで行うプラズマ処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマ５０８を利用して行うことが好ましい。また、固相窒化処理を行うため、窒素を含む雰囲気下でプラズマ処理を行う。窒素を含む雰囲気下とは、例えば窒素と希ガスを含む雰囲気下、又はＮＨ_３と希ガスを含む雰囲気下である。希ガスとしては、Ａｒ、又はＡｒとＫｒとの混合を用いることが好ましい。詳しくは、実施の形態１で示した高密度プラズマ処理を利用すればよい。高密度プラズマ処理を用いて第１の絶縁層５１０を形成することで、ＣＶＤ法やスパッタリング法を用いて形成した絶縁層よりも緻密な絶縁層を形成することができる。第１の絶縁層５１０の一部は、後に完成する薄膜トランジスタのゲート絶縁層として機能する。よって、緻密な絶縁層を形成することで絶縁耐圧を向上させることができる。特に、第１の絶縁層５１０の一部は半導体層の側面と接するゲート絶縁層を形成するため、信頼性の高い半導体装置を作製することが可能になる。第１の絶縁層５１０は、膜厚１ｎｍ乃至１０ｎｍ、好ましくは１ｎｍ乃至５ｎｍの範囲で形成する。本実施の形態では、第１の絶縁層５１０として窒化シリコン層を、第１の半導体層５０６表面、或いは第１の半導体層５０６及び絶縁層５０４の表面に形成する。

次に、第１の絶縁層５１０上に第２の絶縁層５１２を形成する（図１０（Ｃ）参照）。第２の絶縁層５１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。第２の絶縁層５１２は、第１の半導体層５０６の端部を覆う第１の絶縁層５１０を十分に被覆できる膜厚で形成する。好ましくは、第１の半導体層５０６及び第１の絶縁層５１０の膜厚と比較して、１．５倍乃至３倍の膜厚で形成するとよい。本実施の形態では、第２の絶縁層５１２として、酸化窒化シリコン層を膜厚１５０ｎｍで形成する。

なお、第２の絶縁層５１２は、後に半導体層の一表面上に形成する絶縁層５２２より誘電率が小さい材料を用いて形成するのが好ましい。第２の絶縁層５１２は、後に完成する半導体装置においてゲート絶縁層の一部、詳しくは半導体層の端部近傍のゲート絶縁層を形成する。よって、半導体層の端部近傍のゲート絶縁層を形成する第２の絶縁層５１２を、半導体層の一表面上に形成するゲート絶縁層よりも低い誘電率材料を用いて形成することで、半導体層の端部、特にコーナー部（角部）での電界や静電気の集中を緩和することができ、ゲート絶縁層の絶縁不良を低減できるため好ましい。

次に、第２の絶縁層５１２を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第１の絶縁層５１０を介して第１の半導体層５０６の側面に位置する第３の絶縁層５１４を形成する（図１０（Ｄ）参照）。

第３の絶縁層５１４は、垂直方向を主体とした異方性のドライエッチングにより、選択的に第２の絶縁層５１２をエッチングして形成する。エッチングは、第１の絶縁層５１０を介して第１の半導体層５０６の一表面上に形成された第２の絶縁層５１２、及び第１の絶縁層５１０を介して絶縁層５０４上に形成された第２の絶縁層５１２から進行していく。よって、第１の半導体層５０６の一表面上に形成された第１の絶縁層５１０が露出したところでエッチングを停止させることにより、第１の半導体層５０６の側面の領域に第２の絶縁層５１２が残存して第３の絶縁層５１４が形成される。なお、第１の半導体層５０６の端部を垂直形状に近い形状とすることで、第１の半導体層５０６の側面に近接する領域のみに、第３の絶縁層５１４を容易に形成することができる。

第３の絶縁層５１４の形状は、薄膜を形成する材料、エッチング条件等を適宜選択することにより制御することができる。また、第３の絶縁層５１４を形成するためのエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、又はＩＣＰ方式などの反応性イオンエッチングを用いることができる。エッチングに用いるガス（エッチングガス）は、少なくとも第２の絶縁層５１２と第１の半導体層５０６とのエッチング選択比を確保できるものを選択すればよい。例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスを用いることができる。その他、ＨｅやＡｒやＸｅなどの不活性ガス、又はＯ_２ガス、Ｈ_２ガスを適宜加えてもよい。本実施の形態では、第２の絶縁層５１２のエッチングは、ＩＣＰ方式の反応性イオンエッチングにより、エッチングガスとしてＣＨＦ_３ガスおよびＨｅガスを用いて行う。

次に、第１の絶縁層５１０、第３の絶縁層５１４及び第１の半導体層５１６を、垂直方向を主体とした異方性エッチングにより全面エッチングして薄膜化し、それぞれ第４の絶縁層５１８、第５の絶縁層５２０、及び第２の半導体層５１６を形成する（図１１（Ａ）参照）。

第１の絶縁層５１０、第３の絶縁層５１４及び第１の半導体層５１６は、エッチング選択比を極力小さくした条件（エッチング選択比が１に近くなる条件）でエッチングする。すなわち、第１の絶縁層５１０、第３の絶縁層５１４及び第１の半導体層５１６を、ほぼ同じエッチング速度でエッチングしていく。よって、エッチング後の第４の絶縁層５１８、第５の絶縁層５２０、及び第２の半導体層５１６は、垂直方向の高さが略一致するように形成される。好ましくは、第２の半導体層５１６の膜厚が３０ｎｍ乃至１００ｎｍの範囲となるようにエッチングする。また、第２の半導体層５１６は、端部のテーパ角が４５°以上９５°未満、より好ましくはテーパ角が６０°以上９５°未満と垂直形状に近くなるように形成するとよい。本実施の形態では、膜厚５０ｎｍの第１の半導体層５０６をエッチングして、膜厚２５ｎｍの第２の半導体層５１６を形成する。このとき、第２の半導体層５１６端部が垂直形状に近くなるように形成する。

第１の絶縁層５１０、第３の絶縁層５１４及び第１の半導体層５１６のエッチング方法は、垂直方向を主体とした異方性エッチングを行えるものであれば特に限定されない。例えば、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、又はＩＣＰ方式などの反応性イオンエッチングを用いることができる。

エッチングガスは、第１の絶縁層５１０、第３の絶縁層５１４及び第１の半導体層５１６のエッチング選択比を極力小さくできるものを適宜選択すればよい。例えば、ＣＨＦ_３、ＣＦ_４、Ｃ_４Ｆ_８、Ｃ_２Ｆ_６、ＮＦ_３等のフッ素系のガスにＯ_２ガスを適宜加えていくことにより、両者のエッチング選択比を小さくすることが可能である。さらにＨｅやＡｒやＸｅなどの不活性ガスを適宜加えてもよい。また、エッチングガスとして、フッ素系のガスに代えてＨＢｒ、又はＨＢｒとＣｌ_２との混合ガスを用いてもよい。ＨＢｒガスを用いる場合も、ＨｅやＡｒなどの不活性ガスを適宜加えてもよい。

なお、このとき形成される第５の絶縁層５２０は、第４の絶縁層５１８と接しない面を、第２の半導体層５１６の側面に対して凸形状に湾曲するように形成するのが好ましい。もちろん、本発明は特に限定されず、第５の絶縁層５２０は丸みを帯びた形状でなく、角を有する形状としてもよいが、第５の絶縁層５２０のコーナー部を緩やかな形状とすることで、上層に積層される層（ここでは、第６の絶縁層５２２）の被覆性を良好にすることができる。

次に、第２の半導体層５１６上に第６の絶縁層５２２を形成する（図１１（Ｂ）参照）。

第６の絶縁層５２２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。第６の絶縁層５２２は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。また、第６の絶縁層５２２は、高密度プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、高密度プラズマ処理により第２の半導体層５１６、第４の絶縁層５１８及び第５の絶縁層５２０の表面を酸化又は窒化して、第６の絶縁層５２２を形成することができる。第６の絶縁層５２２は、第２の半導体層５１６の一表面上の膜厚を１ｎｍ乃至１５ｎｍ、好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。なお、第６の絶縁層５２２は、少なくとも第２の半導体層５１６の一表面上に形成すればよく、第５の絶縁層５２０及び第４の絶縁層５１８上に形成することもできる。本実施の形態では、第６の絶縁層５２２として酸化窒化シリコン層を、膜厚１０ｎｍで形成する。

以上までで形成される第６の絶縁層５２２、第５の絶縁層５２０及び第４の絶縁層５１８は、ゲート絶縁層として機能する。すなわち、本発明に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で形成される。半導体層の側面と接して第４の絶縁層５１８及び第５の絶縁層５２０を形成し、さらに半導体層の一表面上に第６の絶縁層５２２を形成することで、半導体層の端部においてゲート絶縁層の被覆性を良好にすることができる。また、半導体層を島状に加工する際のエッチングやフッ酸等を用いた洗浄により、半導体層の端部下及びその近傍の絶縁層（支持基板上の絶縁層）が除去された場合でも、半導体層を十分に被覆することができる。よって、ゲート絶縁層の被覆不良によるゲート電極を形成する導電層と半導体層との短絡や、リーク電流の発生、静電破壊等を防止することができる。また、半導体層の端部に接して、高密度プラズマ処理を利用した緻密な絶縁層を形成することで、ゲート絶縁層の特性を向上させることができる。

なお、第６の絶縁層５２２、第５の絶縁層５２０及び第４の絶縁層５１８で形成されるゲート絶縁層は、第２の半導体層５１６の一表面上に形成された領域と比較して、第２の半導体層５１６の側面と接する領域の膜厚が厚いことが好ましい。このとき、第２の半導体層５１６の側面と接する領域の厚さは、第２の半導体層５１６の一表面上の厚さの１倍以上３倍以下であることが好ましい。例えば、第２の半導体層５１６の一表面上からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ１する。第２の半導体層５１６の側面からの垂直線とゲート絶縁層の最表面との交点までの距離を膜厚ｔ２とする。ゲート絶縁層は、膜厚ｔ１＜膜厚ｔ２を満たすことが好ましい。第２の半導体層５１６の側面と接する領域の膜厚は一定値であるとは限らないが、この場合は、膜厚ｔ１と比較して、膜厚ｔ２の最小値が同じ或いは膜厚ｔ１より大きいことが好ましい。このようにゲート絶縁層により第２の半導体層５１６の端部を十分に被覆する、好ましくは第２の半導体層５１６の側面と接する領域の膜厚を厚くすることで、第２の半導体層５１６の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。

次に、第６の絶縁層５２２を介して第２の半導体層５１６上にゲート電極として機能する導電層５２４、導電層５２６を順に形成する。導電層５２４、５２６をマスクとして第２の半導体層５１６に一導電型を付与する不純物元素を添加して、チャネル形成領域５２８、ソース領域又はドレイン領域として機能する不純物領域５３０を形成する（図１１（Ｃ）参照）。

導電層５２４、５２６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。ゲート電極として機能する導電層はこれらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成することができ、膜厚１００ｎｍ乃至１０００ｎｍ、好ましくは膜厚２００ｎｍ乃至８００ｎｍ、より好ましくは３００ｎｍ乃至５００ｎｍの範囲で形成するとよい。また、ゲート電極として機能する導電層は、上述の材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。本実施の形態では、導電層５２４、５２６として、窒化タンタル層、窒化タングステン層を、それぞれ膜厚３０ｎｍ、膜厚３７０ｎｍで順に積層形成する。

一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。

以上により、本発明を適用した薄膜トランジスタ５４０を形成することができる。

また、第２の半導体層５１６に一導電型を付与する不純物元素を添加した後、熱処理を行うことにより、添加した不純物元素を活性化することができる。熱処理は、レーザビーム照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、第２の半導体層５１６の一部に非晶質領域がある場合には、熱処理を行うことにより、不純物元素の活性化とともに半導体層の再結晶化を行うこともできる。

なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。その他、ＴＦＴの半導体層にＬＤＤ領域を形成してもよい。

また、ゲート電極として機能する導電層は、側面をテーパ形状としてもよいし、積層構造として各層でテーパ角度を異ならせてもよい。また、導電層の側面と接するサイドウォールともいわれる絶縁層を形成してもよい。

本発明を適用して作製した薄膜トランジスタは、半導体層の端部に起因する不良を低減させることができる。特に、半導体層の端部におけるゲート絶縁層の被覆不良を防止することができ、半導体層及びゲート電極を形成する導電層との短絡を防止することができる。また、半導体層の端部における電界集中を緩和することができる。よって、リーク電流、静電破壊等を防止、低減できるため、信頼性の高い半導体装置を作製することができる。また、半導体装置を歩留まり良く製造することも可能になる。

また、本実施の形態で示すように、半導体層の側面と接して緻密な絶縁層を形成することで、半導体層の端部において絶縁耐圧が高く信頼性に優れる半導体装置を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態６）

本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法の例について、図１３乃至図１９を用いて説明する。具体的には、異なる導電型の薄膜トランジスタを具備する半導体装置の例を示す。

図１３は、本実施の形態で示す半導体装置の上面図及び断面図であり、複数のトランジスタを具備する半導体装置の構成を示している。図１３（Ａ）は上面図、図１３（Ｂ）は図１３（Ａ）における破線Ａ１−Ｂ１間の断面図を示し、図１３（Ｃ）は図１３（Ａ）における破線Ａ２−Ｂ２間の断面図を示している。なお、図１３（Ａ）は、一部薄膜等の構成要素を省略している。

図１３に示す半導体装置は、基板８００上に絶縁層８０２、絶縁層８０４を介して島状に設けられた半導体層８０５、半導体層８１３と、当該半導体層８０５、８１３上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２４、導電層８２６と、当該導電層８２６上に絶縁層８３６、絶縁層８３８を介して設けられたソース電極又はドレイン電極を形成する導電層８４０と、を有している（図１３（Ａ）乃至（Ｃ）参照）。

ゲート電極は、導電層８２４及び導電層８２６の積層構造で形成されている。導電層８２４、８２６は、島状の半導体層８０５、８１３をそれぞれ横断するように設けられている。また、導電層８２４及び導電層８２６の側面に接して絶縁層８２８が設けられている。絶縁層８２８は、サイドウォールともいわれる。なお、ここではゲート電極を導電層８２４、８２６の２層の積層構造で形成する例を示したが、本発明は特に限定されず、ゲート電極は単層構造でもよいし、３層以上の積層構造でもよい。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、実施の形態１乃至５で示したゲート電極の構成のいずれを適用しても構わない。

島状に設けられた半導体層８０５は、チャネル形成領域８０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域８０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域８１０と、を有する。チャネル形成領域８０６は、絶縁層８２２を介して導電層８２４、８２６と重なる領域の半導体層８０５に形成されている。低濃度不純物領域８０８は、絶縁層８２２を介して絶縁層８２８と重なる領域の半導体層８０５に形成されている。高濃度不純物領域８１０は、絶縁層８２２を介して導電層８２４、導電層８２６及び絶縁層８２８と重ならない領域の半導体層８０５に形成されている。チャネル形成領域８０６は一対の高濃度不純物領域８１０の間に位置しており、低濃度不純物領域８０８はチャネル形成領域８０６と高濃度不純物領域８１０の間にそれぞれ位置している。つまり、チャネル形成領域８０６は、一対の高濃度不純物領域８１０の間、及び一対の低濃度不純物領域８０８の間に位置しており、且つ一対の低濃度不純物領域８０８に接して形成されている。また、高濃度不純物領域８１０は、低濃度不純物領域８０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導体層８０５の側面に接して、絶縁層８１２が設けられている。

同様に、島状に設けられた半導体層８１３は、チャネル形成領域８１４と、ＬＤＤ領域として機能する低濃度不純物領域と８１６と、ソース領域又はドレイン領域として機能する高濃度不純物領域８１８と、を有する。チャネル形成領域８１４は、絶縁層８２２を介して導電層８２４、８２６と重なる領域の半導体層８１３に形成されている。低濃度不純物領域８１６は、絶縁層８２２を介して絶縁層８２８と重なる領域の半導体層８１３に形成されている。高濃度不純物領域８１８は、絶縁層８２２を介して導電層８２４、導電層８２６及び絶縁層８２８と重ならない領域の半導体層８１３に形成されている。チャネル形成領域８１４は高濃度不純物領域８１８の間に位置しており、低濃度不純物領域８１６はチャネル形成領域８１４と高濃度不純物領域８１８の間にそれぞれ位置している。つまり、チャネル形成領域８１４は、一対の高濃度不純物領域８１８の間、及び一対の低濃度不純物領域８１６の間に位置しており、且つ一対の低濃度不純物領域８１６に接して形成されている。また、高濃度不純物領域８１８は、低濃度不純物領域８１６と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導体層８１３の側面に接して、絶縁層８２０が設けられている。

本実施の形態において、半導体層８０５及び半導体層８１３には、相異なる導電型の不純物元素が添加されているものとする。つまり、低濃度不純物領域８０８及び高濃度不純物領域８１０は、低濃度不純物領域８１６及び高濃度不純物領域８１０と異なる導電型を付与する不純物元素が添加されている。

半導体層８０５及び半導体層８１３と、ゲート電極を形成する導電層８２４、８２６との間には、絶縁層８２２が設けられている。また、絶縁層８２２は、半導体層８０５の側面と接して設けられた絶縁層８１２、半導体層８１３と接して設けられた絶縁層８２０上にも設けられている。絶縁層８１２、絶縁層８２０及び絶縁層８２２は、ゲート絶縁層として機能する。

ソース電極又はドレイン電極を形成する導電層８４０は、絶縁層８３６、絶縁層８３８に形成された開口を介して半導体層８０５に形成された高濃度不純物領域８１０、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続されるように設けられている。また、図１３に示すように、半導体層８０５に形成された高濃度不純物領域８１０と、半導体層８１３に形成され、高濃度不純物領域８１０と導電型が異なる高濃度不純物領域８１８とを電気的に接続することにより、ＣＭＯＳ回路を形成してもよい。

次に、図１３で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。

まず、基板８００上に絶縁層８０２、８０４を介して島状の半導体層８０５、島状の半導体層８１３を形成する（図１４（Ａ）、図１７（Ａ）、図１８（Ａ）参照）。

基板８００は、絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。

絶縁層８０２、８０４は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層８０２、８０４は、基板８００から半導体層８０５、８１３へアルカリ金属等が拡散し、半導体層８０５、８１３が汚染することを防ぐブロッキング層として機能する。また、基板８００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層８０２、８０４は、基板８００からの不純物拡散や基板８００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を２層の積層構造としているが、単層構造としてもよいし、３層以上の積層構造としてもよい。

半導体層８０５、８１３は、ＣＶＤ法やスパッタリング法を用いて、シリコン、ゲルマニウム、シリコンゲルマニウム等のシリコンを主成分とする材料を用いて形成するのが好ましい。例えば、半導体層８０５、８１３は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって、島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの方法を組み合わせて行うことができる。半導体層８０５、８１３の膜厚は、１０ｎｍ乃至１５０ｎｍ、好ましくは３０ｎｍ乃至１００ｎｍ又は１０ｎｍ乃至３０ｎｍの範囲で形成する。

なお、半導体層８０５、８１３は、端部がテーパ形状となるように形成してもよいし、垂直形状となるように形成してもよい。半導体層の端部の形状は、等方性エッチング又は異方性エッチング等のエッチング条件を適宜選択することにより制御することができる。

次に、半導体層８０５の側面と接する絶縁層８１２、及び半導体層８１３の側面と接する絶縁層８２０を形成する（図１４（Ｂ）、図１７（Ｂ）、図１８（Ｂ）参照）。

絶縁層８１２、絶縁層８２０は、島状に設けられた半導体層８０５及び半導体層８１３を覆うように絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングして半導体層８０５、８１３の側面と接する領域のみ残存させて形成することができる。

具体的には、まず、半導体層８０５及び半導体層８１３を覆うように絶縁層を形成する。当該絶縁層は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。好ましくは、後に半導体層８０５及び半導体層８１３の一表面上に形成する絶縁層８２２と比較して、誘電率が小さい層を形成する。また、半導体層８０５、８１３上を覆うように形成する絶縁層は、少なくとも半導体層８０５、８１３の端部を十分に被覆できる膜厚で形成し、好ましくは半導体層８０５、８１３の１．５倍乃至３倍の膜厚で形成する。

次に、半導体層８０５及び半導体層８１３を覆うように形成した絶縁層を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングする。エッチングは、半導体層８０５の一表面上及び半導体層８１３の一表面上に形成された絶縁層から進行していく。なお、絶縁層は、半導体層８０５の一表面上、半導体層８１３の一表面上及び絶縁層８０４上に、ほぼ同じ膜厚で形成されている。よって、半導体層８０５、８１３の一表面が露出したところでエッチングを停止させることにより、半導体層の８０５、８１３の側面と接する領域に絶縁層を選択的に残すことができる。残存する絶縁層が、絶縁層８１２、８２０に相当する。ここでは、絶縁層８１２、８２０は、それぞれ接する半導体層８０５、８１３の側面に対して凸形状に湾曲するように形成している。もちろん、本発明は特に限定されず、絶縁層８１２、８２０は丸みを帯びた形状でなく、角を有する形状としてもよい。好ましくは、絶縁層８１２、８２０のコーナー部を緩やかな形状とすることで、上層に積層される層（ここでは絶縁層８２２）の被覆性を良好にすることができる。

なお、絶縁層８１２、８２０を形成する際のエッチングの影響により、半導体層８０５、８１３の上層部が非晶質化する場合がある。この場合、半導体層８０５、８１３の非晶質化された領域を選択的にエッチングしてもよい。また、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて熱処理を行い、半導体層８０５、８１３を再結晶化してもよい。また、半導体層に一導電型を付与する不純物元素を添加して不純物領域を形成した後、不純物領域を活性化するための熱処理と併せて再結晶化してもよい。具体的には、上記実施の形態２又は実施の形態３に示す半導体層及びその半導体層の側面と接する絶縁層の形成方法を適用することができる。

また、あらかじめ半導体層を、完成する薄膜トランジスタの半導体層よりも厚めに形成し、後の工程で半導体層を薄膜化してもよい。例えば、完成する薄膜トランジスタの半導体層よりも２倍乃至３倍の膜厚で半導体層を形成する。次に、厚めに形成した半導体層上に絶縁層を形成する。当該絶縁層及び半導体層を、選択比を取らない条件若しくは選択比を極力小さくした条件（エッチング選択比１に近い条件）で垂直方向を主体とした異方性エッチングを行うことにより全面エッチングして、薄膜化した半導体層及びその側面と接する絶縁層を形成してもよい。具体的には、上記実施の形態４又は実施の形態５に示す半導体層及びその側面と接する絶縁層の形成方法を適用することができる。

また、上記実施の形態５に示すように、高密度プラズマ処理を用いて半導体層の側面と接する緻密な絶縁層（例えば、窒化シリコン層又は窒化酸化シリコン層等の窒素を含む絶縁層）を形成してもよい。

半導体層８０５及びその側面と接する絶縁層８１２、並びに半導体層８１３及びその側面と接する絶縁層８２０は、上記実施の形態１乃至５のいずれかの方法を用いて形成すればよい。ここでは、実施の形態１で示す方法を用いるものとする。

また、後に完成する薄膜トランジスタの閾値電圧を制御するため、半導体層８０５、８１３に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合は、完成する薄膜トランジスタのチャネル形成領域にも不純物元素が添加されることになる。一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。例えば、不純物元素として、ボロンを５×１０^１５ｃｍ^−３乃至５×１０^１７ｃｍ^−３の濃度で半導体層８０５、８１３に含まれるように添加することが可能である。このとき、半導体層８０５、８１３には、異なる濃度の不純物元素を添加してもよいし、異なる導電型の不純物元素を添加してもよい。

次に、半導体層８０５及びその側面と接する絶縁層８１２、並びに半導体層８１３及びその側面と接する絶縁層８２０上に絶縁層８２２を形成する（図１４（Ｃ）、図１８（Ｃ）参照）。

絶縁層８２２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。好ましくは、半導体層８０５の側面と接する絶縁層８１２、及び半導体層８１３の側面と接する絶縁層８２０よりも誘電率が大きい材料を用いて形成するとよい。絶縁層８２２は、上述した材料のうち１つ又は複数を用いて単層構造又は積層構造で形成する。また、絶縁層８２２は、高密度プラズマ処理による半導体層８０５、８１３の固相酸化若しくは固相窒化で形成してもよい。

絶縁層８１２、絶縁層８２０、絶縁層８２２はゲート絶縁層を形成する。絶縁層８２２は、少なくとも半導体層８０５、８１３の一表面上に形成する。本実施の形態では、半導体層８０５及びその側面と接する絶縁層８１２、並びに半導体層８１３及びその側面と接する絶縁層８２０を覆うように、絶縁層８２２を形成する。すなわち、本実施の形態に係るゲート絶縁層は、一体物ではなく複数の絶縁層の複合物で構成される。なお、複数の絶縁層の境界は明確なものでなくともよい。このように、半導体層の側面と接する絶縁層を、半導体層の一表面上に形成する絶縁層と別に形成することで、半導体層の端部におけるゲート絶縁層の被覆性を良好にすることができる。また、半導体層を薄膜化した場合は、フッ酸等を用いた洗浄工程により、半導体層下の絶縁層が意図せずエッチングされるという問題が顕著になるが、本発明を適用して半導体層の側面と接する絶縁層を形成することで、ゲート絶縁層で半導体層を十分に被覆することが可能になる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起因した半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。

なお、ゲート絶縁層は、半導体層の一表面上に形成された領域と比較して、半導体層の側面と接する領域の膜厚が厚いことが好ましい。このようにゲート絶縁層により半導体層の端部を十分に被覆する、好ましくは半導体層の側面と接する領域の膜厚を厚くすることで、半導体層の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。

また、ゲート絶縁層は、半導体層の一表面上に形成された領域と比較して、半導体層の側面と接する領域の誘電率が小さいことが好ましい。このようにすることで、半導体層の端部に掛かる電界を緩和させることができ、ゲート絶縁層の絶縁不良を防止することができる。

次に、絶縁層８２２上に導電層８２３、導電層８２５を順に積層形成する（図１４（Ｄ）、図１９（Ａ）参照）。

導電層８２３、導電層８２５は、ＣＶＤ法やスパッタリング法を用いて、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。

次に、導電層８２３、導電層８２５を選択的にエッチングして、ゲート電極として機能する導電層８２４、導電層８２６を形成する（図１５（Ａ）、図１７（Ｃ）参照）。

本実施の形態では、導電層８２３、８２５を基板上全面に成膜した後、導電層８２３、８２５を選択的にエッチングして所望の形状に加工している。ここでは、島状の半導体層８０５、８１３を、分離した導電層がそれぞれ横断するようにエッチング加工している。このとき、分離した導電層は、島状の半導体層８０５、８１３と重ならない領域で一体となるように加工する。つまり、連続する導電層から枝分かれした２本の導電層が、それぞれ島状の半導体層８０５、８１３を横断するように形成している。

次に、半導体層８１３上を覆うようにレジストマスク８５０を選択的に形成し、当該レジストマスク８５０、導電層８２４及び導電層８２６をマスクとして、半導体層８０５に低濃度の一導電型を付与する不純物元素８５１を添加して、不純物領域８０７を形成する（図１５（Ｂ）参照）。不純物元素８５１としては、リンやヒ素等のｎ型を付与する不純物元素、ボロンやアルミニウム、ガリウム等のｐ型を付与する不純物元素等を用いることができる。ここでは、不純物元素８５１として、リン（Ｐ）を添加する。なお、不純物領域８０７は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の半導体層８０５には、チャネル形成領域８０６が形成される。

次に、半導体層８０５上を覆うようにレジストマスク８５２を選択的に形成し、当該レジストマスク８５２、導電層８２４、導電層８２６をマスクとして、半導体層８１３に低濃度の一導電型を付与する不純物元素８５３を添加して、不純物領域８１５を形成する（図１５（Ｃ）参照）。不純物元素８５３は、上述した不純物元素８５１と同様の元素を用いることができる。ここでは、不純物元素８５３として、先の不純物元素８５１と異なる導電型の元素を添加するものとし、ボロン（Ｂ）を添加する。なお、不純物領域８１５は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の半導体層８１３には、チャネル形成領域８１４が形成される。

次に、導電層８２４及び導電層８２６の側面と接する絶縁層８２８を形成する（図１５（Ｄ）、図１９（Ｂ）参照）。絶縁層８２８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて、単層構造又は積層構造の絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層８２４及び導電層８２６の側面と接する絶縁層８２８を形成することができる。絶縁層８２８はサイドウォールともいわれる。ここでは、絶縁層８２８は、導電層８２４、８２６の側面と接しない面を湾曲状に形成する。具体的には、任意の曲率を有し、接する導電層８２４、８２６の側面に対して凸形状に湾曲するように形成する。もちろん、本発明は特に限定されず、絶縁層８２８は丸みを帯びた形状でなく、角を有する形状としてよい。なお、絶縁層８２８は、ＬＤＤ領域として機能する低濃度不純物領域を形成する際のドーピング用マスクとして用いることができる。

次に、半導体層８１３上を覆うようにレジストマスク８５４を選択的に形成する。当該レジストマスク８５４、導電層８２４、８２６及び当該導電層８２４、８２６の側面と接して設けられた絶縁層８２８をマスクとして、半導体層８０５に高濃度の一導電型を付与する不純物元素８５５を添加する。その結果、半導体層８０５には、ソース領域又はドレイン領域として機能する高濃度不純物領域８１０、ＬＤＤ領域として機能する低濃度不純物領域８０８、チャネル形成領域８０６が形成される。不純物元素８５５は、上述した不純物元素８５１と同様の元素を用いることができる。ここでは、不純物元素８５５として、先の不純物元素８５１と同じ導電型の元素であるリン（Ｐ）を添加する。なお、半導体層８０５に添加する不純物元素８５５は、先に半導体層８０５に添加した不純物元素８５１よりも高い濃度とする。

次に、半導体層８０５上を覆うようにレジストマスク８５６を選択的に形成する。当該レジストマスク８５６、導電層８２４、８２６及び当該導電層８２４、８２６の側面と接して設けられた絶縁層８２８をマスクとして、半導体層８１３に高濃度の一導電型を付与する不純物元素８５７を添加する。その結果、半導体層８１３には、ソース領域又はドレイン領域として機能する高濃度不純物領域８１８、ＬＤＤ領域として機能する低濃度不純物領域８１６、チャネル形成領域８１４が形成される。不純物元素８５７は、上述した不純物元素８５１と同様の元素を用いることができる。ここでは、不純物元素８５７として、先の不純物元素８５３と同じ導電型の元素であるボロン（Ｂ）を添加する。なお、半導体層８１３に添加する不純物元素８５７は、先に半導体層８１３に添加した不純物元素８５３よりも高い濃度とする。

以上により、半導体層８０５とソース領域又はドレイン領域として機能する高濃度不純物領域８１０と、ＬＤＤ領域として機能する低濃度不純物領域８０８と、チャネル形成領域８０６が形成される。また、半導体層８１３にソース領域又はドレイン領域として機能する高濃度不純物領域８１８と、ＬＤＤ領域として機能する低濃度不純物領域８１６と、チャネル形成領域８１４が形成される。本実施の形態では、チャネル形成領域８０６、８１４は、導電層８２４、８２６を用いて自己整合的に形成することができる。また、低濃度不純物領域８０８、８１６は、導電層８２４、８２６及びその側面と接する絶縁層８２８を用いて自己整合的に形成することができる。

次に、基板８００上に設けられた絶縁層や導電層等を覆うように絶縁層８３６、絶縁層８３８を形成し、当該絶縁層８３８上に半導体層８０５に形成された高濃度不純物領域８１０、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続される導電層８４０を形成する（図１６（Ｃ）、図１７（Ｄ）、図１９（Ｃ）参照）。導電層８４０はソース電極又はドレイン電極として機能する。

絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、塗布法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒素を含む無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは、導電層８２６等の上層に絶縁層８３６、８３８の２層の積層構造を形成しているが、単層構造としても３層以上の積層構造としてもよい。

導電層８４０は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層８４０は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層８４０を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。

以上により、半導体層８０５を用いて形成されたｎチャネルトランジスタ８７０及び半導体層８１３を用いて形成されたｐチャネルトランジスタ８８０を具備する半導体装置を作製することができる。本実施の形態では、半導体層８０５に形成された高濃度不純物領域８１０と電気的に接続される導電層８４０と、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続される導電層８４０と、を電気的に接続させることによって、ｎチャネルトランジスタ及びｐチャネルトランジスタを有するＣＭＯＳ回路を形成している。

なお、本実施の形態では相異なる導電型を有する２つの薄膜トランジスタを具備するＣＭＯＳ回路を作製する例を示したが、本発明は特に限定されない。例えば、複数のｎチャネル薄膜トランジスタを具備するｎＭＯＳ回路、複数のｐチャネル薄膜トランジスタを具備するｐＭＯＳ回路等を作製することもできる。ｎＭＯＳ回路、ｐＭＯＳ回路等は、半導体層に添加する不純物元素を適宜選択すればよい。

本発明を適用した半導体装置は、半導体層の端部の形状及び特性等の影響による不良を防止、低減することができる。よって、信頼性の向上した半導体装置を作製することができる。また、歩留まり良く半導体装置を製造することが可能になる。

なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。

（実施の形態７）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、図１３に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。

図２０に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３６２０とを主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至６に示した作製方法により形成される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。

なお、図２０に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図２０に示すものに限定されるものではない。

バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。

演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。

またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

また、図２１には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。

その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。

なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。

本発明を適用した半導体装置は、半導体層の端部の形状及び特性等の影響による不良を防止、低減することができる。特に、リーク電流等を防止できるため、ＣＰＵ等に適用した場合、低消費電力化を実現することができる。また、信頼性の向上した半導体装置を、歩留まり良く製造することが可能になる。

（実施の形態８）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。

本実施の形態で示す半導体装置の上面構造の一例について、図２２（Ａ）を参照して説明する。図２２に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至６で示した本発明に係る薄膜トランジスタを適用することができる。

また、図２２（Ｂ）、（Ｃ）に図２２（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態６で示した構造の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図２２（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図２２（Ｃ）参照）。ここでは、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている。

なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。

例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図２３（Ａ）参照）、平坦な形状（例えば、パッチアンテナ（図２３（Ｂ）参照）またはリボン型の形状（図２３（Ｃ）、（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。
代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

このように、非接触でデータの入出力が可能である半導体装置に本発明を適用することで、低消費電力化を図ることができるため、特に小型の半導体装置に用いる場合は効果的である。

次に、本実施の形態に係る半導体装置の動作例について説明する。

半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図２４（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図２４（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。

このように、リーダ／ライタから半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置２１８０は、電源（バッテリー）を搭載せず、各回路への電源電圧の供給を電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２４（Ｂ）参照）。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際にリーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２４（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。

なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図２５を用いて説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図２５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図２５（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図２５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図２５（Ｄ）参照）。書籍類とは、書物、本等を指す（図２５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図２５（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図２５（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図２５（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。

紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。

なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。

本実施例では、本発明を適用して作製した半導体装置の特性について説明する。ここでは、本発明を適用して作製したサンプルＡと、比較例として作製したサンプルＢと、のＴＥＧを測定し比較した。

図２６に、測定に用いたＴＥＧの上面顕微鏡写真を示す。図２６に示すＴＥＧは、ガラス基板上にシリコン層２６００がクシ状に設けられ、該シリコン層上に導電層２６１０が渦状に設けられている。クシ状に設けられたシリコン層と、渦状に設けられた導電層との間には、絶縁層が設けられている。

サンプルＡは、ガラス基板上に、膜厚５０ｎｍの窒化酸化シリコン層、膜厚１００ｎｍの酸化窒化シリコン層、非晶質シリコン層の３層をＣＶＤ法により連続成膜した。そして、非晶質シリコン層を結晶化して膜厚６６ｎｍの結晶性シリコン層を得た後、該結晶性シリコン層を選択的にエッチングしてクシ状とした。クシ状の結晶性シリコン層上を覆うように酸化窒化シリコン層を形成した後、垂直方向を主体としたエッチングにより、結晶性シリコン層の側面に選択的に酸化窒化シリコン層を残存させ、側面に酸化窒化シリコン層が形成されたシリコン層上にゲート絶縁層として膜厚２０ｎｍの酸化窒化シリコン層を形成した。そして、導電層として膜厚３０ｎｍの窒化タンタル層と膜厚３７０ｎｍのタングステン層の積層構造を形成した後、選択的にエッチングして渦状とした。

サンプルＢは、シリコン層の側面に選択的に酸化窒化シリコン層を形成することなく、ゲート絶縁層として酸化窒化シリコン層を全面に形成した。その他の構成は、サンプルＡと同じとする。

サンプルＡ、サンプルＢについて、電流−電圧（Ｉ−Ｖ）特性を測定した。測定は、サンプルＡ；３枚、サンプルＢ；４枚について行い、各基板面内４ポイントのＩ−Ｖ特性を測定した。次に、横軸を電圧（Ｖ）、縦軸を電流（Ａ）としたＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において電流値が跳ね上がった箇所をシリコン層と導電層との間で絶縁破壊が生じた電流値と見なした。そして、サンプルＡ、サンプルＢについて、各基板の測定４ポイントにおける絶縁破壊が生じる電圧値をプロットし、耐圧特性を確認した。ここで、耐圧特性を示した散布図を図２７に示す。図２７から、サンプルＡの方がプロットされた電圧値の絶対値が大きいことがわかる。したがって、サンプルＡの方が耐圧特性が高く、本発明の構成が、半導体層とゲート電極層との間の短絡防止に効果的であることが確認できた。

本発明に係る半導体装置の主要な構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。 プラズマ処理装置の構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 従来の半導体装置の構成の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の一例を示すブロック図。 本発明に係る半導体装置の一例を示す斜視図。 本発明に係る半導体装置の一例を示す上面図及び断面図。 本発明に係る半導体装置に適用できるアンテナを説明する図。 本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。 本発明に係る半導体装置の使用形態の例を示す図。 実施例１の顕微鏡写真及びＩ−Ｖ特性を示す図。 実施例１の耐圧特性を示す図。

符号の説明

１００ 基板
１０２ 絶縁層
１０４ 絶縁層
１０６ 半導体層
１０７ 絶縁層
１０８ 絶縁層
１１０ 絶縁層
１１２ 導電層
１１４ チャネル形成領域
１１６ 不純物領域
１２０ 薄膜トランジスタ

Claims (6)

1. 基板上方の、半導体層と、
   前記半導体層の表面と接する領域及び前記半導体層の側面と接する領域を有するゲート絶縁層と、
   前記ゲート絶縁層上方の、前記半導体層を横断する領域を有する導電層と、を有し、
   前記ゲート絶縁層は、
   プラズマ処理により前記半導体層の側面に形成された第１の絶縁層と、
   前記第１の絶縁層と接する領域を有する第２の絶縁層と、
   前記半導体層と接する領域と、前記第１の絶縁層と接する領域と、前記第２の絶縁層と接する領域と、を有する第３の絶縁層と、を有し、
   前記第２の絶縁層の誘電率は、前記第３の絶縁層の誘電率よりも小さく、
   前記ゲート絶縁層のうち前記半導体層の側面と接する領域の膜厚は、前記ゲート絶縁層のうち前記半導体層の表面と接する領域の膜厚よりも大きく、
   前記半導体層の端部は、テーパー角が４５°以上９５°未満であることを特徴とする半導体装置。
2. 基板上方の、半導体層と、
   プラズマ処理により前記半導体層の側面に形成された第１の絶縁層と、
   前記第１の絶縁層と接する領域を有する第２の絶縁層と、
   前記半導体層と接する領域と、前記第１の絶縁層と接する領域と、前記第２の絶縁層と接する領域と、を有する第３の絶縁層と、
   前記第３の絶縁層上方の、前記半導体層を横断する領域を有する導電層と、を有し、
   前記第２の絶縁層の誘電率は、前記第３の絶縁層の誘電率よりも小さいことを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２の絶縁層の誘電率は４以下であることを特徴とする半導体装置。
4. 基板上方に、第１の半導体層を形成する工程と、
   プラズマ処理により、前記第１の半導体層の表面及び側面に第１の絶縁層を形成する工程と、
   前記第１の絶縁層上方に、第２の絶縁層を形成する工程と、
   前記第２の絶縁層をエッチングすることにより、前記第１の絶縁層を介して前記第１の半導体層の側面に位置する第３の絶縁層を形成する工程と、
   前記第１の半導体層、前記第１の絶縁層、及び前記第３の絶縁層をエッチングすることにより、第２の半導体層、前記第２の半導体層の側面と接する領域を有する第４の絶縁層、及び前記第４の絶縁層を介して前記第２の半導体層の側面に位置する第５の絶縁層を形成する工程と、
   前記第２の半導体層と接する領域と、前記第４の絶縁層と接する領域と、前記第５の絶縁層と接する領域と、を有し、前記第５の絶縁層よりも誘電率が高い第６の絶縁層を形成する工程と、
   前記第６の絶縁層上方に、前記第２の半導体層を横断する領域を有する導電層を形成する工程と、を有することを特徴とする半導体装置の作製方法。
5. 請求項４において、
   前記第５の絶縁層の誘電率は４以下であることを特徴とする半導体装置の作製方法。
6. 請求項４又は５において、
   前記第２の半導体層に一導電型を付与する不純物元素を添加する工程と、
   熱処理により前記不純物元素の活性化及び前記第２の半導体層の再結晶化を行う工程と、を有することを特徴とする半導体装置の作製方法。