[go: up one dir, main page]

JP5290017B2 - 多層配線基板及びその製造方法 - Google Patents

多層配線基板及びその製造方法 Download PDF

Info

Publication number
JP5290017B2
JP5290017B2 JP2009077499A JP2009077499A JP5290017B2 JP 5290017 B2 JP5290017 B2 JP 5290017B2 JP 2009077499 A JP2009077499 A JP 2009077499A JP 2009077499 A JP2009077499 A JP 2009077499A JP 5290017 B2 JP5290017 B2 JP 5290017B2
Authority
JP
Japan
Prior art keywords
reinforcing plate
wiring board
back surface
multilayer wiring
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009077499A
Other languages
English (en)
Other versions
JP2009260334A (ja
Inventor
俊哉 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2009077499A priority Critical patent/JP5290017B2/ja
Publication of JP2009260334A publication Critical patent/JP2009260334A/ja
Application granted granted Critical
Publication of JP5290017B2 publication Critical patent/JP5290017B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0064—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a polymeric substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10424—Frame holders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、コア基板を有さず、導体層及び絶縁層を交互に積層して多層化した構造を有する多層配線基板及びその製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するＩＣチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板において、コア基板は、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に層間絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線（具体的には、スルーホール導体など）が貫通形成されている。
ところで、近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するため、ＩＣチップ搭載用配線基板として、コア基板を有さないコアレス配線基板が提案されている（例えば、特許文献１参照）。このコアレス配線基板は、比較的に厚いコア基板を省略することにより全体の配線長が短くなるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
上記コアレス配線基板は、コア基板を省略して製造されているため、その強度を十分に確保することができない。このため、ＩＣチップを搭載する素子搭載面に枠体を接合して補強することにより、コアレス配線基板の強度が確保されている。この枠体は、ＩＣチップを囲むように基板の外縁部に設けられている。また、特許文献１では、素子搭載面の反対側となる裏面側に、絶縁処理を施した金属板を接着固定し、前記枠体と金属板とでコアレス配線基板を挟み込むことにより、配線基板の強度を確保して配線基板の反りを防止するための技術が開示されている。このコアレス配線基板において、裏面側に設けられる補強用の金属板には、外部接続端子用パッドを露出させるための貫通孔が複数形成されている。
特許第３６６４７２０号公報
上記コアレス配線基板のパッケージ形態が、ピングリッドアレイ（ＰＧＡ）である場合、図１５に示されるように、コアレス配線基板８０の裏面側にＰＧＡ用パッド８１が設けられ、そのＰＧＡ用パッド８１上に端子ピン８２がはんだ接合される。そして、コアレス配線基板８０の裏面には、接着剤層８４を介して面接触状態で金属製の補強板８５が固定される。この補強板８５には、端子ピン８２の頭部８６よりも大きな直径を有する貫通孔８７が形成されており、その貫通孔８７に端子ピン８２の軸部８８が挿通されている。このように、コアレス配線基板８０における補強板８５には比較的に径が大きな貫通孔８７が複数形成されるため、補強板８５の強度が低下するとともに、補強板８５の接着面積を十分に確保することができず、配線基板８０の剛性が不足してしまう。また、コアレス配線基板８０の裏面において、補強板８５の貫通孔８７が形成される箇所は、熱膨張係数（ＣＴＥ）のミスマッチが生じるため、その配線基板８０の信頼性が低下するといった問題が生じてしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、基板強度を十分に高めることができ、熱膨張係数のミスマッチが生じる領域を減少させることができる多層配線基板およびその製造方法を提供することにある。
そして上記課題を解決するための手段（手段１）としては、コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に外部基板との電気的接続を図るための複数の裏面側接続端子が設けられ、前記複数の裏面側接続端子上に複数の端子ピンが接合された多層配線基板であって、前記複数の端子ピンに対応する位置に複数のピン挿通用開口部を有し、前記裏面側に接着剤層を介して接合固定された補強板を備え、前記複数の端子ピンは、軸部と前記軸部よりも径の大きい頭部とを有するネイルヘッド形状をなし、前記ピン挿通用開口部の径が、前記頭部の径よりも小さくかつ前記軸部の径よりも大きくなるように設定され、前記裏面は、前記裏面側接続端子を露出させる開口部が形成されたソルダーレジストにより覆われており、前記裏面側接続端子上であって前記頭部と前記ソルダーレジストとの間に、前記接着剤層が入り込んでいることを特徴とする多層配線基板がある。
従って、手段１の多層配線基板によると、その裏面には、外部基板との電気的接続を図るための複数の裏面側接続端子が設けられ、それら裏面側接続端子上に端子ピンが接合されている。また、多層配線基板の裏面には、端子ピンに対応する位置にピン挿通用開口部が形成された補強板が固定されている。この補強板に形成されるピン挿通用開口部の径は、ネイルヘッド形状をなす端子ピンの頭部の径よりも小さくかつ軸部の径よりも大きくなっている。このように、ピン挿通用開口部を小さくすることにより、補強板自体の剛性が増すことに加え、基板裏面に対する補強板の接着面積を十分に確保することができ、多層配線基板の剛性が向上する。また、多層配線基板の裏面において、補強板による補強面積を増やすことにより、熱膨張係数（ＣＴＥ）のミスマッチが生じる領域を減少させることができ、多層配線基板の信頼性を高めることができる。なお、前記補強板は、前記裏面に対して面接触状態で固定されていることが好ましい。
前記補強板の材質は限定されず、金属材料及び非金属材料のいずれであってもよいが、強いて言えば非金属材料からなることが好ましい。非金属材料製の補強板は、金属材料製のものに比べて加工性に優れるため、裏面側接続端子に対応する位置にピン挿通用開口部を容易に形成することができ、さらに材料コストも低減することができる。
前記非金属材料製の補強板としては、合成樹脂を主体材料とするものであることがより好ましい。具体的には、前記多層配線基板の裏面において、裏面側接続端子には端子ピンがはんだ接合される。多層配線基板において、端子ピンのはんだ接合を確実に行うために、基板裏面を覆うようにソルダーレジストが形成されるとともにそのソルダーレジストには裏面側接続端子を露出するための開口部が形成される。また、ソルダーレジストは耐熱性に優れた樹脂材料で形成される。従って、合成樹脂製の補強板を使用すれば、樹脂材料からなるソルダーレジストに対して確実に接着固定することができる。
前記金属材料製の補強板としては、例えば、銅、銅合金、アルミニウム、アルミニウム合金、ニッケル、ニッケル合金、鉄、鉄合金、スズ、スズ合金などの材料を用いて形成することができる。金属材料製の補強板は、非金属材料製のものに比べて剛性が高いため、多層配線基板を確実に補強することができる。また、多層配線基板の放熱性を向上させることができる。
前記補強板は、前記裏面に対して接着剤層を介して接合されている。この場合、補強板を多層配線基板の裏面に対して確実に接着固定することができる。特に、裏面側接続端子を露出させる開口部が形成されたソルダーレジストにより多層配線基板の裏面が覆われており、そのような裏面に金属材料製の補強板を接合する場合に、接着剤の使用が有効である。即ち、金属と合成樹脂という異種の材料同士を比較的容易にかつ強固に接合することができるからである。この場合において、前記補強板は、端子ピンの前記頭部と前記接着剤層を介して接合されていることが好ましい。また、前記裏面側接続端子上であって前記頭部と前記ソルダーレジストとの間に、前記接着剤層が入り込んでいることが好ましい。このような構造であると、端子ピンの頭部の周囲における空隙が減る結果、端子ピンの固定強度が向上するとともに、信頼性が向上する。また、端子ピンの軸部と補強板のピン挿通用開口部との間に、前記接着剤層が入り込んでいてもよく、この構成によるとさらに固定強度及び信頼性を向上させることができる。
なお、本発明のコアを有さない多層配線基板とは、「主に同一の層間絶縁層を主体として構成されている多層配線基板」や「同一方向に拡径したビアのみにより各導体層を接続している多層配線基板」を挙げることができる。
前記層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。前記層間絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
前記導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって、層間絶縁層上にパターン形成される。前記導体層の形成に用いられる金属材料の例としては、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金などが挙げられる。
また、前記端子ピンとしては、Ｃｕ合金又は鉄・ニッケル・コバルト合金等のリード端子を用いることができ、はんだ付けにて裏面側接続端子上に固定することが好ましい。
また、上記課題を解決するための別の手段（手段２）としては、多層配線基板の製造方法であって、導体層及び層間絶縁層を交互に積層して多層化した積層構造体を準備するとともに、複数のピン挿通用開口部を有しかつ未硬化状態の接着剤層を片側面に有する補強板を準備する準備工程と、前記積層構造体の裏面にある前記複数の裏面側接続端子上に前記複数の端子ピンをはんだ付けして接合するピン立て工程と、前記ピン挿通用開口部に前記端子ピンの軸部を挿通させ、前記接着剤層を介して前記補強板を前記裏面側に対して面接触状態で固定する補強板接着工程と、未硬化状態の前記接着剤層をはんだ溶融温度よりも低い温度で硬化させる硬化工程とを含む多層配線基板の製造方法がある。
従って、手段２の多層配線基板の製造方法によると、ピン立て工程において裏面側接続端子上に複数の端子ピンがはんだ付けされて接合された後、補強板接着工程において、接着剤層を介して補強板が裏面側に対して固定される。このように、ピン立て工程後に補強板接着工程を実施すれば、補強板に形成されるピン挿通用開口部の径を端子ピンの頭部の径よりも小さくすることができる。これにより、補強板自体の剛性が増すことに加え、基板裏面に対する補強板の接着面積を十分に確保することができ、多層配線基板の剛性が向上する。また、多層配線基板の裏面において、熱膨張係数（ＣＴＥ）のミスマッチが生じる領域を減少させることができ、多層配線基板の信頼性を高めることができる。さらに、前記補強板接着工程では、未硬化状態の接着剤層がはんだ溶融温度よりも低い温度で硬化されるので、裏面側接続端子に端子ピンを接合しているはんだ接合部が溶融するといった問題を回避することができる。
本実施形態のコアレス配線基板の概略構成を示す断面図。 コアレス配線基板の要部を示す拡大断面図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 別の実施形態のコアレス配線基板の要部を示す拡大断面図。 従来のコア配線基板の要部を示す拡大断面図。
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。図１は、本実施の形態のコアレス配線基板（多層配線基板）の概略構成を示す断面図である。
図１に示されるように、本実施の形態のコアレス配線基板１０は、コア基板を有さず、エポキシ樹脂からなる４層の樹脂絶縁層（層間絶縁層）２１，２２，２３，２４と銅からなる導体層２６とを交互に積層して多層化した積層構造体である。樹脂絶縁層２１〜２４は、同一の厚さ及び材料からなる層間絶縁層であり、エポキシ樹脂からなるシート状のビルドアップ材を用いて形成されている。
コアレス配線基板１０の主面１２上（第４層の樹脂絶縁層２４の表面上）には、端子パッド２７（表面側接続端子）がアレイ状に配置されている。さらに、樹脂絶縁層２４の表面はソルダーレジスト２８によってほぼ全体的に覆われている。このソルダーレジスト２８には、各端子パッド２７を露出させる開口部２９が形成されている。端子パッド２７の表面上には、複数のはんだバンプ３０が配設されている。各はんだバンプ３０は、矩形平板状をなすＩＣチップ３１（半導体集積回路素子）の面接続端子３２に電気的に接続されている。なお、各端子パッド２７及び各はんだバンプ３０が形成されている領域は、ＩＣチップ３１を搭載可能なＩＣチップ搭載領域３３である。
コアレス配線基板１０の裏面１３上（第１層の樹脂絶縁層２１の下面上）には、裏面側接続端子としてのＰＧＡ（ピングリッドアレイ）用パッド４１がアレイ状に配設されている。また、樹脂絶縁層２１の下面は、ソルダーレジスト４２によってほぼ全体的に覆われている。ソルダーレジスト４２において、ＰＧＡ用パッド４１に対応する位置には、ＰＧＡ用パッド４１を露出させる開口部４５（ソルダーレジスト開口部）が形成されている。さらに、樹脂絶縁層２１，２２，２３，２４には、それぞれビア穴４６及びビア導体４７が設けられている。各ビア穴４６は、逆円錐台形状をなし、各樹脂絶縁層２１〜２４に対してＹＡＧレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア導体４７は、同一方向（図では上方向）に拡径した導体であって、各導体層２６、端子パッド２７、及びＰＧＡ用パッド４１を相互に電気的に接続している。また、各ＰＧＡ用パッド４１上には、端子ピン５５がはんだ接合されている。各ＰＧＡ用パッド４１は、端子ピン５５を介して図示しないマザーボード（外部基板）と電気的に接続される。
図１及び図２に示されるように、本実施の形態のコアレス配線基板１０において、裏面１３側のソルダーレジスト４２には、補強板５０が接着剤層５１を介して面接触状態で接着固定されている。補強板５０としては、厚さが０．５ｍｍ程度の非金属材料製の板材、例えば、エポキシ樹脂とガラス繊維とからなるガラスエポキシ基板が用いられる。この補強板５０において、複数の端子ピン５５に対応する位置に複数の開口部５２（ピン挿通用開口部）が形成されている。
接着剤層５１は、耐熱性に優れた熱硬化性樹脂の硬化物であり、例えば、エポキシ樹脂からなるフィルム状の接着シートを硬化させることで形成される。接着剤層５１においても、複数の端子ピン５５に対応するに対応する位置に複数の開口部５３が形成されている。
本実施の形態において、複数のＰＧＡ用パッド４１は、平面視形状が円形となるよう形成され、ソルダーレジスト４２、補強板５０、及び接着剤層５１に形成される開口部４５，５２，５３も平面視形状が円形となるよう形成されている。
図２に示されるように、端子ピン５５は、軸部５７と軸部５７よりも径の大きい頭部５８とを有するネイルヘッド形状をなし、頭部５８がはんだ接合部５９を介してＰＧＡ用パッド４１に接続されている。端子ピン５５の軸部５７は、補強板５０の開口部５２に挿通され、軸部５７の先端が補強板５０の下面から突出している。本実施の形態において、補強板５０に形成されている開口部５２の径Ｄ１は、端子ピン５５の頭部５８の径Ｄ２よりも小さくかつ軸部５７の径Ｄ３よりも大きくなるよう設定されている。
また、接着剤層５１の開口部５３の径Ｄ４は、端子ピン５５の頭部５８の径Ｄ２よりも小さくかつ軸部５７の径Ｄ３よりも大きくなるよう設定されている。つまり、接着剤層５１は、ソルダーレジスト４２に加えて端子ピン５５の頭部５８下面に対して面接触した状態で補強板５０を固定している。なお、接着剤層５１の開口部５３の径Ｄ４は、補強板５０の開口部５２の径Ｄ１よりも若干大きく、接着剤層５１が補強板５０の開口部５２の内側にはみ出さないようになっている。
上記構成のコアレス配線基板１０は例えば以下の手順で作製される。
本実施の形態では、十分な強度を有する支持基板（ガラスエポキシ基板など）を準備し、その支持基板上に、コアレス配線基板１０の樹脂絶縁層２１〜２４及び導体層２６をビルドアップしていく方法を採用している。図３〜図１３は、その製造方法を示す説明図であり、支持基板の上面側に形成される樹脂絶縁層２１〜２４及び導体層２６等を示している。なお、図示を省略しているが支持基板の下面側にも樹脂絶縁層２１〜２４及び導体層２６が同様に形成される。
詳述すると、図３に示されるように、支持基板６０上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を半硬化の状態で貼り付けることにより下地樹脂絶縁層６１を形成する。そして、図４に示されるように、その下地樹脂絶縁層６１の上面に、積層金属シート体６２を配置する。ここで、半硬化の状態の下地樹脂絶縁層６１上に積層金属シート体６２を配置することにより、以降の製造工程で積層金属シート体６２が下地樹脂絶縁層６１から剥がれない程度の密着性が確保される。積層金属シート体６２は、２枚の銅箔６２ａ，６２ｂを剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき）を介して各銅箔６２ａ，６２ｂを積層することで積層金属シート体６２が形成されている。
その後、図５に示されるように、積層金属シート体６２を包むようにシート状の絶縁樹脂基材６３を配置し、真空圧着熱プレス機（図示しない）を用いて真空下にて加圧加熱することにより、絶縁樹脂基材６３を硬化させて第１層の樹脂絶縁層２１を形成する。ここで、樹脂絶縁層２１は、積層金属シート体６２と密着するとともに、その積層金属シート体６２の周囲領域において下地樹脂絶縁層６１と密着することで、積層金属シート体６２を封止する。
そして、図６に示されるように、レーザ加工を施すことによって樹脂絶縁層２１の所定の位置にビア穴４６を形成し、次いで各ビア穴４６内のスミアを除去するデスミア処理を行う。その後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴４６内にビア導体４７を形成するとともに、樹脂絶縁層２１上に導体層２６を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層２１上に導体層２６をパターン形成する（図７参照）。
第２層〜第４層の樹脂絶縁層２２〜２３及び導体層２６についても、上述した第１層の樹脂絶縁層２１及び導体層２６と同様の手法によって形成し、樹脂絶縁層２１上にビルドアップしていく。そして、端子パッド２７が形成された樹脂絶縁層２４上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト２８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト２８に開口部２９をパターニングする。以上の製造工程によって、支持基板６０上に積層金属シート体６２、樹脂絶縁層２１〜２４、及び導体層２６を積層した積層体７０を形成する（図８参照）。この積層体７０において、積層金属シート体６２上に位置する領域がコアレス配線基板１０となるべき配線積層部２０（積層構造体）である。
この積層体７０をダイシング装置（図示略）により切断し、積層体７０における配線積層部２０の周囲領域を除去する。この際、図８に示すように、配線積層部２０とその周囲部７１との境界において、配線積層部２０の下方にある下地樹脂絶縁層６１及び支持基板６０ごと切断する。この切断によって、樹脂絶縁層２１にて封止されていた積層金属シート体６２の外縁部が露出した状態となる。つまり、周囲部７１の除去によって、下地樹脂絶縁層６１と樹脂絶縁層２１との密着部分が失われる。この結果、配線積層部２０と支持基板６０とは積層金属シート体６２のみを介して連結した状態となる。
ここで、図９に示されるように、積層金属シート体６２における２枚の銅箔６２ａ，６２ｂの界面にて剥離して、配線積層部２０を支持基板６０から分離する。そして、図１０に示されるように、配線積層部２０（樹脂絶縁層２１）の裏面１３（下面）上にある銅箔６２ａをエッチングによりパターンニングして、ＰＧＡ用パッド４１を形成する。その後、ＰＧＡ用パッド４１が形成された樹脂絶縁層２１上に感光性エポキシ樹脂を塗布して硬化させることにより、配線積層部２０の裏面１３を覆うようにソルダーレジスト４２を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト４２に開口部４５をパターニングする。
このようにして、導体層２６及び樹脂絶縁層２１〜２４を交互に積層した配線積層部２０を準備した後、図１１に示されるように、複数の開口部５２を有し、片面側に未硬化状態の接着剤層５１を有する補強板５０を準備する（準備工程）。ここで、補強板５０の開口部５２は、例えば、従来周知のドリル加工装置を用いたドリル加工により形成される。また、接着剤層５１の開口部５３は、例えば、フィルム状の接着シートに対して従来周知の打ち抜き金型を用いた打ち抜き加工により形成される。
そして、図１２に示されるように、配線積層部２０の裏面１３側に形成されている複数のＰＧＡ用パッド４１上に端子ピン５５をはんだ付けして接合する（ピン立て工程）。さらに、配線積層部２０の主面１２側に形成されている複数の端子パッド２７上にはんだバンプ３０を形成する。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド２７上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド２７上にはんだバンプ３０を形成する。
そして、図１３に示されるように、補強板５０の開口部５２に端子ピン５５の軸部５７を挿通させ、接着剤層５１を介して補強板５０をソルダーレジスト４２に対して面接着状態で固定する（補強板接着工程）。その後、はんだ接合部５９のはんだ溶融温度（例えば、２１０℃）よりも低い温度（例えば、１５０℃）で加熱して未硬化状態の接着剤層５１を硬化させる（硬化工程）。これにより、図１に示すコアレス配線基板１０が得られる。
従って、本実施の形態によれば以下の効果を得ることができる。
（１）本実施の形態のコアレス配線基板１０の裏面１３には、端子ピン５５に対応する位置に開口部５２が形成された補強板５０が面接触状態で固定されている。この補強板５０に形成される開口部５２の径Ｄ１は、端子ピン５５の頭部５８の径Ｄ２よりも小さくかつ軸部５７の径Ｄ３よりも大きくなっている。このように、補強板５０の開口部５２を端子ピン５５の頭部５８よりも小さくすることにより、補強板５０自体の剛性が増すことに加え、基板裏面１３に対する補強板５０の接着面積を十分に確保することができ、コアレス配線基板１０の剛性が向上する。この結果、コアレス配線基板１０にＩＣチップ３１を搭載する工程において、コアレス配線基板１０が撓んだり破損したりすることなく、その配線基板１０の位置決めを確実に行うことができる。また、コアレス配線基板１０の裏面１３において、熱膨張係数（ＣＴＥ）のミスマッチが生じる領域を減少させることができ、コアレス配線基板１０の信頼性を高めることができる。
（２）本実施の形態のコアレス配線基板１０の場合、ガラスエポキシ基板からなる樹脂製の補強板５０がソルダーレジスト４２に対して面接触状態で接着固定されるので、従来技術のように金属製の補強板８５を固定する場合と比較して、十分な接着強度を得ることができる。また、補強板５０は、樹脂材料からなり加工性に優れるため、端子ピン５５に対応する位置に開口部５２を容易に形成することができ、材料コストも低減することができる。
（３）本実施の形態のコアレス配線基板１０では、硬化工程において、未硬化状態の接着剤層５１がはんだ溶融温度よりも低い温度で硬化されているので、端子ピン５５を接合しているはんだ接合部５９が溶融するといった問題を回避することができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態のコアレス配線基板１０では、ピン立て工程によりＰＧＡ用パッド４１上に端子ピン５５をはんだ接合した後、接着剤層５１を介して補強板５０を固定するものであったが、これに限定されるものではない。例えば、補強板５０の片面側に接着剤層５１を仮接着した状態で端子ピン５５の軸部５７を補強板５０の開口部５２に挿通し、端子ピン５５の頭部５８下面を接着剤層５１に接着して補強板５０側に固定する。この後、補強板５０に固定した各端子ピン５５の頭部５８をＰＧＡ用パッド４１上にはんだ接合するのと同時に、ソルダーレジスト４２に対して接着剤層５１を介して補強板５０を面接触状態で固定する。このように製造しても、図１のコアレス配線基板１０を得ることができる。
・上記実施の形態のコアレス配線基板１０において、補強板５０は、ガラスエポキシ基板を用いて形成されていたが、これに限定されるものではない。具体的には、例えば、絶縁性を維持できる程度の少量の金属粉（例えば、銅フィラー）を合成樹脂材料に混入して補強板５０を形成することで、補強板５０の放熱性を高めるように構成してもよい。
・上記実施の形態のコアレス配線基板１０では、裏面１３がソルダーレジスト４２により覆われており、そのソルダーレジスト４２に対して補強板５０が面接触状態で固定されていた。これに代わる態様として、裏面１３におけるソルダーレジスト４２を省略したコアレス配線基板１０に対して補強板５０を面接触状態で固定するようにしてもよい。
・上記実施の形態のコアレス配線基板１０では、裏面１３におけるソルダーレジスト４２に対して接着剤層５１を介して補強板５０を接合したが、接着剤を用いることなく他の手段により補強板５０を接合してもよい。例えば、ソルダーレジスト４２を未硬化状態としておき、それを硬化させることで実質的に接着剤層として機能させ、これをもって補強板５０を接合することも可能である。
・例えば、図１４に示す別の実施形態のコアレス配線基板１０Ａのようにしてもよい。即ち、このコアレス配線基板１０Ａにおいても、裏面１３におけるソルダーレジスト４２に対して接着剤層５１を介して補強板５０が接合されているが、ＰＧＡ用パッド４１上であって頭部５８とソルダーレジスト４２との間に、接着剤層５１が入り込んでいる（図１４の５１Ａを参照）。その結果、補強板５０と頭部５８とが接着剤層５１を介して接合されている。この構造によると、端子ピン５５の頭部５８の周囲における空隙が減る結果、端子ピン５５の固定強度が向上するとともに、信頼性が向上する。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
（１）コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に外部基板との電気的接続を図るための複数の裏面側接続端子が設けられ、前記複数の裏面側接続端子上に複数の端子ピンが接合された多層配線基板であって、前記複数の裏面側接続端子に対応する位置に複数のソルダーレジスト開口部を有し、前記裏面を覆うように形成されたソルダーレジストと、前記複数の端子ピンに対応する位置に複数のピン挿通用開口部を有し、前記ソルダーレジストに対して面接触状態で固定された補強板と、前記複数の裏面側接続端子に対応する位置に複数の接着剤層開口部を有し、前記補強板を前記ソルダーレジストに対して面接触状態で固定させている接着剤層とを備え、前記複数の端子ピンは、軸部と前記軸部よりも径の大きい頭部とを有するネイルヘッド形状をなし、前記ピン挿通用開口部の径が、前記頭部の径よりも小さくかつ前記軸部の径よりも大きくなるように設定されていることを特徴とする多層配線基板。
（２）上記１において、前記接着剤層開口部の径が、前記頭部の径よりも小さくかつ前記軸部の径よりも大きくなるように設定されていることを特徴とする多層配線基板。
１０，１０Ａ…多層配線基板としてのコアレス配線基板
１２…主面
１３…裏面
２０…積層構造体としての配線積層部
２１〜２４…層間絶縁層としての樹脂絶縁層
２６…導体層
２７…表面側接続端子としての端子パッド
３１…半導体集積回路素子としてのＩＣチップ
４１…裏面側接続端子としてのＰＧＡ用パッド
４２…ソルダーレジスト
４５…開口部
５０…補強板
５１…接着剤層
５２…ピン挿通用開口部
５５…端子ピン
５７…軸部
５８…頭部
Ｄ１…ピン挿通用開口部の径
Ｄ２…頭部の径
Ｄ３…軸部の径

Claims (7)

  1. コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に外部基板との電気的接続を図るための複数の裏面側接続端子が設けられ、前記複数の裏面側接続端子上に複数の端子ピンが接合された多層配線基板であって、
    前記複数の端子ピンに対応する位置に複数のピン挿通用開口部を有し、前記裏面側に接着剤層を介して接合固定された補強板を備え、
    前記複数の端子ピンは、軸部と前記軸部よりも径の大きい頭部とを有するネイルヘッド形状をなし、前記ピン挿通用開口部の径が、前記頭部の径よりも小さくかつ前記軸部の径よりも大きくなるように設定され、
    前記裏面は、前記裏面側接続端子を露出させる開口部が形成されたソルダーレジストにより覆われており、前記裏面側接続端子上であって前記頭部と前記ソルダーレジストとの間に、前記接着剤層が入り込んでいる
    ことを特徴とする多層配線基板。
  2. 前記補強板は、非金属材料からなることを特徴とする請求項１に記載の多層配線基板。
  3. 前記補強板は、合成樹脂を主体材料とするものであることを特徴とする請求項１または２に記載の多層配線基板。
  4. 前記補強板は、前記裏面に対して面接触状態で固定されていることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線基板。
  5. 前記補強板は、前記頭部と前記接着剤層を介して接合されていることを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板。
  6. 前記補強板は、金属材料からなることを特徴とする請求項１乃至５のいずれか１項に記載の多層配線基板。
  7. 請求項１乃至６のいずれか１項に記載の多層配線基板の製造方法であって、
    導体層及び層間絶縁層を交互に積層して多層化した積層構造体を準備するとともに、複数のピン挿通用開口部を有しかつ未硬化状態の接着剤層を片側面に有する補強板を準備する準備工程と、
    前記積層構造体の裏面にある前記複数の裏面側接続端子上に前記複数の端子ピンをはんだ付けして接合するピン立て工程と、
    前記ピン挿通用開口部に前記端子ピンの軸部を挿通させ、前記接着剤層を介して前記補強板を前記裏面側に対して面接触状態で固定する補強板接着工程と、
    未硬化状態の前記接着剤層をはんだ溶融温度よりも低い温度で硬化させる硬化工程と
    を含む多層配線基板の製造方法。
JP2009077499A 2008-03-28 2009-03-26 多層配線基板及びその製造方法 Expired - Fee Related JP5290017B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009077499A JP5290017B2 (ja) 2008-03-28 2009-03-26 多層配線基板及びその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008086884 2008-03-28
JP2008086884 2008-03-28
JP2009077499A JP5290017B2 (ja) 2008-03-28 2009-03-26 多層配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009260334A JP2009260334A (ja) 2009-11-05
JP5290017B2 true JP5290017B2 (ja) 2013-09-18

Family

ID=41115407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009077499A Expired - Fee Related JP5290017B2 (ja) 2008-03-28 2009-03-26 多層配線基板及びその製造方法

Country Status (3)

Country Link
US (1) US8110754B2 (ja)
JP (1) JP5290017B2 (ja)
TW (1) TWI396493B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
US9930775B2 (en) * 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
JP4473935B1 (ja) * 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
JP5436259B2 (ja) * 2010-02-16 2014-03-05 日本特殊陶業株式会社 多層配線基板の製造方法及び多層配線基板
JP5423621B2 (ja) * 2010-06-04 2014-02-19 株式会社デンソー 回路基板の端子接続構造
JP5079059B2 (ja) * 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US8952540B2 (en) 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
KR101216926B1 (ko) * 2011-07-12 2012-12-28 삼성전기주식회사 캐리어 부재와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
US10194525B2 (en) * 2012-09-26 2019-01-29 Hitachi Chemical Company, Ltd. Multilayer wiring board, and method for manufacturing multilayer wiring board
US9402320B2 (en) * 2012-11-15 2016-07-26 International Business Machines Corporation Electronic component assembly
TWI547216B (zh) * 2012-11-23 2016-08-21 Flexible circuit board and connector welding structure
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9795026B2 (en) * 2015-12-15 2017-10-17 Intel Corporation Electronic package that includes finned vias
JP6637864B2 (ja) * 2016-09-29 2020-01-29 新光電気工業株式会社 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP7359531B2 (ja) * 2018-06-07 2023-10-11 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
JP7107120B2 (ja) * 2018-09-14 2022-07-27 富士電機株式会社 半導体装置、半導体装置の製造方法
CN111356291B (zh) * 2020-02-20 2021-12-24 广州兴森快捷电路科技有限公司 排板工具及pcb排板方法
TWI731776B (zh) * 2020-08-26 2021-06-21 友達光電股份有限公司 電子裝置
JP2023069417A (ja) * 2021-11-05 2023-05-18 日東電工株式会社 再配線基板およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189693A (ja) * 1984-10-09 1986-05-07 株式会社日立製作所 プリント配線基板モジユ−ル
JP2658672B2 (ja) * 1991-10-11 1997-09-30 日本電気株式会社 Ｉ／ｏピンの修理構造および修理方法
JPH09102560A (ja) * 1995-10-05 1997-04-15 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部リードピン接合構造
JP2000058736A (ja) * 1998-08-07 2000-02-25 Sumitomo Kinzoku Electro Device:Kk 樹脂基板へのピン接続方法
JP3160583B2 (ja) * 1999-01-27 2001-04-25 日本特殊陶業株式会社 樹脂製基板
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP4410370B2 (ja) * 2000-03-07 2010-02-03 イビデン株式会社 多層回路基板
US6623283B1 (en) * 2000-03-08 2003-09-23 Autosplice, Inc. Connector with base having channels to facilitate surface mount solder attachment
US6988312B2 (en) 2001-10-31 2006-01-24 Shinko Electric Industries Co., Ltd. Method for producing multilayer circuit board for semiconductor device
JP4194408B2 (ja) * 2003-04-03 2008-12-10 日本特殊陶業株式会社 補強材付き基板、半導体素子と補強材と基板とからなる配線基板
US7388296B2 (en) * 2005-06-09 2008-06-17 Ngk Spark Plug Co., Ltd. Wiring substrate and bonding pad composition
JP5014642B2 (ja) * 2006-02-16 2012-08-29 株式会社トクヤマ リード内蔵メタライズドセラミックス基板およびパッケージ
US7485017B2 (en) * 2007-06-05 2009-02-03 Intel Corporation Pin grid array package substrate including pins having anchoring elements
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP4993754B2 (ja) * 2008-02-22 2012-08-08 新光電気工業株式会社 Ｐｇａ型配線基板及びその製造方法
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法

Also Published As

Publication number Publication date
US8110754B2 (en) 2012-02-07
JP2009260334A (ja) 2009-11-05
TWI396493B (zh) 2013-05-11
TW200945991A (en) 2009-11-01
US20090242262A1 (en) 2009-10-01

Similar Documents

Publication Publication Date Title
JP5290017B2 (ja) 多層配線基板及びその製造方法
JP5356876B2 (ja) 多層配線基板及びその製造方法
JP5179920B2 (ja) 多層配線基板
JP5284235B2 (ja) 半導体パッケージ
JP5339928B2 (ja) 配線基板及びその製造方法
JP5289996B2 (ja) 補強材付き配線基板
JP5284147B2 (ja) 多層配線基板
JP4334005B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5079059B2 (ja) 多層配線基板
JP4635033B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5284146B2 (ja) 多層配線基板、及びその製造方法
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
JP5606268B2 (ja) 多層配線基板の製造方法
JP5260215B2 (ja) 補強材付き配線基板の製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP5129783B2 (ja) 補強材付き配線基板及びその製造方法
JP5340622B2 (ja) 多層配線基板
JP5306879B2 (ja) 補強材付き配線基板
JP5350829B2 (ja) 補強材付き配線基板の製造方法、補強材付き配線基板用の配線基板
JP2005072085A (ja) 配線基板の製造方法、及び配線基板
JP5330286B2 (ja) 補強材付き配線基板の製造方法
JP5449413B2 (ja) 多層配線基板
JP2012023100A (ja) 埋め込み部品具有配線板、埋め込み部品具有配線板の製造方法
JP2013102096A (ja) 配線基板及びその製造方法
JP2014154794A (ja) 多層配線基板製造用の支持基板、多層配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121211

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130605

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees