JP5200604B2

JP5200604B2 - スーパージャンクション構造を有する半導体素子の製造方法

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Publication number: JP5200604B2
Application number: JP2008071032A
Authority: JP
Inventors: 知佐吉田; 裕之小林; 正弘加藤
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2008-03-19
Filing date: 2008-03-19
Publication date: 2013-06-05
Anticipated expiration: 2028-03-19
Also published as: JP2009231308A

Description

本発明は、特にｎ型の半導体基板に形成されたトレンチ内にｐ型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが縞状に繰り返し接合された、ｐｎ接合構造の並列構造を有する半導体、例えば、スーパージャンクションＭＯＳトランジスタの製造方法に関する。

通常の縦型パワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ：プレーナー型）では、その耐圧に応じてオン抵抗の下限値が理論的に定まる。すなわち、素子の耐圧を高くするとオン抵抗の下限値も高くなり、スイッチング損失が大きくなることが避けられない。これは、オン状態で流れるドリフト電流の方向とオフ状態（逆バイアス状態）で空乏層が広がる方向が同じためである。換言すると、素子の耐圧を高くするためには、ドリフト層の抵抗を高くする必要がある。
こうした事情は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やダイオード等についても同じである。

こうした問題に対し、不純物濃度を高めたｎ型ドリフト層領域と、ｐ型の仕切り領域を並列かつ交互に繰り返したｐｎ接合構造をもった縦型パワーＭＯＳＦＥＴ（スーパージャンクションＭＯＳＦＥＴ）が提案され、実用化されている（例えば、特許文献１参照）。こうした構造のパワーＭＯＳＦＥＴでは、ｐｎ接合を繰り返し並列に形成しているため、オフ状態の時に、横方向、縦方向共に空乏領域を形成できるため、ドリフト層全体を幅広く空乏化でき、高い耐圧を確保できる。また、この構成であればドリフト層の不純物濃度を高めることができるので、オン抵抗を低減できる。

ｐｎ接合構造を並列かつ交互に繰り返した半導体基板を得るには、半導体基板に対しイオン注入工程とエピタキシャル層の成長工程とを繰り返して形成する方法もあるが（例えば、特許文献２参照）、微細化が難しく特性の向上に限界があり、また、工程数が増大しやすく、操作が煩雑となり、コスト面にも問題が生じる。これに対し、第１導電型のシリコン単結晶基板の表面にエッチングによりトレンチ（溝）を形成し、該トレンチを第２導電型の充填エピタキシャル層で埋めることで、並列かつ交互に繰り返した構成のｐｎ接合構造を形成する技術が開示されている（例えば、特許文献３、特許文献４参照）。

上記トレンチをエピタキシャル成長法により充填エピタキシャル層で埋める場合、オン抵抗をより低下させるためには、トレンチの開口部の幅に対するトレンチの深さのアスペクト比を大きくする必要がある。しかし、アスペクト比を大きくすると、トレンチの形状が基板の表面に対し法線方向に細長い長方形となるので、トレンチをエピタキシャル成長法によりエピタキシャル膜で埋める途中にトレンチ開口部分が塞がりやすくなり、内部に空隙（ボイド）が残留しやすくなることが指摘されている（例えば、特許文献３参照）。
これに対し、トレンチ内部を充填する際のエピタキシャル成長反応において、シリコン原料ガスと同時にＨＣｌガスなどのエッチング製ガスを流すことによって、トレンチ内部に空隙が発生しない完全なエピタキシャル層に充填が可能な方法が開示されている（特許文献５参照）。

しかし、このような方法を用いてエピタキシャル成長を行った場合、トレンチ内部にできる空隙のような不完全な埋め込みについては防ぐことはできるものの、充填エピタキシャル層の表面付近に転位が発生してしまうことがあった。

欧州特許出願公開第００５３８５４号明細書特開２００１−１３９３９９号公報特開２００１−１９６５７３号公報特開２００２−１４１４０７号公報特許第３９１５９８４号Ｄ.Ｋｉｓｈｉｍｏｔｏｅｔ.ａｌ.,ＴｈｅＪｏｕｒｎａｌｏｆＣｒｙｓｔａｌＧｒｏｗｔｈ，２４０（２００２）５２水島一郎他、応用物理、６９（２０００）１１８７Ｈ.Ｋｕｒｉｂａｙａｓｈｉｅｔ.ａｌ.,ＡＶＳ４９ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍ,ＳＳ-ＴｕＰ１２,Ｎｏｖ.３−８,（２００２）

本発明は前述のような問題に鑑みてなされたもので、トレンチ内に形成する第２導電型の領域の更なる高品質化を目的に、前記第２導電型の充填エピタキシャル層に転位欠陥が発生しにくいスーパージャンクション構造を有する半導体素子の製造方法を提供することを目的とする。

上記目的を達成するために、本発明によれば、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内に第２導電型の領域をエピタキシャル成長法により形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜をマスクとして用いてエッチングによりトレンチを形成する工程と、エピタキシャル成長法により前記第２導電型の領域を前記トレンチを形成した前記第１導電型のシリコン基板上に成長させて、前記トレンチを埋め込む工程とを有し、前記エピタキシャル成長法による成長時間を、前記第２導電型の領域がトレンチの開口部まで充填されるまでの時間より長く、前記トレンチの開口部から前記酸化膜上または前記シリコン基板上に成長した前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上または前記シリコン基板上で接触するまでに要する時間より短くすることを特徴とするスーパージャンクション構造を有する半導体素子の製造方法が提供される。

このように、前記のような工程を有し、前記エピタキシャル成長法による成長時間を、前記第２導電型の領域がトレンチの開口部まで充填されるまでの時間より長く、前記トレンチの開口部から前記酸化膜上または前記シリコン基板上に成長した前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上または前記シリコン基板上で接触するまでに要する時間より短くするスーパージャンクション構造を有する半導体素子の製造方法とすれば、形成したトレンチを確実にエピタキシャル層で埋め込むことができるとともに、前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上または前記シリコン基板の表面上で接触することにより前記第２導電型の領域に応力が発生するのを防ぐことができるので、トレンチ内に形成する第２導電型の充填エピタキシャル層に転位欠陥がないスーパージャンクション構造を有する半導体素子を製造することができる。

このとき、前記第２導電型の領域をエピタキシャル成長法により形成する工程では、ジクロロシラン又はトリクロロシランとＨＣｌガスを供給しながら第２導電型の領域を形成することが好ましい。
このように、前記第２導電型の領域をエピタキシャル成長法により形成する工程では、ジクロロシラン又はトリクロロシランとＨＣｌガスを供給しながら第２導電型の領域を形成すれば、トレンチを埋め込む過程で生じうる空隙（ボイド）を発生しにくくすることができる。これによって、トレンチ内に空隙がなく、かつ、トレンチ内に形成する第２導電型の充填エピタキシャル層に転位欠陥がないスーパージャンクション構造を有する半導体素子を製造することができる。

本発明では、第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内に第２導電型の領域をエピタキシャル成長法により形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造において、トレンチの開口部から酸化膜上またはシリコン基板の表面上に成長した第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上または前記シリコン基板の表面上で接触しないようにするので、前記第２導電型の領域に応力が発生するのを防ぐことができ、前記トレンチ内に形成する第２導電型の充填エピタキシャル層に転位欠陥がないスーパージャンクション構造を有する半導体素子を製造することができる。

以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
スーパージャンクションＭＯＳＦＥＴは、不純物濃度を高め、低抵抗としたｎ型シリコン基板に、同程度に低抵抗としたｐ型仕切り領域を並列かつ交互に繰り返した並列ｐｎ接合構造により構成される。上述したように、この構成では、トレードオフ関係にあるオン抵抗と耐圧を大幅に改善することができる。すなわち、オン抵抗を低減することができると共に、高い耐圧を確保することができるのである。

上記並列ｐｎ接合構造を、例えばｎ型シリコン基板上に作製するには、縞状のトレンチを該シリコン基板上に形成し、該トレンチをエピタキシャル成長法によりｐ型シリコン単結晶のエピタキシャル層で充填する方法が一般的である。
前記トレンチ内部を充填する際のエピタキシャル成長反応において、シリコン原料ガスと同時にＨＣｌガスなどのエッチング性ガスを流すことによって、トレンチ内部に空隙が発生しない完全なエピタキシャル層に充填可能となる。
しかし、このような方法を用いて半導体素子を製造すると、トレンチ内の第２導電型の充填エピタキシャル層に転位欠陥が発生してまうことがあった。

そこで、本発明者はこのような転位欠陥の発生原因について調査、検討を行った。その結果、転位欠陥の発生原因として、トレンチの開口部から酸化膜上またはシリコン基板の表面上に成長した不要な盛り上がり部分であるオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と接触したときに発生する応力にあることを見出した。すなわち、シリコンがトレンチの開口部まで充填された後、さらにエピタキシャル成長を続けると開口部の上方にシリコンが盛り上がり、さらに、酸化膜上またはシリコン基板の上にも広がっていく。その際、隣接するトレンチにて同様の現象により形成されたオーバーデポ層同士が接触すると、今まで自由に行われていたエピタキシャル成長が妨げられ、大きな応力が発生する。その応力によって、転位欠陥が発生し、トレンチ内部まで転位欠陥が伸びてしまうことが判った。

このことから、本発明者はトレンチ内の第２導電型の充填エピタキシャル層への転位発生を防ぐためには、隣接するトレンチの開口部からのオーバーデポ層を酸化膜上またはシリコン基板上で互いに接触させないようにすれば良いことに想到し、本発明を完成させた。すなわち、従来はトレンチ内を確実に第２導電型のエピタキシャル層で充填するためオーバーデポ層が形成されるまでエピタキシャル成長させるのが常識であり、このオーバーデポ層がウェーハ面内全面に形成されるまでのエピタキシャル成長が継続されていた。これに対し、本発明のスーパージャンクション構造を有する半導体素子の製造方法では、エピタキシャル成長法による成長時間を、第２導電型の領域がトレンチの開口部まで充填されるまでの時間より長く、前記トレンチの開口部から酸化膜上またはシリコン基板の表面上に成長した前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上または前記シリコン基板の表面上で接触するまでに要する時間より短くして成長させることとした。

図１は本発明のスーパージャンクション構造を有する半導体素子の製造工程のフロー図である。
図２（Ａ）は、本発明のスーパージャンクション構造を有する半導体素子の製造方法によって製造したシリコンエピタキシャルウェーハの一例を示した概略断面図である。
図２（Ａ）に示すように、シリコンエピタキシャルウェーハ１は、Ｐ、ＡｓあるいはＳｂがドープされたｎ型シリコン単結晶基板２の表面ＭＰの、予め定められた方向に長手方向が一致する形で複数のトレンチ５が一定間隔で形成され、当該トレンチ５の内部が、Ｂがドープされたｐ型シリコン単結晶からなる充填エピタキシャル層３にて充填された構造を有する。隣接する充填エピタキシャル層３の間には、基板２に由来したｎ型層領域４が形成される。なお、図３に示すように、ｐ型シリコン単結晶基板２を用い、充填エピタキシャル層３をｎ型層領域として形成しても良い。
図２（Ｂ）は図２（Ａ）のトレンチを拡大して示した概略断面図である。
図２（Ｂ）に示すように、トレンチ５は内側面ＷＰを持ち、深さｄ、開口部の幅ｗ１、および底部での幅ｗ２から成る溝で形成される。

本発明の半導体素子の製造方法で使用することができるシリコン単結晶基板２は、図４に示すような、ｎ型シリコン単結晶基板２ａ上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層２ｂを成長させたｎ／ｎ＋型シリコンエピタキシャル基板とすることができる。ここで、基板２の表面の面指数は（１００）とすることができる。また、オリフラ方位あるいはノッチ方位は特に限定されるものではないが、（１００）とすることができる。
また、トレンチ５の内側面ＷＰの面指数は（０１０）とすることができ、トレンチ５の開口部の幅ｗ１は底部での幅ｗ２と略等しいか、あるいは、ｗ１をｗ２よりも広く設定することもでき、この場合、内側面ＷＰの面指数は（０１０）よりも高指数面となる。
また、トレンチ５の深さｄは、例えば５〜１００μｍとすることができ、トレンチ５の幅ｗ１は、例えば０．５〜６μｍとすることができる。

本発明のスーパージャンクション構造を有する半導体素子の製造方法では、まず、前記した図４に示すようなシリコン単結晶基板２を用意する（図１Ａ参照）。
次に、基板２の表面に、周知のフォトリソグラフィー技術により、熱酸化膜からなるシリコン酸化膜６のパターンを形成する（図１Ｂ参照）。そして、それらの膜をマスクとして、例えば、反応性イオンエッチング（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などのドライエッチング法により、縞状に並列ｐｎ接合構造を形成するための所定深さのトレンチ５を形成する（図１Ｃ、図５参照）。
このように、ドライエッチングを使用すれば、トレンチ内側面の急峻性を高めることができて好ましいが、湿式エッチング法を使用しても良い。
なお、図３に示すような、ｐ型シリコン単結晶基板を用いることもできる。

また、ＲＩＥ等を行うとトレンチ５の内壁に反応生成物やダメージが残るので、必要であればトレンチ内を洗浄し除去する。これらは、水素ベークを十分行うか、ガスエッチングを必要最低限の量行うことで洗浄することができる。
ここで、トレンチ形成工程でマスクとして用いた酸化膜をトレンチ形成後に湿式エッチングにより除去しても良いが、除去せずとも良く、本発明においては特に限定されない。

次に、トレンチ５を形成したシリコン単結晶基板２上にｐ型の充填エピタキシャル層３を気相成長させる（図１Ｄ、図６参照）。この例はマスク酸化膜６を残した例である。
なお、シリコン単結晶基板にｐ型を用いた場合には、充填エピタキシャル層をｎ型層領域とする。
具体的には、気相成長装置内にシリコン単結晶基板２を配置し、基板２を所定温度（例えば１１３０℃、水素雰囲気中）で熱処理した後、充填エピタキシャル層３を気相成長する。

図８は本発明で使用することができる気相成長装置１２１の一例を示した側面断面概略図である。
図８に示すように、気相成長装置１２１は、偏平箱状に形成された反応容器１２２を備え、その一端に形成されたガス導入口１７１からの原料ガスＳＧが、流れ調整部１２４を経て容器本体１２３の内部空間に水平かつ一方向に供給される。そして、その容器本体１２３内において、サセプタ収容凹部１１０内に配設されたサセプタ１１２上にシリコン単結晶基板２が略水平に１枚のみ配置される。また、反応容器１２２には、原料ガス導入口１７１が形成されているのと反対側の端部に、ベンチュリ状の絞り部１２９を介してガス排出口１２８が形成されている。
導入された原料ガスＳＧは、シリコン単結晶基板２の表面上を通過した後ガス排出口１２８から排気される。

ここで、原料ガスＳＧは、例えばトリクロロシランガスを使用することができる。このトリクロロシランガスは、液体のトリクロロシラン（ＳｉＨＣｌ_３）中に水素ガスをバブリングさせて一定濃度の混合気体とし、バルブ１０９により流量調整しつつ配管１０７に導かれる。
また、希釈用の水素ガスがバルブ１０５を介して配管１０８に導かれ、両者が最終的にさらに混合されてトリクロロシラン濃度が調整された形で原料ガス導入口１７１から反応容器１２２内に流入する。
あるいは、原料ガスＳＧとして、ジクロロシランを使用することもできる。
また、ドーパントガスが予め水素ガス等で希釈され、マスフローコントローラ１０４により流量調整されつつ配管１０６から反応容器１２２に供給される。
ここで、ｐ型の充填エピタキシャル層３を気相成長させる場合には、ドーパントガスを、例えばジボラン（Ｂ_２Ｈ_６）とすることができる。

そして、シリコン単結晶基板２はサセプタ１１２とともにモータＭにより回転駆動され、さらに赤外線加熱ランプ１１１にて加熱されながら、原料ガスＳＧの供給を受けて、トレンチ内にエピタキシャル層が形成される。反応容器内の圧力は常圧であるが、外気の吸い込みを防止するために大気圧よりも少し加圧となるように圧力設定しておくと良い。
ここで、成長温度は８５０〜１１００℃とすることができる。

このとき、原料ガスＳＧとともにエッチングガスとしての塩化水素を供給しながら充填エピタキシャル層３を気相成長させることが好ましい。具体的には、塩化水素を反応容器１２２内にバルブ１０３により流量調整されつつ配管１０２から供給する。
このように、原料ガスＳＧとともにエッチングガスとしての塩化水素を供給しながら充填エピタキシャル層３を気相成長させれば、トレンチを埋め込む過程で生じうる空隙（ボイド）を発生しにくくすることができる。
ここで、塩化水素の供給量は、例えば前記成長温度を１０００℃とする場合、１．０リットル／分とすることができる。

このようにして、エピタキシャル層の成長が進行すると（図６段階２、段階３参照）、トレンチ５の内部がエピタキシャル層で充填され、最終的に充填エピタキシャル層３となる（図６段階４参照）。
図６に示すように、エピタキシャル層で充填後、さらにエピタキシャル成長を続けると開口部の上方にシリコンが盛り上がり、さらに、酸化膜の上にも広がっていく。このようにして、酸化膜上にオーバーデポ層７が形成される。このように、トレンチを完全にエピタキシャル層で埋めるためには、オーバーデポ層７を形成させる必要がある。

このとき、本発明の半導体素子の製造方法では、前記エピタキシャル層の成長時間を、第２導電型の領域（充填エピタキシャル層）がトレンチ５の開口部まで充填されるまでの時間より長く、トレンチ５の開口部から酸化膜上またはマスク酸化膜を除去した場合にはシリコン基板２の表面上に成長した前記第２導電型の領域のオーバーデポ層７が、隣接する他のトレンチの開口部からのオーバーデポ層７と前記酸化膜上または前記シリコン基板２の表面上で接触するまでに要する時間より短くして、前記オーバーデポ層７同士が接触する前にエピタキシャル成長を停止する。
ここで、前工程で酸化膜６を除去した場合には、前記オーバーデポ層７はシリコン基板２上に形成されることとなるが、このような場合でも、隣接するオーバーデポ層７同士が接触することによって、充填エピタキシャル層３に転位欠陥が発生しうるため、前記と同様にして、オーバーデポ層７同士が接触する前にエピタキシャル成長を停止する。
ここで、前記オーバーデポ層７同士が接触する前にエピタキシャル成長を停止するために、予め実験的にトレンチの幅、深さに対するエピタキシャル成長時間を決定しておき、その成長時間までエピタキシャル成長させるようにすることができる。

次に、図７に示すように、トレンチ５の開口部の上方に形成されたオーバーデポ層を研磨により除去する（図１Ｅ）。これにより、平坦な表面を得ることができる。

以上説明したように、本発明に係るスーパージャンクション構造を有する半導体素子の製造方法に従えば、前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上またはシリコン基板の表面上で接触することによって前記第２導電型の領域に応力が発生するのを防ぐことができるので、トレンチ内に形成する第２導電型の充填エピタキシャル層にいわゆるスリップバックが発生することなく転位欠陥がないスーパージャンクション構造を有する半導体素子を製造することができる。

以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。

（実施例）
まず、図４に示すような、ｎ型シリコン単結晶基板２ａ上にエピタキシャル成長法により１Ωｃｍ前後の抵抗率のエピタキシャル層２ｂを成長させ、ｎ／ｎ＋型シリコンエピタキシャル基板２を用意した。この基板２は、オリフラ方位あるいはノッチ方位が共に、（１００）のものとした。次に、基板２の表面に、酸化膜を形成し、フォトリソグラフィーにより、マスクパターンを形成した後、側壁、底面の結晶方位が（１００）であるトレンチ５をＲＩＥにより５０μｍの深さで形成した（図５参照）。トレンチ５の線幅は４μｍとした。

次いで、犠牲酸化によりトレンチ５内の洗浄、ダメージ除去を行った。その後、トリクロロシランをソースガスとして、ＨＣｌガスを同時に供給し、前記ｎ型エピタキシャル層１ｂとほぼ同程度の抵抗率のｐ型シリコンのエピタキシャル成長を行い、トレンチ５内を含む基板２上にｐ型領域を形成してトレンチ５を埋め込んだ（図６参照）。

ここで、エピタキシャル成長は、図８に示すような気相成長装置を用い、成長温度を１０１０℃程度に設定し、トリクロロシランの供給量を多くして、０．５μｍ／ｍｉｎ前後の低速な成長速度でエピタキシャル層を形成した。

また、エピタキシャル成長は、トレンチ５内が完全に埋まる最低限の時間行った後、トレンチ５の上方にオーバーデポ層が形成され、そのオーバーデポ層がそれぞれ隣接するトレンチ５に形成されるオーバーデポ層と接触する前に停止させた。

次に、酸化膜６上に形成されたオーバーデボ層を研磨により除去した（図７参照）。
このようにして製造したエピタキシャルウェーハをヘキ開し、断面をフッ素、硝酸、酢酸の混合酸液で選択エッチングした後の光学顕微鏡写真（図９参照）から転位欠陥の有無について調査した。
その結果、図９に示すように、エッチピットはまったく見えず、転位欠陥の発生を防ぐことができていることが確認できた。

（比較例）
実施例と同様の工程でエピタキシャルウェーハを製造し、図１０に示すように、エピタキシャル成長をトレンチ５からのオーバーデポ層７が、隣接する他のトレンチ５の開口部からのオーバーデポ層７と酸化膜６上で接触するまで行い、実施例と同様な方法で得た顕微鏡写真（図１１参照）から転位欠陥の有無について調査した。
その結果、図１１に示すように、転位によるエッチピットが多数発生していることが確認できた。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

本発明におけるスーパージャンクション構造を有する半導体素子の製造工程の一例を示すフロー図である。本発明のスーパージャンクション構造を有する半導体素子の製造方法によって製造したシリコンエピタキシャルウェーハの一例を示す概略図である。（Ａ）シリコンエピタキシャルウェーハの概略断面図。（Ｂ）トレンチを拡大して示した概略断面図。本発明のスーパージャンクション構造を有する半導体素子の製造方法によって製造したシリコンエピタキシャルウェーハの別の一例を示す概略断面図である。本発明のスーパージャンクション構造を有する半導体素子の製造方法で使用することができるシリコン基板の一例を示す概略断面図である。本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＢ工程およびＣ工程におけるウェーハの概略断面図である。本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＤ工程におけるウェーハの概略断面図である。本発明におけるスーパージャンクション構造を有する半導体素子の製造方法のＥ工程におけるウェーハの概略断面図である。本発明において使用することができる気相成長装置の一例を示す概略断面図である。実施例にて製造したシリコンエピタキシャルウェーハを選択エッチングした後の光学顕微鏡写真。比較例にて製造したシリコンエキタピシャルウェーハのトレンチの様子を示した概略断面図である。比較例にて製造したシリコンエピタキシャルウェーハを選択エッチングした後の光学顕微鏡写真。

符号の説明

１…シリコンエピタキシャルウェーハ、２…シリコン基板、
３…充填エピタキシャル層、４…ｎ型領域、５…トレンチ、６…酸化膜、
７…オーバーデポ層、１２１…気相成長装置。

Claims

第１導電型のシリコン基板上に縞状のトレンチを形成し、該トレンチ内に第２導電型の領域をエピタキシャル成長法により形成し、前記第１導電型のシリコン基板と前記トレンチ内に形成された第２導電型の領域との界面にｐｎ接合構造が形成される、スーパージャンクション構造を有する半導体素子の製造方法において、前記第１導電型のシリコン基板に酸化膜をマスクとして用いてエッチングによりトレンチを形成する工程と、エピタキシャル成長法により前記第２導電型の領域を前記トレンチ内に選択的に形成して埋め込む工程とを有し、前記エピタキシャル成長法による成長時間を、前記第２導電型の領域がトレンチの開口部まで充填されるまでの時間より長く、前記トレンチの開口部から前記酸化膜上に成長した前記第２導電型の領域のオーバーデポ層が、隣接する他のトレンチの開口部からのオーバーデポ層と前記酸化膜上で接触するまでに要する時間より短くすることを特徴とするスーパージャンクション構造を有する半導体素子の製造方法。
前記第２導電型の領域をエピタキシャル成長法により形成する工程では、ジクロロシラン又はトリクロロシランとＨＣｌガスを供給しながら第２導電型の領域を形成することを特徴とする請求項１に記載のスーパージャンクション構造を有する半導体素子の製造方法。