JP5116202B2

JP5116202B2 - 表示装置の駆動方法

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Publication number: JP5116202B2
Application number: JP2002331331A
Authority: JP
Inventors: 潤小山; 肇木村; 優山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-11-14
Filing date: 2002-11-14
Publication date: 2013-01-09
Anticipated expiration: 2022-11-14
Also published as: JP2004163774A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示を行う表示装置について以下に説明する。
【０００３】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【０００４】
ディスプレイの構成について、図１７にブロック図を示す。図１７において、ディスプレイ１７００は、ソース信号線駆動回路１７０１と、ゲート信号線駆動回路１７０２と、画素部１７０３とによって構成されている。画素部は、マトリクス状に画素が配置された構成となっている。
【０００５】
画素部の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。
【０００６】
図７に、ディスプレイの画素部の構成を示す。画素部７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素８００は、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４をそれぞれ有している。
【０００７】
図８に、図７で示した画素部の１つの画素を拡大して示す。画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４とによって構成されている。
【０００８】
スイッチング用ＴＦＴ８０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ８０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ８０２のゲート電極と、保持容量８０３の一方の電極に接続されている。駆動用ＴＦＴ８０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子８０４の陽極もしくは陰極に接続されている。保持容量８０３の２つの電極のうち、駆動用ＴＦＴ８０２及びスイッチング用ＴＦＴ８０１に接続されていない側は、電源供給線Ｖに接続されている。
【０００９】
ここで本明細書中では、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陽極と接続されている場合、発光素子８０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陰極と接続されている場合、発光素子８０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。
【００１０】
また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。
【００１１】
スイッチング用ＴＦＴ８０１及び駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わない。
【００１２】
なお、保持容量８０３は、必ずしも設ける必要はない。
【００１３】
例えば、駆動用ＴＦＴ８０２として用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、この寄生容量を、駆動用ＴＦＴ８０２のゲート電極にかかる電圧を保持するための保持容量として積極的に用いることも可能である。
【００１４】
上記構成の画素において、画像を表示する際の動作を以下に説明する。
【００１５】
ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ８０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ８０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ８０２のゲート電極に信号が入力される。また、保持容量８０３に信号が保持される。駆動用ＴＦＴ８０２のゲート電極に入力された信号によって、駆動用ＴＦＴ８０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ８０２を介して、発光素子８０４の画素電極に与えられる。こうして、発光素子８０４は発光する。
【００１６】
このような構成の画素において、階調を表現する手法について説明する。
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのばらつきに強く、多階調化に向くなどの利点がある。
【００１７】
デジタル方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である（特許文献１参照）。
【００１８】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００１９】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光または非発光させて、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００２０】
この時間階調方式の駆動方法について、図５のタイミングチャートを用いて詳しく説明する。なお、図５においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図７及び図８に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子８０４が発光する程度の電位差かを有するように切り換えることができる。
【００２１】
図５（Ａ）において１フレーム期間Ｆ１は、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。
【００２２】
第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ８０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ８０２は、オンの状態もしくはオフの状態となる。
【００２３】
ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非道通状態であることを示すとする。
【００２４】
このとき、発光素子８０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ８０２がオンの状態となった画素においても発光素子８０４は発光しない。
【００２５】
ここで、図５（Ｂ）は、各画素の駆動用ＴＦＴ８０２にデジタル映像信号を入力する動作を示すタイミングチャートである。
【００２６】
図５（Ｂ）では、各ソース信号線に対応する信号を、ソース信号線駆動回路（図示せず）がサンプリングする期間を、Ｓ１〜Ｓｘで示した。サンプリングされた信号は、図中帰線期間において、全てのソース信号線に同時に出力される。こうして出力された信号は、ゲート選択線が選択された画素において、駆動ＴＦＴ８０２のゲート電極に入力される。
【００２７】
全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。
【００２８】
書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子８０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の表示期間をＴｓｊと呼ぶことにする。表示期間Ｔｓ１において、各画素の発光素子８０４は、入力された信号に応じて、発光もしくは非発光の状態となる。
【００２９】
上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子８０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。
【００３０】
一般に、ｎビットのデジタルビデオ信号を入力して、２ⁿ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２⁰：２‐¹：・・・：２‐ⁿ⁺²：２‐ⁿ⁺¹となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。
【００３１】
１フレーム期間中に発光素子８０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。（特許文献１参照）
【００３２】
なお、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。
【００３３】
ここで表示装置は、その消費電力をできるだけ少なくするよう望まれている。携帯情報機器等に組み込まれ利用される場合、特に消費電力を小さくすることが望まれている。
【００３４】
その場合、上述した４ビットの信号を入力して、２⁴の階調を表現する表示装置においては、上位１ビットの信号のみを用いて階調を表現し、表示装置の消費電力を小さくする手法が用いられていた。（特許文献２参照）
【００３５】
【特許文献１】
特開２００１−３４３９３３号公報
【００３６】
【特許文献２】
特開平１１−１３３９２１号公報
【００３７】
【発明が解決しようとする課題】
２⁴の階調を表現する第１の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図１（Ａ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードにおける表示装置の駆動方法を示すタイミングチャートを図１（Ｂ）に示す。
【００３８】
第２の表示モードの場合、サブフレーム期間をひとつ設ければよいため、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さくすることが可能であり、第１の表示モードで上位１ビットの階調を表現するよりも、消費電力を小さくできる。
【００３９】
また、第１の表示モードの書込期間の合計長が、第２の表示モードの書込期間の合計長よりも長い場合、発光素子電圧を表示を行っている期間にあわせて変化させれば、１フレーム期間当たりの有効な表示期間の割合が増える。
【００４０】
しかし、このような表示装置では、各駆動回路に入力電圧は第１の表示モードと第２の表示モードと等しく、更なる低消費電力化につながらない。
【００４１】
そこで、表現する階調数を減らした駆動を行う場合に、より消費電力が少ない表示装置を提供することを課題とする。
【００４２】
【課題を解決するための手段】
本発明の表示装置では、高階調の表示が可能な第１の表示モードと２階調表示ではあるが低消費電力な第２の表示モードの２つを備え、それぞれを切り換えて使用することができる。第１の表示モードに対して第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。また、メモリからの下位ビットのデジタルビデオ信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号に対して、情報量を少なくしたデジタル映像信号をソース信号線駆動回路に入力する。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく、駆動電圧を低く変化させる。これらによって、表示に関与する書き込み期間及び表示期間を長く設定することもでき、消費電力を少なくすることができる。
【００４３】
なお２階調表示とは、表示装置がモノクロ表示装置の場合白と黒の２色表示のことを表し、表示装置がカラー表示装置の場合８色表示のことを表す。
【００４４】
また、第１の表示モードにくらべて、第２の表示モードは１フレームの期間自体を長く設定することも可能である。また、言うまでもなく、表示内容が確定し、書き込みが必要ない期間においては、スタートパルス、クロックパルスは停止させることが可能である。
【００４５】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを動作する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。
【００４６】
上記構成によって、第２の表示モードでは、消費電力が少なく、また、有効な表示期間の占める割合が大きい表示装置を提供することができる。
【００４７】
本発明の構成を以下に記す。
【００４８】
本発明の表示装置は、ディスプレイと、ディスプレイコントローラとを有し、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、
１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、
前記第１及び第２の手段を前記ディスプレイコントローラで制御することを特徴としている。
【００４９】
本発明の表示装置は、ディスプレイと、ディスプレイコントローラとを有し、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の手段と、
１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記第１の表示モードより長いフレーム期間を有し、且つ、前記ディスプレイを前記第１の手段よりも小さいクロック周波数と低い駆動電圧とで動作させる第２の手段を有し、
前記第１及び第２の手段を前記ディスプレイコントローラで制御することを特徴としている。
【００５０】
本発明の表示装置において、前記表示装置はフレームメモリを有し、前記第１の手段ではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の手段では１ビットのデータを書き込み、読み出すことにより表示を行なうことを特徴としている。
【００５１】
本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の手段において発光素子に加えられる電圧は、前記第２の手段において前記発光素子に印加される電圧より高いことを特徴としている。
【００５２】
本発明の表示装置において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の手段において前記発光素子に加えられる電流は、前記第２の手段において前記発光素子に印加される電流より大きいことを特徴としている。
【００５３】
本発明の表示装置において、前記第１の手段は、前記１フレーム期間を書き込み期間、表示期間、消去期間の３期間から構成することを特徴としている。
【００５４】
本発明の表示装置において、前記ディスプレイコントローラは、前記第２の手段を用いる際に、前記第１の手段よりも低い電圧で動作することを特徴としている。
【００５５】
本発明は、ディスプレイと、ディスプレイコントローラとを有した表示装置の駆動方法であって、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと
１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記ディスプレイを前記第１のモードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２のモードを有し、
前記第１及び第２のモードを前記ディスプレイコントローラで制御することを特徴としている。
【００５６】
本発明の表示装置の駆動方法は、ディスプレイと、ディスプレイコントローラとを有した表示装置の駆動方法であって、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもってｎ（ｎは２以上の自然数）ビットの階調を表現する第１の表示モードと、
１フレーム期間をサブフレーム期間に分割せず、前記１フレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって１ビットの階調を表現し、且つ、前記第１の表示モードより長いフレーム期間を有し、且つ、前記ディスプレイを前記第１のモードよりも小さいクロック周波数と低い駆動電圧とで動作させる第２のモードを有し、
前記第１及び第２のモードを前記ディスプレイコントローラで制御することを特徴としている。
【００５７】
本発明の表示装置の駆動方法において、前記表示装置はフレームメモリを有し、前記第１の表示モードではｎ（ｎは２以上の自然数）ビットのデータを書き込み、読み出すことにより表示を行い、前記第２の表示モードでは１ビットのデータを書き込み、読み出すことにより表示を行なうことを特徴としている。
【００５８】
本発明の表示装置の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電圧が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電圧は、前記第２の表示モードにおいて前記発光素子に印加される電圧より高いことを特徴としている。
【００５９】
本発明の表示装置の駆動方法において、前記表示装置は画素毎に発光素子を有し、前記発光素子には特定の電流が印加され、前記第１の表示モードにおいて前記発光素子に加えられる電流は、前記第２の表示モードにおいて前記発光素子に印加される電流より大きいことを特徴としている。
【００６０】
本発明の表示装置の駆動方法において、前記第１の表示モードは、書き込み期間、表示期間、消去期間の３期間からなることを特徴としている。
【００６１】
本発明の表示装置の駆動方法において、前記ディスプレイコントローラは、前記第２のモードを用いる際に、前記第１のモードよりも低い電圧で動作することを特徴としている。
【００６２】
本発明の表示装置およびその駆動方法において、前記表示装置もしくは前記表示装置の駆動方法を電子機器に使用することを特徴としている。
【００６３】
【発明の実施の形態】
本発明の実施の形態について説明する。ここでは、第１の表示モードを従来例と同様に４ビットの例で説明する。
【００６４】
本発明の表示装置の駆動方法を示すタイミングチャートを図１に示す。一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２ⁿの階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用いて、２階調を表現する場合についても応用することができる。
【００６５】
なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置において、第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、最低ｎ個のサブフレーム期間を用いてｎ階調を表現可能であり、切り換え動作によって、第２の表示モードにおいては、１ビットのデジタル映像信号を用い、２階調を表現する場合についても応用することができる。ここで、階調数をサブフレームの２のべき乗にしないのは、表示上で擬似輪郭などの対策を行なう為である。この内容は特願２００１−２５７１６３に記載されている。
【００６６】
４ビットの信号を入力して、２⁴階調を表現する第１の表示モードの場合のタイミングチャートを図１（Ａ）に示す。
【００６７】
１フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ４のそれぞれの表示期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、表示期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。この動作については、従来例と同様であるので、詳しい説明は省略する。
【００６８】
図１（Ｂ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。図１（Ａ）に示した第１の表示モードの第１位ビットに対応するサブフレーム期間と比較して、書き込み期間及び表示期間が長く設定されている。
【００６９】
そのため、第２の表示モードにおいて、発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、第１位ビットに対応するサブフレーム期間の表示期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その表示期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。
【００７０】
また、図１３に第１の表示モードより第２の表示モードのフレーム期間を長く設定した例を示す。時間階調を用いる場合はフレーム期間はあまり長く設定することはできない。それはフレーム期間を長くするとそれに比例してサブフレーム期間も長くなり、チラツキが目に見えるようになるためである。よって、第１の表示モードはフレーム期間を長くできない。しかし第２の表示モードは２階調であるので、階調起因のチラツキの問題は発生しない。よって、フレーム期間を決めるのは画素での保持時間によってである。ゆえに、画素の容量を大きくする、リークを減らすなどの方策によって、フレーム期間を長くすることが可能になる。フレーム期間が長くなれば、静止画などでは画面の書き込み回数を削減できる為、低電力化を図ることができる。
【００７１】
図３にディスプレイコントローラの構成を示す。図３において、発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように制御している。ここで、第２の表示モードが選択された場合、発光素子用電源制御回路３０５に階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【００７２】
第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。
【００７３】
また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、第２の表示モードが選択された場合、駆動回路用電源制御回路３０６に階調コントロール信号３４が入力されることで、出力される駆動回路用電源電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。
【００７４】
なお、第１の表示モードと第２の表示モードの２つのモードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えたモードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。
【００７５】
ここで、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図７で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。
【００７６】
また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。
【００７７】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラを駆動する電圧を低く設定し、ディスプレイコントローラの消費電力を小さくできるようにしてもよい。
【００７８】
また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【００７９】
【実施例】
以下に、本発明の実施例について説明する。
【００８０】
（実施例１）
時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図６を用いて説明する。
【００８１】
本明細書中では、表示装置に入力される映像信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【００８２】
信号制御回路１０１にデジタルビデオ信号が読み込まれ、ディスプレイ１００にデジタル映像信号（ＶＤ）を出力する。
【００８３】
また、本明細書中では、信号制御回路においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号と呼ぶ。
【００８４】
ディスプレイ１００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号および駆動電圧は、ディスプレイコントローラ１０２によって入力されている。
【００８５】
信号制御回路１０１及びディスプレイコントローラ１０２の構成について説明する。
【００８６】
なお、ディスプレイ１００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。
【００８７】
信号制御回路１０１は、ＣＰＵ１０４、メモリＡ１０５、メモリＢ１０６及びメモリコントローラ１０３によって構成されている。
【００８８】
信号制御回路１０１に入力されたデジタルビデオ信号は、メモリコントローラ１０３によって制御されるスイッチを介してメモリＡ１０５に入力される。ここで、メモリＡ１０５は、ディスプレイ１００の画素部１１０９の全画素分の４ビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリＡ１０５に１フレーム期間分の信号が記憶されると、メモリコントローラ１０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。
【００８９】
メモリＡ１０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１０６にメモリコントローラ１０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１０６もメモリＡ１０５と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。
【００９０】
このように、信号制御回路１０１は、それぞれ１フレーム期間分ずつの４ビットのデジタルビデオ信号を記憶することができるメモリＡ１０５及びメモリＢ１０６を有し、このメモリＡ１０５とメモリＢ１０６とを交互に用いて、デジタルビデオ信号をサンプリングする。
【００９１】
ここでは、２つのメモリＡ１０５及びメモリＢ１０６を、交互に用いて信号を記憶する信号制御回路１０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。
【００９２】
上記動作を行う、表示装置のブロック図を図４に示す。表示装置は、信号線制御回路１０１と、ディスプレイコントローラ１０２と、ディスプレイ１００とによって構成されている。
【００９３】
ディスプレイコントローラ１０２は、ディスプレイ１００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧を供給している。
【００９４】
信号制御回路１０１は、ＣＰＵ１０４と、メモリＡ１０５と、メモリＢ１０６と、メモリコントローラ１０３によって構成されている。
【００９５】
図４では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリＡ１０５は、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿４によって構成されている。同様にメモリＢ１０６も、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【００９６】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡ１０５は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿ｎによって構成される。同様に、メモリＢ１０６も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【００９７】
メモリコントローラ１０３の構成を、図２に示す。図２において、メモリコントローラ１０３は、階調制限回路２０１、メモリＲ／Ｗ回路２０２、基準発振回路２０３、可変分周回路２０４、ｘカウンタ２０５ａ、ｙカウンタ２０５ｂ、ｘデコーダ２０６ａ、ｙデコーダ２０６ｂによって構成されている。
【００９８】
図４、図６等において記したメモリＡ１０５及びメモリＢ１０６等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【００９９】
ＣＰＵ１０４からの信号が、階調制限回路２０１を介して、メモリＲ／Ｗ回路２０２に入力される。階調制限回路２０１では、第１の表示モードもしくは第２の表示モードのいずれかに応じて、信号をメモリＲ／Ｗ回路２０２に入力する。メモリＲ／Ｗ回路２０２は、階調制限回路２０１の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。同様に、メモリに書き込まれたデジタル映像信号を読み出す動作を選択する。
【０１００】
また、ＣＰＵ１０４からの信号は、基準発振回路２０３に入力される。基準発振回路２０３からの信号は、可変分周回路２０４に入力され、適当な周波数の信号に変換される。ここで、可変分周回路２０４には、第１の表示モードもしくは第２の表示モードのいずれかに応じた階調制限回路２０１からの信号が入力されている。この信号によって、可変分周回路２０４からの信号は、ｘカウンタ２０５ａ及びｘデコーダ２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路からの信号は、ｙカウンタ２０５ｂ及びｙデコーダ２０６ｂに入力され、メモリｙアドレスを選択する。
【０１０１】
このような構成のメモリコントローラ１０３を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれ、またメモリから読み出される信号の情報量を抑えることができる。また、メモリから信号を読み出す周波数を変化させることができる。
【０１０２】
また、ディスプレイコントローラ１０２の構成について、以下に説明する。
【０１０３】
図３は、本発明のディスプレイコントローラの構成を示した図である。ディスプレイコントローラ１０２は、基準クロック発生回路３０１、可変分周回路３０２、水平クロック発生回路３０３、垂直クロック発生回路３０４、発光素子用電源制御回路３０５、駆動回路用電源制御回路３０６によって構成されている。
【０１０４】
ＣＰＵ１０４から入力されるクロック信号３１は、基準クロック発生回路３０１に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３０２を介して、水平クロック発生回路３０３及び垂直クロック発生回路３０４に入力される。可変分周回路３０２には、階調コントロール信号３４が入力される。この信号によって、基準クロックの周波数を変化させる。
【０１０５】
可変分周回路３０２において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。
【０１０６】
また、水平クロック回路３０３には、ＣＰＵ１０４から水平周期を定める、水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３０４には、ＣＰＵ１０４から垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【０１０７】
こうして、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くし、また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、デスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び表示期間を長く設定することができる。
【０１０８】
例えば、第１の表示モードにおいて、１フレーム期間を４つのサブフレーム期間に分割し、それぞれのサブフレーム期間の表示期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２⁰：２^-1：２^-2：２^-3として、４ビットのデジタル映像信号を用いて、２⁴の階調を表現する表示装置を考える。簡単にするために、各サブフレーム期間の表示期間Ｔｓ１〜Ｔｓ４の長さを、８、４、２、１とする。また、各サブフレーム期間の書き込み期間Ｔａ１〜Ｔａ４の長さを１とする。また、第２の表示モードにおいて、上位１ビットの信号を用いて階調を表現する場合を考える。
【０１０９】
このとき、第２の表示モードにおいて、階調表現に関与するビットに対応する第１の表示モードにおけるサブフレーム期間が、１フレーム期間あたりに占める割合は、９／１９となる。
【０１１０】
本発明の構成を用いない場合、例えば、図９で示したような従来の駆動方法を用いる場合は、第２の表示モードにおいて、１フレーム期間の内の１０／１９が、表示に関与しない期間となってしまう。
【０１１１】
一方、本発明は上記構成によって、第２の表示モードにおいては、ディスプレイの各駆動回路に入力されるクロック信号等の周波数を変化させ、第１の表示モードにおける書き込み期間の１９／９倍の長さの書き込み期間を設定し、同様に表示期間も、第１の表示モードの第１ビットに対応するサブフレーム期間ＳＦ１の表示期間Ｔｓ１の１９／９倍の長さに設定する。これによって、１フレーム期間を、サブフレーム期間ＳＦ１が占めるようにすることができる。こうして、第２の表示モードにおいて、１フレーム期間中において表示に関与しない期間を減らすことができる。
【０１１２】
こうして、第２の表示モードにおいても、１フレーム期間あたりの発光素子の表示期間を多くとることができる。
【０１１３】
なお、本実施例では、第１の表示モードで１フレーム期間を４つのサブフレーム期間に分割して、４ビットのデジタル映像信号を用いて、２⁴の階調をしたが、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよい。例えば、１フレーム期間を６つのサブフレーム期間に分割してもよい。
【０１１４】
発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３０５にも、階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【０１１５】
第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。
【０１１６】
また、駆動回路用電源制御回路３０６は、各駆動回路に入力される電源電圧を制御する。ここで、駆動回路用電源制御回路３０６にも、階調コントロール信号３４が入力されることで、出力される駆動回路用電源電圧を変更する。第１の表示モードに比べ第２の表示モードでは各駆動回路のクロックパルスの周波数が小さいため、低い電源電圧で各駆動電圧を動作させることができる。
【０１１７】
なお、駆動回路用電源制御回路３０６には、特許第３１１０２５７号に開示されている技術など公知の構成のものを用いてもよい。
【０１１８】
また第２の表示モードで表示装置を駆動する際、ディスプレイコントローラの消費電力を小さくできるように、ディスプレイコントローラを駆動する電圧を低く設定できるような手段を有していてもよい。
【０１１９】
前述した信号制御回路１０１、メモリコントローラ１０３、ＣＰＵ１０４、メモリ１０５、１０６、ディスプレイコントローラ１０２は、ディスプレイ１００と一体化して画素と同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ１００の基板上にＣＯＧで貼り付けを行なっても良いし、基板上にＴＡＢをもちいて貼り付けを行なってもよいし、ディスプレイとは別の基板上に形成し、電気配線にて接続を行なっても良い。
【０１２０】
（実施例２）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図１５に示す。
【０１２１】
ソース信号線駆動回路は、シフトレジスタ１５０１と、走査方向切り換え回路、ＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３によって構成されている。なお、図１５では、シフトレジスタ１５０１からの出力の１つに対応する、ＬＡＴ（Ａ）１５０２の一部とＬＡＴ（Ｂ）１５０３の一部のみを図示するが、シフトレジスタ１５０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）１５０２及びＬＡＴ（Ｂ）１５０３が対応する。
【０１２２】
シフトレジスタ１５０１は、クロックドインバータ、インバータ、ＮＡＮＤによって構成されている。シフトレジスタ１５０７には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤから順に、ＬＡＴ（Ａ）１５０２にサンプリングパルスを出力する。
【０１２３】
また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ１５０１の操作方向を、図面向かって左右に切り換える働きをする。図１５では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ１５０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１２４】
各ステージのＬＡＴ（Ａ）１５０２は、クロックドインバータと、インバータによって構成されている。
【０１２５】
ここで、各ステージのＬＡＴ（Ａ）１５０２とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）１５０２を示すものとする。
【０１２６】
ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのＬＡＴ（Ａ）１５０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）１５０２において、それぞれ同時にサンプリングされる。
【０１２７】
ここでは、ｘ本のソース信号線に信号電圧を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）１５０２は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。
【０１２８】
本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図１５では４分割を行なっている。
【０１２９】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０１３０】
各ステージのＬＡＴ（Ａ）１５０２に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）１５０２に入力された信号を各ステージのＬＡＴ（Ｂ）１５０３へ一斉に出力する。
【０１３１】
なお、ここで各ステージのＬＡＴ（Ｂ）１５０３とは、各ステージのＬＡＴ（Ａ）１５０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）回路１５０３のことを示すとする。
【０１３２】
ＬＡＴ（Ｂ）１５０３の各ステージは、クロックドインバータ及び、インバータによって構成されている。ＬＡＴ（Ａ）１５０２の各ステージより出力された信号は、ＬＡＴ（Ｂ）１５０３に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。
【０１３３】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１３４】
シフタレジスタ１５０１及びＬＡＴ（Ａ）１５０２、ＬＡＴ（Ｂ）１５０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したディスプレイコントローラから入力されている。
【０１３５】
本発明では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を、信号制御回路によって行い、同時に、ソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくし、ソース信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。
【０１３６】
こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。
【０１３７】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【０１３８】
また、ソース信号線駆動回路の構成により、ディスプレイコントローラからソース信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１３９】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１４０】
（実施例３）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【０１４１】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１４２】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、ゲート信号線選択信号を出力している。
【０１４３】
ゲート信号線駆動回路の構成について、図１６を用いて説明する。シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ２６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【０１４４】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１４５】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【０１４６】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１４７】
シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、実施の形態で示したディスプレイコントローラから入力されている。
【０１４８】
本発明では、第２の表示モードにおいて、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫや、スタートパルスＧ＿ＳＰ等の周波数を小さくし、ゲート信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。
【０１４９】
こうして、下第２の表示モードにおいて、ゲート信号線駆動回路のサンプリングの動作を少なくし、表示装置の消費電力を抑えることができる。
【０１５０】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【０１５１】
また、ゲート信号線駆動回路の構成により、ディスプレイコントローラからゲート信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１５２】
本実施例は、実施例１〜２と自由に組み合わせて実施することが可能である。
【０１５３】
（実施例４）
時間階調を用いた表示装置では以上に述べてきた、アドレス期間と表示期間を分離する方式のほかに、書き込みと表示を同時に行なうような駆動方法も提案されている。具体的には図８に示すような画素構成を用いたものが、特開２００１−３４３９３３に開示されている。この方式では従来のスイッチングＴＦＴ、駆動ＴＦＴのほかに消去ＴＦＴを追加し、階調数を向上させることができる。
【０１５４】
具体的には、ゲート信号線駆動回路を複数もうけて、第１のゲート信号線駆動回路で書き込みを行い、全ラインが書き込み終わる前に第２のゲート信号線駆動回路で消去を行なうものである。４ビット程度では余り効力はないが、階調が６ビット以上になる場合や、擬似輪郭対策でサブフレームを多く増やさねばならない場合には、非常に有効な対策である。本発明はこのような駆動方法をとる表示装置においても適応可能である。
【０１５５】
図１０（Ａ）に第１の表示モードで表示を行う場合のタイミングチャートを示す。図１０（Ａ）では４ビット目で第２のゲート信号線駆動回路で消去を行って表示期間を短縮している。
【０１５６】
図１０（Ｂ）に第２の表示モードで表示を行う場合のタイミングチャートを示す。図１０（Ｂ）第２のゲート信号線駆動回路で消去を行う必要がないので、第２のゲート信号線駆動回路にスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫを入力する必要はない。
【０１５７】
本実施例は実施例１〜３と自由に組み合わせることができる。
【０１５８】
（実施例５）
また、表示できる階調数は少ないが、実施例４と同様にアドレス期間と表示期間を同時に行なう方式も提案されている。この場合のタイミングチャートを図１１に示す。この場合の画素構成は図７に示すような従来と同じものである。消去の期間がなく、アドレス期間より短い表示期間が構成できないため、第１の表示モードにおける階調数が少ないという欠点があるが、回路構成が簡単にできるため、廉価版の表示装置に適応が可能である。本実施例は実施例１〜３と自由に組み合わせることができる。
【０１５９】
（実施例６）
また、以上では時間階調を定電圧駆動、すなわち、画素中の駆動ＴＦＴを線型領域で動作させることにより、外部の電源電圧がそのまま発光素子にかかるように駆動している。しかし、この方式は、発光素子が劣化し、印加電圧対輝度の特性が変化すると、焼きつきになって、表示が悪化すると言う欠点がある。そのため、定電流駆動、すなわち、画素中の駆動ＴＦＴを飽和領域で動作させることにより、駆動ＴＦＴを電流源として使う駆動法がある。この場合においても、駆動ＴＦＴの動作期間を制御することにより、時間階調は可能である。それについての記述は特願２００１−２２４４２２に記載されているが、本発明はこのような定電流時間階調についても、適応が可能である。図１２に示すのは駆動用ＴＦＴの動作点である。定電流駆動をおこなう場合には動作点２７０５があるような飽和領域で、定電圧駆動を行なう場合には動作点２７０６があるような線型領域で動作をおこなう。
【０１６０】
（実施例７）
本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとしている。ただし、これに限定されるものではない。
【０１６１】
また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとしている。
【０１６２】
有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。
【０１６３】
なお、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０１６４】
また、無機物が混合されていてもよい。
【０１６５】
また、ＯＬＥＤ素子の有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。
【０１６６】
なお、本明細書中において、中分子材料とは、分子数が２０以下または連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。（実施例８）
本実施例では、本発明の表示装置を利用した電子機器について図１４を用いて説明する。
【０１６７】
図１４（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。本発明の表示装置は、表示部２７０１ｅに用いることができる。
【０１６８】
図１４（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。本発明の表示装置は、表示部２７０２ｃに用いることができる。
【０１６９】
図１４（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。本発明の表示装置は、表示部２７０３ｄに用いることができる。
【０１７０】
図１４（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。本発明の表示装置は、表示部２７０４ｃに用いることができる。
【０１７１】
図１４（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。本発明の表示装置は、表示部２７０５ｄに用いることができる。
【０１７２】
図１４（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。本発明の表示装置は、表示部２７０６ｈに用いることができる。
【０１７３】
本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。
【０１７４】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０１７５】
【発明の効果】
本発明は、上記構成によって、表示装置の消費電力を抑えることができる。且つ、第２の表示モードにおいて、１フレーム期間あたりの表示期間を長くとることが可能となり、鮮明な画像表示が可能な表示装置を提供することが可能となる。
【０１７６】
また、１フレーム期間あたりの発光素子の表示期間を多くとることができるので、１フレームあたりで同じ明るさを表現する場合、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。こうして、信頼性の高い表示装置を提供することが可能となる。
【０１７７】
本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【図面の簡単な説明】
【図１】本発明および従来の表示装置の駆動方法を示すタイミングチャートを示す図。
【図２】本発明の表示装置のメモリコントローラの構成を示す図。
【図３】本発明の表示装置のディスプレイコントローラの構成を示す図。
【図４】本発明の表示装置の構成を示すブロック図。
【図５】時間階調方式の駆動方法を示すタイミングチャートを示す図。
【図６】本発明の表示装置の構成を示すブロック図。
【図７】表示装置の画素部の構成を示す図。
【図８】表示装置の画素の構成を示す図。
【図９】実施例１で使用する従来の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１０】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１１】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１２】本発明の駆動ＴＦＴの動作条件を示す図。
【図１３】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１４】本発明の表示装置を用いた電子機器を示す図。
【図１５】本発明の表示装置のソース信号線駆動回路の構成を示す図。
【図１６】本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図１７】従来のディスプレイの構成を示すブロック図。

Claims

画素部、ソース信号線駆動回路、第１及び第２のゲート信号線駆動回路を有するディスプレイと、ディスプレイコントローラと、を有し、
１フレーム期間が複数のサブフレーム期間を有し、前記複数のサブフレーム期間のそれぞれを点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって、ｎ（ｎは２以上の自然数）ビットのデジタル映像信号によって２^ｎ階調を表現する第１の表示モードと、１ビットのデジタル映像信号によって１フレーム期間において２階調を表現する第２の表示モードと、を切り換えて表示を行う表示装置の駆動方法であって、
前記第１のゲート信号線駆動回路は前記画素部の信号を書き込む機能を有し、
前記第２のゲート信号線駆動回路は前記画素部の信号を消去する機能を有し、
前記第２の表示モードは、前記第１の表示モードよりも長いフレーム期間を有し、
前記ディスプレイコントローラは、前記第１の表示モードに対して前記第２の表示モードにおけるクロック周波数を小さくし、且つ、前記ソース信号線駆動回路及び第１のゲート信号線駆動回路を動作させる駆動電圧を低くする動作を行い、
前記第２の表示モードにおいて、前記第２のゲート信号線駆動回路はスタートパルス、クロックパルスが入力されないことを特徴とする表示装置の駆動方法。
請求項１において、
前記画素部は、発光素子が設けられた画素を複数有し、
前記ディスプレイコントローラは、発光状態が選択された前記発光素子の対向電極の電位を変化させることによって、前記第１の表示モードに対して前記第２の表示モードにおける前記発光素子の電極間に印加される電圧を低くすることを特徴とする表示装置の駆動方法。
請求項１又は請求項２において、
前記ディスプレイコントローラを、前記第２の表示モードにおいて前記第１の表示モードよりも低い電圧で動作させることを特徴とする表示装置の駆動方法。