JP5106389B2 - 機敏なサンプルレート切換えのためのシリアルプロトコル - Google Patents

Description

本願は２００５年６月２３日に出願された米国特許出願第１１／１５９６１４号の一部継続出願、および２００５年６月２３日に出願された米国特許出願第１１／１５９５３７号の一部継続出願であり、それらの全体がここに参照として取り込まれている。
本発明は概略として、モデムにおける回線側回路とシステム側回路の間のデジタル通信すなわちデジタルアクセス構成（ＤＡＡ）に関する。

図１に示すように、近年のモデム１００は通常、デジタル信号プロセッサまたはマイクロプロセッサ１０２、ＤＳＰ１０２からのデジタル信号を電話回線上で伝送できるアナログ形式に変換するための、および電話回線からのアナログ信号をデジタル形式に変換するための符号器／復号器（ｃｏｄｅｃ）１３２、ならびに電話回線とのインターフェイスを行う高電圧（ＨＶ）部材１３０を含む。ＤＳＰ１０２を電話回線上の電圧変動から切り離すために、従来的にはコーデック機能が２つの回路の間、すなわち、絶縁バリア１１７を経由して通信するシステム側インターフェイス回路（ＳＳＩＣ）１０６と回線側インターフェイス回路（ＬＳＩＣ）１１８の間で実装されている。

ＳＳＩＣ１０６はＤＳＰ１０２との通信のためのシステムＩ／Ｏインターフェイス１０８、順方向に進むデータ信号を順方向に進むシグマ‐デルタ信号に変換する従来的なシグマ‐デルタ変調器１１２、逆方向に進むシグマ‐デルタ信号をデータ信号に復号するための従来的な積分型シグマ‐デルタ復号回路、およびシグマ‐デルタ信号を絶縁バリア１１７を経由してＬＳＩＣ１１８と送受信するための絶縁バリアインターフェイス回路１１４を含む。ＳＳＩＣ１０６はさらに、絶縁バリアインターフェイス回路１１４によって送信および受信されたデータを統括するよう機能するプロトコルフレーミング回路１１６、ならびにバリアクロック信号を発生するために可変レートクロック発生器を共に形成するバリアクロックコントローラ１１３および関連の電圧制御される発振器１１５を含む。

ＬＳＩＣ１１８は絶縁バリアインターフェイス回路１２０、出力が送信バッファ１２８に接続された回線側シグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）１２６、および入力が受信バッファ１２４に接続されたシグマ−デルタ・アナログ−デジタル変換器（ＡＤＣ）１２２を含む。ＬＳＩＣ１１８はさらに、絶縁バリアからの受信信号からの局部クロック信号を駆動するための従来的なクロックおよびデータ回復回路１２５を含む。絶縁バリアインターフェイス回路１１４、１２０の各々は、米国特許出願第１１／１５９５３７号および第１１／１５９６１４号に開示されたような、絶縁バリアを経由した通信のための何らかの適切な絶縁バリアインターフェイス回路であればよい。

従来のモデムも通常は種々広範な通信レートに対応しなければならない。例えば、ＣＣＩＴＴｖ.３４標準に準拠するモデムは、下記表１に示すように、２４００Ｈｚ〜３４２９Ｈｚの範囲の様々なシンボルレート（すなわち、ボーレート）で通信する能力がなくてはならない。

ＡＤＣサンプリングレートがシンボルレートの３倍となるように選択される場合、ＡＤＣ１２２には７２００Ｈｚ〜１０２８７Ｈｚの範囲（および電話信号がデジタルモデム信号ではなくアナログオーディオ信号の場合は１１０２５Ｈｚ）のサンプリングレートがなくてはならない。さらに、シグマ‐デルタ（ΣΔ）レートは、従来的には、アナログ信号がサンプリングレートの所定の複数倍（例えば２５６倍）でオーバーサンプリングされるように選択される。このように、シグマ−デルタＡＣＤ１２２は１.８４３ＭＨｚと２.８２２ＭＨｚの間の範囲のシグマ−デルタレートで動作しなければならない。

この広範囲な要求シグマ‐デルタレート（１.８４３ＭＨｚ〜２.８２２ＭＨｚ）がバリアインターフェイス（インターフェイス回路１１４および１２０ならびに絶縁バリア１１７によって形成された通信リンク）における設計上の制約となる。全二重動作を成功させるためには、各ΣΔサンプル間隔中に、１つの順方向ΣΔサンプルおよび１つの逆方向ΣΔサンプルがＳＳＩＣ１０６とＬＳＩＣ１１８の間の絶縁バリアを介して通信されなければならない。言い換えると、バリアインターフェイスのデータレートはシグマ‐デルタレートに従って可変でなければならない。

バリアインターフェイスに対する望ましい可変データレートは、従来的にはバリアクロックレートを変化させることによって得られてきた。簡略化した例として、モデム１００が２４００Ｈｚのシンボルレート（表１によると１.８４３ＭＨｚのΣΔレートが必要となる）で他のモデムとｖ.３４通信を確立する場合、ＤＳＰ１０２または何らかの他のバリアクロックコントローラ１１３がバリアクロックレートを１.８４３ＭＨｚの２倍に等しいレート、すなわち３.６８６ＭＨｚに設定することになるので、各ΣΔ間隔中に少なくとも１つの順方向ΣΔサンプルおよび１つの逆方向ΣΔサンプルがバリアインターフェイスを介して伝送されることになる。これに対して、モデム１００が３４２９Ｈｚのシンボルレート（表１によると２.６４３ＭＨｚのΣΔレートが必要となる）で他のモデムとｖ.３４通信を確立する場合、バリアクロックレートが２.６３４ＭＨｚの２倍に等しいレート、すなわち５.２６８ＭＨｚに設定されることになるので、これも各ΣΔ間隔中に少なくとも１つの順方向ΣΔサンプルおよび１つの逆方向ΣΔサンプルがバリアインターフェイスを介して伝送されることになる。従って、この簡略化された例におけるクロックレートは、ｖ.３４シンボルレートの全範囲に対応するために３.６８６ＭＨｚから５.２６８ＭＨｚ（すなわち４２％の増加）の範囲にわたって動作可能でなければならないことになる。さらに、制御およびステータス情報が各ΣΔ間隔中に通信される場合、バリアクロックレートはそれに応じて上昇されなければならないことになる。

しかしながら、このバリアクロックをシンボルレートまたはシグマ‐デルタレートとの関連で変化させる従来の技術は少なくとも２つの問題の原因となる。第１に、ＬＳＩＣ１１８がその局部クロックをバリア信号からクロック回復回路を介して導出した場合、クロック回復回路はバリアクロックが変わる度にバリア信号との同期を失う。クロック回復回路が新たなクロックレートを再取得するまではＳＳＩＣ１０６とＬＳＩＣ１１８は通信することができない。第２に、ＳＳＩＣ１０６のクロック発生回路およびＬＳＩＣ１１８のクロック回復回路はバリアを介するクロックレートの全範囲に対応しなければならないので比較的複雑かつ高価なものとなってしまう。

可変クロックレートバリアインターフェイスに関連する上記の問題を認識した上で、 本発明者らは、ほぼ固定のバリアクロックを有し、かつ様々なシンボルレート、サンプリングレートおよび／またはシグマ−デルタレート（まとめて「通信レート」という）に対応することができる革新的な通信プロトコルおよびバリアインターフェイスを開発した。より具体的には、本発明は、たとえバリアクロックレートがほぼ一定に維持されても、所望の通信レートに到達するために拡張または縮小される可変長フレームを採用する。各マスターフレームは好ましくは固定長のデータ部分および可変長のダミー部分を含む。速い通信レートに対しては、全体フレーム長が小さくなり多数のフレームが所与の時間内に伝送されるように、可変長ダミー部分は小さくなる。遅い通信レートに対しては、全体フレーム長が大きくなり少数のフレームだけが同じ時間内に伝送されるように、可変長ダミー部分は大きくなる。従って、最小フレーム長は最も速い通信レートに対応する一方、最大フレーム長は最も遅い通信レートに対応する。

本発明はさらに、機敏なバリアインターフェイスを設計するための方法を提供する。特に、バリアクロックレートは、好ましくはバリアインターフェイスが扱わなければならない種々の通信レートの概算公倍数となるように選択される。そして、各通信レートに対応するフレーム長はバリアクロックレートをΣΔレートで割ることによって得られることになる。

最後に、本発明はシリアルインターフェイスを介してデータを種々のデータレートで、および略固定のインターフェイスクロックレートで通信することができる機敏な通信回路を提供する。

上述したように、本発明は、ほぼ固定のバリアクロックにもかかわらず所望の通信レートに達するために拡張または短縮できる可変長フレームを採用する。そのようなフレームを用いる例示的通信プロトコルを図２に示す。パディングされたフレーム２２０は基本フレーム２２２（すなわち、固定長データ部分）および多数のパディングビット２３０（可変長ダミー部分）を含む。

基本フレーム２２２の具体的組成は、バリアインターフェイスが単一のシリアル通信リンクだけを持つのか、それとも複数の通信リンクを持つのかに依存する。図２は前者の場合の例を図示するものであり、ここで、バリアインターフェイスは単一のシリアル通信リンクであって、その単一のシリアル通信リンク上を順方向および逆方向に進むシグマ‐デルタデータならびに順方向および逆方向に進む制御情報の双方が各マスターフレームの期間に伝送されることになる単一のシリアル通信リンクである。従って、図２に示すフレームにおいて、ＳＳＩＣ１０６はタイムスロット２０１−２０８の期間に送信を行い、ＬＳＩＣ１１８はタイムスロット２０９−２１２の期間に送信を行う。

絶縁バリアにおける連動性バランスを保つために、各送信されたビットは好ましくは従来の符号器を用いてマンチェスタ方式で符号化される。すなわち、「０」ビットは２つのビット列０１で符号化され、「１」ビットは２つのビット列１０で符号化される。なお、連動性バランスが設計上の考慮事項ではない場合は（例えば、絶縁バリアが容量性バリアの場合は）、そのような符号化は必要ではないことが分かる。

図２に示すように、基本フレーム２２２は好ましくは、
（１）タイムスロット２０１および２０２の期間のＳＳＩＣ１０６によって送信される順方向データビット（反転ＤＦが続くＤＦとしてマンチェスタ方式で符号化される）、
（２）タイムスロット２０３および２０４の期間のＳＳＩＣ１０６によって送信される順方向制御ビット（ＣＦ、反転ＣＦとして示す）、
（３）タイムスロット２０５−２０８の期間の（ＳＳＩＣ１０６またはＬＳＩＣ１１８のいずれかによって送信される）所定の順方向フレーミングシーケンス３２６（反転ＣＦ、反転ＣＦ、ＣＦ、ＣＦとして示す）、
（４）タイムスロット２０９および２１０の期間のＬＳＩＣ１１８によって送信される予約データビット（ＤＲ、反転ＤＲとして示す）、および
（５）タイムスロット２１１および２１２の期間のＬＳＩＣ１１８によって送信される予約制御ビット（ＣＲ、反転ＣＲとして示す）
を含む。

しかし、複数の通信リンクが利用可能な場合は、バリアインターフェイスはリンクを単一方向で構成することによって簡素化できることが分かる。そして、その場合、基本フレームは単一方向用（すなわち、順方向または逆方向）のシグマ‐デルタデータ、制御および順方向フレーミングシーケンスに短縮できる。

順方向フレーミングシーケンスは、どこでフレームが開始および／または終了するかを特定するのに使用され得るビット値の任意の固有のシーケンスであればよい。例えば、図２に示すプロトコルにおいて、タイムスロット２０４において反転・制御ビット（反転ＣＦ）がその後タイムスロット２０５および２０６において２回反復されている。この３連続値は、マンチェスタ方式で符号化された信号（０１、１０）が通常通り同じ値の３連続スロットシーケンスとならない限りは、直ちに識別され得る固有同期（ｓｙｎｃ）パターンを提供する。このｓｙｎｃパターンのための適切な検出回路は、例えば、３連続値が検出されると信号を出力する３入力ＡＮＤゲートにレジスタ内の各ビットが供給されるような３ビットシフトレジスタによって実現することができる。他のフレーム検出技術も上述のｓｙｎｃ検出パターンの代わりに用いることができる。例えば、この分野で公知の技術によって、フレーミングを特定するために、入着データを記憶するために大きなバッファを用いて、バッファに蓄えられたデータがマイクロプロセッサによって統計的に分析されるようにしてもよい。

パディングされたフレーム２２０も好ましくはダミーまたはパディングビット２３０を含み、フレームサイズを調整するために付加または削除される。この態様において、ＳＳＩＣ１８０およびＬＳＩＣ１８２のクロックレートを変更せずに種々広範なデータレートに対応できる。例示の態様により、連動性バランスをとるために値が交互に反転する６個のパディングビット（例えば、０、１、０、１、０、１）がタイムスロット２１３−２１８に図示されている。これらのパディングビットは、インターフェイスが初期化された後にＳＳＩＣ１０６またはＬＳＩＣ１１８のいずれかによって供給される。

図３は、どのようにして絶縁バリアの連動性バランスを崩さずに奇数番号のパディングビットが収容されるかを示す。基本的には、パディングビットの連動性は２つの連続するフレームであるフレームｋおよびフレームｋ＋１にわたって０および１の交番シーケンスを用いることによってバランスがとられている。例えば、フレームｋがパディングビットシーケンス［０１０１０］を含み、フレームｋ＋１が［１０１０１］を含むようにすればよい。

他の実施例では、本発明はさらに、機敏なバリアインターフェイスを設計するための方法を提供する。設計者はバリアインターフェイスが扱わなければならない種々のデータレートの概算公倍数であるバリアクロックレートを選択する。そして、設計者は各データレートに対応するフレーム長を、バリアクロックレートをシグマ‐デルタレートで割ることによって算出する。限定するわけではないが例示の態様によって、下記の表２に、７２００、８０００、８２２９、８４００、９０００、９６００、１０２８７および１１０２５Ｈｚのサンプルレートを扱う能力のあるバリアインターフェイスについて計算された例示的フレーム長およびバリアクロック周波数を示す。ここで、シグマ‐デルタレートはサンプルレートの２５６倍に選択されている。

表２に反映されているように、上記のシグマ‐デルタレート（すなわち、１.８４３−２.８２２ＭＨｚ）の概算公倍数の１つは約３３.３ＭＨｚであり、これが略固定のバリアクロックレートとみなされる。約３３.３ＭＨｚの略固定のフレームバリアクロックレートの場合、各シグマ‐デルタレートに対応するフレーム長はシグマ‐デルタレートをフレームバリアクロック周波数で割ることによって算出されることになる。例えば、表２に示すように、最も高い周波数のシグマ‐デルタレート２.８２２ＭＨｚに対応するフレーム長は３３.３ＭＨｚ／２.８２２ＭＨｚ、すなわち１１.８クロックサイクルとして算出され、これが切り上げられて１２クロックサイクルとなる。同様に、最も低い周波数のシグマ‐デルタレート１.８４３ＭＨｚに対応するフレーム長は３３.３ＭＨｚ／１.８４３ＭＨｚとして算出され、その結果が１８.１クロックサイクルとなり、これが切り下げられて１８クロックサイクルとなり、シグマ‐デルタレート１.８４３ＭＨｚに対応するフレーム長を得ることになる。

表３に、上記のシグマ‐デルタレートについて異なる概算公倍数、すなわち約３６ＭＨｚが略固定のバリアクロックレートとなるように選択される例を示す。約３６ＭＨｚの略固定のフレームバリアクロックレートの場合、各シグマ‐デルタレートに対応するフレーム長はシグマ‐デルタレートをフレームバリアクロックレートで割ることによって算出される。従って、最も高い周波数のシグマ‐デルタレート２.８２２ＭＨｚに対応するフレーム長は３６ＭＨｚ／２.８２２ＭＨｚとして算出され、その結果１３クロックサイクルとなる。同様に、最も低い周波数のシグマ‐デルタレート１.８４３ＭＨｚに対応するフレーム長は３６ＭＨｚ／１.８４３ＭＨｚとして算出され、その結果２０クロックサイクルとなる。

バリアインターフェイスを設計するための方法はさらに、略固定のバリアクロックレートを各シグマ‐デルタレートについて調整することを含み、これによってフレーム長の選択中に生じた四捨五入による誤差が修正される。より具体的には、略固定のバリアクロックレートおよび個々のシグマ‐デルタレートに対応するフレーム長の選択の後に、各デルタ‐シグマレートをその対応するフレーム長で乗ずることによって、カスタマイズされたバリアクロックレートが各シグマ‐デルタレートに対して選択される。従って、表２の例について、１８サイクルの長さで１.８４３ＭＨｚのシグマ‐デルタレートに対するカスタマイズド・バリアクロックレートが３３.１７７６ＭＨｚと算出されることになる。同様に、２.８２２ＭＨｚデルタシグマレートで１２サイクルのフレーム長のものに対するカスタマイズド・バリアクロックレートは３３.８６８８ＭＨｚとなる。カスタマイズド・バリアクロックレートは表２に示す残りのシグマ‐デルタレートに対しても同様に計算される。２４００、２７４３、２８００、３０００、３２００および３４２９を含むシンボルレートで情報を伝送する能力のあるバリアインターフェイスは、好適なことに表２に示す約３２ＭＨｚから約３５ＭＨｚの範囲の対応するカスタマイズド・バリアクロックレートで動作する能力をもつことが表２から分かる。表３に示すカスタマイズド・バリアクロックレートも同様にして計算され、約３５ＭＨｚから約３７ＭＨｚの間のカスタマイズド・バリアクロックレートが結果として得られる。

本発明はさらに、シリアルインターフェイスを経由してデータを様々なデータレートでかつ略固定のインターフェイスクロックレートで通信することができる機敏な通信回路を提供する。そのような通信回路は、図１に示すとともに背景技術の部分で述べたような従来のモデムまたはＤＡＡ構成部材を用いて実装される。特に、モデムプロセッサ／ＤＳＰ１０２は、通信レート（例えば、所望のシンボルレート、サンプルレート、またはシグマ‐デルタレート）を選択するためのモデム設計の当業者には周知のタイプの回路および／またはソフトウェアを含む。ＳＳＩＣ１０６はＤＳＰ１０２と通信するためのシステムＩ／Ｏインターフェイス１０８、順方向に進むデータ信号を順方向に進むシグマ‐デルタ信号に変換するための従来のシグマ‐デルタ変調器１１２、逆方向に進むシグマ‐デルタ信号をデータ信号に復号するための従来的な積分型シグマ‐デルタ復号回路、およびシグマ‐デルタ信号を絶縁バリア１１７を経由してＬＳＩＣ１１８と送受信するための絶縁バリアインターフェイス回路１１４を含む。ＳＳＩＣ１０６はさらに、絶縁バリアインターフェイス回路１１４によって送信および受信されたデータをバッファリングして統括するプロトコルフレーミング回路１１６を含む。ＳＳＩＣ１０６はさらに、バリアクロック信号を発生するための、バリアクロックコントローラ１１３および関連の電圧制御される発振器１１５からなる可変レートクロック発生器を含む。

ＬＳＩＣ１１８は絶縁バリアインターフェイス回路１２０、出力が送信バッファ１２８に接続された回線側シグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）１２６、および入力が受信バッファ１２４に接続されたシグマ−デルタ・アナログ−デジタル変換器（ＡＤＣ）１２２を含む。ＬＳＩＣ１１８はさらに、絶縁バリアからの受信信号からの局部クロック信号を駆動するためのクロックおよびデータ回復回路１２５を含んでいてもよい。

上述の機敏な通信回路は以下のように動作する。まず、モデムプロセッサ／ＤＳＰ１０２が、例えば、ルックアップテーブルでフレーム長およびインターフェイスクロックレートを参照することによって、所望の通信レート（すなわち、モデムシンボルレート、サンプルレートまたはシグマ‐デルタレート）に基づいてデジタル絶縁バリアに対するフレーム長およびインターフェイスクロックレートを選択する。そして、モデムプロセッサ／ＤＳＰ１０２が選択されたインターフェイスクロックレートをＳＳＩＣ１０６のバリアクロックコントローラ１１３に送信する。バリアクロックコントローラ１１３が選択されたインターフェイスクロックレートを受信し、対応するアナログ信号を、電圧制御される発振器１１５に出力する。電圧制御される発振器がこのアナログ信号に基づいて絶縁バリアクロックとしてインターフェイス回路１１４で使用されるデジタルクロック信号を生成する。

モデムプロセッサ／ＤＳＰ１０２も選択されたフレーム長をインターフェイス回路１１４のフレーミング回路１１６に送信する。フレーミング回路がモデムプロセッサ／ＤＳＰ１０２からのデータをバッファリングし、適当な数のパディングビットを各基本フレームの終端に挿入することによって、バッファリングされたデータを選択フレーム長のフレームに組み込む。

本発明は従来技術の絶縁バリアインターフェイスに多くの有利な効果を与える。特に、バリアクロックを発生するシステム側のインターフェイス回路における電圧制御される発振器と、回線側のインターフェイス回路上のクロックおよびデータ回復回路の両方が略固定の周波数で動作することが可能となる。双方とも、たとえサンプルレートが変わっても略固定の周波数にロックされた状態を維持できる。さらに、それらは比較的小さい周波数範囲上で動作すればよいので、低いジッタ性能のために最適化することができる。最後に、回線側の回路におけるシグマ‐デルタクロックをフレーム同期パルスから直接駆動することができる。

従って、本発明の幾つかの特定の実施例を説明してきたが、当業者であれば様々な変形、修正および改良は直ちに想到するであろう。そのような本開示によって明らかにされた変形、修正および改良は、ここでは明示的には述べられていないがこの説明の部分を構成し、本発明の精神と範囲内のものとなる。従って、以上の説明は例示のみを目的とするものであり、限定的なものではない。本発明は特許請求の範囲で規定され、およびそれと均等なものに限定される。

本発明の様々な実施例が、以下の付随する図面との関係で詳細に記載される。
図１は本発明での使用に適した通信回路を図示するブロック図である。 図２は本発明による可変長フレームを用いる通信プロトコルを図示するタイミングチャートである。 図３は本発明による連続フレーム上で絶縁バリアの連動性のバランスをとるためのさらなる通信プロトコルを図示するタイミングチャートである。

Claims (18)

1. 多数のレートに対応するインターフェイスに対してインターフェイスクロックレートを選択するための方法であって、
   該インターフェイスを経由するデータの通信のための２以上の通信レートを特定するステップと；
   該２以上の通信レートの概算公倍数を算出するステップと；
   該概算公倍数を該インターフェイスクロックレートとして選択するステップと；
   複数のフレームであって各フレームが該２以上の通信レートの少なくとも１つに対応するとともにフレーム長を有する複数のフレームを規定するステップであって、該複数のフレームの各々に対するフレーム長が、該２以上の通信レートの概算公倍数をそれぞれの通信レートで割ることによって得られるステップと
   を含む方法。
2. 請求項１記載の方法において、さらに、各通信レートにその対応するフレーム長を乗じて、その結果が該２以上の通信レートにそれぞれ対応する２以上のカスタマイズド・インターフェイスクロックレートであること、によって得られるレートに、該２以上の通信レートの各々に対するインターフェイスクロックを調整するステップを含む方法。
3. インターフェイスを介して複数の通信レートでデータを通信するための方法であって、
   第１の通信レートで、該第１の通信レートに対応する第１のデータおよび第１の量のパディングビットを含む第１のフレームを、該インターフェイスを介して略固定のインターフェイスクロックレートで送信するステップであって、該第１のフレームが対応する第１の長さを有するステップと；
   該第１の通信レートとは異なる第２の通信レートで、該第２の通信レートに対応する第２のデータおよび該第１の量のパディングビットとは異なる第２の量のパディングビットを含む第２のフレームを、該インターフェイスを介して該略固定のインターフェイスクロックレートで送信するステップであって、該第２のフレームが対応する第２の長さを有するステップとを含み、
   該第１のデータが該第１の通信レートに対応するレートで通信され、該第２のデータが該第２の通信レートに対応するレートで通信され、
   該略固定のインターフェイスクロックレートが該第１および第２の通信レートの概算公倍数であり、
   該第１のフレームおよび該第２のフレームの各々のフレーム長が、該２以上の通信レートの概算公倍数をそれぞれの通信レートで割ることによって得られる値に略等しい方法。
4. 請求項３に記載の方法であって、該第１のフレームレートに基づき、該第１のフレームを送信する前に、フレーム長を通信レートに関連付けたルックアップテーブルにおいて該第１のフレーム長を参照するステップをさらに含む方法
5. 請求項３記載の方法であって、さらに、
   該第１のフレームを送信する前に、該第１の通信レートに基づいて該略固定のインターフェイスクロックレートを調整するステップと；
   該第２のフレームを送信する前に、該第２の通信レートに基づいて該略固定のインターフェイスクロックレートを調整するステップと
   を含む方法。
6. 請求項３記載の方法において、該略固定のインターフェイスクロックレートが（ｉ）約３２ＭＨｚから約３５ＭＨｚの範囲、および（ii）約３５ＭＨｚから約３７ＭＨｚの範囲の一方の範囲内で調整可能である方法。
7. 複数の通信レートのうちのいずれかにおいて時分割多重化（ＴＤＭ）を採用するインターフェイスを介して情報を送信および受信するための方法であって、
   複数の通信レートのうちの第１の通信レートに基づき、複数のＴＤＭフレームに対応する複数のフレーム長のうちの第１のフレーム長に対応する第１の量のパディングビットを選択するステップであって、各々のＴＤＭフレームは該複数の通信レートのうちの少なくとも１つに対応し、各々のＴＤＭフレームのための該フレーム長は、該複数の通信レートの概算公倍数をそれぞれの通信レートで割ることによって得られた値に略等しいステップと；
   略固定のインターフェイスクロックレートで、
   該インターフェイスの第１のＴＤＭフレームの第１のタイムスロット中に該インターフェイスを介して第１の順方向データビット、
   該第１のＴＤＭフレームの第２のタイムスロット中に該インターフェイスを介して第１の順方向制御ビット、
   該第１のＴＤＭフレームの第３のタイムスロット中に所定の順方向フレーミングシーケンス、および
   該第１のＴＤＭフレームにおける対応する数のタイムスロット中に該第１の量の数に等しい第１の複数のパディングビット、
   を送信するステップと；
   該略固定のインターフェイスクロックレートで、
   該第１のＴＤＭフレームの第４のタイムスロット中に第１の逆方向データビット、および、
   該第１のＴＤＭフレームの第５のタイムスロット中に第１の逆方向制御ビットを受信するステップとを含み、
   該略固定のインターフェイスクロックレートは該複数の通信レートの概算公倍数である方法。
8. 請求項７記載の方法において、該インターフェイスがマンチェスタ符号を採用し、該所定の順方向フレーミングシーケンスが、該インターフェイスの３連続クロックサイクル中の「１１１」のビットパターンまたは「０００」のビットパターンの一方で表される方法。
9. 請求項７に記載の方法において、該第１の量の該第１の複数のパディングビットは、該第１の通信レートに対応するパディングビットの量を得るためにルックアップテーブルにおいて該第１の通信レートを調べることによって選択される方法。
10. 請求項７に記載の方法において、該第１のフレームを送信する前に、該略固定のインターフェイスクロックレートを、該第１の通信レートに対応する第１のカスタマイズド・インターフェイスクロックレートに調整するステップをさらに備え、該第１のカスタマイズド・インターフェイスクロックレートは、該第１のフレーム長によって乗算された該第１のクロックレートに略等しい方法。
11. 請求項７に記載の方法において、
    該複数の通信レートのうちの第２の通信レートに基づき、対応する複数のＴＤＭフレームのための該複数のフレーム長のうちの第２のフレーム長に対応する第２の量のパディングビットを選択するステップと；
    該略固定のインターフェイスクロックレートで、
    該インターフェイスの第２のＴＤＭフレームの第１のタイムスロット中に該インターフェイスを介して第２の順方向データビット、
    該第２のＴＤＭフレームの第２のタイムスロット中に該インターフェイスを介して第２の順方向制御ビット、
    該第２のＴＤＭフレームの第３のタイムスロット中に該所定の順方向フレーミングシーケンス、および
    該第１のＴＤＭフレームにおいて対応する番号のタイムスロット中に、該第２の量の第２の複数のパディングビット、
    を送信するステップと；
    該略固定のインターフェイスクロックレートで、
    該第２のＴＤＭフレームの第４のタイムスロット中に第２の逆方向データビット、および
    該第２のＴＤＭフレームの第５のタイムスロット中に第２の逆方向制御ビットを受信するステップとを含む方法。
12. 請求項１１に記載の方法において、該第２のフレームを送信する前に、該略固定のインターフェイスクロックレートを、該第２の通信レートに対応する第２のカスタマイズド・インターフェイスクロックレートに調整するステップをさらに備え、該第２のカスタマイズド・インターフェイスクロックレートは、該第１のフレーム長によって乗算された該第１のクロックレートに略等しい方法。
13. インターフェイスを介してデータを多数のデータレートでかつ略固定のインターフェイスクロックレートで通信することができる機敏な通信回路であって、
    プロセッサであって、複数の通信レートの中から１つの通信レートを選択するとともに該選択された通信レートに対応するフレーム長を選択するよう構成されたプロセッサと；
    フレーミング回路であって、該プロセッサに接続され、該プロセッサからデータを受信し、該インターフェイスを介した送信のために該データを少なくとも１つの可変長フレームに挿入するよう構成され、該少なくとも１つの可変長フレームの長さが該選択されたフレーム長に基づく、フレーミング回路と；
    を含み、
    該略固定のインターフェイスクロックレートは、該複数の通信レートの概算公倍数に略等しく、
    可変長フレームの各々の該フレーム長は、該２以上の通信レートの概算公倍数をそれぞれの通信レートで割ることによって得られる数に略等しい通信回路。
14. 請求項１３記載の通信回路において、該フレーミング回路が所定量のパディングビットを少なくとも１つの可変長フレーム内に挿入するよう構成された通信回路。
15. 請求項１３記載の通信回路において、さらに、フレーム長を通信レートに関連付けたルックアップテーブルを備え、該プロセッサは該ルックアップテーブルにおいて該選択された通信レートを調べることにより、該フレーム長を選択する通信回路。
16. 請求項１３記載の通信回路であって、さらに、
    該プロセッサに接続された可変レートのインターフェイスクロック発生器を含み、
    該プロセッサがさらに、該通信レートに基づいてカスタマイズド・インターフェイスクロックレートを選択し、該カスタマイズド・クロックレートを該可変レートのインターフェイスクロック発生器に送るよう構成された通信回路。
17. 請求項１の方法において、該インターフェイスクロックレートが該インターフェイスを介して送信される信号のためのクロックレートである方法。
18. 多数のレートに対応するインターフェイスに対してインターフェイスクロックレートを選択するための方法であって、
    該インターフェイスを経由するデータの通信のための２以上の通信レートを特定するステップと；
    該２以上の通信レートの概算公倍数を算出するステップと；
    該概算公倍数を該インターフェイスクロックレートとして選択するステップと；
    該２以上の通信レートの各々の該インターフェイスクロックレートを、各々の通信レートを対応するフレーム長で乗算して得られる値に調整することにより、該２以上の通信レートにそれぞれ対応した２以上のカスタマイズド・インターフェイスクロックレートを生成するステップとを含む方法。

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