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JP5096683B2 - 半導体装置 - Google Patents

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JP5096683B2
JP5096683B2 JP2006057341A JP2006057341A JP5096683B2 JP 5096683 B2 JP5096683 B2 JP 5096683B2 JP 2006057341 A JP2006057341 A JP 2006057341A JP 2006057341 A JP2006057341 A JP 2006057341A JP 5096683 B2 JP5096683 B2 JP 5096683B2
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Renesas Electronics Corp
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Description

本発明は、半導体装置に関し、特に、配線基板を有する半導体装置に適用して有効な技術に関する。
最外層の導体層を覆うソルダーレジスト層に開口部を設け、そのソルダーレジスト層の開口部側壁と導体層表面とで規定される空間内にめっき充填によりめっきポストを形成し、そのめっきポスト表面に半田体を形成してなる技術がある（例えば、特許文献１参照）。
特開２００２−３６８３９８号公報（図５）
配線基板上に半導体チップが搭載されるＢＧＡ（Ball Grid Array)では、配線の高密度化やＢＧＡの高機能化に対応するために多層配線基板を採用する場合が多い。多層配線基板としては、配線層が４層の基板や前記特許文献１（特開２００２−３６８３９８号公報）に開示されているような６層の多層配線基板が知られている。
しかしながら、４層や６層等の配線層を有する多層配線基板は配線層が多いためその製造工程も多く、コストが高いことが問題である。
さらに、４層以上の配線層を有する多層配線基板は、２層配線構造の配線基板に比べてその厚さも約２倍程度またはそれ以上あり、半導体装置の小型化（薄型化）への対応が困難なことが問題となる。
そこで、配線の高密度化やＢＧＡの高機能化に対応するような２層配線構造の配線基板について本発明者が検討した結果、以下のことが明らかになった。
ＢＧＡに採用される２層配線構造の配線基板には、主面に複数のボンディングリード（ワイヤ接合部）が形成され、さらに、裏面に複数のランド部が形成されており、これら主面のボンディングリードと裏面のランド部とが、引き出し配線によって平面方向に引き出されたスルーホール（ビア部）によって電気的に接続されている。
半導体装置の高機能化に伴い、半導体チップの電極数、ボンディングリードの数、およびランド部の数（列数）が増大する。
半導体装置の高機能化を確保しながら、半導体装置の小型化も実現するためには、配線基板のサイズを半導体チップのサイズに出来るだけ近づける必要がある。そのため、配線基板の主面に形成されるボンディングリードは、出来るだけ配線基板の端部（外周部、端辺）付近に配置される。
ボンディングリードは配線基板の端部付近に配置されているため、スルーホールと接続するために配線基板の平面方向に引き回す引き出し配線は、配線基板の内側（中心）に向かって配置される。
ここで、ボンディングリードやランド部の増大により、それぞれを1列に配置すると配線基板が大きくなり、半導体装置の小型化は困難となる。そこで、複数のボンディングリードと複数のランド部は、それぞれ多列に配置すれば配線基板の小型化が可能となる。
しかしながら、配線の高密度化やＢＧＡの高機能化に対応した配線基板では裏面のランド部の数も多い。例えば、裏面の外周部に５列に並んで複数のランド部が形成されている配線基板では、図１４の比較例のパッケージ基板１２に示すように、全ランド部１２ａに対して引き出し配線１２ｄによって内側（中心）に向けてスルーホール１２ｂを引き出すと、外側から３列目のランド部１２ａから引き出されたスルーホール１２ｂは、主面側の２つまたは３つのボンディングリード１２ｃに跨がって配置されることになる。すなわち、スルーホール１２ｂの直径（例えば、直径１５０μｍ）に比較してボンディングリード１２ｃの配置ピッチ（例えば、５０μｍ）は遥かに小さいため、１つのスルーホール１２ｂが複数のボンディングリード１２ｃに跨がって配置されて、隣り合ったボンディングリード同士がスルーホール１２ｂを介して電気的にショートするという問題が起こる。
このようなショートの問題を抑制するためには、ボンディングリード１２ｃの配置ピッチを大きくすれば、スルーホール１２ｂが複数のボンディングリード１２ｃに跨ることはなくなるが、配線基板のサイズが大きくなり、半導体装置の小型化が困難となる。
そこで、本発明者は、全てのスルーホール１２ｂをランド部１２ａの直上に配置する構造（以降、この構造をパッドオンビアともいう）について検討してみた。その結果、前記ショートの問題については改善することも可能であるが、以下の新たな問題が判明した。
まず、図１５に示すように、配線の高密度化やＢＧＡの高機能化への対応によりボンディングリード１２ｃが多列配置となるため、ワイヤループも多段になり、ワイヤ同士が干渉し易くなるため、ワイヤボンディングが困難となる。また、パッケージ基板１２の主面側において、引き出し配線により引き回しを行わないパッドオンビアの場合、半導体チップ１の直下にはスルーホール１２ｂを配置することが困難である。これにより、複数のランド部１２ａは半導体チップ１の外周にしか配置することが困難となるため、パッケージ基板１２のサイズが大きくなり、半導体装置の小型化が困難となる。
また、パッドオンビアではスルーホール１２ｂの配線部の強度が、引き出し配線が接続されたボンディングリード（その直下にスルーホールが形成されていないボンディングリード）１２ｃに比べ低いため、ワイヤボンディング時のボンディング荷重（キャピラリによる荷重）にスルーホール１２ｂの配線が耐えられず、クラックが生じる。更には、図１６に示すように、スルーホール１２ｂの内部に導体膜が充填されているが、スルーホール１２ｂの領域は平坦度が低く、凹部が形成された状態となる。これにより、パッドオンビア上にワイヤボンディングを行うと、ワイヤ４とパッドオンビアとの接合性は相対的に低くなり、応力が集中した場合、ボンディングリード部と比較するとワイヤ接合不良が生じ易い。
本発明の目的は、半導体装置の低コスト化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の配線基板における配線の高密度化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の実装の信頼性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、平面形状が四角形から成る第１主面、平面形状が四角形から成り、かつ前記第１主面に対向する第１裏面、前記第１主面に形成された複数のワイヤ接合部、前記第１裏面に形成された複数のランド部、前記第１主面および前記第１裏面のうちの一方から他方に向かってそれぞれ形成された複数の貫通孔、および前記複数の貫通孔内にそれぞれ形成された複数の導体部を有する配線基板と、第２主面、前記第２主面に対向する第２裏面、および前記第２主面に形成された複数のパッドを有し、前記第２裏面が前記配線基板の前記第１主面と対向するように、前記配線基板の前記第１主面上に搭載された半導体チップと、前記半導体チップの前記複数のパッドと前記配線基板の前記複数のワイヤ接合部とをそれぞれ電気的に接続する複数のワイヤと、前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、前記複数のランド部にそれぞれ接続された複数の外部端子と、を含み、前記複数のワイヤ接合部は、前記複数の導体部を介して前記複数のランド部とそれぞれ電気的に接続されており、前記複数のワイヤ接合部は、平面視において、前記配線基板の前記第１主面の各辺に沿って、複数列に亘って形成されており、前記複数の貫通孔のそれぞれに形成された導体部の前記第１主面側における直径は、前記複数のワイヤ接合部のうちの同列において互いに隣り合ったワイヤ接合部間の配置ピッチよりも大きく、前記複数の貫通孔は、平面視において、前記配線基板の前記第１裏面の各辺に沿って、かつ複数列に亘って形成された複数の第１貫通孔と、その複数列の間に配置された第２貫通孔とを有し、前記複数のランド部は、平面視において、前記配線基板の前記第１裏面の各辺に沿って、かつ複数列に亘って形成されており、前記複数のランド部は、前記第１貫通孔内に形成された第１導体部と電気的に接続される第１ランド部と、前記第２貫通孔内に形成された第２導体部と電気的に接続される第２ランド部とを有し、前記第１貫通孔は、平面視において前記第１ランド部の外側に配置され、かつ前記複数のワイヤ接合部のそれぞれと重ならない位置に配置されており、前記第１導体部は、前記配線基板の前記第１裏面に形成された引き出し配線を介して前記第１ランド部と電気的に接続されており、前記第２貫通孔は、平面視において前記第２ランド部の上に配置され、かつ前記複数のワイヤ接合部のそれぞれと重ならない位置に配置されていることを特徴とする半導体装置。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、２層配線構造の基板を用いて配線の高密度化や半導体装置の高機能化を実現させることができる。その結果、多層配線基板を用いた場合に比較して基板のコストを低減することができ、半導体装置の低コスト化を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示すＡ部の構造を示す拡大部分断面図、図３は図１に示す半導体装置の内部構造の一例を樹脂体を透過して示す拡大部分平面図、図４は図１に示す半導体装置の構造の一例を示す裏面図である。また、図５は図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図、図６は図５に示す配線基板の裏面側の導体パターンの一例を示す裏面図、図７は図５に示すＢ部の構造を示す拡大部分平面図、図８は図６に示すＢ部の構造を示す拡大部分裏面図、図９は図５に示すＢ部の主面側と裏面側の導体パターンを重ね合わせた構造を示す導体パターン図である。さらに、図１０は図９に示すＣ部の構造を示す拡大部分平面図、図１１は図１０に示すＤ−Ｄ線に沿って切断した断面の構造を示す部分断面図、図１２は本発明の半導体装置の衝撃試験の方法の一例を示す試験概念図、図１３は本発明の半導体装置の落下試験の方法の一例を示す試験概念図である。
本実施の形態の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の半導体パッケージであり、本実施の形態ではその一例として、図１〜図４に示すようなＢＧＡ７を取り上げて説明する。なお、ＢＧＡ７は、例えば、３００ピン以上の外部端子を有しており、比較的ピン数が多い半導体パッケージである。図４に示すように、配線基板の裏面３ｂに複数の外部端子である半田ボール８が格子状に配置されて取り付けられている。
図１〜図４に示すＢＧＡ７の構造について説明すると、パッケージ基板（配線基板）３と、パッケージ基板３の主面３ａ上に搭載された半導体チップ１と、半導体チップ１のパッド（電極）１ｃとパッケージ基板３の主面３ａのボンディングリード（ワイヤ接合部）３ｊとを電気的に接続する導電性のワイヤ４と、パッケージ基板３の裏面３ｂのランド部３ｄ上に設けられた複数の半田ボール（外部端子）８と、樹脂体６とからなる。
半導体チップ１は、例えば、シリコンなどによって形成され、その主面１ａには集積回路が形成されている。また、半導体チップ１におけるその厚さと交差する平面形状は方形状であり、本実施の形態では正方形である。さらに、図３に示すように主面１ａの周縁部には集積回路と電気的に接続される複数のパッド１ｃが形成されている。また、このパッド１ｃと、パッケージ基板３の主面３ａ上に形成されたボンディングリード３ｊとが導電性のワイヤ４によってそれぞれ電気的に接続されている。このワイヤ４は、例えば、金線等である。
また、半導体チップ１は、図１に示すように、その裏面１ｂが、ペースト剤やダイアタッチフィルム等の接着剤２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。
また、樹脂体６は、例えば、エポキシ系樹脂等からなるとともに、パッケージ基板３の主面３ａ側に形成されており、半導体チップ１及び複数の導電性のワイヤ４を樹脂封止するものである。
また、パッケージ基板３の裏面３ｂに設けられた複数の外部端子である半田ボール８は、例えば、Ｐｂ−Ｓｎ等の半田からなり、図４に示すように、パッケージ基板３の裏面３ｂに、例えば５列配置で格子状に設けられている。
ここで、パッケージ基板３は、図１及び図２に示すように、主面３ａと、主面３ａに対向する裏面３ｂと、コア材３ｃと、主面３ａに形成された複数の導体パターンと、裏面３ｂに形成された複数の導体パターンと、前記導体パターンの一部を除いてこの導体パターンを覆う絶縁膜であるソルダレジスト膜３ｋとを有している。
すなわち、本実施の形態のパッケージ基板３は、その主面３ａと裏面３ｂとに前記導体パターンが形成された２層配線構造の基板である。なお、ソルダレジスト膜３ｋは、主面３ａ及び裏面３ｂそれぞれの表面に形成されており、主面３ａ側では、ソルダレジスト膜３ｋの開口部３ｆ（図７参照）に複数のボンディングリード（ワイヤ接合部）３ｊが露出している。一方、裏面３ｂでは、それぞれのランド部３ｄがソルダレジスト膜３ｋから露出している。
また、パッケージ基板３の主面３ａには、図５に示すように、複数のボンディングリード３ｊと、それぞれのボンディングリード３ｊに配線部３ｉを介して接続された複数のビア部（スルーホール）とが形成されている。複数のボンディングリード３ｊは、主面３ａの周縁部及びその内側に２列に並んで配置されている。
一方、パッケージ基板３の裏面３ｂには、図６に示すように、複数のランド部３ｄと、複数のランド部３ｄのうちの一部のランド部３ｄに接続された引き出し配線３ｈと、引き出し配線３ｈに接続されたビア部（スルーホール）とがそれぞれ複数形成されている。その際、複数のランド部３ｄは裏面３ｂの外周部に沿って５列に並んで形成されている。
したがって、主面３ａに設けられた複数のボンディングリード３ｊは、それぞれ対応するビア部（スルーホール）を介して裏面３ｂのランド部３ｄに電気的に接続されている。なお、主面３ａのボンディングリード３ｊ、配線部３ｉ、ビア部（スルーホール）、裏面３ｂのランド部３ｄ、配線部３ｉ及びビア部（スルーホール）等の導体パターンは、例えば、銅合金によって形成されており、前記導体パターンには無電解めっき処理が施されている。この場合、給電線を必要としないため、高密度配線に対してより有効である。ただし、前記導体パターンに給電線を設けて電解めっき処理を施してもよい。
また、パッケージ基板３におけるその厚さと交差する平面形状は方形状であり、本実施の形態では正方形である。
さらに、本実施の形態のパッケージ基板３に形成された複数のビア部は、図２に示すように、ランド部３ｄに接続する引き出し配線３ｈによって平面方向に引き出されて配置された第１スルーホール部（第１ビア部）３ｅと、ランド部３ｄ上（ランド部３ｄと平面的に重なる位置）に配置された、所謂パッドオンビアと呼称される第２スルーホール部（第２ビア部）３ｇとを含んでいる。すなわち、パッケージ基板３には、ランド部３ｄから平面方向に引き出されて配置された第１スルーホール部３ｅと、パッドオンビアである第２スルーホール部３ｇとが混載して設けられており、それぞれが複数個設けられている。
また、第１スルーホール部３ｅ及び第２スルーホール部３ｇ等の前記ビア部は、コア材３ｃに形成された貫通孔３ｎと、貫通孔３ｎの内部に配置された導体膜（導体部）３ｍとから形成されている。すなわち、貫通孔３ｎの内壁に導体膜３ｍが形成されており、この導体膜３ｍが主面３ａ側の導体パターン及び裏面３ｂ側の導体パターンと接続されている。なお、貫通孔３ｎの内部には、導体膜３ｍのみが充填されていてもよいし、また、導体膜３ｍと絶縁膜が配置されていてもよい。
ここで、パッドオンビア（第２スルーホール部３ｇ）は、ランド部３ｄ上に直接配置するため、引き出し配線３ｈを必要とせず、したがって、狭い限られた領域であっても配置することができる。すなわち、パッドオンビアは、配線密度が比較的高い領域に形成する方がより有効である。
しかしながら一方で、パッドオンビアは、引き出し配線３ｈによって引き出される第１スルーホール部３ｅと比較すると、その内部に配置される導体部の強度が低い。そのため、ワイヤボンディング時には付与されるボンディング荷重（キャピラリによる荷重）により、引き出し配線３ｈを介して平面的に離間されたビア部と接続されるボンディングリード３ｊと比較して、導体膜３ｍにクラックが生じ易い。したがって、パッドオンビアを基板内の応力が集中し易い領域に配置することは避けた方が好ましく、応力が集中しにくい領域に配置することが好ましい。
すなわち、パッケージ基板３において、引き出し配線３ｈによって引き出される第１スルーホール部３ｅと、パッドオンビアである第２スルーホール部３ｇの混載を行う際には、パッドオンビアの配置位置を考慮して設けなければならない。
そこで、図１２は、ＢＧＡ７をテスト用基板９に実装した状態で行う衝撃試験の方法の一例を示しており、かつ、図１３は、ＢＧＡ７をテスト用基板９に実装した状態で行う落下試験の方法の一例を示している。
まず、図１２の衝撃試験は、衝撃試験用の治具である第１の治具５に固定されたテスト用基板９にＢＧＡ７を実装し、この状態で、鉄棒であるロッド１０をＢＧＡ７の中央部に落下させて瞬間的な衝撃をＢＧＡ７に付与して実装状態のＢＧＡ７の衝撃試験を行うものである。
一方、図１３の落下試験は、落下試験用の治具である第２の治具１１に固定されたテスト用基板９にＢＧＡ７を実装し、この状態で、治具ごとＢＧＡ７を自由落下させてＢＧＡ７に応力を付与して実装状態のＢＧＡ７の落下試験を行うものである。
図１２の衝撃試験と図１３の落下試験の結果から、ＢＧＡ７のパッケージ基板３の裏面３ｂに設けられた複数の半田ボール８のうち、主に最外周に配置された半田ボール８の接続部にクラックが形成されていることが判った。これは、パッケージ基板３において、パッケージ基板３の中心から遠い位置ほど、応力が集中し易い。すなわち、パッケージ基板３の最外周に配置された半田ボール８は応力が集中しているため、図１２に示すような衝撃試験や、図13に示すような落下試験により、クラックが形成された。
したがって、パッドオンビアである第２スルーホール部３ｇは、引き出し配線３ｈによって引き出される第１スルーホール部３ｅに比べてその内部に配置される導体膜３ｍの強度が低いため、最外周のランド部３ｄには第２スルーホール部３ｇを配置しない方が好ましい。すなわち、複数のランド部３ｄのうち、最外周に配置されたランド部３ｄは、引き出し配線３ｈを介して第１スルーホール部３ｅに接続されている方が好ましい。
さらに、図３に示すように、パッケージ基板３の半導体チップ１の対角線の延長線上には強度が高い第１スルーホール部３ｅが配置されていることが好ましい。すなわち、パッケージ基板３の対角線上を含む角部付近には応力が集中し易いため、比較的内部の導体膜３ｍの強度が高い第１スルーホール部３ｅを配置し、パッドオンビア（第２スルーホール部３ｇ）は配置しないようにすることが好ましい。
また、図２に示すように、パッケージ基板３の主面３ａに形成されたボンディングリード（ワイヤ接合部）３ｊは、引き出し配線３ｈを介して平面的に離間した位置に形成されたビア部（第1スルーホール３ｅ、第２スルーホール部３ｇ）と接続されることが好ましい。これは、上記したようにビアの直径がボンディングリード３ｊの配置ピッチよりも大きいため、ボンディングリード３ｊの直下にビア部を形成してパッケージ基板３の裏面３ｂ側に引き回すそうとした場合、１つのビア部が複数のボンディングリード３ｊに跨って配置されてしまうため、隣り合ったボンディングリード同士がビア部を介して電気的にショートしてしまう。このショートを抑制するためにはボンディングリード３ｊの配置ピッチをビア部の直径よりも大きくしなければならず、これによりパッケージ基板３の小型化が困難となる。したがって、ボンディングリード３ｊにはパッドオンビア（第２スルーホール部３ｇ）を配置しないで、引き出し配線３ｈを介して平面的に離間した位置に形成されたビア部（第1スルーホール３ｅ、第２スルーホール部３ｇ）を接続されることが好ましい。
また、本実施の形態のＢＧＡ７では、パッケージ基板３の主面３ａには、図５に示すように、複数のボンディングリード３ｊが周縁部とその内側に２列に並んで配置されている。一方、裏面３ｂには、図６に示すように、複数のランド部３ｄが外周部に沿って５列に並んで形成されている。
すなわち、図７に示すように、主面３ａの最外周には複数のボンディングリード（第1のボンディングリード）３ｊが配置されており、さらに、その内側に３列に亘って第１スルーホール部３ｅ及び第２スルーホール部３ｇ等のビア部が配置され、その内側に複数のボンディングリード（第２のボンディングリード）３ｊが配置されている。そこで、ボンディングリード３ｊの直下で、かつ最外周にはパッドオンビア（第２スルーホール部３ｇ）は配置しない方が好ましいため、図８に示すように、裏面３ｂの最外周には、引き出し配線３ｈを介して第１スルーホール部３ｅに接続するランド部３ｄが配置されている。
また、内側のボンディングリード３ｊは、外側から３列目のランド部３ｄと4列目のランド部３ｄの間に対応するパッケージ基板３の主面３ａ側に配置されており、ボンディングリード３ｊの直下にはパッドオンビア（第２スルーホール部３ｇ）を配置しない方が好ましいため、主面３ａの内側のボンディングリード３ｊの直下にも、図８に示すように引き出し配線３ｈを介して第１スルーホール部３ｅに接続するランド部３ｄが配置されており、この列のランド部３ｄが外側から３列目のランド部３ｄの列となっている。
したがって、パッケージ基板３の裏面３ｂにおいて、複数のパッドオンビア（第２スルーホール部３ｇ）は、主面３ａ側の最外周のボンディングリード３ｊと内側のボンディングリード３ｊの間の領域に対応して、５列のランド部３ｄのうちの外側から２列目のランド部３ｄ上に配置されている。
その際、図８に示す裏面３ｂにおいて、最外周のランド部３ｄに接続する引き出し配線３ｈは内側に向けて引き出され、その端部に第１スルーホール部３ｅが接続されており、かつ外側から３列目のランド部３ｄに接続する引き出し配線３ｈは外側に向けて引き出され、その端部に第１スルーホール部３ｅが接続されている。
したがって、外側から２列目のランド部３ｄ上に配置されたパッドオンビア（第２スルーホール部３ｇ）は、外側から内側に向かう方向において第１スルーホール部３ｅによって挟まれて配置されている。
すなわち、最外周のランド部３ｄと外側から３列目のランド部３ｄとの間の領域には、外側から２列目のランド部３ｄと、加えてその周囲に第１スルーホール部３ｅが配置されているため、非常に高密度配線の領域となる。したがって、この領域に引き出し配線３ｈを必要としないパッドオンビアである第２スルーホール部３ｇを配置することは、配線スペースが少ないという観点からも非常に有効である。
なお、図９と図１０は主面３ａと裏面３ｂの導体パターンを重ね合わせた図であり、図１１はその断面構造を示すものである。図１０に示すように、隣り合ったボンディングリード３ｊの配置ピッチをＰとし、第１スルーホール部３ｅ等のビア部に形成された導体部３ｍの主面３ａ側における直径をＬとし、ランド部３ｄの直径をＭとすると、一例を取り上げると、Ｐは約５０μｍであり、Ｌは約１５０μｍであり、Ｍは２００〜３００μｍ程度である。
したがって、Ｐ＜Ｌ＜Ｍの関係となっている。この時、最外周と内側のボンディングリード３ｊそれぞれの直下のランド部３ｄ（最外周と外側から３列目のランド部３ｄ）は、それぞれこれらに接続する第１スルーホール部３ｅが、それぞれ引き出し配線３ｈを介して引き出されているため、主面３ａ側においてボンディングリード３ｊと第１スルーホール部３ｅとがショートすることを防止できる。
次に、本実施の形態のＢＧＡ７の組み立てについて説明する。
まず、主面３ａのデバイス領域に図５に示す導体パターンが形成され、さらに裏面３ｂのデバイス領域に図６に示す導体パターンが形成され、かつこのようなデバイス領域を複数備えた多数個取り基板を準備する。すなわち、各デバイス領域に、図２に示すようなランド部３ｄから引き出し配線３ｈによって引き出された第１スルーホール部３ｅと、ランド部３ｄ上に配置された第２スルーホール部３ｇ（パッドオンビア）とが混載されている多数個取り基板を準備する。
その後、ダイボンディングを行って前記多数個取り基板上に接着剤２を介して半導体チップ１を固着する。
その後、ワイヤボンディングを行う。ここでは、図２に示すように、半導体チップ１の主面１ａのパッド１ｃと、これに対応する前記多数個取り基板のパッケージ基板３のワイヤ接合部であるボンディングリード３ｊとを金線等の導電性のワイヤ４によって電気的に接続する。
その後、樹脂モールドを行う。ここでは、前記多数個取り基板上において、複数の半導体チップ１や複数のワイヤ４を一括して覆って樹脂封止する。なお、封止用樹脂は、例えば、熱硬化性のエポキシ系樹脂等である。
その後、ボールマウントを行ってパッケージ基板３の裏面３ｂの各ランド部３ｄに半田ボール８を接続する。
その後、個片化を行う。例えば、ダイシングによって切断して各ＢＧＡ７に個片化する。
本実施の形態のＢＧＡ（半導体装置）７によれば、ＢＧＡ７のパッケージ基板３に設けられた複数のビア部が、ランド部３ｄに接続する引き出し配線３ｈによって平面方向に引き出された第１スルーホール部３ｅと、ランド部３ｄ上（ランド部３ｄと平面的に重なる位置）に配置されたパッドオンビアである第２スルーホール部３ｇとを含むことにより、２層配線構造のパッケージ基板３を用いて配線の高密度化やＢＧＡ７の高機能化を実現させることができる。
その結果、４層や６層等の多層配線基板を用いた場合に比較してパッケージ基板３のコストを低減することができ、ＢＧＡ７の低コスト化を図ることができる。
また、２層配線構造のパッケージ基板３を用いることにより、多層配線基板より基板の厚さを薄くすることができ、ＢＧＡ７の小型化（薄型化）を図ることができる。なお、引き出し配線３ｈによって平面方向に引き出された第１スルーホール部３ｅと、ランド部３ｄ上に配置された第２スルーホール部３ｇ（パッドオンビア）を有することで、パッケージ基板３の主面３ａの複数のボンディングリード３ｊを２列程度で配置することができ、ワイヤループを多段に形成することなく２段で形成することができる。その結果、ＢＧＡ７の小型化（薄型化）を図ることができる。
また、引き出し配線３ｈによって平面方向に引き出された第１スルーホール部３ｅと、ランド部３ｄ上に配置されたパッドオンビアである第２スルーホール部３ｇを有し、かつ配線密度が高い箇所に第２スルーホール部３ｇを配置することで、スルーホール（ビア部）のための引き出し配線３ｈの本数を少なくすることができる。
その結果、２層配線構造のパッケージ基板３においても配線の高密度化とＢＧＡ７の高機能化を実現することができる。さらに、スルーホール（ビア部）のための引き出し配線３ｈの本数を少なくすることができるため、パッケージ基板３における配線レイアウトの設計を容易にすることができる。
また、引き出し配線３ｈによって平面方向に引き出された第１スルーホール部３ｅと、ランド部３ｄ上に配置されたパッドオンビアである第２スルーホール部３ｇを有し、かつ第１スルーホール部３ｅを、外部端子（半田ボール８）に比較的応力が集中し易い基板の角部を含む周縁部に配置することにより、ＢＧＡ７の実装基板への実装後に外部端子にクラックが形成されることを低減できる。その結果、ＢＧＡ７の実装の信頼性の向上を図ることができる。
また、引き出し配線３ｈによって平面方向に引き出された第１スルーホール部３ｅと、ランド部３ｄ上に配置されたパッドオンビアである第２スルーホール部３ｇを有し、かつボンディングリード３ｊの直下には第１スルーホール部３ｅを配置することにより、第１スルーホール部３ｅでは引き出し配線３ｈによってスルーホール（ビア部）を引き出すため、ボンディングリード３ｊとスルーホールの配置をずらすことができる。
したがって、スルーホールとボンディングリード３ｊの電気的ショートを防止することができる。
さらに、ボンディングリード３ｊの直下に第１スルーホール部３ｅを配置することにより、この第１スルーホール部３ｅのスルーホールは引き出し配線３ｈによって引き出されて配置されるため、ワイヤボンディング時にボンディング荷重が直接スルーホールに掛かることを回避できる。したがって、第１スルーホール部３ｅのスルーホールはワイヤボンディング時のボンディング荷重に耐えることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、外部端子が半田ボール８の場合を説明したが、外部端子が半田ボール８以外の場合であってもよい。すなわち、第１スルーホール部３ｅと、パッドオンビアである第２スルーホール部３ｇとが混載されている配線基板を備えた半導体装置であれば、ＬＧＡ（Land Grid Array)等の半導体装置であってもよい。
本発明は、配線基板を有する電子装置に好適である。
本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示すＡ部の構造を示す拡大部分断面図である。 図１に示す半導体装置の内部構造の一例を樹脂体を透過して示す拡大部分平面図である。 図１に示す半導体装置の構造の一例を示す裏面図である。 図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図である。 図５に示す配線基板の裏面側の導体パターンの一例を示す裏面図である。 図５に示すＢ部の構造を示す拡大部分平面図である。 図６に示すＢ部の構造を示す拡大部分裏面図である。 図５に示すＢ部の主面側と裏面側の導体パターンを重ね合わせた構造を示す導体パターン図である。 図９に示すＣ部の構造を示す拡大部分平面図である。 図１０に示すＤ−Ｄ線に沿って切断した断面の構造を示す部分断面図である。 本発明の半導体装置の衝撃試験の方法の一例を示す試験概念図である。 本発明の半導体装置の落下試験の方法の一例を示す試験概念図である。 比較例の半導体装置に組み込まれる配線基板の導体パターンにおけるボンディングリードとスルーホールの位置関係の一例を示す拡大部分平面図である。 比較例の半導体装置の構造を示す部分断面図である。 図１５のスルーホールの構造を示す拡大部分断面である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ 接着剤
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド部
３ｅ 第１スルーホール部（第１ビア部）
３ｆ 開口部
３ｇ 第２スルーホール部（第２ビア部）
３ｈ 引き出し配線
３ｉ 配線部
３ｊ ボンディングリード（ワイヤ接合部）
３ｋ ソルダレジスト膜
３ｍ 導体膜（導体部）
３ｎ 貫通孔
４ ワイヤ
５ 第１の治具
６ 樹脂体
７ ＢＧＡ（半導体装置）
８ 半田ボール（外部端子）
９ テスト用基板
１０ ロッド
１１ 第２の治具
１２ パッケージ基板
１２ａ ランド部
１２ｂ スルーホール
１２ｃ ボンディングリード
１２ｄ 引き出し配線

Claims (10)

  1. 平面形状が四角形から成る第１主面、平面形状が四角形から成り、かつ前記第１主面に対向する第１裏面、前記第１主面に形成された複数のワイヤ接合部、前記第１裏面に形成された複数のランド部、前記第１主面および前記第１裏面のうちの一方から他方に向かってそれぞれ形成された複数の貫通孔、および前記複数の貫通孔内にそれぞれ形成された複数の導体部を有する配線基板と、
    第２主面、前記第２主面に対向する第２裏面、および前記第２主面に形成された複数のパッドを有し、前記第２裏面が前記配線基板の前記第１主面と対向するように、前記配線基板の前記第１主面上に搭載された半導体チップと、
    前記半導体チップの前記複数のパッドと前記配線基板の前記複数のワイヤ接合部とをそれぞれ電気的に接続する複数のワイヤと、
    前記半導体チップ及び前記複数のワイヤを封止する樹脂体と、
    前記複数のランド部にそれぞれ接続された複数の外部端子と、
    を含み、
    前記複数のワイヤ接合部は、前記複数の導体部を介して前記複数のランド部とそれぞれ電気的に接続されており、
    前記複数のワイヤ接合部は、平面視において、前記配線基板の前記第１主面の各辺に沿って、複数列に亘って形成されており、
    前記複数の貫通孔のそれぞれに形成された導体部の前記第１主面側における直径は、前記複数のワイヤ接合部のうちの同列において互いに隣り合ったワイヤ接合部間の配置ピッチよりも大きく、
    前記複数の貫通孔は、平面視において、前記配線基板の前記第１裏面の各辺に沿って、かつ複数列に亘って形成された複数の第１貫通孔と、その複数列の間に配置された第２貫通孔とを有し、
    前記複数のランド部は、平面視において、前記配線基板の前記第１裏面の各辺に沿って、かつ複数列に亘って形成されており、
    前記複数のランド部は、前記第１貫通孔内に形成された第１導体部と電気的に接続される第１ランド部と、前記第２貫通孔内に形成された第２導体部と電気的に接続される第２ランド部とを有し、
    前記第１貫通孔は、平面視において前記第１ランド部の外側に配置され、かつ前記複数のワイヤ接合部のそれぞれと重ならない位置に配置されており、
    前記第１導体部は、前記配線基板の前記第１裏面に形成された引き出し配線を介して前記第１ランド部と電気的に接続されており、
    前記第２貫通孔は、平面視において前記第２ランド部の上に配置され、かつ前記複数のワイヤ接合部のそれぞれと重ならない位置に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数のワイヤ接合部は、平面視において、前記配線基板の前記第１主面の各辺に沿って、かつ２列に亘って形成されており、
    前記複数のランド部は、平面視において、前記配線基板の前記第１裏面の各辺に沿って、かつ５列に亘って形成されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記第２貫通孔は、平面視において、前記５列のランド部のうちの外側から２列目のランド部の上に配置されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第１ランド部は、前記ワイヤ接合部の直下に配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記複数のランド部のうち、最外周に配置されたランド部は、前記第１ランド部であることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記配線基板の前記半導体チップの対角線の延長線上には前記第１貫通孔が配置されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、前記配線基板は、その主面と裏面に導体パターンが形成された２層配線構造の基板であることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記配線基板の前記第１裏面は、絶縁膜で覆われており、
    前記複数のランド部のそれぞれの一部は、前記絶縁膜から露出していることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、同列における隣り合ったワイヤ接合部間の配置ピッチをＰとし、前記貫通孔に形成された導体部の前記第１主面側における直径をＬとし、前記ランド部の直径をＭとすると、Ｐ＜Ｌ＜Ｍであることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記外部端子は、半田ボールであることを特徴とする半導体装置。
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