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JP2011082451A - 半導体用パッケージ基板及びこれを備える半導体装置 - Google Patents

半導体用パッケージ基板及びこれを備える半導体装置 Download PDF

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裕正 武田
Satoshi Isa
聡 伊佐
Mitsuaki Katagiri
光昭 片桐
Ken Iwakura
健 岩倉
Masaru Hasegawa
優 長谷川
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Abstract

【課題】パッケージ基板上の配線とチップとの間の浮遊容量が減少させることにより、信号品質を向上させる。
【解決手段】半導体チップＣとこれが搭載されるパッケージ基板Ｐとを備えた半導体装置であって、パッケージ基板Ｐは、半導体チップＣに接続される内部端子３０と、内部端子３０に接続される表面配線５２と、外部端子４０に接続される裏面配線５４と、表面配線５２と裏面配線５４とを接続するコンタクト５６とを備える。コンタクト５６のうち、信号が伝送されるコンタクト５６は、内部端子３０の近傍に配置される。これにより、半導体チップＣから引き出された信号は、すぐにパッケージ基板Ｐのチップ搭載面から遠ざけられるため、パッケージ基板Ｐ上の配線とチップとの間の浮遊容量が低減される結果、信号品質が高められる。
【選択図】図２

Description

本発明は半導体用パッケージ基板及びこれを備える半導体装置に関し、特に、複数の配線層を有する半導体用パッケージ基板及びこれを備える半導体装置に関する。
ＢＧＡ基板などの半導体用パッケージ基板としては、特許文献１に記載されているような多層基板が知られている。しかしながら、半導体用パッケージ基板のコストは配線層が多くなるほど高くなることから、低コスト化を実現するためには、特許文献２に記載されているように基板の両面を配線層として用いることが望ましい。
特許文献２に記載された半導体用パッケージ基板は、半導体チップの搭載面側の配線層を用いて対応する外部端子（ボール）の近傍まで配線を引き出し、コンタクトを介して裏面の配線層に接続する構成を有している。このため、裏面の配線層においてはコンタクトから外部端子までを接続する短い配線を用いれば足りる。
特開２００８−１３５７７２号公報 特開２００７−２３５００９号公報
しかしながら、近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップは端子数、特にデータ入出力端子の数が増加傾向にあることから、特許文献２に記載された半導体パッケージでは、パッケージ上における配線のレイアウトが困難となる。しかも、一般的なＤＲＡＭにおいては、チップ上の端子（バンプ）がチップの周辺部ではなく中央部に設けられていることから、特許文献２に記載された半導体パッケージのように、主にチップ搭載面側の配線層を用いて再配線が行うと、パッケージ基板上の配線とチップとの間の浮遊容量が大きくなり、信号品質を低下させるおそれがある。
本発明による半導体装置は、中央部に配列された複数の信号端子を有する半導体チップと、該半導体チップが搭載されるパッケージ基板とを備えた半導体装置であって、前記パッケージ基板は、前記複数の信号端子と其々接続される複数の第１の信号線が設けられる第１の配線層と、前記複数の第１の信号線と第２の配線層に設けられる複数の第２の信号線とを其々接続する複数の信号コンタクトとを備えており、前記複数の信号に対応する前記複数の信号コンタクトは、前記半導体チップの前記中央部に隣接して配置されていることを特徴とする。
本発明によれば、パッケージ基板の信号コンタクトを半導体チップの中央部に隣接して配置していることから、半導体チップのバンプから引き出された信号は、すぐにパッケージ基板のチップ搭載面から遠ざけられる。これにより、パッケージ基板上の配線とチップとの間の浮遊容量が低減されることから、信号品質を高めることが可能となる。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を示す模式的な断面図である。 配線５０のいくつかのパターンを示す模式図である。 （ａ）はパッケージ基板Ｐを透過的に示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図である。 パッケージ基板Ｐの一方の表面Ｐａの具体的なレイアウトの一例を示す平面図である。 パッケージ基板Ｐの他方の表面Ｐｂの具体的なレイアウトの一例を示す平面図である。 信号を同時に伝送すべき配線間における負荷の差を小さくする方法を説明するための模式図である。 変形例による半導体装置１０ａの構造を示す模式的な断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を示す模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、半導体チップＣとこれが搭載されたパッケージ基板Ｐによって構成されている。図１に示す例では、パッケージ基板Ｐ上に複数の半導体チップＣが積層されているが、本発明において搭載される半導体チップＣの数については特に限定されない。一例として、本実施形態では、半導体チップＣとしてＤＤＲ３型のＤＲＡＭが用いられている。特に限定されるものではないが、半導体チップＣの厚みは約４０μｍに薄型化されている。半導体チップＣの周囲はアンダーフィル材１２で覆われており、さらにその表面が樹脂１４によって覆われている。
半導体チップＣはペースト材１６を介して、ソルダーレジスト１８が設けられたパッケージ基板Ｐの一方の表面Ｐａ側に搭載されている。パッケージ基板Ｐの一方の表面Ｐａには、半導体チップＣのバンプ２０とフリップチップ接続される内部端子３０が設けられている。一方、パッケージ基板Ｐの他方の表面Ｐｂには、外部端子４０が設けられている。そして、パッケージ基板Ｐには、対応する複数の内部端子３０と複数の外部端子４０とをそれぞれ電気的に接続する複数の配線５０が形成されている。これら配線５０の詳細については後述する。
本実施形態においては、バンプ２０が半導体チップＣの中央部に配列されている。図１に示す断面図は、バンプ２０の配列方向と直交する断面を示していることから、バンプ２０及び内部端子３０はそれぞれ１つずつしか示されていない。
上述の通り、パッケージ基板Ｐに設けられた配線５０は、対応する内部端子３０及び外部端子４０を電気的に接続する。このため、配線５０には、一方の表面Ｐａに設けられた表面配線５２と、他方の表面Ｐｂに設けられた裏面配線５４と、これらを短絡するコンタクト５６が含まれることになる。このうち、表面配線５２及び裏面配線５４はパッケージ基板Ｐの主面（Ｐａ，Ｐｂ）と平行に設けられた配線部分であり、コンタクト５６はパッケージ基板Ｐを貫通して設けられた配線部分である。
図２は、配線５０のいくつかのパターンを示す模式図である。
図２（ａ）に示すパターンは、コンタクト５６を内部端子３０に隣接して配置した例であり、表面配線５２が極めて短くなり、逆に裏面配線５４が長くなる。本実施形態では、このパターンの配線５０ａは信号配線において主に用いられる。信号配線とは、アクセス対象となるメモリセルを指定するアドレス信号、各種機能動作を指定するコマンド信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ，クロックイネーブル信号，ＯＤＴ信号など）、チップセレクト信号、クロック信号、入出力されるデータ信号、及びそのデータ信号を制御するデータ系信号（データマスク信号、ＤＱＳ信号）などを伝送するための配線である。図２（ａ）に示すパターンを信号配線に用いれば、チップとの距離が近い表面配線５２の長さが極めて短くなることから、チップと配線の間の寄生容量が少なくなり、その結果、信号品質が高められる。
図２（ｂ）に示すパターンは、コンタクト５６を外部端子４０に隣接して配置した例であり、裏面配線５４が極めて短くなり、逆に表面配線５２が長くなる。本実施形態では、このパターンの配線５０ｂは電源配線において主に用いられる。電源配線には、動作電源を供給するための配線の他、基準電位を供給するための配線が含まれる。このパターンの配線５０ｂにおいては裏面配線５４の占有面積が極めて小さいことから、パッケージ基板Ｐの他方の表面Ｐｂにおける配線密度を低下させることができる。つまり、全ての配線を図２（ａ）に示すパターンの配線５０ａにすると、表面Ｐｂにおける配線密度が高くなり過ぎ、場合によっては配線不能となる。したがって、電源配線のように一部の配線を図２（ｂ）に示すパターンの配線５０ｂとすれば、表面Ｐｂにおける配線密度が緩和され、その結果、レイアウトの自由度が増すことから、全ての信号配線を図２（ａ）に示したパターンの配線５０ａとすることが可能となる。
尚、図２（ｃ）は、図２（ａ）に示すパターン及び図２（ｂ）に示すパターンのいずれにも属さないパターンの配線５０ｃを示しており、必要に応じ、電源配線などに用いることができる。
図３（ａ）はパッケージ基板Ｐを透過的に示す平面図であり、図３（ｂ）は図３（ａ）に示すＢ−Ｂ線に沿った略断面図である。
図３（ａ）に示すように、複数の内部端子３０は、パッケージ基板Ｐの中央部においてＸ方向に延在するエリアＡ１に配列されている。図３（ａ）に示す符号ＣＡは、半導体チップＣが搭載される領域である。本実施形態では半導体チップＣがフリップチップ接続されることから、当然ながらエリアＡ１は半導体チップＣの搭載領域ＣＡで覆われる。また、後述するエリアＡ３についても、Ｘ方向における両端部を除いて半導体チップＣの搭載領域ＣＡで覆われる。
一方、複数の外部端子４０は、パッケージ基板ＰのＹ方向における両側に位置するエリアＡ２に配列されている。図３（ａ）ではパッケージ基板Ｐを透過的に示しているが、実際には図３（ｂ）に示すように、エリアＡ１はパッケージ基板Ｐの一方の表面Ｐａに設けられ、エリアＡ２はパッケージ基板Ｐの他方の表面Ｐｂに設けられる。エリアＡ１とエリアＡ２は、平面視で、つまり、主面（Ｐａ，Ｐｂ）とは垂直な方向から見て、互いに重ならない位置に設けられている。
平面視でエリアＡ１とエリアＡ２に挟まれた領域はエリアＡ３である。エリアＡ３には、一部の配線を除き、多くの配線のコンタクト５６が配置される。
より詳細に説明すると、外部端子４０が配置されるエリアＡ２は、Ｘ方向に配列された外部端子４０の行のうち、エリアＡ１に最も近い行が配置されるサブエリアＳＡ１と、その他の行が配置されるサブエリアＳＡ２を含んでいる。
そして、サブエリアＳＡ１に配置された外部端子４０は、図２（ａ）又は図２（ｂ）に示すパターンの配線５０ａ又は５０ｂを介して対応する内部端子３０に接続される。これら配線のコンタクト５６は、エリアＡ２に配置されることなく、全てエリアＡ３に配置される。本実施形態では、サブエリアＳＡ１に配置された外部端子４０のうち、信号（アドレス、データなど）に割り当てられた外部端子４０は全て図２（ａ）に示すパターンの配線５０ａを介して対応する内部端子３０に接続され、電源に割り当てられた外部端子４０は図２（ａ）又は図２（ｂ）に示すパターンの配線５０ａ又は５０ｂを介して対応する内部端子３０に接続される。
これに対し、サブエリアＳＡ２に配置された外部端子４０は、図２（ａ）〜図２（ｃ）に示すパターンの配線５０ａ〜５０ｃのいずれかを介して、対応する内部端子３０に接続される。本実施形態では、サブエリアＳＡ２に配置された外部端子４０のうち、信号（アドレス、データなど）に割り当てられた外部端子４０は、全て図２（ａ）に示すパターンの配線５０ａを介して対応する内部端子３０に接続され、そのコンタクト５６はエリアＡ２に配置されることなくエリアＡ３に配置される。一方、サブエリアＳＡ２に配置された外部端子４０のうち、電源に割り当てられた外部端子４０は、図２（ａ）〜図２（ｃ）に示すパターンの配線５０ａ〜５０ｃのいずれかを介して対応する内部端子３０に接続される。そのコンタクト５６は、配線５０ａ又は５０ｃにおいてはエリアＡ３に配置され、配線５０ｂにおいてはエリアＡ２に配置される。
このように、本実施形態では、エリアＡ２内における位置にかかわらず、信号に割り当てられた外部端子４０は全て図２（ａ）に示すパターンの配線５０ａを介して対応する内部端子３０に接続されていることから、信号に割り当てられた表面配線５２の全体が半導体チップＣによって覆われるにもかかわらずチップとの間の浮遊容量が少なくなり、信号品質が高められる。これに対し、電源が割り当てられた外部端子４０については、任意のパターンの配線５０ａ〜５０ｃが用いられることから、必要に応じて裏面配線５４の配線密度を緩和することが可能となる。
次に、より具体的なレイアウトを参照しながら本実施形態について説明する。
図４はパッケージ基板Ｐの一方の表面Ｐａの具体的なレイアウトを示す平面図であり、図５はパッケージ基板Ｐの他方の表面Ｐｂの具体的なレイアウトを示す平面図である。
図４及び図５に示す例では、全てのアドレス信号（Ａ０〜Ａ１５，ＢＡ０〜ＢＡ３）、全てのコマンド信号（ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳＢ，ＯＤＴ，ＣＫＥ）、全てのクロック信号（ＣＫ，ＣＫＢ）及び全てのデータ信号（ＤＱ０〜ＤＱ７，ＤＭ，ＤＱＳ，ＤＱＳＢ）に関して、図２（ａ）に示すパターンの配線５０ａが用いられている。つまり、これら配線５０ａのコンタクトは、半導体チップＣの中央部に隣接して配置されている。例えば、外部端子ＤＱ２，３，５，６についてはサブエリアＳＡ２に配置されているが、図２（ａ）に示すパターンの配線５０ａが用いられているともに、そのコンタクト５６がエリアＡ２よりもエリアＡ１に近い位置に設けられている。
これに対し、電源（ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ）及び基準電圧ＶＲＥＦに関しては、図２（ａ）〜図２（ｃ）に示すパターンの配線５０ａ〜５０ｃのいずれかが用いられている。例えば、図５に示す外部端子４０ａ（ＶＳＳ端子）は図２（ａ）に示すパターンの配線５０ａを介して内部端子３０に接続されており、そのコンタクト５６はエリアＡ３に配置されている。また、外部端子４０ｂ（ＶＤＤ端子）は図２（ｂ）に示すパターンの配線５０ｂを介して内部端子３０に接続されており、そのコンタクト５６はエリアＡ２に配置されている。さらに、外部端子４０ｃ（ＶＳＳ端子）は図２（ｃ）に示すパターンの配線５０ｃを介して内部端子３０に接続されており、そのコンタクト５６はエリアＡ３内の、エリアＡ１よりもエリアＡ２に近い位置に設けられている。
このように、本実施形態においては、信号に割り当てられた外部端子４０については、全て図２（ａ）に示すパターンの配線５０ａを介して対応する内部端子３０に接続していることから、上述の通り、チップとの間の浮遊容量が低減される。しかも、電源に割り当てられた外部端子４０については、その位置などに応じて任意のパターンの配線５０ａ〜５０ｃを介して対応する内部端子３０に接続していることから、エリアＡ３に形成される裏面配線５４の配線密度を低減することが可能となる。
但し、本発明において、信号に割り当てられた外部端子４０の全てについて、図２（ａ）に示すパターンの配線５０ａを用いることは必須でない。したがって、信号に割り当てられた一部の外部端子４０については、コンタクト５６をエリアＡ３に配置する限り、図２（ｂ）又は図２（ｃ）に示すパターンの配線５０ｂ又は５０ｃを用いても構わない。この場合、各配線に与えられる浮遊容量のバランスを考慮して、図６に示すように、長さの長い（つまり浮遊容量が本来大きい）配線５０については優先的に図２（ａ）に示すパターンの配線５０ａを用い、長さの短い（つまり浮遊容量が本来小さい）配線５０については図２（ｂ）又は図２（ｃ）に示すパターンの配線５０ｂ又は５０ｃを用いることが好ましい。長さの長い配線５０とは、例えばサブエリアＳＡ２に配置された外部端子４０に対応する配線であり、当該配線に含まれるコンタクト５６については、エリアＡ３内においてエリアＡ２よりもエリアＡ１に近い位置に設ければよい。また、長さの短い配線５０とは、例えばサブエリアＳＡ１に配置された外部端子４０に対応する配線であり、当該配線に含まれるコンタクト５６については、エリアＡ３内においてエリアＡ１よりもエリアＡ２に近い位置に設ければよい。これにより、信号を同時に伝送すべき配線間における負荷の差が小さくなることから、信号間のスキューが減少する。
図７は、変形例による半導体装置１０ａの構造を示す模式的な断面図である。
図７に示す例では、パッケージ基板Ｐ上に搭載された半導体チップＣがインナーリード６０を介して内部端子３０に接続されている。このように、半導体チップＣとパッケージ基板Ｐとの接続方法については、バンプ２０による接続に限定されるものではない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、本発明において搭載する半導体チップＣの種類については特に限定されず、ＤＲＡＭの他、ＳＲＡＭ、フラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭなど他の半導体メモリであっても構わないし、ＣＰＵやＤＳＰのようなロジック系の半導体ＩＣであっても構わない。
さらに、本発明においてパッケージ基板Ｐに設けられた配線層が２層のみであることは必須でなく、３層以上の配線層を有していても構わない。
１０，１０ａ 半導体装置
２０ バンプ
３０ 内部端子
４０ 外部端子
５０ 配線
５２ 表面配線
５４ 裏面配線
５６ コンタクト
６０ インナーリード
Ａ１ 第１のエリア
Ａ２ 第２のエリア
Ａ３ 第３のエリア
Ｃ 半導体チップ
ＣＡ 搭載領域
Ｐ パッケージ基板
Ｐａ 表面
Ｐｂ 表面
ＳＡ１ 第１のサブエリア
ＳＡ２ 第２のサブエリア

Claims (15)

  1. 中央部に配列された複数の信号端子を有する半導体チップと、該半導体チップが搭載されるパッケージ基板とを備えた半導体装置であって、
    前記パッケージ基板は、前記複数の信号端子と其々接続される複数の第１の信号線が設けられる第１の配線層と、前記複数の第１の信号線と第２の配線層に設けられる複数の第２の信号線とを其々接続する複数の信号コンタクトとを備えており、
    前記複数の信号に対応する前記複数の信号コンタクトは、前記半導体チップの前記中央部に隣接して配置されていることを特徴とする半導体装置。
  2. 前記複数の第１の信号線よりも前記複数の第２の信号線の方が長いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の信号線の全体が前記半導体チップに覆われていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記パッケージ基板は、前記第２の配線層に設けられ、それぞれ対応する前記複数の第２の信号線に接続された複数の外部端子をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記半導体チップは電源端子をさらに有し、
    前記第１の配線層には、前記電源端子に接続される第１の電源線がさらに設けられ、
    前記第２の配線層には、電源コンタクトを介して前記第１の電源線に接続される第２の電源線がさらに設けられ、
    前記パッケージ基板は、前記第２の電源線に接続された外部電源端子をさらに備え、
    前記電源コンタクトは、前記外部電源端子に隣接して配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の電源線よりも前記第２の電源線の方が短いことを特徴とする請求項５に記載の半導体装置。
  7. 半導体チップを搭載するための半導体用パッケージ基板であって、
    第１のエリアを有する一方の表面と、
    平面視で前記第１のエリアと重ならない第２のエリアを有する他方の表面と、
    前記第１のエリアに設けられた複数の内部端子と、
    前記第２のエリアに設けられた複数の外部端子と、
    対応する前記複数の内部端子と前記複数の外部端子とをそれぞれ電気的に接続する複数の配線と、を備え、
    前記複数の配線は、相対的に前記一方の表面側に位置し前記一方の表面と平行に設けられた表面配線と、相対的に前記他方の表面側に位置し前記他方の表面と平行に設けられた裏面配線と、対応する前記表面配線と前記裏面配線を接続するコンタクトとをそれぞれ含み、
    前記複数の配線のうち複数の信号配線に含まれるコンタクトは、いずれも前記第２のエリアに設けられることなく、平面視で前記第１のエリアと前記第２のエリアに挟まれた第３のエリアに設けられていることを特徴とする半導体用パッケージ。
  8. 前記第２のエリアは、前記第３のエリアを介して前記第１のエリアと対向する第１のサブエリアと、前記第１のサブエリアから見て前記第１及び第３のエリアとは反対側に位置する第２のサブエリアを含み、
    前記複数の外部端子は、前記第１のサブエリアに配置された複数の第１の外部端子と、前記第２のサブエリアに配置された複数の第２の外部端子とを含み、
    前記複数の信号配線は、前記第１の外部端子に接続された第１の配線と、前記第２の外部端子に接続された第２の配線とを含んでいることを特徴とする請求項７に記載の半導体用パッケージ。
  9. 前記第２の配線に含まれるコンタクトは、前記第２のエリアよりも前記第１のエリアに近い位置に設けられていることを特徴とする請求項８に記載の半導体用パッケージ。
  10. 前記複数の配線のうち第１の電源を供給するための第３の配線は、前記複数の第２の外部端子のいずれかに接続されており、
    前記第３の配線に含まれるコンタクトは、前記第２のエリアに設けられていることを特徴とする請求項８又は９に記載の半導体用パッケージ。
  11. 前記複数の配線のうち第２の電源を供給するための第４の配線は、前記複数の第２の外部端子のいずれかに接続されており、
    前記第４の配線に含まれるコンタクトは、前記第３のエリア内の、前記第１のエリアよりも前記第２のエリアに近い位置に設けられていることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体用パッケージ。
  12. 前記複数の信号配線のうち所定の信号を同時に伝送すべき配線は、相対的に配線長の短い第５の配線と相対的に配線長の長い第６の配線とを含み、
    前記第５の配線に含まれる前記表面配線よりも前記第６の配線に含まれる前記表面配線の方が短いことを特徴とする請求項７乃至１１のいずれか一項に記載の半導体用パッケージ。
  13. 前記第５の配線に含まれる前記裏面配線よりも前記第６の配線に含まれる前記裏面配線の方が長いことを特徴とする請求項１２に記載の半導体用パッケージ。
  14. 請求項７乃至１３のいずれか一項に記載の半導体用パッケージと、前記半導体パッケージに搭載された半導体チップとを備えることを特徴とする半導体装置。
  15. 前記第３のエリアは前記半導体チップに覆われていることを特徴とする請求項１４に記載の半導体装置。
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