JP5088238B2 - 増幅器 - Google Patents

Description

本発明は、増幅回路に関する。

増幅回路の用途の１つに、アナログバッファ回路がある。アナログバッファ回路の特徴の１つとして、入力信号振幅と出力信号振幅の間に線形関係を持つことを例示できる。アナログバッファ回路には、出力信号振幅が入力振幅に対して増幅度１の関係を有するものも利用される。この場合には、出力信号は、入力信号をそのまま再現したものとなる。このような増幅回路は、入力側と、出力側とが互いに影響を及ぼさないように、双方を隔離する目的で使用される。この場合には、増幅回路は、重い負荷を駆動するとともに、入力側には高い入力インピーダンスを形成する。

このような機能を提供する増幅回路として、例えば、図１から図３の回路が知られている。図１は、オペアンプを用いた電圧フォロワーの例である。図１の回路では、増幅度Ｋが無限大、入力インピーダンスが無限大の理想的な状態では、Ｖｏｕｔ＝Ｖｉｎとなり、出力信号は、忠実に入力信号を再現したものとなる。

図２に、ソースフォロワーの例を示す。ソースフォロワーは、ドレインを接地し、ソース側に負荷を設けた回路である。図２の回路で、ゲートとソースとの間の電圧をVgs、ト
ランジスタＭ１のスレショールド電圧をVth、電流増幅率をβ、ソースからドレインに流
れる電流をids、ゲートに入力される入力電圧をVi、ソース側の端子から出力される出力
電圧をVo、バイアス電流をib、出力電流をIoutとすると、以下の（数１）から（数３）の関係がある。
（数１）
ids = β（Vgs - Vth）²
（数２）
Vo = Vi - Vgs = Vi - Vth - (ids/β)^1/2
（数３）
ids = Ib - Iout
図３に、リニアアンプバッファの例を示す。リニアアンプバッファは、入力電圧Vin+,Vin-を電圧・電流変換回路で電流に変換する。そして、リニアアンプバッファは、変換さ
れた電流を抵抗で電圧に線形に変換する。この場合の入力電圧Vin（=Vin+ - Vin-）と、
出力電圧Vo（=Vout+ - Vout-）との関係（これを伝達関数という）は、下記数４で表すことができる。ここで、ｇｍは、トランジスタの相互コンダクタンスである。さらに、相互コンダクタンスｇｍが十分に大きい場合には、数４の分母にてｇｍの項を無視することができる。その結果、入力電圧Vinと出力電圧Voとの関係は、数５のように、抵抗比Rload/Rdで定まることになる。
（数４）
Vo = Vin×Rload/(Rd + 2/gm)
（数５)
Vo = Vin×Rload/Rd
なお、抵抗Rloadと並列に挿入される負荷容量および出力側に寄生する寄生容量を合わ
せてCloadとすると、入力電圧Vinと出力電圧Voとの関係は以下の数６で表すことができる。ここで、ｓは、複素変数である。
（数６）
Vo = Vin×(Rload/Rd)/(1 + s×Rload×Cload)
特開２００７−４３６５４号公報

しかし、例えば、図１の回路では、広帯域で高い増幅度で動作するオペアンプを得ることは困難である。その結果、広帯域での線形性を確保することが困難である。

また、ソースフォロワーでは、数２より、Vthの変動、あるいは、出力電流Ioutの変動
（すなわち、ソースドレイン間の電流idsの変動）により、ＤＣ（直流）シフトが発生す
る。また、負荷が固定されても、線形度が信号振幅によって変動する。したがって、入力信号の振幅が大きくなると、線形度が低下する。

また、リニアアンプバッファの場合、負荷容量および寄生容量の合計Cloadが動作帯域
に影響を及ぼす。すなわち、数６の伝達関数は、s=-1/(Rload×Cload)において、極を有
する。したがって、wp=1/(Rload×Cload)で示される高域遮断周波数により、高域の増幅
度が遮断される。

開示する技術は、上記のような従来の増幅器の問題を解決するためになされた。すなわち、開示する技術の課題は、従来よりも広帯域での線形性を確保できる増幅回路を提供することにある。

開示する一態様は、それぞれの入力端子への入力信号の差分信号を増幅しそれぞれの出力端子への差分出力信号を出力する一対のトランジスタと、一対のトランジスタのソース間に設けられ、一対のトランジスタが構成する増幅回路の周波数特性における高域側の第１の遮断特性を打ち消すとともに第１の遮断特性よりもさらに高域側において第２の遮断特性を形成するインピーダンス回路とを、備える増幅器として例示できる。

この増幅器によれば、第１の遮断特性を打ち消すとともに第１の遮断特性よりもさらに高域側において第２の遮断特性を形成することで、実効的に遮断特性を高域側にシフトし、より広い帯域まで特性を改善できる。

本実施形態によれば、従来よりも広帯域で増幅器の線形性を確保できる。

以下、図面を参照して最良の形態（以下、実施形態という）に係る増幅回路について説明する。以下の実施形態の構成は例示であり、本実施形態の構成に限定されない。

＜概要構成＞
図４に、本増幅回路の概要構成を示す。本増幅回路は、図３に示したリニアアンプの構成に対して、抵抗Ｒｄの代わりに、トランジスタＴ１のソースＳ１とＴ２のソースＳ２にとの間に、インピーダンスＺ１を挿入した構成をとる。なお、ソースＳ１およびＳ２には、それぞれバイアス電流源ＩＢ１、ＩＢ２からバイアス電流が供給される。

また、トランジスタＴ１のドレインＤ１、およびトランジスタＴ２のドレインＤ２には、それぞれアースとの間に負荷Ｚｌｏａｄが接続されている。さらに、トランジスタＴ１のゲートＧ１には、入力電圧Vin+が入力される。また、トランジスタＴ２のゲートＧ２には、入力電圧Vin-が入力される。なお、この回路では、入力電圧Vin+、Vin-に対するソースドレイン電流の比である相互コンダクタンスをGmとする。すると、入力電圧Viと出力電圧Voの関係は、数７で表すことができる。
（数７）
Vo = G×Vin×(1+s/ωzc)/｛(1+s/ωpc)(1 + s/ωpl)｝
ここで、G=Rload/Rd
ωpl=1/Rload×Cload
インピーダンスZ=Rd×(1+s/ωzc)/(1+s/ωpc)
である。したがって、インピーダンスＺのゼロ点周波数ωzcを負荷容量、寄生容量および負荷抵抗で構成される極点周波数ωplの付近に設定できれば、変数ｓがゼロ点周波数ωzc、極点周波数ωplから十分に離れた高域の領域では、(1+s/ωzc)/(1 + s/ωpl)は、ほぼ
１となり、新しい極点ωpcを形成できる。したがって、新しい極点ωpcが極点周波数ωplよりも高域側に位置するようにインピーダンスＺ１を構成すれば、数７で定義される伝達関数の高域特性は、元の極点ωplに対して、新しい極点ωpcまで改善したことになる。

なお、元の極点ωplとゼロ点周波数ωzcとの許容差ε（｜ωpl-ωpc｜=<ε）は、図４
の回路の周波数応答特性のリップルから、実験的またはシミュレーションで決定する。回路の周波数応答（ステップ応答）のリップルの大きさは、周波数の差｜ωpl-ωpc｜に依
存することが分かっている。すなわち、数７に示す伝達関数の極(1 + s/ωpl)は、高域での２０ｄｂ／ｄｅｃ（周波数が１０倍になると、２０ｄｂ変化する割合）で低下するゲイン特性を形成する。一方、ゼロ点(1+s/ωzc)は、２０ｄｂ／ｄｅｃで増加するゲイン特性を形成する。この極とゼロ点の位置が一致した場合には、分母分子がキャンセルする。しかし、元の極点ωplとゼロ点周波数ωzcとの間に差異があると、周波数応答（ステップ応答）のリップルが発生する原因となる。このリップルの大きさは、元の極点ωplとゼロ点周波数ωzcとの間に差異が大きくなればなるほど、大きくなる傾向がある。そこで、例えば、数７の式にて、Vinとしてステップ関数を付与した上で時間領域の関数に変換した後
、リップルが所望の設計目標値になるように、元の極点ωplとゼロ点周波数ωzcとの間の差異を設定すればよい。また、例えば、回路シミュレータによって、周波数応答を求めて、リップルが所望の設計目標値になるように、回路の要素（抵抗、キャパシタ等）を設定してもよい。

＜実施例１＞
図５に、実施例１に係る回路を示す。この回路は、図４の回路において、インピーダンスＺ１が、抵抗Ｒ２とキャパシタＣとの並列回路に直列に抵抗Ｒ１を接続した構成をとる。また、それぞれのトランジスタＴ１、Ｔ２のドレインＤ１、Ｄ２に接続される負荷インピーダンスＺｌｏａｄは、抵抗Ｒｌｏａｄと寄生キャパタＣｌｏａｄを並列接続した構成であると仮定する。

すると、入力電圧Viと出力電圧Voの関係は、数８で表すことができる。

この場合、ωzcとωｐcは、数９で表すことができる。
（数９）
１／ωzc＝Ｃ・Ｒ２
１／ωｐc＝Ｒ１・Ｒ２・Ｃ／（Ｒ１＋Ｒ２）
ここで、α１、α２、β１、β２は、それぞれ、半導体装置を製造するプロセス条件の変動に伴う、抵抗Ｒ２、キャパシタＣ、負荷抵抗Ｒｌｏａｄ、寄生キャパシタＣｌｏａｄの変動率を示す係数である。

例えば、抵抗とキャパシタそれぞれの変動率が同程度であると仮定すると、α１＝、β１、α２＝β２に近いと考えることができるので、
（数１０）
Δω＝１／｛α１α２（Ｒ２・Ｃ−Ｒｌｏａｄ・Ｃｌｏａｄ）｝；
とすることができる。

また、プロセスの変動が全くないと仮定すると、
（数１１）
Δω＝１／｛Ｒ２・Ｃ−Ｒｌｏａｄ・Ｃｌｏａｄ｝；
とすることができる。

また、プロセスの変動がそれぞれの抵抗およびキャパシタについて均一でなくても、設計値として、Ｒ２・Ｃ＝Ｒｌｏａｄ・Ｃｌｏａｄにすると、
（数１２）
Δω＝１／｛（α１α２−β１β２）Ｒ２Ｃ｝；
とすることができる。

図６は、伝達関数Ｖｏ／Ｖｉｎの数値計算結果の例である。

このとき、ソースＳ１Ｓ２間のインピーダンス挿入前の高域遮断周波数は、ωｐｌからωｐｃに、概ね２．５倍の周波数まで改善した。

図７Ａ−図７Ｃは、ソースＳ１Ｓ２間に形成するインピーダンスの構成例を示す図である。図７Ａは、図５と同様の構成である。図７Ｂは、図６のインピーダンスで、Ｒ１を除いた構成である。この場合に、理想的にはＲ１は抵抗０であるが、実際には素子の導電路の抵抗がわずかに存在するので、その抵抗をＲ１とすると、Ｒ１は、Ｒ２よりはるかに小さいと考えることができ、数８は、数１３のように変形される。
（数１３）
V0=(Rload/R2)×(1+s・R2・C)/[(1+sR1・C)×(1+s・Rload・Cload)]
したがって、この場合に、インピーダンス挿入後の高域遮断周波数ωpc＝1/(R1・C)とな
る。

また、図７Ｃは、バイアス電流を供給する電流源ＩＢを共通化した場合の構成である。
この場合に、図５の抵抗Ｒ１、Ｒ２およびキャパシタＣと比較して、抵抗をそれぞれ０．５Ｒ１、０．５・Ｒ２、およびキャパシタ２・Ｃとし、左右の作動増幅回路が完全に対象な素子特性を有する仮定の下で、数８と同様の伝達関数となる。

図８は、実施例１の回路をさらに具体的に示したものであり、トランジスタＴ１およびＴ２をＰＭＯＳトランジスタで構成している。この回路においても、図６と同様の議論が成り立つ。

図９に、図８の回路を製造する製造工程の概要を例示する。この製造工程は、抵抗あるいはコンデンサを含む、通常のＭＯＳトランジスタの製造工程と同様である。すなわち、まず、半導体基板に、素子分離膜を形成する（Ｓ１）。素子分離膜は、例えば、ＬＯＣＯ
Ｓ( Local Oxidation of Si)法によって形成できる。

次に、トランジスタが形成される領域に酸化炉による熱酸化によってゲート酸化膜を形成する（Ｓ２）。さらに、半導体基板全体に、化学的気相成長法により多結晶シリコン膜を形成する（Ｓ３）。そして、フォトリソグラフィーおよびエッチングにより、ゲート酸化膜上にゲート電極を形成する。このとき、ゲート酸化膜形成に用いるレジスタパターンにて、素子分離膜上に、抵抗素子パターンを形成しておくことで、ゲート電極とともに、多結晶シリコンの抵抗素子を形成できる（Ｓ４）。抵抗素子は、負荷抵抗Ｒｌｏａｄ、あるいは、ソース間のインピーダンスを形成する抵抗Ｒ１、Ｒ２として使用される。

次に、ゲート電極をマスクにして、不純物イオンを注入することで、ソースとドレインを形成する（Ｓ５）。これによって、トランジスタが形成される。なお、ソースとドレインのうち、コンタクトホールが接触する領域は、さらに、高濃度の不純物を注入する。

さらに、第１の層間絶縁膜を形成する（Ｓ６）。次に、層間絶縁膜上にキャパシタを形成する（Ｓ７）。キャパシタは、例えば、下部電極、誘電体、および上部電極を含むスタック構造で形成できる。キャパシタの上部電極は、下部電極より小さなパターンで形成し、下部電極へ通じるコンタクトホールを形成する領域とする。コンデンサは、例えば、負荷キャパシタＣｌｏａｄ、あるいはソース間のインピーダンスを形成するキャパシタ２として使用される。

次に、第２の層間絶縁膜を形成する（Ｓ８）。そして、層間絶縁膜にコンタクトホールを形成し、トランジスタのソース、ドレイン、抵抗素子上の２点、コンデンサの下部電極および上部電極を露出させる（Ｓ９）。この場合、トランジスタのソース、ドレイン、抵抗素子上の２点を露出させるためには、２層の層間絶縁膜をエッチングする必要がある。一方、コンデンサの下部電極を露出させるためには、第２の層間絶縁膜および誘電体層に相当する絶縁膜をエッチングする必要がある。また、コンデンサの上部電極を露出させるためには、第２の層間絶縁膜をエッチングすればよい。このような膜厚の異なる層間絶縁膜に対してコンタクトホールを形成するため、例えば、上部電極の上にストッパ膜を形成しておけばよい。そして、コンタクトホールをタングステン等のプラグを埋め込むことで、トランジスタのソース、ドレイン、抵抗素子上の２点、コンデンサの下部電極および上部電極を最上層に接続する。なお、抵抗素子の抵抗値は、例えば、抵抗素子に接続されるコンタクトホール間の距離で調整できる。また、例えば、抵抗素子を形成する多結晶シリコンに注入される不純物濃度によって、抵抗値を調整してもよい。

次に、コンタクトホール（プラグ）を接続する配線層を形成する（Ｓ１０）。以上の工程によって、第１実施形態で説明した回路を形成できる。

以上述べたように、本実施形態によれば、差動増幅器を構成する２つのトランジスタのソース間に、抵抗Ｒ１、Ｒ２、キャパシタＣを含むインピーダンスを設けることによって、入力信号と出力信号との関係を表す伝達関数に、高域の遮断周波数ωplを形成する極をキャンセルするゼロ点（角周波数ωｚｃ）と、新たな高域の遮断周波数ωpｃを形成する
極を形成できる。

この場合、ゼロ点を形成する角周波数ωｚｃは、数９で表されるので、抵抗Ｒ２とキャパシタＣの容量を調整することで、高域の遮断周波数ωplを形成する極をキャンセルするゼロ点（角周波数ωｚｃ）が極の周波数ｗｐｌから所定の許容値ε以下となるにように回路を形成できる。その結果、例えば、ステップ応答時のリップルを抑制できる。

また、新たな高域の遮断周波数ωpｃは、数９で表されるので、抵抗Ｒ１、Ｒ２および
容量Ｃを制御することで、高域遮断周波数をより高い値にシフトできる。

なお、図９では、ＬＯＣＯＳ法による素子分離膜の形成と、素子分離膜上での抵抗、さらにその上層でコンデンサを形成する回路の製造方法を例示した。しかし、本回路の形成は、このような製造方法に限定されるものではない。例えば、ＳＴＩ（Shallow Trench Isolation）によって素子分離を形成してもよい。その場合に、コンデンサは、ＳＴＩを構成するいずれかのトレンチ構造を挟む構造で形成してもよい。

＜実施例２＞
以下、図１０によって実施例２を説明する。本実施例では、実施例１で相互コンダクタンスを形成するトランジスタの構成をより具体的に例示する。他の構成および作用は、実施例１と同様である。そこで、実施例１と同一の構成については、同一の符号を付してその説明を省略する。

この回路は、トランジスタＴ１０、Ｔ１１、Ｔ１２が組み合わせられて、増幅素子を形成している。すなわち、トランジスタＴ１０のドレインＤ１には、トランジスタＴ１１、およびＴ１２のゲートが接続される。したがって、トランジスタＴ１０のゲートへの入力信号Ｖｉｎ＋に対するトランジスタＴ１２のドレイン電流ＩＤ１２の比である相互コンダクタンスｇｍ１は、トランジスタＴ１０の相互コンダクタンスｇｍ１０とトランジスタＴ１２の相互コンダクタンスｇｍ１２の積ｇｍ１０・ｇｍ１２として得ることができる。

同様に、トランジスタＴ２０、Ｔ２１、Ｔ２２を含む増幅素子において、トランジスタＴ２０のゲートへの入力電圧Ｖｉｎ−に対するトランジスタＴ２２のドレイン電流ＩＤ２２の比である相互コンダクタンスｇｍ２は、トランジスタＴ２０の相互コンダクタンスｇｍ２０とトランジスタＴ２２の相互コンダクタンスｇｍ２２の積ｇｍ２０・ｇｍ２２として得ることができる。

このような複数のトランジスタによって増幅素子を構成する場合も、図１０の点線領域Ａ１およびＡ２で囲まれた部分を図５のＴ１およびＴ２と見なすことができる。したがって、実施例１と同様に、トランジスタＴ１０とＴ２０のそれぞれのソース間に、実施例１と同様のインピーダンスを挿入し、数６で示したような伝達関数を形成することによって、実施例１と同様に、高域遮断周波数ｗｐｌをキャンセルし、より高域側に新たな高域遮断周波数ｗｐｃを設定できる。

オペアンプを持いた電圧フォロワーの例である。 ソースフォロワーの例である。 リニアアンプバッファの例である。 増幅回路の概要構成を例示する図である。 実施例１に係る回路である。 伝達関数Ｖｏ／Ｖｉｎの数値計算結果の例である。 ソース間に形成するインピーダンスの構成例１を示す図である。 ソース間に形成するインピーダンスの構成例２を示す図である。 ソース間に形成するインピーダンスの構成例３を示す図である 実施例１の回路をさらに具体的に示す図である。 製造工程のフローチャートである。 実施例２の回路の構成図である。

符号の説明

ＩＢ１、ＩＢ２ バイアス電流源
Ｄ１、Ｄ２ ドレイン
Ｇ１、Ｇ２ ゲート
Ｓ１、Ｓ２ ソース
Ｔ１、Ｔ２、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ２０、Ｔ２１、Ｔ２２、 トランジスタ
Ｒ１、Ｒ２、Ｒｌｏａｄ 抵抗
Ｃ、Ｃｌｏａｄ キャパシタ

Claims (7)

1. それぞれの入力端子への入力信号の差分信号を増幅しそれぞれの出力端子への差分出力信号を出力する一対のトランジスタと、
   前記一対のトランジスタのソース間に設けられ、前記一対のトランジスタが構成する増幅回路の周波数特性における高域側の第１の遮断特性を打ち消すとともに前記第１の遮断特性よりもさらに高域側において第２の遮断特性を形成するインピーダンス回路とを、備え、
   前記インピーダンス回路は、前記増幅回路の周波数特性が広帯域で線形性を確保するために第１の抵抗素子と容量素子との並列回路に直列に第２の抵抗素子を接続して構成され、該インピーダンス回路のインピーダンスは、前記第１の遮断特性の逆数を生成する増幅器。
2. 前記第１の遮断特性は、増幅器の負荷に含まれる負荷容量、前記負荷に接続される回路に寄生する寄生容量、前記負荷に含まれる負荷抵抗によって形成され、前記増幅器の伝達関数に含まれる極に相当し、
   前記インピーダンス回路は、前記伝達関数において前記極から所定の周波数範囲にゼロ点を形成する請求項１に記載の増幅器。
3. 前記インピーダンス回路のインピーダンスをＺとし、該インピーダンス回路の負荷抵抗をＲｄとし、前記インピーダンスＺのゼロ点周波数をωｚｃとし、該インピーダンス回路によって形成された新しい極点をωｐｃとし、前記インピーダンスＺは以下の条件を満たす、請求項１または請求項２に記載の増幅器。
   インピーダンスＺ＝Ｒｄ×（１＋ｓ／ωｚｃ）／（１＋ｓ／ωｐｃ）
   ｓ：変数
4. 前記増幅器の伝達関数に含まれる極点をωｐｌとし、該極点ωｐｌと前記インピーダンス回路によって形成された新しい極点ωｐｃとの周波数の絶対差の許容差をεとし、前記許容差εは前記増幅器の周波数応答特性のリップルから決定される請求項３に記載の増幅器。
5. 前記インピーダンス回路の第１の抵抗素子の負荷抵抗をＲ１とし、該インピーダンス回路の容量素子の負荷容量をＣとし、該インピーダンス回路の第２の抵抗素子の負荷抵抗をＲ２とし、以下の条件を満たす前記インピーダンスＺのゼロ点周波数ωｚｃ、前記新しい極点ωｐｃにより、前記増幅器の極点ωｐｌと前記ゼロ点周波数ωｚｃとの周波数差を、前記許容差ε以下となるように前記負荷容量Ｃと前記負荷抵抗Ｒ２とを調整する、請求項４に記載の増幅器。
   １／ωｚｃ＝Ｃ×Ｒ２
   １／ωｐｃ＝Ｒ１×Ｒ２×Ｃ／（Ｒ１＋Ｒ２）
6. 前記インピーダンス回路の容量素子は、前記容量素子の負荷容量を形成する製造プロセスで形成される請求項１から５のいずれか１項に記載の増幅器。
7. 前記インピーダンス回路の抵抗素子は、前記抵抗素子の負荷抵抗を形成する製造プロセスで形成される請求項１から６のいずれか１項に記載の増幅器。

Images