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JP5079646B2 - 半導体パッケージ及びその製造方法と半導体装置 - Google Patents

半導体パッケージ及びその製造方法と半導体装置 Download PDF

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Description

本発明は半導体パッケージ及びその製造方法と半導体装置に係り、さらに詳しくは、配線基板に接続端子としてリードピンが取り付けられた半導体パッケージ及びその製造方法と半導体装置に関する。
従来、配線基板に接続端子としてリードピンが取り付けられた構造の半導体パッケージがある。そのような半導体パッケージでは、配線基板のリードピン側と反対面に半導体チップが実装され、リードピンが実装基板のソケットなどに挿入されて接続される。
特許文献１には、入出力用ピンを取り付けたセラミック配線基板において、セラミック配線基板のピン側の面にセラミックとほぼ等しい熱膨張係数をもつ樹脂を被覆することにより、入出力用ピンの接続強度を補強することが記載されている。
また、特許文献２には、回路基板のランドにリードピンをはんだで固着した後に、挿通口が設けられた樹脂体をリードピンに挿通し、樹脂体を加熱してリードピンの基部のはんだ付け部分を樹脂で被覆することにより、リードピンの取り付け強度を向上させることが記載されている。
また、特許文献３には、樹脂基板の配線パッド部に端子ピンをはんだ付けで固定し、ピン貫通孔を備えた補強シートを樹脂基板の外表面に近接させ、補強シートと樹脂基板との狭幅の樹脂充填空間に接着用樹脂を流し込むことにより、端子ピンを確実に樹脂基板に固定することが記載されている。
特開平１−１００９５８号公報 特開２００１−１４８４４１号公報 特開２０００−５８７３６号公報
上記した特許文献１〜３では、配線基板に取り付けられたリードピンの基部に樹脂を形成することによってリードピンの取り付け強度を補強しているが、さらなるリードピンの取り付け強度の向上が求められている。
また、後述する関連技術の欄で説明するように、配線基板の下面側にはんだでリードピンを固着した後に、配線基板の上面側に半導体チップをはんだで実装する際に、半導体チップを実装する際のはんだのリフロー加熱時にリードピンを固着するはんだが溶融してリードピンの先端側に這い上がってくることがある。はんだの表面は酸化されているので、リードピンの先端側に這い上がったはんだが接続部となると、リードピンの電気接続の信頼性が低下する問題がある。
本発明は以上の課題を鑑みて創作されたものであり、十分な取り付け強度が得られ、電気接続の信頼性の高いリードピンを備えた半導体パッケージ及びその製造方法と半導体装置を提供することを目的とする。
上記課題を解決するため、本発明は半導体パッケージに係り、配線基板と、前記配線基板の一方の面側の接続パッドにはんだによって固着されたリードピンと、前記配線基板の前記リードピンが設けられた面の全面に形成され、前記リードピンの周りで局所的に突出して前記リードピンの基部側の側面を被覆する突起状樹脂部を備えた補強樹脂層と、前記補強樹脂層の外面側に形成されて、前記リードピンの径より大きな径の開口部を備え、前記開口部に前記リードピンが挿通した状態で配置された絶縁フィルムと、前記補強樹脂層と前記絶縁フィルムとの間に形成され、前記リードピンの径より大きな径の開口部を備え、前記開口部に前記リードピンが挿通した状態で配置された中間樹脂層とを有し、前記突起状樹脂部は、前記リードピンと前記絶縁フィルム及び前記中間樹脂層の開口部の側面との隙間に充填されて前記リードピンの先端側に突出しており、かつ、前記補強樹脂層、前記中間樹脂層、及び前記絶縁フィルムの順にそれらの弾性率が高くなるように設定されていることを特徴とする。
本発明では、配線基板のリードピン側の面に補強樹脂層が形成されており、リードピンの基部側の周りに局所的に突出して配置された突起状樹脂部が設けられている。好適な態様では、突起状樹脂部は、リードピンの外周部から外側に延在する頂上面と、頂上面と非同一面となる側面とを備えている。
これにより、リードピンは突起状樹脂部によって支持されるので、リードピンの取り付け強度を従来技術より向上させることができる。
本発明の半導体パッケージでは、リードピン側の面と反対側の接続パッドにはんだによって半導体チップが実装されて半導体装置が構成される。
鉛フリーはんだを使用する場合、リードピンを固着するはんだと半導体チップを実装するはんだにおいて、融点が近似するはんだが使用される場合が多い。このため、半導体パッケージに半導体チップを実装する際のはんだのリフロー加熱時に、リードピンを固着するはんだが同時にリフローしてしまう。
本発明では、そのような場合であっても、リードピンが突起状樹脂部によって支持されるので、はんだのリフローによってリードピンが傾くことが防止される。また、はんだがリードピンの先端側に這い上がることがあっても、突起状樹脂部によって被覆されるので、表面が酸化したはんだがリードピンの表面に露出するおそれがなく、リードピンの電気接続の信頼性を高めることができる。
また、上記課題を解決するため、本発明は半導体パッケージの製造方法に係り、配線基板の一方の面側の接続パッドにはんだによってリードピンを固着する工程と、下から順に、未硬化の補強樹脂層、未硬化の中間樹脂層、及び絶縁フィルムが積層されて、前記リードピンの径より大きな径の開口部を備えた樹脂付きフィルムの前記開口部に前記リードピンを挿通させ、押圧治具で前記樹脂付きフィルムを押圧しながら熱処理して硬化させることにより、前記補強樹脂層、前記中間樹脂層及び前記絶縁フィルムを得ると共に、リードピンと前記絶縁フィルム及び前記中間樹脂層の開口部の側面との隙間に、前記補強樹脂層に繋がって充填された突起状樹脂部を前記リードピンの先端側に突出させて形成する工程とを有し、前記補強樹脂層、前記中間樹脂層、及び前記絶縁フィルムの順にそれらの弾性率が高くなるように設定されていることを特徴とする。
本発明の製造方法を使用することにより、上記した構造の半導体パッケージを容易に製造することができる。未硬化の樹脂層の形成方法としては、リードピンに対応する開口部が設けられた樹脂フィルムを貼着してもよいし、あるいは注射器やディスペンサによって液状樹脂を塗布してもよい。
以上説明したように、本発明では、半導体パッケージのリードピンの十分な取り付け強度が得られると共に、リードピンの電気接続の信頼性を高めることができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
本発明の実施形態を説明する前に、関連技術の半導体パッケージの問題点について説明する。図１（ａ）に示すように、関連技術の半導体パッケージ１００を構成する配線基板２００では、その両面側に接続パッド３００とその上に開口部４００ａが設けられたソルダレジスト４００とがそれぞれ形成されている。そして、配線基板２００の下側の接続パッド３００にはんだ層５２０によってリードピン５００が固着されている。
図１（ｂ）には、図１（ａ）の半導体パッケージ１００に半導体チップ６００が実装される様子が示されている。図１（ｂ）に示すように、半導体チップ６００の接続電極がはんだによって配線基板２００の接続パッド３００にフリップチップ実装され、半導体チップ６００がはんだバンプ６２０によって接続パッド３００に電気接続される。
このとき、リードピン５００を固着するはんだ層５２０と半導体チップ６００を接続するはんだバンプ６２０とが近似した融点をもつはんだ材料からなる場合、半導体チップ６００を実装するときのはんだのリフロー加熱時に、リードピン５００を固着するはんだ層５２０が同時にリフローされることになる。
このため、図１（ｂ）に示すように、リードピン５００を固着するはんだ層５２０が溶融することによって、リードピン５００が傾いたり（Ａ部）、はんだ層５２０がリードピン５００の先端側に這い上がってきたりする（Ｂ部（図１（ｂ）でははんだが下側に流出））。
リードピン５００が傾いて固着すると、リードピン５００を実装基板のソケットに挿入する際に不具合が発生し、実装時の歩留りが低下する。また、はんだがリードピン５００の先端側に這い上がって露出すると、はんだの表面は酸化しているので、リードピン５００を配線基板のソケットに挿入する際に、電気接続の信頼性が問題になることがある。
なお、錫（Ｓｎ）／鉛（Ｐｂ）系のはんだを使用する場合は、はんだの材料組成などを調整することにより、リードピン５００を固着するためのはんだの融点を、半導体チップ６００を実装するはんだの融点より高く設定することが可能である。この場合は、半導体チップ６００を実装するときにリフロー加熱を行っても、リードピン５００を固着するはんだ層５２０がリフローしないため上記した不具合の発生を回避することができる。
近年においては、環境保護への配慮から鉛を使用しない鉛フリーはんだが使用されてきている。鉛フリーはんだは、錫／鉛系のはんだより融点が高く（例えば２０℃程度）、ぬれ性が悪いことなどから、プロセスマージンが狭い傾向がある。
このため、リードピン５００の取り付けや半導体チップ６００の接続の信頼性を考慮すると、使用できるはんだの種類が少なく、それらの間で融点が大きく異なるはんだを使用することは困難である。従って、鉛フリーはんだを使用する場合は、リードピン５００を固着するためのはんだと半導体チップ６００を実装するはんだとは、同等な融点をもつはんだが使用される場合が多い。
このように、上記したようなリードピン５００の取り付けにおける不具合は、特に鉛フリーのはんだを使用する場合に発生しやすい。なお、錫／鉛系のはんだを使用する場合であっても、リードピン５００側と半導体チップ６００側で、同等な融点をもつはんだを使用する場合は、同様な問題が発生することはいうまでもない。
以下に示す本発明の実施形態では、前述した不具合を解消することができる。
（第１の実施の形態）
図２〜図６は本発明の第１実施形態の半導体パッケージの製造方法を示す断面図である。
第１実施形態の半導体パッケージの製造方法では、まず、図２（ａ）に示すような配線基板１０を用意する。配線基板１０では、厚み方向の中央部にガラスエポキシ樹脂などの絶縁性のコア基板２０が配置され、コア基板２０にはスルーホールＴＨが設けられている。コア基板２０の両面側にはスルーホールＴＨ内に充填された貫通電極２２を介して相互接続された第１配線層３０がそれぞれ形成されている。あるいは、コア基板２０のスルーホールＴＨの内壁に設けられたスルーホールめっき層（貫通電極）を介して両面側の第１配線層３０が相互接続され、スルーホールＴＨの孔が樹脂で充填されていてもよい。
コア基板２０の両面側には第１配線層３０を被覆する層間絶縁層４０がそれぞれ形成されている。層間絶縁層４０は、エポキシ樹脂やポリイミド樹脂などの絶縁樹脂からなり、樹脂フィルムを貼着するなどして形成される。また、コア基板２０の両面側の層間絶縁層４０には第１配線層３０に到達するビアホールＶＨがそれぞれ設けられている。コア基板２０の両面側の層間絶縁層４０の上には、ビアホールＶＨ（ビア導体）を介して第１配線層３０に接続される第２配線層３２がそれぞれ形成されている。
さらに、コア基板２０の両面側には、第２配線層３２の接続パッドＣ１，Ｃ２上に開口部４２ａが設けられたソルダレジスト４２がそれぞれ形成されている。コア基板２０の両面側の第２配線層３２の各接続パッドＣ１，Ｃ２の表面には、下から順に、ニッケル層／金めっき層が形成されてコンタクト部（不図示）がそれぞれ設けられている。
配線基板１０の下面側の第２配線層３２の接続パッドＣ１は、リードピンを取り付けるためのリード用パッドであり、上面側の第２配線層３２の接続パッドＣ２は半導体チップを接続するためのチップ用パッドである。
なお、コア基板２０の両面側に形成される配線層の積層数は任意に設定することができる。また、コア基板２０をもたないコアレス配線基板を使用してもよい。
続いて、図２（ｂ）に示すように、配線基板１０の下面側の第２配線層３２の接続パッドＣ１の上（図２（ｂ）では下）に印刷などによりはんだ材３４ａを形成する。はんだ材３４ａとしては、鉛フリーはんだが使用され、例えば、錫（Ｓｎ）／アンチモン（Ｓｂ）系のはんだが使用される。錫／アンチモン系のはんだの融点は２３０℃程度である。
続いて、図３（ａ）に示すように、リードピンを取り付けるためのピン搭載治具５０を用意する。ピン搭載治具５０には、複数の挿入穴５０ａが設けられており、挿入穴５０ａは配線基板１０の下面側の接続パッドＣ１に対応している。
そして、ピン搭載治具５０の挿入穴５０ａにリードピン６０が挿入される。リードピン６０は、ピン部６０ａとその一端側の径大部となるヘッド部６０ｂとから構成される。また、リードピン６０は、例えば、銅又は銅合金から形成されたピン本体の表面に下から順にニッケル層／金層が被覆されて構成される。リードピン６０のピン部６０ａがピン搭載治具５０の挿入穴５０ａに挿通され、ヘッド部６０ｂがピン搭載治具５０の上面に係止される。
そして、図３（ａ）及び（ｂ）に示すように、複数のリードピン６０が配列されたピン搭載治具５０を配線基板１０の下面側に対向させて、リードピン６０のヘッド部６０ｂを配線基板１０の接続パッドＣ１に設けられたはんだ材３４ａに押し込む。さらに、２７０℃程度の温度雰囲気ではんだ材３４ａをリフロー加熱する。これにより、リードピン６０がはんだ層３４によって配線基板１０の接続パッドＣ１に固着される。
次いで、図４（ａ）に示すように、図３（ｂ）の構造体を上下反転させて、リードピン６０を上側に向ける。さらに、複数の開口部７０ａが設けられた樹脂フィルム７０ｘを用意する。樹脂フィルム７０ｘは未硬化樹脂（Ｂ−ステージ）からなり、その厚みは例えば１００〜２００μｍである。樹脂フィルム７０ｘしては、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂とアクリル樹脂との混合樹脂、又は、下から順に、エポキシ樹脂／ポリイミド樹脂の２層構造などが使用される。
さらに、樹脂フィルム７０ｘの具体的な材料としては、フィラーとして炭酸カルシウムが２０％程度含有され、Ｔｇ（ガラス転移温度）が１２６℃程度のエポキシ樹脂、あるいは、フィラーとしてシリカが７０％程度含有され、Ｔｇ（ガラス転移温度）が１３９℃程度のエポキシ樹脂とシリコーンとの混合樹脂が使用される。また、後述するような液状樹脂を使用する場合は、上記したエポキシ樹脂の粘度は４．５Pa・s、上記したエポキシ樹脂とシリコーンとの混合樹脂の粘度は６０Pa・sである。
樹脂フィルム７０ｘの開口部７０ａは配線基板１０に取り付けられたリードピン６０に対応する位置に設けられている。
次いで、図４（ｂ）に示すように、樹脂フィルム７０ｘの開口部７０ａに配線基板１０のリードピン６０を挿通させて樹脂フィルム７０ｘを配線基板１０の上に配置する。さらに、樹脂フィルム７０ｘを押圧するための押圧治具８０を用意する。押圧治具８０は、配線基板１０に取り付けられたリードピン６０に対応する部分に開口部８０ａが設けられており、開口部８０ａの下部内面には下側になるにつれて径が大きくなるように切り込まれた傾斜面Ｓ１が設けられている。
押圧治具８０の開口部８０ａの径ｄ１はリードピン６０の径ｄ２より大きく設定される。例えば、リードピン６０の径ｄ２が３００μｍの場合は、押圧治具８０の開口部８０ａの径ｄ１が９００μｍに設定される。この場合、リードピン６０と押圧治具８０の開口部８０ａの側面との隙間ｄ３は３００μｍとなる。
そして、図４（ｂ）及び図５に示すように、押圧治具８０の開口部８０ａに配線基板１０のリードピン６０を挿通させて、押圧治具８０によって樹脂フィルム７０ｘを配線基板１０側に押圧する。このとき同時に、１５０〜２２０℃の温度雰囲気で樹脂フィルム７０ｘが熱処理される。
これにより、図５に示すように、未硬化の樹脂フィルム７０ｘが流動しながら硬化することにより、リードピン６０の基部側を包み込むように配線基板１０の上面側に補強樹脂層７０が形成される。このとき、樹脂フィルム７０ｘは、押圧治具８０からの押圧力によってリードピン６０と押圧治具８０の開口部８０ａの側面との隙間ｄ３（図４（ｂ））から上側に流動して硬化することにより、リードピン６０の基部側の周りに局所的に突出する突起状樹脂部７２が形成される。
後に詳細に説明するように、突起状樹脂部７２はリードピン６０の外周部から所要寸法で外側に延在する頂上面を備え、側面は押圧治具８０の開口部８０ａの傾斜面Ｓ１に沿って形成された傾斜面となる。
その後に、図６に示すように、配線基板１０から押圧治具８０が分離される。これにより、第１実施形態の半導体パッケージ１が得られる。図６では、図５の配線基板１０を上下反転させた状態が示されている。
なお、図７に示すように、押圧治具８０の下面側の補強樹脂層７０に接する部分に離型材８２を設けるようにしてもよい。これにより、押圧治具８０が補強樹脂層７０に接着しやすい材料からなる場合であっても、離型材８２の機能によって押圧治具８０を容易に補強樹脂層７０から分離することができる。
図８（ａ）及び（ｂ）には、補強樹脂層７０を形成する別の方法が示されている。図８（ａ）に示すように、開口部７０ａが設けられた樹脂フィルム７０ｘを使用する代わりに、注射器９０（ディスペンサ）によって液状樹脂７０ｙを塗布してもよい。注射器９０は液状樹脂７０ｙを噴射するノズル９０ａを備えており、ノズル９０ａから液状樹脂７０ｙが塗布される。注射器９０が水平方向（Ｘ−Ｙ方向）に移動することによって配線基板１０の全面に液状樹脂７０ｙ（未硬化樹脂層）が形成される。
次いで、前述した図５と同様に、図８（ｂ）に示すように、押圧治具８０の開口部８０ａに配線基板１０のリードピン６０を挿通させて、液状樹脂７０ｙを押圧治具８０で押圧した状態で熱処理して硬化させる。
これによって、前述した図５と同様に、配線基板１０の上面側にリードピン６０を支持して補強する補強樹脂層７０が形成され、リードピン６０の周りに突起状樹脂部７２が設けられる。その後に、同様に配線基板１０から押圧治具８０が分離されて、図６（半導体パッケージ１）と同様な半導体パッケージが得られる。
図６に示すように、第１実施形態の半導体パッケージ１では、前述した図２（ａ）で説明した構造の配線基板１０の下側の第２配線層３２の接続パッドＣ１にはんだ層３４によってリードピン６０が立設して取り付けられている。配線基板１０の下面側にはリードピン６０の基部側を包み込むように補強樹脂層７０が形成されている。
図６の部分拡大図を加えて参照すると、補強樹脂層７０はリードピン６０の周りでその先端側に局所的に突出しており、リードピン６０の周りにその基部側の側面を被覆する突起状樹脂部７２が設けられている。突起状樹脂部７２はリードピン６０の外周部から外側に所要の寸法ｄ４で延在する頂上面ＴＳ（図６では下面）と、頂上面ＴＳと非同一面となる側面Ｓ２とを備えている。側面Ｓ２は突起状樹脂部７２の外径がリードピン６０の基部側になるにつれて大きくなる傾斜面となっている。
図６の例では、突起状樹脂部７２の頂上面ＴＳは配線基板１０（コア基板２０）の基板面と平行な平坦面となっているが、配線基板１０と非平行で非平坦面であってもよい。また、図６の例では、突起状樹脂部７２の側面Ｓ２は傾斜面となっているが、前述した押圧治具８０の開口部８０ａの下部の傾斜面Ｓ１の傾斜角度を調整することにより、突起状樹脂部７２の側面Ｓ２を垂直面とすることも可能である。
前述した例のように（図４（ｂ））、リードピン６０のピン部６０ａの径ｄ２が３００μｍ、押圧治具８０の開口部８０ａの径ｄ１が９００μｍの場合は、突起状樹脂部７２の頂上面ＴＳの寸法ｄ４は３００μｍとなる。また、上記した例の場合、各リードピン６０の間に形成される補強樹脂層７０の厚みｔは１００〜２００μｍであり、突起状樹脂部７２の高さｈは５０〜４００μｍである。
次に、第１実施形態の半導体パッケージ１に半導体チップを実装する方法について説明する。図９（ａ）に示すように、まず、図６の半導体パッケージ１の上面側の第２配線層３２の接続パッドＣ２に半導体チップを実装するためのはんだ材３４ｂを印刷などにより形成する。はんだ材３４ｂとしては、鉛フリーはんだが使用され、例えば、錫（Ｓｎ）／銀（Ａｇ）／銅（Ｃｕ）系のはんだが使用される。
錫／銀／銅系のはんだの融点は２１７〜２２０℃であり、前述したリードピン６０を固着するはんだ材３４ａ（錫／アンチモン系）の融点（２３０℃）に近似している。そして、接続電極５ａ（はんだ電極など）を備えた半導体チップ５（ＬＳＩチップ）を用意する。
次いで、図９（ｂ）に示すように、半導体チップ５の接続電極５ａを半導体パッケージ１の接続パッドＣ２上のはんだ材３４ｂに配置し、２３０℃の温度雰囲気でリフロー加熱する。これにより、半導体チップ５ははんだバンプ６によって配線基板１０の接続パッドＣ２にフリップチップ接続される。
その後に、半導体チップ５の下側にアンダーフィル樹脂９を充填する。このようにして、半導体パッケージ１のリードピン６０側と反対側の接続パッドＣ２に半導体チップ５がフリップチップ接続されて、第１実施形態の半導体装置２が得られる。
このとき、リードピン６０を固着するはんだ層３４（錫／アンチモン系）の融点（２３０℃）は、半導体チップ５を実装するはんだ材３４ｂ（錫／銀／銅系）をリフロー加熱する温度（２３０℃）と同一であるため、半導体チップ５を実装する際にリードピン６０を固着するはんだ層３４も同時にリフローすることになる。
第１実施形態では、リードピン６０の基部側の周りは補強樹脂層７０に繋がる突起状樹脂部７２で被覆されているので、リードピン６０の基部を薄膜の樹脂層で被覆する場合よりもリードピンの横方向の機械強度（曲げ強度）を向上させることができる。従って、リードピン６０を固着するはんだ層３４がリフローするとしてもリードピン６０が傾くおそれがない。
また、前述した関連技術の欄で説明したように、半導体チップ５をフリップチップ接続する際に、リードピン６０を固着するはんだ層３４が溶融すると、はんだがリードピン６０の先端側に這い上がってくる。
図１０に示すように、リードピン６０の基部を突起状樹脂部をもたない薄膜の樹脂層７１で被覆する場合では、はんだ層３４が溶融してリードピン６０の先端側に這い上がることによって（図１０では下側に流出）、樹脂層７１から露出するリードピン６０の表面にはんだ３４ｘがはみ出して形成されることが多い。リードピン６０の先端側に流出したはんだ３４ｘの表面は酸化されているので、リードピン６０を実装基板のソケットに挿入する際に、接続不良が発生することがある。
しかしながら、第１実施形態の半導体装置２では、図１１に示すように、リードピン６０の基部側をはんだの流出距離より長い突起状樹脂部７２で被覆することができる。従って、はんだ層３４から流出するはんだ３４ｘがリードピン６０の先端側に這い上がるとしても、突起状樹脂部７２内ではんだ３４ｘの流出が収まるので、這い上がったはんだ３４ｘが露出するおそれがなくなり、電気接続の信頼性を高めることができる。
このように、第１実施形態の半導体装置の製造方法では、リードピン６０を固着するはんだ層３４の融点が、半導体チップ５を実装するはんだ材３４ｂのリフロー加熱の温度と同等又はそれより低い場合であっても、リードピン６０が傾くことが防止されると共に、リードピン６０の電気接続の高い信頼性が得られる。
第１実施形態では、特に顕著な効果が得られる態様として、リードピン６０側のはんだ材３４ａ及び半導体チップ５側のはんだ材３４ｂとして共に鉛フリーはんだ使用する形態を説明したが、様々な融点をもつ各種のはんだ材（錫／鉛系はんだ、錫／鉛／アンチモン系はんだなど）を使用してもよい。
第１実施形態の半導体パッケージ１では、リードピン６０の基部側が突起状樹脂部７２で支持されているので、半導体チップ５を実装する際にリードピン６０側のはんだ層３４が溶融するかしないかに係らず、半導体チップ５を実装する前又は後においてリードピン６０の取り付け強度を従来技術より向上させることができる。
なお、配線基板の全体にわたって補強樹脂層の厚みを厚くして這い上がったはんだを露出させない方法が考えられるが、配線基板の全面にわたって厚膜の樹脂層を形成すると配線基板１０の反りが発生しやすく、信頼性の低下を招きやすい。従って、リードピン６０の周りの突起状樹脂部７２以外の領域には反りが発生しない程度の必要最低限の厚みの樹脂層を形成することが肝要である。
（第２の実施の形態）
図１２〜図１５は本発明の第２実施形態の半導体パッケージの製造方法を示す断面図である。前述した第１実施形態では、補強樹脂層７０をエポキシ樹脂などの単層の樹脂フィルム７０ｘから形成している。半導体パッケージではリードピン側の面に難燃性をもたせる場合があるが、エポキシ樹脂単体では難燃性を得ることは困難である。
また、単層の樹脂フィルム７０ｘは剛性が低いため、製造工程においてハンドリングが安定せず、取り扱いが困難になる場合が想定される。さらには、単層の樹脂フィルム７０ｘを流動させて突起状樹脂部７２を形成するので、リードピン６０と突起状樹脂部７２とに隙間が生じる可能性があり、はんだの這い上がりを完全に防止できない場合が懸念される。
第２実施形態ではそのような不具合を解消することができる。
第２実施形態では、配線基板としてコアレス配線基板を例に挙げて説明する。
まず、図１２（ａ）に示す断面構造を得るまでの工程を説明する。図１２（ａ）に示すように、支持板１２の上に第１配線層５１を形成する。図１２（ａ）には第１配線層５１の接続パッドＣ３が示されている。第１配線層５１（接続パッドＣ３）は、下から順に金層／ニッケル層などからなるコンタクト層５１ｂとその上に形成された配線部５１ａとにより構成される。
次いで、第１配線層５１を被覆する第１層間絶縁層６１を形成した後に、第１配線層５１に到達する第１ビアホールＶＨ１を第１層間絶縁層６１に形成する。続いて、第１ビアホールＶＨ１（ビア導体）を介して第１配線層５１に接続される第２配線層５２を第１層間絶縁層６１の上に形成する。
さらに、同様に、第２配線層５２を被覆する第２層間絶縁層６２を形成した後に、第２配線層５２に到達する第２ビアホールＶＨ２を第２層間絶縁層６２に形成する。さらに、第２ビアホールＶＨ２（ビア導体）を介して第２配線層５２に接続される第３配線層５３を第２層間絶縁層６２の上に形成する。
さらに、同様に、第３配線層５３を被覆する第３層間絶縁層６３を形成した後に、第３配線層５３に到達する第３ビアホールＶＨ３を第３層間絶縁層６３に形成する。続いて、第３ビアホールＶＨ３（ビア導体）を介して第３配線層５３に接続される第４配線層５４を第３層間絶縁層６３の上に形成する。その後に、第４配線層５４の接続パッドＣ４上に開口部４２ａが設けられたソルダレジスト４２を形成する。
以上により、支持板１２の上に４層のビルドアップ配線層が形成される。配線層の積層数は任意に設定することができる。
次いで、図１２（ｂ）に示すように、ビルドアップ配線層から支持板１２を除去する。これにより、４層のビルドアップ配線層からなるコアレス配線基板７が得られる。コアレス配線基板７の第１配線層５１の接続パッドＣ３が半導体チップを接続するためのチップ用パッドとなり、第４配線層５４の接続パッドＣ４がリードピンを取り付けるためのリード用パッドとなる。
コアレス配線基板７の厚みは、好適には２００〜６００μｍに設定され、さらに薄型化することも可能である。
続いて、図１３（ａ）に示すように、図１２（ｂ）のコアレス配線基板７を上下反転させ、接続パッドＣ３（第１配線層５１）にはんだ材３４ｂを形成する。さらに、第１実施形態と同様な方法により、リードピン６０のヘッド部６０ｂをはんだ層３４によって接続パッドＣ４（第４配線層５４）に固着する。
次いで、図１３（ｂ）に示すように、難燃性フィルム７４ｘとその下面に形成された未硬化の樹脂層７４ｙとにより構成される樹脂付きフィルム７４を用意する。難燃性フィルム７４ｘが絶縁フィルムの一例である。樹脂付きフィルム７４には、リードピン６０に対応する部分に開口部７４ａが設けられている。樹脂付きフィルム７４の開口部７４ａは、リードピン６０の回りに樹脂を流動させための隙間が生じるように、リードピン６０の径より一回り大きく設定される。
難燃性フィルム７４ｘとしては、ポリイミドフィルム（例えば、東レ・デュポン社製：製品名：カプトン）、ポリエンジニアリングプラスチック、ポリフェニレンサルファイド（ＰＰＳ）、又はポリテトラフルオロエチレン（ＰＴＦＥ）などのテフロン（登録商標）などの樹脂からなる絶縁フィルムが使用される。難燃性フィルム７４ｘの厚みは５〜２００μｍであり、樹脂層７４ｙの厚みは１００〜３００μｍである。
未硬化の樹脂層７４ｙとしては、酸無水物系やアミン系の硬化剤を使用するエポキシ系樹脂、アクリル系樹脂、エポキシ樹脂とアクリル樹脂との混合樹脂などが使用される。樹脂層７４ｙは流動化して第１実施形態と同様に突起状樹脂部７２となると共に、難燃性フィルム７４ｘを接着するための接着剤として機能する。
そして、図１３（ｂ）及び図１４（ａ）に示すように、図１３（ａ）のコアレス配線基板７を上下反転させる。さらに、樹脂付きフィルム７４の開口部７４ａにコアレス配線基板７のリードピン６０を挿通させて樹脂付きフィルム７４を配線基板７の上に配置する。
樹脂付きフィルム７４はその樹脂層７４ｙがコアレス配線基板７側になるように配置される。さらに、第１実施形態と同様に、開口部８０ａが設けられてその下部に傾斜面Ｓ１を備えた押圧治具８０によって樹脂付きフィルム７４を配線基板１０側に押圧しながら、１５０〜２２０℃の温度雰囲気で樹脂付きフィルム７４を熱処理する。
これにより、図１４（ｂ）に示すように、未硬化の樹脂層７４ｙが硬化することにより、補強樹脂層７０が形成されると共に、難燃性フィルム７４ｘが補強樹脂層７０によってコアレス配線基板７に接着する。このとき、樹脂層７４ｙは、押圧治具８０からの押圧力によってリードピン６０と難燃性フィルム７４ｘの開口部７４ａとの隙間から上側に流動して硬化することにより、リードピン６０の基部側の周りに局所的に突出する突起状樹脂部７２が形成される。
その後に、コアレス配線基板７から押圧治具８０が分離される。以上により、図１５に示すように、第２実施形態の半導体パッケージ１ａが得られる。
図１５に示すように、第２実施形態の半導体パッケージ１ａでは、前述した図１２（ｂ）のコアレス配線基板７が上下反転して配置されており、下面側の接続パッドＣ４（第４配線層５４）にはんだ層３４によってリードピン６０が立設して取り付けられている。コアレス配線基板７の上面側の接続パッドＣ３（第１配線層５１）にははんだ材３４ｂが設けられている。
図１５の部分拡大図を加えて参照すると、コアレス配線基板７の下面側にはリードピン６０の基部側を包み込むように補強樹脂層７０が形成されている。さらに、補強樹脂層７０の上（図１５では下）には、リードピン６０に対応する部分に開口部７４ａが設けられた難燃性フィルム７４ｘが形成されている。
難燃性フィルム７４ｘの開口部７４ａの径はリードピン６０の径より一回り大きく設定されており、難燃性フィルム７４ｘの開口部７４ａとリードピン６０の外周との間に間隔ｄ５が設けられている。
そして、リードピン６０と難燃性フィルム７４ｘの開口部７４ａとの間隔ｄ５から突起状樹脂部７２がリードピン６０の先端側に突出して形成されている。突起状樹脂部７２は、前述したように未硬化の樹脂層７４ｙを熱処理して補強樹脂層７０を形成する際に、上記間隔ｄ５を経由してリードピン６０の先端側に流動したものであり、補強樹脂層７０の一部として形成される。
このように、第２実施形態の半導体パッケージ１ａでは、完全硬化した難燃性フィルム７４ｘの開口部７４ａとリードピン６０の外周との隙間（図１５の間隔ｄ５）からリードピン６０の先端側に樹脂を流動させて突起状樹脂部７２を形成している。このため、リードピン６０の周りに形成される突起状樹脂部７２の厚みは図１５の間隔ｄ５で概ね決定されるので、多数のリードピン６０の間で突起状樹脂部７２の形状を均一にすることができる。
また、樹脂層が上記した図１５の間隔ｄ５を通ってリードピン６０側に押圧させながら流動するので、突起状樹脂部７２が隙間なくリードピン６０の基部側に密着して形成される。これにより、多数のリードピン６０において突起状樹脂部７２がそれぞれ密着よく均一な形状で形成されるので、第１実施形態よりもリードピン６０の機械的強度を向上させることができる。さらに、はんだの這い上がりを確実に防止することができる。
さらには、コアレス配線基板７のリードピン６０が設けられる面に、補強樹脂層７０を接着層として利用して難燃性フィルム７４ｘを容易に接着することができる。従って、難燃性を有する半導体パッケージを容易に製造することができるようになる。
しかも、コアレス配線基板７のリードピン６０が取り付けられた面には、補強樹脂層７０の他に難燃性フィルム７４ｘが形成されているので、コアレス配線基板７の厚みと同等以上の厚みの補強板で補強された状態となる。従って、剛性の弱いコアレス配線基板７を補強して基板全体の剛性を強くすることができる。
図１５の半導体パッケージ１ａでは、突起状樹脂部７２はリードピン６０の先端側になるにつれてその径が細くなり、頂上面が傾斜面Ｓ３となっている。図１６には本発明の第２実施形態の変形例に係る突起状樹脂部７２が示されている。
図１６に示すように、突起状樹脂部７２の径が突起方向の全体にわたって同一となってその頂上面がコアレス配線基板７の基板面と平行面ＰＳとなっていてもよい。この場合、図１４（ａ）及び（ｂ）で使用する押圧治具８０において傾斜面Ｓ１の代わりに、図１６の突起状樹脂部７２の形状が得られるように内部に直角部を有する切り込み部を設ければよい。
図１７には、前述した半導体パッケージ１ａに半導体チップが実装されて構成される半導体装置が示されている。図１７に示すように、半導体チップ５（ＬＳＩチップ）の接続電極（はんだ電極など）を半導体パッケージ１ａの接続パッドＣ３上のはんだ材３４ｂに配置し、リフロー加熱する。
これにより、半導体チップ５ははんだバンプ６によって配線基板１０の接続パッドＣ２にフリップチップ接続される。その後に、半導体チップ５の下面側の隙間にアンダーフィル樹脂９が充填される。このようにして、半導体パッケージ１ａのリードピン６０側と反対側の接続パッドＣ３に半導体チップ５がフリップチップ接続されて、第２実施形態の半導体装置２ａが得られる。
第２実施形態においても、第１実施形態と同様に、半導体チップ５を実装する際に、リードピン６０を固着するはんだ層３４が溶融するとしても、リードピン６０が傾くことが防止されると共に、リードピン６０の電気接続の高い信頼性が得られる。
図１７では、コアレス配線基板７においてビルドアップ配線層を形成する際の最初の第１配線層５１（接続パッドＣ３）に半導体チップ５を実装し、最後の第４配線層５４（接続パッドＣ４）にリードピン６０を取り付けている。
図１８に示す半導体装置２ｂのように、逆に、ビルドアップ配線層を形成する際の最初の第１配線層５１（接続パッドＣ３）にリードピン６０を取り付け、最後の第４配線層５４（接続パッドＣ４）に半導体チップ５をフリップチップ接続してもよい。
図１７及び図１８の半導体装置２ａ，２ｂにおいて、コアレス配線基板７は、配線層のピッチが半導体チップ５側（上層側）になるにつれて狭くなるように配線層が積層される。
（第３の実施の形態）
図１９及び図２０は本発明の第３実施形態の半導体パッケージのリードピンの周りを示す部分断面図である。第３実施形態と第２実施形態との違いは、リードピンの周りの補強樹脂層の形状にあり、その他の要素は第２実施形態の図１５と同一である。このため、リードピンの周りの部分断面図を参照して説明する。
図１９に示すように、第３実施形態の第１例では、リードピン６０の外周と難燃性フィルム７４ｘの開口部７４ａの側面との間隔ｄ５に補強樹脂部７０の充填樹脂部７２ａが充填されており、樹脂充填部７２ａの頂上面ＴＳ１（外面）と難燃性フィルム７４ｘの外面とが同一面（フラット面）となっている。
この形態の場合、前述した第２実施形態の図１４（ａ）及び（ｂ）の工程において、未硬化の樹脂層７４ｙの流動性及び押圧治具８０の押圧力を下げることにより、上記間隔ｄ５を流動する樹脂が難燃性フィルム７４ｘの外面と揃うように調整される。
あるいは、難燃性フィルム７４ｘの開口部７４ａの厚み方向の途中まで充填樹脂部７２ａを充填してもよい。つまり、充填樹脂部７２ａの頂上面ＴＳ１（外面）が難燃性フィルム７４ｘの外面と同一面となるか、又はそれより下がっていてもよい。
また、図２０に示すように、本発明の第３実施形態の第２例では、リードピン６０の外周と難燃性フィルム７４ｘの開口部７４ａの側面との間に隙間７５が設けられており、隙間７５には樹脂が充填されておらず空洞になっている。
この形態の場合、前述した第２実施形態の図１４（ａ）及び（ｂ）の工程において、流動性のかなり低い未硬化の樹脂層７４ｙを使用し、押圧治具８０の押圧力を極力下げることにより、難燃性フィルム７４ｘの下の樹脂層７４ｙを殆ど流動させることなく硬化させることができる。図２０では、リードピン６０の径大部６０ｂが補強樹脂層７０及び難燃性フィルム７４ｘによって補強される。
このように、第２及び第３実施形態では、未硬化の樹脂層７４ｙの流動性や押圧治具８０の押圧力を調整することにより、リードピン６０の周囲において各種の形状を有する補強樹脂層７０を得ることができる。
第３実施形態では、第２実施形態と同様な効果を奏する。
（第４の実施の形態）
図２１及び図２２は本発明の第４実施形態の半導体パッケージのリードピンの周りを示す部分断面図である。第４実施形態と第２実施形態との違いは、難燃性フィルム７４ｘと補強樹脂層７０との間に他の層をさらに形成することにある。その他の要素は第２実施形態の図１５と同一であるので、リードピンの周りの部分断面図を参照して説明する。
図２１に示すように、第４実施形態の半導体パッケージでは、前述した第２実施形態の図１５の半導体パッケージ１ａにおいて、補強樹脂層７０と難燃性フィルム７４ｘとの間に中間樹脂層７７が形成されている。
コアレス配線基板７の下面から難燃性フィルム７４ｘ及び中間樹脂層７７の開口部７４ａとリードピン６０との間隔ｄ５に補強樹脂層７０が充填されており、それに繋がる突起状樹脂部７２がリードピン６０の先端側に突出して形成されている。
第４実施形態では、コアレス配線基板７側から外側に設けられた補強樹脂層７０、中間樹脂層７７及び難燃性フィルム７４ｘの順に弾性率が高く設定されている。例えば、補強樹脂層７０として弾性率が０．０５〜０．５ＧＰａのエポキシ樹脂が使用され、中間樹脂層７７として弾性率が１〜５ＧＰａのエポキシ樹脂が使用され、難燃性フィルム７４ｘとして弾性率が４．５ＧＰａ程度のポリイミド樹脂が使用される。
コアレス配線基板７と最外層の難燃性フィルム７４ｘとは熱膨張係数が異なるため、熱がかかる際にコアレス基板７と難燃性フィルム７４ｘとの間で伸縮の度合いが異なり、コアレス配線基板７に反りが発生することがある。
本実施形態では、コアレス配線基板７と難燃性フィルム７４ｘとの間に難燃性フィルム７４ｘより弾性率の低い中間樹脂層７７及び補強樹脂層７０が形成されている。このため、中間樹脂層７７及び補強樹脂層７０がコアレス配線基板７と難燃性フィルム７４ｘの間の緩衝材として機能し、コアレス配線基板７に反りが発生することが防止される。
なお、補強樹脂層７０と難燃性フィルム７４ｘとの間に複数（２層以上）の中間樹脂層７７を形成してもよい。この場合も、補強樹脂層７０側から難燃性フィルム７４ｘ側において、外側層になるにつれて弾性率の高い硬質層とすることが好ましい。
図２２に示すように、第２実施形態と同様に、難燃性フィルム７４ｘと中間樹脂層７７の開口部７４ａとリードピン６０との間隔ｄ５から突出する突起状樹脂部７２の頂上面がコアレス基板７の基板面と平行面ＰＳになるようにしてもよい。
また、第４実施形態においても、第３実施形態の図１９と同様に、難燃性フィルム７４ｘ及び中間樹脂層７７の開口部７４ａに難燃性フィルム７４ｘの外面と同一面を構成するように補強樹脂層７０を充填して、難燃性フィルム７４ｘの外面から樹脂が突出しないようにしてもよい。
また、第３実施形態の図２０と同様に、難燃性フィルム７４ｘ及び中間樹脂層７７の開口部７４ａとリードピン６０との間に樹脂が充填されておらず、空洞となっていてもよい。
第３及び第４実施形態においても、コアレス配線基板７のリードピン６０が設けられた面と反対面の接続パッドに半導体チップが実装されて半導体装置が構成される。
図１（ａ）は関連技術の半導体パッケージを示す断面図、図１（ｂ）は図１（ａ）の半導体パッケージに半導体チップを実装する際の問題点を示す断面図である。 図２（ａ）及び（ｂ）は本発明の第１実施形態の半導体パッケージの製造方法を示す断面図（その１）である。 図３（ａ）及び（ｂ）は本発明の第１実施形態の半導体パッケージの製造方法を示す断面図（その２）である。 図４（ａ）及び（ｂ）は本発明の第１実施形態の半導体パッケージの製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態の半導体パッケージの製造方法を示す断面図（その４）である。 図６は本発明の第１実施形態の半導体パッケージを示す断面図である。 図７は本発明の第１実施形態の半導体パッケージの製造方法で使用される離型材を備えた押圧治具を示す断面図である。 図８（ａ）及び（ｂ）は本発明の第１実施形態の半導体パッケージの製造方法における補強樹脂層の別の形成方法を示す断面図である。 図９（ａ）及び（ｂ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図である。 図１０は突起状樹脂部をもたない補強樹脂層を使用する場合のはんだの這い上がりの様子を示す部分断面図である。 図１１は本発明の第１実施形態の半導体装置におけるはんだの這い上がりの様子を示す部分断面図である。 図１２（ａ）及び（ｂ）は本発明の第２実施形態の半導体パッケージの製造方法を示す断面図（その１）である。 図１３（ａ）及び（ｂ）は本発明の第２実施形態の半導体パッケージの製造方法を示す断面図（その２）である。 図１４（ａ）及び（ｂ）は本発明の第２実施形態の半導体パッケージの製造方法を示す断面図（その３）である。 図１５は本発明の第２実施形態の半導体パッケージを示す断面図である。 図１６は本発明の第２実施形態の変形例の半導体パッケージのリードピンの周りを示す部分断面図である。 図１７は本発明の第２実施形態の半導体装置を示す断面図である。 図１８は本発明の第２実施形態の別の半導体装置を示す断面図である。 図１９は本発明の第３実施形態の半導体パッケージのリードピンの周りを示す部分断面図（その１）である。 図２０は本発明の第３実施形態の半導体パッケージのリードピンの周りを示す部分断面図（その２）である。 図２１は本発明の第４実施形態の半導体パッケージのリードピンの周りを示す部分断面図（その１）である。 図２２は本発明の第４実施形態の半導体パッケージのリードピンの周りを示す部分断面図（その２）である。
符号の説明
１，１ａ…半導体パッケージ、２，２ａ，２ｂ…半導体装置、５…半導体チップ、５ａ…接続電極、６…はんだバンプ、７…コアレス配線基板、１０…配線基板、１２…支持板、２０…コア基板、２２…貫通電極、３０，５１…第１配線層、３２，５２…第２配線層、３４…はんだ層、３４ａ，３４ｂ…はんだ材、４０，６１，６２，６３…層間絶縁層、４２…ソルダレジスト、４２ａ，７０ａ，７４ａ，８０ａ…開口部、５０…ピン搭載治具、５０ａ…挿入穴、５１ａ…配線部、５１ｂ…コンタクト層、５３…第３配線層、５４…第４配線層、６０…リードピン、６０ａ…ピン部、６０ｂ…ヘッド部、７０…補強樹脂層、７２…突起状樹脂部、７０ｘ…樹脂フィルム、７０ｙ…液状樹脂、７４…樹脂付きフィルム、７４ｘ…難燃性フィルム、７４ｙ…樹脂層、７５…隙間、７７…中間樹脂層、８０…押圧治具、８２…離型材、９０…注射器、９０ａ…ノズル、Ｃ１，Ｃ２，Ｃ３，Ｃ４…接続パッド、ＴＳ，ＴＳ１…頂上面、Ｓ１，Ｓ３…傾斜面、Ｓ２…側面、ＴＨ…スルーホール、ＶＨ…ビアホール、ＰＳ…平行面。

Claims (8)

  1. 配線基板と、
    前記配線基板の一方の面側の接続パッドにはんだによって固着されたリードピンと、
    前記配線基板の前記リードピンが設けられた面の全面に形成され、前記リードピンの周りで局所的に突出して前記リードピンの基部側の側面を被覆する突起状樹脂部を備えた補強樹脂層と、
    前記補強樹脂層の外面側に形成されて、前記リードピンの径より大きな径の開口部を備え、前記開口部に前記リードピンが挿通した状態で配置された絶縁フィルムと、
    前記補強樹脂層と前記絶縁フィルムとの間に形成され、前記リードピンの径より大きな径の開口部を備え、前記開口部に前記リードピンが挿通した状態で配置された中間樹脂層とを有し、
    前記突起状樹脂部は、前記リードピンと前記絶縁フィルム及び前記中間樹脂層の開口部の側面との隙間に充填されて前記リードピンの先端側に突出しており、かつ、
    前記補強樹脂層、前記中間樹脂層、及び前記絶縁フィルムの順にそれらの弾性率が高くなるように設定されていることを特徴とする半導体パッケージ。
  2. 前記突起状樹脂部は、前記リードピンの外周部から外側に延在する頂上面と、前記頂上面と非同一面となる側面とを備えていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記突起状樹脂部を備えた補強樹脂層は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂とアクリル樹脂との混合樹脂、又は、下から順に、エポキシ樹脂／ポリイミド樹脂の２層構造からなることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記はんだは鉛フリーはんだであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体パッケージ。
  5. 前記絶縁フィルムは、ポリイミド、エンジニアリングプラスチック、ポリフェニレンサルファイド、及びテフロン（登録商標）のいずれかからなることを特徴とする１乃至３のいずれか一項に記載の半導体パッケージ。
  6. 請求項１乃至５のいずれかの半導体パッケージと、
    前記配線基板の他方の面側の接続パッドにはんだによって実装された半導体チップとを有することを特徴とする半導体装置。
  7. 前記リードピンを固着するはんだと前記半導体チップを実装するはんだは共に鉛フリーはんだであり、
    前記半導体チップは前記はんだをリフロー加熱することによって実装され、
    前記リードピンを固着するはんだの融点は、前記半導体チップを実装する際の前記リフロー加熱の温度と同等又はそれより低いことを特徴とする請求項６に記載の半導体装置。
  8. 配線基板の一方の面側の接続パッドにはんだによってリードピンを固着する工程と、
    下から順に、未硬化の補強樹脂層、未硬化の中間樹脂層、及び絶縁フィルムが積層されて、前記リードピンの径より大きな径の開口部を備えた樹脂付きフィルムの前記開口部に前記リードピンを挿通させ、押圧治具で前記樹脂付きフィルムを押圧しながら熱処理して硬化させることにより、前記補強樹脂層、前記中間樹脂層及び前記絶縁フィルムを得ると共に、リードピンと前記絶縁フィルム及び前記中間樹脂層の開口部の側面との隙間に、前記補強樹脂層に繋がって充填された突起状樹脂部を前記リードピンの先端側に突出させて形成する工程とを有し、
    前記補強樹脂層、前記中間樹脂層、及び前記絶縁フィルムの順にそれらの弾性率が高くなるように設定されていることを特徴とする半導体パッケージの製造方法。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7688237B2 (en) * 2006-12-21 2010-03-30 Broadcom Corporation Apparatus and method for analog-to-digital converter calibration
KR20110058938A (ko) * 2009-11-27 2011-06-02 삼성전기주식회사 반도체 패키지용 리드핀 및 반도체 패키지
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
JP2012009586A (ja) * 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP5548062B2 (ja) * 2010-08-11 2014-07-16 株式会社日立製作所 配管用モジュール向け仮設部材の施工方法及び配管モジュールの搬送方法
JP2012164965A (ja) 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2012169591A (ja) * 2011-01-24 2012-09-06 Ngk Spark Plug Co Ltd 多層配線基板
US8952540B2 (en) 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
US8872358B2 (en) * 2012-02-07 2014-10-28 Shin-Etsu Chemical Co., Ltd. Sealant laminated composite, sealed semiconductor devices mounting substrate, sealed semiconductor devices forming wafer, semiconductor apparatus, and method for manufacturing semiconductor apparatus
US9354748B2 (en) 2012-02-13 2016-05-31 Microsoft Technology Licensing, Llc Optical stylus interaction
US8935774B2 (en) 2012-03-02 2015-01-13 Microsoft Corporation Accessory device authentication
US9360893B2 (en) 2012-03-02 2016-06-07 Microsoft Technology Licensing, Llc Input device writing surface
US9426905B2 (en) 2012-03-02 2016-08-23 Microsoft Technology Licensing, Llc Connection device for computing devices
USRE48963E1 (en) 2012-03-02 2022-03-08 Microsoft Technology Licensing, Llc Connection device for computing devices
US9075566B2 (en) 2012-03-02 2015-07-07 Microsoft Technoogy Licensing, LLC Flexible hinge spine
US9158383B2 (en) 2012-03-02 2015-10-13 Microsoft Technology Licensing, Llc Force concentrator
US9064654B2 (en) 2012-03-02 2015-06-23 Microsoft Technology Licensing, Llc Method of manufacturing an input device
US8873227B2 (en) 2012-03-02 2014-10-28 Microsoft Corporation Flexible hinge support layer
US9870066B2 (en) * 2012-03-02 2018-01-16 Microsoft Technology Licensing, Llc Method of manufacturing an input device
US20130300590A1 (en) 2012-05-14 2013-11-14 Paul Henry Dietz Audio Feedback
US10031556B2 (en) 2012-06-08 2018-07-24 Microsoft Technology Licensing, Llc User experience adaptation
US9019615B2 (en) 2012-06-12 2015-04-28 Microsoft Technology Licensing, Llc Wide field-of-view virtual image projector
US9073123B2 (en) 2012-06-13 2015-07-07 Microsoft Technology Licensing, Llc Housing vents
US8964379B2 (en) 2012-08-20 2015-02-24 Microsoft Corporation Switchable magnetic lock
US8654030B1 (en) 2012-10-16 2014-02-18 Microsoft Corporation Antenna placement
WO2014059624A1 (en) 2012-10-17 2014-04-24 Microsoft Corporation Metal alloy injection molding protrusions
WO2014059618A1 (en) 2012-10-17 2014-04-24 Microsoft Corporation Graphic formation via material ablation
CN104903026B (zh) 2012-10-17 2017-10-24 微软技术许可有限责任公司 金属合金注射成型溢流口
JP2014103176A (ja) * 2012-11-16 2014-06-05 Shin Etsu Chem Co Ltd 支持基材付封止材、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
US8946884B2 (en) * 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US9304549B2 (en) 2013-03-28 2016-04-05 Microsoft Technology Licensing, Llc Hinge mechanism for rotatable component attachment
US10120420B2 (en) 2014-03-21 2018-11-06 Microsoft Technology Licensing, Llc Lockable display and techniques enabling use of lockable displays
US10324733B2 (en) 2014-07-30 2019-06-18 Microsoft Technology Licensing, Llc Shutdown notifications
JP6358431B2 (ja) * 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
US9424048B2 (en) 2014-09-15 2016-08-23 Microsoft Technology Licensing, Llc Inductive peripheral retention device
JP7107120B2 (ja) * 2018-09-14 2022-07-27 富士電機株式会社 半導体装置、半導体装置の製造方法
US11427466B2 (en) * 2019-07-19 2022-08-30 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
EP3859776A1 (en) 2020-01-31 2021-08-04 Infineon Technologies AG Power semiconductor device and method for fabricating a power semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100958A (ja) 1987-10-14 1989-04-19 Hitachi Ltd 樹脂被覆セラミック配線基板
JP2000058736A (ja) * 1998-08-07 2000-02-25 Sumitomo Kinzoku Electro Device:Kk 樹脂基板へのピン接続方法
JP2001148441A (ja) 1999-11-19 2001-05-29 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
JP2006216631A (ja) * 2005-02-02 2006-08-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4993754B2 (ja) * 2008-02-22 2012-08-08 新光電気工業株式会社 Ｐｇａ型配線基板及びその製造方法

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