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JP5079456B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、配線基板の上に半導体チップがフリップチップ実装されて構成される半導体装置及びその製造方法に関する。
従来、配線基板の上に半導体チップがフリップチップ実装されて構成される半導体装置がある。図１に示すように、従来技術の半導体装置の配線基板１００では、コア基板２００にそれを貫通するスルーホールＴＨが設けられており、スルーホールＴＨの内面にはスルーホールめっき層２２０が設けられている。スルーホールＴＨの内部の孔には樹脂２４０が充填されている。
また、コア基板２００の上面側には、スルーホールめっき層２２０に接続された第１配線層３００が形成されている。第１配線層３００はスルーホールめっき層２２０を介してコア基板２００の下面側に形成された下側配線層（不図示）に接続されている。さらに、第１配線層３００の上には第１層間絶縁層４００が形成されており、第１層間絶縁層４００には第１配線層３００に到達する深さの第１ビアホールＶＨ１が形成されている。
第１層間絶縁層４００の上には第１ビアホールＶＨ１を介して第１配線層３００に接続される第２配線層３２０が形成されている。
また、同様に、第２配線層３２０の上にはそれに到達する深さの第２ビアホールＶＨ２が設けられた第２層間絶縁層４２０が形成されている。さらに、第２層間絶縁層４２０の上には第２ビアホールＶＨ２を介して第２配線層３２０に接続される第３配線層３４０が形成されている。第３配線層３４０の上にはその接続部上に開口部５００ａが設けられたソルダレジスト５００が形成されている。
そして、第３配線層３４０の接続部に半導体チップ６００のはんだバンプ６２０がフリップチップ接続されている。さらに、半導体チップ６００と配線基板１００との隙間にはアンダーフィル樹脂７００が充填されている。
特許文献１には、ＩＣチップがフリップチップ接続されるプリント配線板の製造方法において、酸素プラズマによってソルダレジストの表面の酸化膜層及びその開口部に露出するパッドの金属表面の有機残渣を除去することにより、接続性及び信頼性に優れたプリント配線板を得ることが記載されている。
特開２０００−２２３１７号公報
ところで、上記した半導体装置において、配線基板１００（樹脂や銅配線など）と半導体チップ（シリコンチップ）６００との間で熱膨張係数が異なるため、半導体装置に熱がかかる際に熱応力が発生し、これによって半導体装置に反りが発生することがある。
近年では、半導体チップ６００として、性能向上のために歪シリコン技術を用いたり、多層配線において低誘電率（Ｌｏｗ−ｋ）の層間絶縁層を使用するようになってきている。そのような高性能な半導体チップは応力に比較的弱く、応力による動作特性の劣化を招きやすい。従来技術では、配線基板１００と半導体チップ６００との間の熱膨張係数差を吸収する緩衝材としてアンダーフィル樹脂７００を用いているが、高性能な半導体チップを十分に保護することが困難になりつつあり、半導体装置の信頼性が問題になる可能性がある。
本発明は以上の課題を鑑みて創作されたものであり、高性能な半導体チップをフリップチップ実装する場合であっても、半導体チップの性能劣化が防止されて十分な信頼性が得られる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は半導体装置に係り、半導体チップがフリップチップ接続される接続パッドを含むパッド配線部を備えた配線層が表層側に設けられた配線基板であって、前記接続パッドを含むパッド配線部の下に中空部を設けることにより、前記配線層は前記パッド配線部が空中配線となる片持ち梁構造となっている前記配線基板と、前記接続パッドにフリップチップ接続された前記半導体チップと、前記半導体チップと前記配線層との間に充填され、ヤング率が１００〜５００ＭＰａの弾性樹脂とを有することを特徴とする。
本発明の一態様では、接続パッドを備えた配線層は配線基板の絶縁層の上に形成され、接続パッドを含むパッド配線部の下の絶縁層に凹部が設けられて中空部が構成されている。このようにして、配線層は、その接続パッド含むパッド配線部が空中配線となる片持ち梁構造となっている。
そして、配線基板の接続パッドに半導体チップがフリップチップ接続されて半導体装置が構成される。前述したように、半導体装置では、配線基板と半導体チップとの熱膨張係数の違いに起因して熱がかかると熱応力が発生しやすく、半導体チップの動作性能が劣化したり、半導体チップの接続の信頼性が得られないことがある。
本発明では、半導体チップが接続される接続パッドを含むパッド配線部が下地層と接触しない空中配線となっている。このため、半導体装置に応力がかかる際に、半導体チップと接続パッドとの接続部がバネ状に上下に動くフレキシブル構造となるので、半導体装置に発生する熱応力を緩和することができ、それらの電気接続の信頼を向上させることができる。
また、半導体チップにかかる応力は接続パッドが動くことで吸収されるので、応力に弱い高性能な半導体チップを実装する場合であっても半導体チップが応力から防御されてその性能劣化が防止される。
上記した発明において、半導体装置を構成する際に、配線基板にキャップを設けることにより、半導体チップを気密封止してもよい。
また、上記課題を解決するため、本発明は半導体装置の製造方法に係り、配線基板の表層側の配線層の接続パッドに半導体チップがフリップチップ接続された半導体装置の製造方法であって、上面に前記配線層が形成される部材に凹部を形成する工程と、前記凹部に犠牲層を充填する工程と、前記部材の上から前記犠牲層に延在し、前記犠牲層の上に前記接続パッドを含むパッド配線部が配置されるように前記配線層を形成する工程と、前記接続パッドに前記半導体チップをフリップチップ接続する工程と、前記半導体チップと前記配線層との間に、ヤング率が１００〜５００ＭＰａの弾性樹脂を充填する工程と、前記弾性樹脂、前記絶縁層及び前記配線層に対して選択的に前記犠牲層を除去することにより、前記パッド配線部の下に中空部を設ける工程とを有することを特徴とする。
本発明では、まず、配線層が形成される部材（絶縁層など）に凹部が設けられ、その凹部に犠牲層（レジスト層など）が充填される。さらに、犠牲層の上に接続パッドを含むパッド配線部が配置されるように配線層が形成される。
次いで、本発明の好適な態様では、半導体チップが犠牲層の上の接続パッドにフリップチップ接続された後に、犠牲層が選択的に除去されてパッド配線部の下に中空部が構成される。
この態様では、接続パッドが犠牲層の上に固定された状態で半導体チップを実装し、その後に犠牲層を除去して中空部を得るので、可動部となる接続パッドに半導体チップがフリップチップ接続された上記した半導体装置を安定して歩留りよく製造することができる。あるいは、半導体チップを実装する前に、中空部を設けておき、中空部の上に配置された接続パッドに半導体チップをフリップチップ接続することも可能である。
以上説明したように、本発明では、高性能な半導体チップを実装する場合であっても、半導体チップの性能劣化が防止されて十分な信頼性が得られる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図２〜図８は本発明の第１実施形態の半導体装置の製造方法を示す図、図９は同じく半導体装置を示す図である。
本実施形態の半導体装置の製造方法では、まず、図２（ａ）に示すような断面構造を有する構造体を用意する。コア基板１０にはその厚み方向に貫通するスルーホールＴＨが設けられており、スルーホールＴＨの内面にはスルーホールめっき層１２が形成されている。スルーホールＴＨの内部の孔には樹脂１１が充填されている。
コア基板１０の両面側には、スルーホールめっき層１２を介して相互接続された第１配線層２０がそれぞれ形成されている。コア基板１０としては、ガラスクロスなどに樹脂を含侵させた基板、シリコン基板又はガラス基板などが好適に使用される。シリコン基板を採用する場合は、シリコン基板の両面及びスルーホールの内面に絶縁層が形成される。
なお、スルーホールＴＨの全体に貫通電極が充填されて、両面側の第１配線層２０が貫通電極を介して相互接続されていてもよい。
次いで、図２（ｂ）に示すように、コア基板１０の両面側の第１配線層２０の上にエポキシ樹脂やポリイミド樹脂などの樹脂フィルムを貼着するなどして第１層間絶縁層３０をそれぞれ形成する。コア基板１０としてシリコン基板を採用する場合は、ＣＶＤ法によりシリコン酸化層（ＳｉＯ2）などを成膜して第１層間絶縁層３０を形成してもよい。
さらに、両面側の第１層間絶縁層３０をレーザや異方性ドライエッチング（ＲＩＥなど）によって加工することにより、第１配線層２０に到達する深さの第１ビアホールＶＨ１をそれぞれ形成する。
続いて、図２（ｃ）に示すように、コア基板１０の両面側の第１層間絶縁層３０の上に、第１ビアホールＶＨ１を介して第１配線層２０に接続される第２配線層２２をそれぞれ形成する。第２配線層２２はセミアディティブ法などによって形成される。
次いで、図３（ａ）に示すように、コア基板１０の両面側の第２配線層２２の上に第２層間絶縁層３２をそれぞれ形成する。続いて、図３（ｂ）に示すように、コア基板１０の上面側の第２層間絶縁層３２を加工することにより凹部Ｃを形成する。凹部Ｃは半導体チップが実装される領域（配線基板の接続パッドを含むパッド配線部が配置される領域）に設けられ、半導体チップの面積より大きな面積に設定される。
図３（ｂ）の例では、凹部Ｃの下面と第２配線層２２の上面との間に第２層間絶縁層３２が残った状態となっているが、第２配線層２２の上面が露出するように凹部Ｃを形成しても差し支えない。さらに、同じく図３（ｂ）に示すように、コア基板１０の両面側の第２層間絶縁層３２を加工することにより、第２配線層２２に到達する深さの第２ビアホールＶＨ２をそれぞれ形成する。
続いて、図３（ｃ）に示すように、第２層間絶縁層３２の凹部Ｃに犠牲レジスト層１４を充填する。犠牲レジスト層１４は、後に説明するように凹部Ｃを中空部とするためのダミー層として機能する。犠牲レジスト層１４は、ディスペンサやスクリーン印刷などによって凹部Ｃ内に選択的に充填される。
あるいは、犠牲レジスト層１４の代わりに、ニッケルなどからなる犠牲金属層を凹部Ｃに充填してもよい。犠牲金属層を使用する場合は、第２層間絶縁層３２に第２ビアホールＶＨ２を形成する前に、めっき法やスパッタ法により凹部Ｃを埋め込むように金属層をブランケット状に形成した後に、ＣＭＰなどで金属層を研磨することにより凹部Ｃに犠牲金属層が選択的に充填される。
次いで、図４（ａ）に示すように、第２層間絶縁層３２及び犠牲レジスト層１４の上及び第２ビアホールＶＨ２の内面に、スパッタ法により下から順にチタン（Ｔｉ）層及び銅（Ｃｕ）層を成膜することによりシード層２４ａを形成する。あるいは、無電解めっきによってＣｕ層を形成してシード層２４ａとしてもよい。
続いて、図４（ｂ）に示すように、第３配線層が配置される部分に開口部２５ａが設けられためっきレジスト２５をシード層２４ａの上に形成する。さらに、シード層２４ａをめっき給電経路に使用する電解めっきにより、めっきレジスト２５の開口部２５ａ内にＣｕなどからなる金属めっき層２４ｂを形成する。続いて、めっきレジスト２５を除去した後に、金属めっき層２４ｂをマスクにしてシード層２４ａをエッチングする。
これにより、図５に示すように、第２層間絶縁層３２及び犠牲レジスト層１４の上に第３配線層２４が形成される。図５では、第３配線層２４は単層で描かれているが、シード層２４ａと金属めっき層２４ｂとにより構成される。第３配線層２４は第２ビアホールＶＨ２を介して第２配線層２２に接続される。
また、第３配線層２４は第２層間絶縁層３２上からその凹部Ｃ内の犠牲レジスト層１４の上まで延在し、その接続パッドＰを含むパッド配線部２３が犠牲レジスト層１４上の周縁側に並んで配置された状態となる。図５の断面図のパッド配線部２３の様子を上側からみると、図５の平面図に示すように、第３配線層２４のパッド配線部２３が凹部Ｃに充填された犠牲レジスト層１４上に延在し、接続パッドＰが犠牲レジスト層１４上の周縁側にペリフェラル型で並んで配置される。
また、同様に、コア基板１０の下面側にも、第２ビアホールＶＨ２を介して第２配線層２２に接続される第３配線層２４が第２層間絶縁層３２の上に形成される。
次いで、図６に示すように、第３配線層２４の接続パッドＰの上に開口部２６ａが設けられたソルダレジスト２６を形成する。図６の平面図を加えて参照すると、このとき同時に、犠牲レジスト層１４上の周縁部のソルダレジスト２６にリング状のエッチング用開口部Ｅが形成される。また、コア基板１０の下面側にも、第３配線層２４の接続パッドＰ上に開口部２６ａが設けられたソルダレジスト２６が形成される。さらに、コア基板１０の両面側において、ソルダレジスト２６の開口部２６ａに露出する接続パッドＰに接続用のＮｉ／Ａｕめっきが施される。
続いて、図７に示すように、コア基板１０の上面側の第３配線層２４の接続パッドＰに半導体チップ４０のバンプ４０ａをフリップチップ接続する。さらに、半導体チップ４０とその下のソルダレジスト２６との隙間に弾性樹脂１６を充填する。弾性樹脂１６はゴム弾性を示す高分子物質であり、そのヤング率は１００〜５００ＭＰａである。弾性樹脂１６としては、例えばシリコーン系のゴムが使用される。
次いで、図８に示すように、図７の構造体をレジスト剥離液に浸漬させるなどして半導体チップ４０の下方の犠牲レジスト層１４を剥離・除去する。このとき、ソルダレジスト２６のエッチング用開口部Ｅ及びパッド配線部２３の間（図６の平面図参照）を通ってレジスト剥離液が犠牲レジスト層１４に供給されて犠牲レシスト層１４が剥離・除去される。ソルダレジスト２６は完全に硬化していることからレジスト剥離液に対して耐性を有するため、未硬化の犠牲レジスト層１４のみが選択的に除去される。
なお、犠牲レジスト層１４の代わりに、前述した犠牲金属層を使用する場合は、第３配線層２４（Ｃｕ層）や第３層間絶縁層３２（樹脂層）などに対してエッチング選択性が得られるウェットエッチャントによって犠牲金属層（Ｎｉ層など）がエッチングされる。
このようにして、図９に示すように、第２層間絶縁層３２の凹部Ｃ内の犠牲レジスト層１４が全て除去されることで、半導体チップ４０がフリップチップ接続された接続パッドＰを含むパッド配線部２３の下に中空部Ｈが設けられる。これによって、半導体チップ４０が接続された接続パッドＰを含むパッド配線部２３は中空部Ｈの上に配置された空中配線となる。
以上により、本実施形態の半導体装置１が得られる。
なお、前述した半導体装置の製造方法では、フリップチップ接続の安定性を確保するため、半導体チップ４０を配線基板２の接続パッドＰにフリップチップ接続した後に、犠牲レジスト層１４を除去して中空部Ｈを設けている。パッド配線部２３の長さを短くするなどして中空部Ｈ上に配置された接続パッドＰがフリップチップ接続に耐えられる場合は、中空部Ｈを設けた後に、接続パッドＰに半導体チップ４０をフリップチップすることも可能である。この場合、半導体チップ４０の下に充填される弾性樹脂１６は省略される。
また、本実施形態では、第３配線層２４の下の第２層間絶縁層３２に中空部Ｈを設ける例を示したが、半導体チップがフリップチップ接続される接続パッドを含むパッド配線部下の部材に中空部を設ければよい。従って、例えば、コア基板１０の上に接続パッドを備えた配線層を形成する場合は、コア基板１０に同様な中空部Ｈが設けられる。
図９に示すように、本実施形態の半導体装置１は、配線基板２の接続パッドＰに半導体チップ４０がフリップチップ接続されて基本構成される。配線基板２では、コア基板１０に設けられたスルーホールＴＨの内面にスルーホールめっき層１２が形成されており、スルーホールＴＨの内部の孔には樹脂１１が充填されている。
コア基板１０の両面側にはスルーホールめっき層１２を介して相互接続された第１配線層２０がそれぞれ形成されている。コア基板１０の両面側の第１配線層２０の上には第１層間絶縁層３０を介して第２配線層２２がそれぞれ形成されている。第２配線層２２は第１層間絶縁層３０に設けられた第１ビアホールＶＨ１を介して第１配線層２０にそれぞれ接続されている。
さらに、コア基板１０の両面側の第２配線層２２の上に第２層間絶縁層３２がそれぞれ形成されている。図９の斜視図を加えて参照すると、コア基板１０の上面側の第２層間絶縁層３２には半導体チップ４０の下側にその面積より大きな面積の凹部Ｃが設けられている。その凹部Ｃはくりぬかれたように空っぽになった中空部Ｈとなっている。
また、第２層間絶縁層３２には、第２配線層２２に到達する第２ビアホールＶＨ２が設けられており、第２ビアビールＶＨ２を介して第２配線層２２に接続される第３配線層２４が第２層間絶縁層３２の上に形成されている。第３配線層２４は第２層間絶縁層３２上から中空部Ｈの上まで延在しており、接続パッドＰを含むパッド配線部２３が中空部Ｈの上に配置されている。接続パッドＰは中空部Ｈの周縁側にペリフェラル型で並んで配置されている（図６及び図７の平面図参照）。
このように、第３配線層２４は、一端側が第２層間絶縁層３２上に固定され、他端側の接続パッドＰを含むパッド配線部２３が中空部Ｈの上の空中配線として配置されている。つまり、第３配線層２４は、接続パッドＰを含むパッド配線部２３が空中配線（可動部）となる片持ち梁構造となっている。中空部Ｈの深さは、例えば２０〜１００μｍに設定される。また、パッド配線部２３の長さ（凹部Ｃの側面から内側に向かってはみ出す長さ）は、例えば５０μｍ〜１ｍｍに設定される。
なお、空中配線としてのパッド配線部２３の弾性力をより強くする場合は、弾性の強いＮｉ層でＣｕ層の側面及び上面を被覆して第３配線層２４を構成してもよい。また、電気特性に支障がなければ、第３配線層２４を単層のＮｉ層で形成してもよい。
また、コア基板１０の下面にも第２層間絶縁層３２の上に第２ビアホールＶＨ２を介して第２配線層２２に接続される第３配線層２４が形成されている。
さらに、コア基板１０の両面側の第３配線層２４の接続パッドＰ上に開口部２６ａが設けられたソルダレジスト２６がそれぞれ形成されている。コア基板１０の上面側のソルダレジスト２６では、中空部Ｈの周縁部の上にリング状のエッチング用開口部Ｅが設けられている。前述したように、ソルダレジスト２６のエッチング用開口部Ｅを通して犠牲レジスト層１４が除去されて中空部Ｈが構成される。
そして、コア基板１０の上面側の第３配線層２４の接続パッドＰに半導体チップ４０（ＬＳＩチップ）のバンプ４０ａがフリップチップ接続されている。半導体チップ４０と配線基板２との隙間に弾性樹脂１６が充填されている。なお、弾性樹脂１６は必ずしも設ける必要がない。
本実施形態の半導体装置１では、第３配線層２４はそのパッド配線部２３が中空部Ｈの上に配置された片持ち梁構造となっており、接続パッドＰは上下に動く可動部となって弾力性を有する。そして、その接続パッドＰに半導体チップ４０のバンプ４０ａがフリップチップ接続されている。
配線基板２（樹脂やＣｕ配線など）と半導体チップ４０（シリコン）とは熱膨張係数が異なるので、半導体装置１の信頼性試験を行う際やそれを実際に使用する際に、熱がかかるとそれらの熱膨張係数の差に基づいて熱応力が発生し、半導体装置１に応力がかかることになる。
本実施形態では、半導体装置１に応力がかかるとしてもパッド配線部２３（接続パッドＰ）がその応力に順応してフレキシブルに可動することによってその応力を吸収することができる。さらに、半導体チップ４０の下に弾性樹脂１６が充填される場合は、半導チップ４０にかかる応力がさらに分散される。
このように、本実施形態の半導体装置１では、配線基板２と半導体チップ４０との接続部がフレキシブル構造となっているので、両者の間で発生する熱応力を緩和することができ、半導体チップ４０と配線基板２との電気接続の信頼を向上させることができる。また、半導体チップ４０自体にかかる応力を緩和できるので、性能向上のために歪シリコン技術を使用したり、低誘電率の層間絶縁層を使用したりする高性能な半導体チップを実装する場合であっても、半導体チップ４０が応力から防御されてその性能劣化が防止される。
図１０には、本実施形態の第１変形例の半導体装置１ａが示されている。第１変形例の半導体装置１ａでは、図９の半導体装置１の配線基板２に封止キャップ５０が設けられており、封止キャップ５０と配線基板２とによって構成される収容部Ｓに半導体チップ４０が気密封止されている。第１変形例の半導体装置１ａでは、水分によって性能が劣化しやすい半導体チップ４０の信頼性を向上させることができる。
また、図１１には、本実施形態の第２変形例の半導体装置１ｂが示されている。第２変形例の半導体装置１ｂでは、動作時に発熱しやすい半導体チップ４０（ロジックＬＳＩなど）が実装され、配線基板２の上に熱伝導性の高い金属（Ｃｕなど）からなる放熱キャップ５２を設けて半導体チップ４０を気密封止してもよい。この場合、半導体チップ４０の上面と放熱キャップ５２の内面との間に熱伝導性接着剤５４が設けられる。
これにより、半導体チップ４０からの熱が熱伝導性接着剤５４を介して放熱キャップ５２側に伝導することにより、半導体チップ４０の発熱が抑えられて半導体チップ４０を安定して動作させることができる。
また、図１２には、本実施形態の第３変形例の半導体装置１ｃが示されている。第３変形例の半導体装置１ｃでは、前述した図９においてコア基板１０の上面側に形成されたソルダレジスト２６が省略されている。この形態の場合は、前述した犠牲レジスト層１４を剥離する際に（図８）、酸素プラズマを使用するドライアッシングによって犠牲レジスト層１４を除去することも可能である。
半導体チップ４０の外側のリング状の周辺部Ｄ（図１２の平面図）に露出する犠牲レジスト層１４の表面から内部にかけてアッシングされて中空部Ｈが設けられる。なお、図１２の第３変形例の半導体装置１ｃにおいて、図１０及び図１１と同様に、封止キャップ５０や放熱キャップ５２を設けて半導体チップ４０を気密封止してもよい。
あるいは、前述した図９では個々の接続パッドＰ上に開口部２６ａがそれぞれ設けられたソルダレジスト２６を形成したが、第３配線層２４の複数の接続パッドＰを一括して露出させる開口部が設けられたソルダレジストを形成してもよい。
（第２の実施の形態）
図１３は本発明の第２実施形態の半導体装置を示す断面図及び平面図である。
前述した第１実施形態では、第３配線層２４の接続パッドＰがペリフェラル型で中空部Ｈの周縁側に配置されている。第２実施形態では、図１２に示すように、第３配線層２４の接続パッドＰが中空部Ｈの上にエリアアレイ型で配置されている。
つまり、複数の第３配線層２４のパッド配線部２３は中空部Ｈの周縁部だけではなく中央部まで延在しており、接続パッドＰが中空部Ｈの上に格子状に配列されている。これにより、第１実施形態と同様に、パッド配線部２３が中空部Ｈの上に配置されて上下に動く空中配線となっている。
また、半導体チップ４０のバンプ４０ａが第３配線層２４の接続パッドＰに対応するエリアアレイ型で配置されている。そして、半導体チップ４０のバンプ４０ａが配線基板２の第３配線層２４の接続パッドＰにフリップチップ接続され、半導体チップ４０の下に弾性樹脂１６が充填されている。
第２実施形態では、パッド配線部２３の長さが第１実施形態より長くなってその強度が比較的弱いので、半導体チップ４０を実装した後に犠牲レジスト層１４を除去する方法を採用することが好ましい。
さらに、第１実施形態の図１０及び図１１のように、封止キャップ５０や放熱キャップ５２を設けて半導体チップ４０を気密封止してもよい。
第２実施形態は第１実施形態と同様な効果を奏する。
図１は従来技術の半導体装置を示す断面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その１）である。 図３（ａ）〜（ｃ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その２）である。 図４（ａ）及び（ｂ）は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態の半導体装置の製造方法を示す断面図及び平面図（その４）である。 図６は本発明の第１実施形態の半導体装置の製造方法を示す断面図及び平面図（その５）である。 図７は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その６）である。 図８は本発明の第１実施形態の半導体装置の製造方法を示す断面図（その７）である。 図９は本発明の第１実施形態の半導体装置を示す断面図及び斜視図である。 図１０は本発明の第１実施形態の第１変形例の半導体装置を示す断面図である。 図１１は本発明の第１実施形態の第２変形例の半導体装置を示す断面図である。 図１２は本発明の第１実施形態の第３変形例の半導体装置を示す断面図及び平面図である。 図１３は本発明の第２実施形態の半導体装置を示す断面図及び平面図である。
符号の説明
１…半導体装置、２…配線基板、１０…コア基板、１１…樹脂、１２…スルーホールめっき層、１４…犠牲レジスト層、１６…弾性樹脂、２０，２２，２４…配線層、２３…パッド配線部、２４ａ…シード層、２４ｂ…金属めっき層、２５…めっきレジスト、２５ａ，２６ａ…開口部、２６…ソルダレジスト、３０，３２…層間絶縁層、４０…半導体チップ、４０ａ…バンプ、５０…封止キャップ、５２…放熱キャップ、Ｃ…凹部、Ｅ…エッチング用開口部、Ｐ…接続パッド、ＴＨ…スルーホール、ＶＨ１，ＶＨ２…ビアホール。

Claims (7)

  1. 半導体チップがフリップチップ接続される接続パッドを含むパッド配線部を備えた配線層が表層側に設けられた配線基板であって、
    前記接続パッドを含むパッド配線部の下に中空部を設けることにより、前記配線層は前記パッド配線部が空中配線となる片持ち梁構造となっている前記配線基板と、
    前記接続パッドにフリップチップ接続された前記半導体チップと、
    前記半導体チップと前記配線層との間に充填され、ヤング率が１００〜５００ＭＰａの弾性樹脂とを有することを特徴とする半導体装置。
  2. 前記配線層は絶縁層の上に形成されており、前記中空部は前記絶縁層に設けられ、かつ前記中空部の面積は前記半導体チップの面積より大きく設定されることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線基板の上に前記半導体チップを気密封止するキャップが設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記キャップは金属からなる放熱キャップであり、前記半導体チップの上面は熱伝導性接着剤によって前記放熱キャップの内面に接合されていることを特徴とする請求項３に記載の半導体装置。
  5. 配線基板の表層側の配線層の接続パッドに半導体チップがフリップチップ接続された半導体装置の製造方法であって、
    上面に前記配線層が形成される部材に凹部を形成する工程と、
    前記凹部に犠牲層を充填する工程と、
    前記部材の上から前記犠牲層に延在し、前記犠牲層の上に前記接続パッドを含むパッド配線部が配置されるように前記配線層を形成する工程と、
    前記接続パッドに前記半導体チップをフリップチップ接続する工程と、
    前記半導体チップと前記配線層との間に、ヤング率が１００〜５００ＭＰａの弾性樹脂を充填する工程と、
    前記弾性樹脂、前記絶縁層及び前記配線層に対して選択的に前記犠牲層を除去することにより、前記パッド配線部の下に中空部を設ける工程とを有することを特徴とする半導体装置の製造方法。
  6. 前記犠牲層は、レジスト層又は金属層であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記中空部を設ける工程の後に、前記配線基板にキャップを設けることにより、前記半導体チップを気密封止する工程をさらに有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5644242B2 (ja) 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
JP5367523B2 (ja) * 2009-09-25 2013-12-11 新光電気工業株式会社 配線基板及び配線基板の製造方法
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
TWI413468B (zh) * 2010-12-29 2013-10-21 Unimicron Technology Corp 製造內嵌式細線路之方法
DE102011014584A1 (de) 2011-03-21 2012-09-27 Osram Opto Semiconductors Gmbh Anschlussträger für Halbleiterchips und Halbleiterbauelement
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
CN103620762B (zh) * 2011-10-21 2016-08-17 松下电器产业株式会社 半导体装置
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
JP6332958B2 (ja) * 2013-12-18 2018-05-30 キヤノン株式会社 電子部品の実装構造及びプリント配線板並びに電子機器
JP2015170770A (ja) * 2014-03-07 2015-09-28 イビデン株式会社 プリント配線板
US9899236B2 (en) * 2014-12-24 2018-02-20 Stmicroelectronics, Inc. Semiconductor package with cantilever pads
JP6904044B2 (ja) * 2017-04-28 2021-07-14 凸版印刷株式会社 半導体パッケージ用基板およびその製造方法
KR20230015402A (ko) * 2021-01-26 2023-01-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 기판 구조, 그 제조 및 패키징 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5588346A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Packaging method for semiconductor element
FR2486755A1 (fr) * 1980-07-11 1982-01-15 Socapex Support de composants electroniques pour circuits hybrides de grandes dimensions
WO1991013533A1 (en) * 1990-03-01 1991-09-05 Motorola, Inc. Selectively releasing conductive runner and substrate assembly
JPH03245558A (ja) * 1990-09-17 1991-11-01 Hitachi Ltd 半導体装置
JPH0883862A (ja) * 1994-09-09 1996-03-26 Brother Ind Ltd 回路基板および回路基板の製造方法
JPH10303345A (ja) * 1997-04-28 1998-11-13 Shinko Electric Ind Co Ltd 半導体チップの基板への実装構造
JP3437451B2 (ja) 1998-07-02 2003-08-18 イビデン株式会社 Ｉｃチップ実装用プリント配線板およびその製造方法
US6980017B1 (en) * 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
JP3631638B2 (ja) * 1999-09-29 2005-03-23 京セラ株式会社 半導体素子用パッケージの実装構造
US6624003B1 (en) * 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
US7132723B2 (en) * 2002-11-14 2006-11-07 Raytheon Company Micro electro-mechanical system device with piezoelectric thin film actuator
US7410590B2 (en) * 2003-12-19 2008-08-12 Palo Alto Research Center Incorporated Transferable micro spring structure
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7649145B2 (en) * 2004-06-18 2010-01-19 Micron Technology, Inc. Compliant spring contact structures
JP5017991B2 (ja) * 2006-09-28 2012-09-05 富士通株式会社 プリント配線板、電子装置

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