JP5076635B2 - イメージセンサ - Google Patents

Description

本発明は、イメージセンサに関し、特に、簡単な構成で、良質な画像を得ることができるようにするイメージセンサに関する。

CMOS（complementary metal oxide semiconductor）イメージセンサなどは、光電変換素子であるフォトダイオードに蓄積された信号電荷を能動素子で増幅し、画像情報として読み出す。

CMOSイメージセンサなどのＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが行列状に多数配列されており、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。このように、Ｘ−Ｙアドレス型固体撮像素子では、アドレス指定によって任意の位置の画素から信号を取り出すことができ、画素で得られた信号電荷をシフトレジスタで画素を選択して順番に読み出すＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）イメージセンサと異なり、画素の信号を読み出す順番を比較的自由に設定可能であるという特徴を有する。

例えば、デジタルスチルカメラに代表される静止画の撮像技術では、撮像デバイスとして多画素のＣＭＯＳ型固体撮像素子を用い、全画素の画素情報を独立に読み出すことによって静止画を得る「全画素読出モード」がよく知られているが、このモードの他に、例えば行や列を数個ずつ飛ばしながら読み出す「間引き読出モード」などの動作ができる。

また、CMOSイメージセンサでは、画素で得られた信号電荷の精度を高めるためにシャッタ動作（電子シャッタ）が行われる。シャッタ動作に伴って、画素に蓄積された電荷は、一旦はき捨てられる。例えば、上述した「間引き読出モード」により画素を読み出す場合、隣接する画素からの電荷の漏れなどに対する対策として、より複雑なシャッタ動作が必要となる。

例えば、間引き読み出しモードでは、露光時間を規定するためのシャッタ動作のほかに、画素の信号の読み出しが行われない行（間引かれた行）の画素に蓄積された電荷のはき捨て動作のために、いわゆるブルーミング対策シャッタが必要なとなる。ブルーミング対策シャッタを行わなければ、間引かれた行の画素の電荷のはき捨て動作が発生しないために、フォトダイオードから電荷があふれ、隣接する画素に電荷が漏れ出して混色が発生するなどの問題が起こる。

さらに、カメラ動作中に、明るさに応じて電子シャッタによる露光時間をフレーム単位で変化させ、露光量の最適化などの制御も行われる。この場合、露光量が変化した場合には、同一タイミングでの電子シャッタの数が増加することもある。

このように、CMOSイメージセンサにおいては、複雑な読み出し行、またはシャッタ行の選択が必要とされ、実際に読出し順に自由度を大きく持たせるには、それぞれのモードに応じたアドレス指定を行なう制御機構が必要となるので、画素の行や列の選択回路としては、シフトレジスタではなく、デコーダが使用されることが多い。シフトレジスタでは、行や列の選択がある程度順番である必要があり、任意の行や列を自由に選択できないからである。

デコーダを使用した場合、画素の行の選択を行う垂直選択デコーダは、1H期間（1回の水平走査期間）において，読み出し行の選択とシャッタ行の選択とを行って、それぞれの画素の電荷の読み出しと電荷のはき捨て動作が行われる。

例えば、１／２間引き読み出しモードにおいては、上述したブルーミング対策シャッタ、電子シャッタによる露光時間の変化の考慮をすると、露光不良なく、良質な画質を得るには、読み出し行を1箇所選択するタイミング（１H期間）に、電子シャッタ行を最大で4箇所同時に発生させる必要がある。従って、４箇所の電子シャッタ行を選択するために、４つのデコーダが必要となり、１箇所の読み出し行を選択するために１つのデコーダが必要となり、合計５つのデコーダが必要になってしまい、回路の規模が増大してしまう。

そこで、デコーダが選択するアドレスを時分割多重化し、１つのデコーダで複数の電子シャッタ行、または読み出し行を選択することが提案されている（例えば、特許文献１参照）。

特開２００４−１６６２６９号公報

しかしながら、特許文献１の技術では、回路の規模を小さくすることは可能となるが、水平ブランキング期間中に、電子シャッタ選択行を全てラッチに書き込んでおく必要がある。このため、例えば、同時に選択すべき電子シャッタ行の数が増えると、水平ブランキング期間を延長させる必要があり、その結果、高速なフレームレートでの読み出しが困難になる。

本発明はこのような状況に鑑みてなされたものであり、簡単な構成で、良質な画像を得ることができるようにするものである。

本発明の一側面は、所定の行数および列数で画素アレイに配置された複数の画素のそれぞれを特定するアドレスとともに制御信号を供給することで、前記アドレスに対応する画素に対する電子シャッタ動作、または前記アドレスに対応する画素の画素信号の読み出しを行うイメージセンサであって、前記画素アレイに配置された画素のうち、１水平期間内に電子シャッタ動作を行うべき画素の行を特定するシャッタ行アドレス、および同一の１水平期間内に画素信号の読み出しを行うべき画素の行を特定する読み出し行アドレスを生成するアドレス生成手段と、前記アドレス生成手段により生成された前記シャッタ行アドレスを記憶する第１の記憶手段と、前記アドレス生成手段により生成された前記読み出し行アドレスを記憶する第２の記憶手段とを備え、前記第１の記憶手段および前記第２の記憶手段のそれぞれは、前記画素アレイに配置された画素の行のそれぞれに対応する複数のS-Rラッチであって、前記１水平期間内に所定のタイミングで供給される１回のリセットパルスによりリセットされ、前記リセットパルスが供給された後、前記アドレス信号が供給されているタイミングに対応して前記１水平期間内に１回または複数回供給されるセットパルスにより前記アドレス信号を保持するS-Rラッチにより構成され、前記アドレス生成手段により生成された前記シャッタ行アドレスまたは前記読み出し行アドレスに基づいて前記S-Rラッチに供給されるアドレス信号であって、前記シャッタ行アドレスまたは前記読み出し行アドレスの画素の行に対応する前記S-Rラッチに供給されるアドレス信号を、前記S-Rラッチが保持することで前記シャッタ行アドレスまたは前記読み出し行アドレスが記憶され、前記アドレス生成手段は、１水平期間内において前記読み出し行アドレスに対応する行の画素の読み出しを行うことができる有効期間内に、１の前記読み出し行アドレスに対応して複数の前記シャッタ行アドレスを生成するイメージセンサである。

前記アドレス生成手段は、時分割多重方式により、１水平期間内に前記読み出し行および前記読み出し行アドレスに対応する前記シャッタ行アドレスを生成するようにすることができる。

前記画素アレイが画素のフローティングディフュージョンを共有する画素共有方式の画素アレイであるようにすることができる。

前記アドレス生成手段は、１水平期間内に読み出すべき読み出し行アドレスを複数生成し、前記複数の読み出し行アドレスに対応して複数の前記シャッタ行アドレスを生成するようにすることができる。

前記アドレス生成手段は、１水平期間内に読み出すべき読み出し行アドレスを複数同時に生成し、前記複数の読み出し行アドレスに対応して複数の前記シャッタ行アドレスを同時に生成するようにすることができる。

本発明の一側面においては、前記画素アレイに配置された画素のうち、１水平期間内に電子シャッタ動作を行うべき画素の行を特定するシャッタ行アドレス、および同一の１水平期間内に画素信号の読み出しを行うべき画素の行を特定する読み出し行アドレスが生成され、前記生成された前記シャッタ行アドレスが記憶され、前記生成された前記読み出し行アドレスが記憶され、前記画素アレイに配置された画素の行のそれぞれに対応する複数のS-Rラッチが、前記１水平期間内に所定のタイミングで供給される１回のリセットパルスによりリセットされ、前記リセットパルスが供給された後、前記アドレス信号が供給されているタイミングに対応して前記１水平期間内に１回または複数回供給されるセットパルスにより前記アドレス信号が保持され、前記シャッタ行アドレスまたは前記読み出し行アドレスに基づいて前記S-Rラッチに供給されるアドレス信号であって、前記シャッタ行アドレスまたは前記読み出し行アドレスの画素の行に対応する前記S-Rラッチに供給されるアドレス信号を、前記S-Rラッチが保持することで前記シャッタ行アドレスまたは前記読み出し行アドレスが記憶され、１水平期間内において前記読み出し行アドレスに対応する行の画素の読み出しを行うことができる有効期間内に、１の前記読み出し行アドレスに対応して複数の前記シャッタ行アドレスが生成される。

本発明によれば、簡単な構成で、良質な画像を得ることができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の一側面のイメージセンサは、所定の行数および列数で画素アレイに配置された複数の画素のそれぞれを特定するアドレスとともに制御信号を供給することで、前記アドレスに対応する画素に対する電子シャッタ動作、または前記アドレスに対応する画素の画素信号の読み出しを行うイメージセンサであって、前記画素アレイに配置された画素のうち、１水平期間内に電子シャッタ動作を行うべき画素の行を特定するシャッタ行アドレス、および同一の１水平期間内に画素信号の読み出しを行うべき画素の行を特定する読み出し行アドレスを生成するアドレス生成手段（例えば、図６の垂直選択デコーダ２２３）と、前記アドレス生成手段により生成された前記シャッタ行アドレスを記憶する第１の記憶手段（例えば、図６のラッチ回路２２４）と、前記アドレス生成手段により生成された前記読み出し行アドレスを記憶する第２の記憶手段（例えば、図６のラッチ回路２２５）とを備え、前記第１の記憶手段および前記第２の記憶手段のそれぞれは、前記画素アレイに配置された画素の行のそれぞれに対応する複数のS-Rラッチであって、前記１水平期間内に所定のタイミングで供給される１回のリセットパルスによりリセットされ、前記リセットパルスが供給された後、前記アドレス信号が供給されているタイミングに対応して前記１水平期間内に１回または複数回供給されるセットパルスにより前記アドレス信号を保持するS-Rラッチにより構成され、前記アドレス生成手段により生成された前記シャッタ行アドレスまたは前記読み出し行アドレスに基づいて前記S-Rラッチに供給されるアドレス信号であって、前記シャッタ行アドレスまたは前記読み出し行アドレスの画素の行に対応する前記S-Rラッチに供給されるアドレス信号を、前記S-Rラッチが保持することで前記シャッタ行アドレスまたは前記読み出し行アドレスが記憶され、前記アドレス生成手段は、１水平期間内において前記読み出し行アドレスに対応する行の画素の読み出しを行うことができる有効期間内に、１の前記読み出し行アドレスに対応して複数の前記シャッタ行アドレスを生成する。

このイメージセンサは、前記アドレス生成手段（例えば、図１１の回路）は、１水平期間内に読み出すべき読み出し行アドレスを複数同時に生成し、前記複数の読み出し行アドレスに対応して複数の前記シャッタ行アドレスを同時に生成するようにすることができる。

以下、図面を参照して、本発明の実施の形態について説明する。

CMOS（complementary metal oxide semiconductor）イメージセンサなどのＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが行列状に多数配列されており、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。このように、Ｘ−Ｙアドレス型固体撮像素子では、アドレス指定によって任意の位置の画素から信号を取り出すことができ、画素で得られた信号電荷をシフトレジスタで画素を選択して順番に読み出すＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）イメージセンサと異なり、画素の信号を読み出す順番を比較的自由に設定可能であるという特徴を有する。

例えば、デジタルスチルカメラなどでは、撮像デバイスとして多画素のＣＭＯＳ型固体撮像素子を用い、全画素の画素情報を独立に読み出すことによって静止画を得る「全画素読出モード」がよく知られているが、このモードの他に、例えば行や列を数個ずつ飛ばしながら読み出す「間引き読出モード」などの動作ができる。

また、CMOSイメージセンサでは、画素で得られた信号電荷の精度を高めるためにシャッタ動作（電子シャッタ）が行われる。シャッタ動作に伴って、画素に蓄積された電荷が出力されて、一旦はき捨てられる。例えば、上述した「間引き読出モード」により画素を読み出す場合、隣接する画素からの電荷の漏れなどに対する対策として、より複雑なシャッタ動作が必要となる。

例えば、間引き読み出しモードでは、露光時間を規定するためのシャッタ動作のほかに、画素の信号の読み出しが行われない行（間引かれた行）の画素に蓄積された電荷のはき捨て動作のために、いわゆるブルーミング対策シャッタが必要となる。

図１は、画素の信号の読み出しと、電子シャッタを説明する図である。同図は、例えば、第１行目と第２行目の画素を読み出し、第２行目と第３行目の画素を読み出さない１／２間引き読み出しモードの例を示している。同図の横軸は、時間とされ、縦軸は、画素の行のアドレスとされ、時間の単位は、1H期間（1回の水平走査期間）とされる。

図中に白い円で示される位置において画素の信号の読み出しが行われる。例えば、第ｎ行目の画素は、時刻ｔ＋２（実際には、時刻ｔ＋２から始まる１H期間）において読み出され、第ｎ＋１行目の画素は、時刻ｔ＋３において読み出される。

図中に２重円で示される位置において露光時間を規定するためのシャッタ動作が行われる。例えば、第ｎ行目の画素は、時刻ｔ−３においてシャッタ動作が行われ、第ｎ＋１行目の画素は、時刻ｔ−２においてシャッタ動作が行われ、それぞれの画素に蓄積された電荷が一旦はき捨てられる。そして、その後、それぞれの画素に蓄積された電荷が画素の信号として読み出されることになる。

また、図中に黒い円で示される位置においてブルーミング対策のためのシャッタ動作が行われる。例えば、読み出しが行われない画素であって、第ｎ＋２行目の画素は、時刻ｔ−３においてシャッタ動作が行われ、読み出しが行われない画素であって、第ｎ＋３行目の画素は、時刻ｔ−２においてシャッタ動作が行われ、それぞれの画素に蓄積された電荷が一旦はき捨てられる。

ブルーミング対策シャッタを行わなければ、間引かれた行の画素の電荷のはき捨て動作が発生しないために、フォトダイオードから電荷があふれ、隣接する画素に電荷が漏れ出して混色が発生するなどの問題が起こる。

さらに、カメラ動作中に、明るさに応じて電子シャッタによる露光時間をフレーム単位で変化させ、露光量の最適化などの制御も行われる。この場合、露光量が変化した場合には、同一タイミングでの電子シャッタの数が増加することもある。

図２は、電子シャッタによる露光時間を変化させた場合の画素の読み出し行と電子シャッタ行の関係を説明する図である。同図は、図１の場合と同様に、横軸が時間とされ、縦軸が画素の行のアドレスとされているが、読み出し行の画素またはシャッタ行の画素の位置の図示が簡素化されて、図中の実線により読み出し行の画素が表されており、図中の破線により電子シャッタ行の画素が表されている。なお、同図の破線は、図１において２重円で示されたシャッタ動作と、黒い円で示されたシャッタ動作の２つのシャッタ動作をまとめて表している。同図において、点線の枠で囲まれた時間においては、同じ時刻に破線が２本、実線が１本存在することになるので、１行の画素を読み出すのと同じ水平走査期間内に、４行の画素に対してシャッタ動作が行われることになる。

図３は、１行の画素を読み出すのと同じ水平走査期間内に、４行の画素に対してシャッタ動作が行われるようにしたイメージセンサ１０の構成例を示すブロック図である。イメージセンサ１０は、例えば、CMOSイメージセンサとして構成される。

同図における画素アレイ２１には、垂直方向に所定の行数、水平方向に所定の列数配置された複数の画素により構成される。これらの画素には、それぞれ露光された光を光電変換して電荷を生成し、蓄積するフォトダイオードが設けられており、フォトダイオードには、それぞれＭＯＳ型トランジスタスイッチが接続される。ＭＯＳ型トランジスタスイッチは、供給されるパルス信号に基づいて、それぞれフォトダイオードに蓄積された電荷を増幅して、信号（各画素に対応する画素信号）として出力するようになされている。

垂直駆動回路２２は、画素アレイ２１の所定の１行の画素に対して駆動信号を供給するようになされている。垂直駆動回路２２は、画素アレイ２１の所定の１行の画素を選択するSEL信号、SEL信号により選択された画素に蓄積された電荷を出力させるTR信号、およびSEL信号により選択された画素をリセットするRST信号を、画素アレイ２１の各画素に供給するようになされている。なお、垂直駆動回路２２から出力されるSEL信号、TR信号、およびRST信号を供給する信号線は、画素アレイ２１の画素の行数と同数だけ設けられており、画素アレイ２１の各行の画素にそれぞれ接続されている。

垂直選択デコーダ２３は、センサコントローラ４１から供給される制御信号に基づいて、画素アレイ２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２に供給する。

垂直選択デコーダ２４−１乃至垂直選択デコーダ２４−４は、それぞれセンサコントローラ４１から供給される制御信号に基づいて、画素アレイ２１の各画素のうち、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２に供給する。

すなわち、垂直選択デコーダ２３により選択された１行の画素を読み出すのと同じ水平走査期間内に、シャッタ動作を行うべき４行の画素のそれぞれが垂直選択デコーダ２４−１乃至垂直選択デコーダ２４−４により選択されることになる。従って、垂直駆動回路２２から、１つの読み出し行に対するSEL信号、TR信号、およびRST信号と、４つの電子シャッタ行に対するSEL信号、TR信号、およびRST信号とが画素アレイ２１に供給されることになる。

CDS／ADC３１は、フォトダイオードで光電変換された信号電荷が増幅されて出力されたアナログの電気信号を、デジタル信号に変換するコンバータ（ADC(Analog Digital Converter)）、入力される電気信号のノイズを除去するとともに、画素を構成する素子それぞれの性能のばらつきに起因する電気信号のばらつきを補正してコンバータに供給する相間２重サンプリング（CDS(Correlated Double Sampling)）回路により構成されている。

水平選択回路３２は、CDS／ADC３１のうちの所定の一列を選択して、インバータ３３にデジタル信号を出力させるようになされている。

センサコントローラ４１は、垂直選択デコーダ２３に供給する読み出しアドレス、および、垂直選択デコーダ２４−１乃至垂直選択デコーダ２４−４に供給するシャッタアドレスを生成する。また、センサコントローラ４１は、SEL信号、TR信号、およびRST信号を、画素制御信号として生成する。さらに、センサコントローラ４１は、CDS/ADC３１を制御するCDS/ADC制御信号、および水平選択回路３２を制御する水平駆動信号を生成する。

図３に示されるように、イメージセンサを構成することで、１行の画素を読み出すのと同じ水平走査期間内に、４行の画素に対してシャッタ動作が行われるようにすることが可能となるが、合計５つのデコーダが必要になってしまい、回路の規模が増大し、例えば、大きなレイアウト面積が必要となってしまう。

デコーダが選択するアドレス（行）を時分割多重化し、１つのデコーダで複数の電子シャッタ行、または読み出し行を選択することも可能である。

図４は、デコーダが選択するアドレス（行）を時分割多重化し、１つのデコーダで複数の電子シャッタ行、または読み出し行を選択することが可能なイメージセンサ１００の構成例を示すブロック図である。図４に示される画素アレイ１２１、および垂直駆動回路１２２は、それぞれ図３の画素アレイ２１、および垂直駆動回路２２と同様なので、詳細な説明は省略する。また、図４のCDS/ADC１３１乃至インバータ１３３は、それぞれ図３のCDS/ADC３１乃至インバータ３３と同様なので、詳細な説明は省略する。

図４のイメージセンサ１００では、垂直選択デコーダ１２３が、センサコントローラ１４１から供給される制御信号に基づいて、画素アレイ１２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号を生成して垂直駆動回路１２２に供給し、また、センサコントローラ１４１から供給される制御信号に基づいて、画素アレイ１２１の各画素のうち、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路１２２に供給する。すなわち、垂直選択デコーダ１２３は、１水平走査期間（１H期間）内に、１つの読み出し行と、４つの電子シャッタ行を選択するアドレス信号を、時分割多重化して生成するようになされている。

ラッチ回路１２４は、センサコントローラ１４１から供給される制御信号に基づいて、垂直選択デコーダ１２３から供給されたアドレス信号を保持するようになされている。すなわち、ラッチ回路１２４は、１H期間内の読み出し行に対応する４つの電子シャッタ行のアドレス信号を保持するようになされている。なお、ラッチ回路１２４には、画素アレイ１２１に配置された画素の行数と同じ数のS-Rラッチが設けられている。

図５は、図４のイメージセンサ１００における各信号を説明するタイミングチャートである。

同図におけるCLK信号は、イメージセンサ１００のクロック信号である。また、H-Sync信号は、水平同期信号とされ、例えば、イメージセンサ１００における１H期間の同期に用いられる。

Address信号は、垂直選択デコーダ１２３により生成されたアドレス信号とされる。この例では、読み出し行のアドレスR-1を表すAddress信号の後に、電子シャッタ行のアドレスS１乃至アドレスS４を表すAddress信号が生成され、その後、読み出し行のアドレスRを表すAddress信号が生成されている。アドレスS１乃至アドレスS４、およびアドレスRは、全て１Ｈ期間内に生成されている。このように垂直選択デコーダ１２３は、１H期間内に１つの読み出し行のアドレスと、４つの電子シャッタ行のアドレスを生成する。

SLSET信号およびSLRST信号は、それぞれラッチ回路１２４を制御するラッチ制御信号としてセンサコントローラ１４１が出力する信号とされる。

図５の例では、最初にSLRST信号がラッチ回路１２４に供給される。これにより、ラッチ回路１２４を構成する複数のS-Rラッチのそれぞれがリセットされる。そして、Address信号が、それぞれ、アドレスS１乃至アドレスS４となる期間において、４つのパルスとしてSLSET信号がラッチ回路１２４に供給される。これにより、ラッチ回路１２４を構成する複数のS-RラッチのそれぞれがアドレスS１乃至アドレスS４のそれぞれに対応するAddress信号を保持することになる。また、ラッチ回路１２４がアドレスS１乃至アドレスS４のそれぞれに対応するAddress信号を保持している間、垂直駆動回路１２２から、アドレスS１乃至アドレスS４に対応する各行の画素にSEL信号が供給されるようになされている。

STR信号は、SEL信号により選択された画素に蓄積された電荷を出力させる信号であって、画素に蓄積された電荷を一旦はき捨てるために出力させる信号である。SEL信号により選択された画素に、STR信号が供給されることによりシャッタ動作がなされることになる。なお、実際には、STR信号とほぼ同じタイミングで画素をリセットするSRST信号も生成されて供給されるようになされている。

また、RTR信号、RRST信号、およびRSEL信号は、それぞれ画素の信号を読み出すために、センサコントローラ１４１が出力する画素制御信号とされる。RSEL信号は、１Ｈ期間における有効期間内に、センサコントローラ１４１が出力する信号とされ、例えば、アドレスＲを表すAddress信号が供給されている状態で、RSEL信号とともに、RTR信号が供給された場合、アドレスRに対応する行の画素に蓄積された電荷がそれぞれ出力される。この場合、出力された電荷は、はき捨てられるのではなく、CDS/ADC１３１乃至インバータ１３３の処理を経て信号として出力されることになる。これにより、画素の信号の読み出しが行われることになる。また、例えば、アドレスＲを表すAddress信号が供給されている状態で、RSEL信号とともに、RRST信号が供給された場合、アドレスRに対応する行の画素がそれぞれリセットされることになる。

センサコントローラ１４１は、アドレスRに対応する行の画素の読み出しを行うことができる期間を有効期間とし、アドレスRに対応する行の画素の読み出しを行うことができない期間をブランキング（BLK）期間としてRSEL信号のパルスを生成する。

ところで、間引き読み出しモードには、上述した１／２間引き読み出しモードの他、１／４間引き読み出しモード、１／８間引き読み出しモードなどがあり、このような間引き読み出しモードにおいても、やはりブルーミング対策のためのシャッタ動作が行われるようにする必要がある。１／４間引き読み出しモード、１／８間引き読み出しモードにおいては、１／２間引き読み出しモードの場合と比較して間引かれる行が増えることになるため、所定の１行の画素を読み出すのと同じ水平走査期間内に、シャッタ動作を行うべき画素の行数も当然増えることになり、例えば、１／４間引き読み出しモードは、１H期間内に最大で８つの電子シャッタ行の選択を行う必要があり、１／８間引き読み出しモードは、１H期間内に最大で１６の電子シャッタ行の選択を行う必要がある。

このように、電子シャッタ行の数が増えた場合、図４のイメージセンサ１００において、画像の撮影処理を行うとき、Address信号により表される電子シャッタ選択行のアドレス数が増えることになり、例えば、図５のBLK期間がより長くなることになる。従って、１H期間も長くする必要があり、例えば、１／４間引き読み出しモード、１／８間引き読み出しモードにおいては、図５の場合よりも１H期間のクロック数をより多くしなければならない。

１Ｈ期間が長くなると、例えば、画像の撮影におけるフレームレートが遅くなる。すなわち、図４の構成の場合、例えば、設定された間引き読み出しモードによっては、高速のフレームレートでの撮影が行えないことがある。

そこで、本発明においては、電子シャッタ行の数が増えた場合であっても、BLK期間が長くなることがないようにして、例えば、高速のフレームレートでの撮影が可能となる構成を採用する。

図６は、本発明の一実施の形態に係るイメージセンサの構成例を示すブロック図である。同図に示されるイメージセンサ２００は、例えば、CMOSイメージセンサとして構成される。

同図における画素アレイ２２１には、垂直方向に所定の行数、水平方向に所定の列数配置された複数の画素により構成される。例えば、画素アレイ２２１がN行M列の画素で構成されている場合、垂直方向にN個、水平方向にM個の（N×M）個の画素が画素アレイ２２１に配置されていることになる。これらの画素には、それぞれ露光された光を光電変換して電荷を生成し、蓄積するフォトダイオードが設けられており、フォトダイオードには、それぞれＭＯＳ型トランジスタスイッチが接続される。ＭＯＳ型トランジスタスイッチは、供給されるパルス信号に基づいて、それぞれフォトダイオードに蓄積された電荷を増幅して、信号（各画素に対応する画素信号）として出力するようになされている。

垂直駆動回路２２２は、画素アレイ２２１の所定の１行の画素に対して駆動信号を供給するようになされている。垂直駆動回路２２２は、画素アレイ２２１の所定の１行の画素を選択するSEL信号、SEL信号により選択された画素に蓄積された電荷を出力させるTR信号、およびSEL信号により選択された画素をリセットするRST信号を、画素アレイ２２１の各画素に供給するようになされている。なお、垂直駆動回路２２２から出力されるSEL信号、TR信号、およびRST信号を供給する信号線は、画素アレイ２２１の画素の行数と同数だけ設けられており、画素アレイ２２１の各行の画素にそれぞれ接続されている。

垂直選択デコーダ２２３は、センサコントローラ２４１から供給される制御信号（図中の垂直アドレス信号）に基づいて、画素アレイ２２１の各画素のうち、画素の信号を読み出すべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２２に供給し、また、センサコントローラ２４１から供給される制御信号に基づいて、画素アレイ２２１の各画素のうち、画素のシャッタ動作を行うべき行の画素を特定するアドレス信号を生成して垂直駆動回路２２２に供給する。すなわち、垂直選択デコーダ２２３は、１水平走査期間（１H期間）内に、１つの読み出し行と、４つの電子シャッタ行を選択するアドレス信号を、時分割多重化して生成するようになされている。

ラッチ回路２２４は、センサコントローラ２４１から供給される制御信号に基づいて、垂直選択デコーダ２２３から供給されたアドレス信号を保持するようになされている。ラッチ回路２２４は、１H期間内の読み出し行に対応する４つの電子シャッタ行のアドレス信号を保持するようになされている。なお、ラッチ回路２２４には、画素アレイ２２１に配置された画素の行数と同じ数のS-Rラッチが設けられている。

ラッチ回路２２５は、やはりセンサコントローラ２４１から供給される制御信号に基づいて、垂直選択デコーダ２２３から供給されたアドレス信号を保持するようになされている。ラッチ回路２２５は、１H期間内の読み出し行のアドレス信号を保持するようになされている。なお、ラッチ回路２２５には、やはり画素アレイ２２１に配置された画素の行数と同じ数のS-Rラッチが設けられている。

すなわち、イメージセンサ２００においては、垂直選択デコーダ２２３により選択された１行の画素を読み出すのと同じ水平走査期間内に、時分割多重化によってシャッタ動作を行うべき４行の画素のそれぞれが、やはり垂直選択デコーダ２２３により選択されることになる。そして、垂直駆動回路２２２から、１つの読み出し行に対するSEL信号、TR信号、およびRST信号と、４つの電子シャッタ行に対するTR信号、およびRST信号とが、同じ水平走査期間内に、画素アレイ２２１に供給されることになる。

CDS／ADC２３１は、フォトダイオードで光電変換された信号電荷が増幅されて出力されたアナログの電気信号を、デジタル信号に変換するコンバータ（ADC(Analog Digital Converter)）、入力される電気信号のノイズを除去するとともに、画素を構成する素子それぞれの性能のばらつきに起因する電気信号のばらつきを補正してコンバータに供給する相間２重サンプリング（CDS(Correlated Double Sampling)）回路により構成されている。

水平選択回路２３２は、CDS／ADC２３１のうちの所定の一列を選択して、インバータ２３３にデジタル信号を出力させるようになされている。なお、インバータ２３３から出力される信号がイメージセンサ２００の出力信号となる。

センサコントローラ２４１は、垂直選択デコーダ２２３に供給する読み出し行アドレス、およびシャッタ行アドレスを垂直アドレス信号として生成する。また、センサコントローラ２４１は、ラッチ回路２２４およびラッチ回路２２５を制御するラッチ制御信号（後述するSLSET信号、SLRST信号、RLSET信号、およびRLRST信号）を生成する。

さらに、センサコントローラ２４１は、SEL信号、TR信号、およびRST信号を、画素制御信号として生成する。また、センサコントローラ２４１は、CDS/ADC３１を制御するCDS/ADC制御信号、および水平選択回路２３２を制御する水平駆動信号を生成する。

図７は、ラッチ回路２２４、ラッチ回路２２５、および垂直駆動回路２２２の詳細な構成例を示す回路図である。同図は、ラッチ回路２２４、ラッチ回路２２５、および垂直駆動回路２２２の中で、画素アレイ２２１の１行分の画素に対応する部分の構成を示しており、論理回路としての構成例を表している。また、同図に示されるTRi信号、RSTi信号、およびSELi信号は、画素制御信号であるSEL信号、TR信号、およびRST信号のうちの、当該行の画素に対応する信号をそれぞれ表している。すなわち、同図において、「i」は、当該行の番号に対応する識別子とされている。

なお、同図において、点線で示される領域２６０Aが図６のラッチ回路２２４、およびラッチ回路２２５のうちの１行分の構成とされ、点線で示される領域２６０Ｂが図６の垂直駆動回路２２２のうちの１行分の構成とされる。従って、図７に示される回路と同様の構成の回路が画素アレイ２２１に配置された画素の行数（すなわち、垂直方向の画素の数）と同じ数だけ、図中縦方向に並列に接続されて図６のラッチ回路２２４、ラッチ回路２２５、および垂直駆動回路２２２が構成されることになる。

また、同図の回路は論理回路であり、アドレス信号であるADDRi信号、画素制御信号であるSTR信号、SRST信号、RTR信号、RRST信号、RSEL信号、TRi信号、RSTi信号、およびSELi信号、並びにラッチ制御信号であるSLSET信号、SLRST信号、RLSET信号、およびRLRST信号は、それぞれ「１」または「０」となる論理信号であって、例えば、信号線上の電圧値の変化により形成されるパルスとして供給される。

ADDRi信号は、垂直選択デコーダ２２３から供給されたアドレス信号とされる。例えば、垂直選択デコーダ２２３により当該行が選択された場合、ADDRi信号は、「１」となる。

S-Rラッチ２７１は、垂直選択デコーダ２２３により当該行がシャッタ行として選択される場合、垂直選択デコーダ２２３から供給されたアドレス信号を保持する。S-Rラッチ２７２は、垂直選択デコーダ２２３により当該行が読み出し行として選択される場合、垂直選択デコーダ２２３から供給されたアドレス信号を保持する。S-Rラッチ２７１とS-Rラッチ２７２は、それぞれの「Ｓ」端子に供給されるANDゲート２６１とANDゲート２６２から出力される信号を、「Ｑ」端子において保持して出力するようになされており、「Ｒ」端子に供給される信号が「１」となったタイミングで「Ｑ」端子において保持して出力される信号がリセットされるようになされている。

すなわち、ADDRi信号が「１」であるとき、SLSET信号が「１」となると、ANDゲート２６１から出力される信号も「１」となり、S-Rラッチ２７１の「Ｓ」端子に供給される信号が「１」となる。そして、S-Rラッチ２７１は、「Ｒ」端子に供給されるSLRST信号が「１」となるまでの間、「Ｑ」端子から出力される信号を「１」とする。

同様に、信号ADDRiが「１」であるとき、RLSET信号が「１」となると、ANDゲート２６２から出力される信号も「１」となり、S-Rラッチ２７２の「Ｓ」端子に供給される信号が「１」となる。そして、S-Rラッチ２７２は、「Ｒ」端子に供給されるRLRST信号が「１」となるまでの間、「Ｑ」端子から出力される信号を「１」とする。

S-Rラッチ２７１から出力される信号が「１」であるとき、STR信号が「１」となると、ANDゲート２８１から出力される信号も「１」となり、ORゲート２９１から出力されるTRi信号が「１」となる。これにより、当該行の画素に蓄積された電荷が出力され、シャッタ動作が行われることになる。

また、S-Rラッチ２７１から出力される信号が「１」であるとき、SRST信号が「１」となると、ANDゲート２８３から出力される信号も「１」となり、ORゲート２９３から出力されるRSTi信号が「１」となる。これにより、当該行の画素のリセットが行われることになる。

信号ADDRiが「１」であるとき、RLSET信号が「１」となると、ANDゲート２６２から出力される信号も「１」となり、S-Rラッチ２７２の「Ｓ」端子に供給される信号が「１」となる。そして、S-Rラッチ２７２は、「Ｒ」端子に供給されるRLRST信号が「１」となるまでの間、「Ｑ」端子から出力される信号を「１」とする。

S-Rラッチ２７２から出力される信号が「１」であるとき、RSEL信号が「１」となると、ANDゲート２８５から出力されるSELi信号は、「１」となる。これにより、当該行の画素が読み出し対象の画素として選択されたことになる。

さらに、S-Rラッチ２７２から出力される信号が「１」であるとき、RTR信号が「１」となると、ANDゲート２８２から出力される信号も「１」となり、ORゲート２９１から出力されるTRi信号が「１」となる。これにより、当該行の画素に蓄積された電荷が出力され、当該行の画素の信号の読み出しが行われることになる。

また、S-Rラッチ２７２から出力される信号が「１」であるとき、RRST信号が「１」となると、ANDゲート２８４から出力される信号も「１」となり、ORゲート２９２から出力されるRSTi信号が「１」となる。これにより、当該行の画素の信号のリセットが行われることになる。

このように、当該行の画素に対して画素制御信号であるSEL信号、TR信号、およびRST信号が「１」となって供給されて、シャッタ動作とリセット、または画素の信号の読み出しとリセットがなされることになる。

なお、以下、適宜、論理回路の各端子に接続された信号線上の電圧値が論理値「１」に対応するものとなったとき、アドレス信号、画素制御信号、およびラッチ制御信号が、その論理回路に供給されたものとして説明する。

図８は、図６のイメージセンサ２００における各信号を説明するタイミングチャートである。

同図におけるCLK信号は、イメージセンサ２００のクロック信号である。また、H-Sync信号は、水平同期信号とされ、例えば、イメージセンサ２００における１H期間の同期に用いられる。

Address信号は、垂直選択デコーダ２２３により生成されたアドレス信号とされ、上述したADDRi信号に対応する。この例では、読み出し行のアドレスRを表すAddress信号の後に、同じ１H期間内のシャッタ行のアドレスS１乃至アドレスS４を表すAddress信号が生成され、その後、アドレスRの次の１H期間内の読み出し行のアドレスR+1を表すAddress信号が生成されている。さらに、その後、アドレスRの次の１H期間内のシャッタ行のアドレスS1+1、・・・を表すAddress信号が生成されている。アドレスS１乃至アドレスS４、およびアドレスRは、全て１Ｈ期間内に生成されている。このように垂直選択デコーダ２２３は、１H期間内に１つの読み出し行のアドレスと、４つの電子シャッタ行のアドレスを生成する。

SLSET信号およびSLRST信号、並びにRLSET信号およびRLRST信号は、それぞれラッチ回路２２４およびラッチ回路２２５を制御するラッチ制御信号としてセンサコントローラ２４１が出力する信号とされる。

図８の例では、最初にSLRST信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-Rラッチ（図７のS-Rラッチ２７１）のそれぞれがリセットされる。そして、Address信号が、それぞれ、アドレスS１乃至アドレスS４となる期間において、４つのパルスとしてSLSET信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-RラッチのそれぞれがアドレスS１乃至アドレスS４のそれぞれに対応するAddress信号を保持することになる。

例えば、図７に示される回路に対応する行がアドレスS１により特定される行であった場合、Address信号がアドレスS１であるタイミングでSLSET信号がラッチ回路２２４に供給されると、S-Rラッチ２７１のＳ端子にパルスが供給されて、S-Rラッチ２７１のＱ端子から出力される信号が「１」となる。このように、ラッチ回路２２４において、アドレスS１乃至アドレスS４のそれぞれの行に対応する部分のS-Rラッチ２７１のＱ端子から出力される信号が「１」となってアドレスS１乃至アドレスS４のそれぞれに対応するAddress信号が保持されることになる。

STR信号は、上述したように画素に蓄積されたシャッタ動作として電荷を出力させる信号である。図７のS-Rラッチ２７１から出力される信号が「１」とされている状態で、STR信号が「１」とされることにより、その行の画素のシャッタ動作がなされることになる。また、STR信号とほぼ同じタイミングで画素をリセットするSRST信号も生成されて供給される。これにより、その行の画素がリセットされることになる。

ここまでの動作は、図５を参照して上述した場合とほぼ同様である。

図８の例では、SLRST信号がラッチ回路２２４に供給されるのとほぼ同じタイミングで、RLRST信号がラッチ回路２２５に供給されている。これにより、ラッチ回路２２５を構成する複数のS-Rラッチ（図７のS-Rラッチ２７２）のそれぞれがリセットされる。そして、Address信号が、アドレスR+1となる期間において、パルスとしてRLSET信号がラッチ回路２２５に供給される。これにより、ラッチ回路２２５を構成する複数のS-RラッチがアドレスR+1に対応するAddress信号を保持することになる。

例えば、図７に示される回路に対応する行がアドレスR+1により特定される行であった場合、Address信号がアドレスR+1であるタイミングでRLSET信号がラッチ回路２２５に供給されると、S-Rラッチ２７２のＳ端子にパルスが供給されて、S-Rラッチ２７２のＱ端子から出力される信号が「１」となる。このように、ラッチ回路２２５において、アドレスR+1の行に対応する部分のS-Rラッチ２７２のＱ端子から出力される信号が「１」となってアドレスR+1に対応するAddress信号が保持されることになる。

また、ラッチ回路２２５がアドレスR+1に対応するAddress信号を保持している間、垂直駆動回路２２２（図７のANDゲート２８５）から、アドレスR+1に対応する行の画素にSELi信号が供給されるようになされている。

RTR信号、RRST信号、およびRSEL信号は、上述したように、それぞれ画素の信号を読み出すために、センサコントローラ２４１が出力する画素制御信号とされる。

RSEL信号は、１Ｈ期間における有効期間内に、センサコントローラ２４１が出力する信号とされ、例えば、アドレスＲ+１を表すAddress信号が供給されている状態で、RSEL信号とともに、RTR信号が供給された場合、アドレスR+1に対応する行の画素に蓄積された電荷がそれぞれ出力される。この場合、出力された電荷は、はき捨てられるのではなく、CDS/ADC２３１乃至インバータ２３３の処理を経て信号として出力されることになる。これにより、画素の信号の読み出しが行われることになる。

また、例えば、アドレスＲ+1を表すAddress信号が供給されている状態で、RSEL信号とともに、RRST信号が供給された場合、アドレスR+1に対応する行の画素がそれぞれリセットされることになる。

センサコントローラ２４１は、１行分の画素（例えば、アドレスR+1に対応する行の画素）の読み出しを行うことができる期間を有効期間とし、１行分の画素（例えば、アドレスR+1に対応する行の画素）の読み出しを行うことができない期間をブランキング（BLK）期間としてRSEL信号のパルスを生成する。

図８の場合、図５の場合と比較して、BLK期間が短くなっている。すなわち、図６のラッチ回路２２５（図７のS-Rラッチ２７２）が設けられていることにより、パルスとしてRLSET信号が供給されてから、パルスとしてRLRST信号が供給されるまでの間、アドレスRを表すAddress信号が保持されるので、パルスとしてRLSET信号が供給された後、垂直選択デコーダ２２３は、シャッタ行のアドレスS１乃至アドレスS４を、直ちに生成することが可能となる。

換言すれば、図８の場合、RSEL信号が「１」とされている期間内（すなわち有効期間内）に、垂直選択デコーダ２２３がシャッタ行のアドレスS１乃至アドレスS４を生成することが可能となる。

これにより、図８の場合、図５の場合と比較して、BLK期間を短くすることが可能となり、その結果、１H期間を長くする必要もなくなる。

このように、本発明のイメージセンサ２００においては、電子シャッタ行の数が増えた場合であっても、BLK期間が長くなることがないようにして、例えば、高速のフレームレートでの撮影が可能となる。

ところで、CMOSイメージセンサは、CCDイメージセンサと比較して、画素サイズの縮小が困難とされてきたが、近年、画素共有と称される技術により画素サイズを微細化することが可能となってきている。画素共有方式のイメージセンサでは、例えば、画素を構成するトランジスタの一部であって、各画素に蓄積された電荷を一時的に保持するフローティングディフュージョンが複数の画素で共有される。従って、画素共有では、例えば、複数の画素に蓄積された電荷がフローティングディフュージョンで加算されて、信号として読み出される構成を実現することができる。

なお、画素共有方式としては、例えば、ベイヤー配列の画素アレイに配列された画素においてRGBの３色のうち、例えば、R,G,R,Gのように、２色の画素をそれぞれ２つずつ含む４つの画素を共有する４画素共有方式が一般的に用いられている。

次に、本発明を画素共有方式のイメージセンサに適用した場合の例について説明する。

図９は、本発明を画素共有方式のイメージセンサに適用した場合のラッチ回路２２４、ラッチ回路２２５、および垂直駆動回路２２２の詳細な構成例を示す回路図である。同図は、４画素共有の場合の図７に対応する図であり、ラッチ回路２２４、ラッチ回路２２５、および垂直駆動回路２２２の中で、画素アレイ２２１の第i行乃至第i＋３行の４行分の画素に対応する部分の構成を示しており、論理回路としての構成例を表している。

図９の場合、垂直選択デコーダ２２３から供給されるアドレス信号であって、ADDRi信号、ADDRi+1信号、ADDRi+2信号、およびADDRi+3信号が、例えば、それぞれほぼ同時に供給されるものとする。

S-Rラッチ３２１−１乃至S-Rラッチ３２１−４は、それぞれ垂直選択デコーダ２２３により当該行がシャッタ行として選択される場合、垂直選択デコーダ２２３から供給されたアドレス信号を保持する。S-Rラッチ３２２−１乃至S-Rラッチ３２２−４は、それぞれ垂直選択デコーダ２２３により当該行が読み出し行として選択される場合、垂直選択デコーダ２２３から供給されたアドレス信号を保持する。なお、S-Rラッチ３２１−１乃至S-Rラッチ３２１−４、およびS-Rラッチ３２２−１乃至S-Rラッチ３２２−４を特に区別する必要がない場合、単に、S-Rラッチ３２１、およびS-Rラッチ３２２と表すことにする。

S-Rラッチ３２１とS-Rラッチ３２２は、それぞれの「Ｓ」端子に供給されるANDゲート２６１とANDゲート２６２から出力される信号を、「Ｑ」端子において保持して出力するようになされており、「Ｒ」端子に供給される信号が「１」となったタイミングで「Ｑ」端子において保持して出力される信号がリセットされるようになされている。

すなわち、第ｉ行目の画素については、ADDRi信号が「１」であるとき、SLSET信号が「１」となると、ANDゲート３１１−１から出力される信号も「１」となり、S-Rラッチ３２１−１の「Ｓ」端子に供給される信号が「１」となる。そして、S-Rラッチ３２１−１は、「Ｒ」端子に供給されるSLRST信号が「１」となるまでの間、「Ｑ」端子から出力される信号を「１」とする。

同様に、信号ADDRiが「１」であるとき、RLSET信号が「１」となると、ANDゲート３１２−１から出力される信号も「１」となり、S-Rラッチ３２２−１の「Ｓ」端子に供給される信号が「１」となる。そして、S-Rラッチ３２２−１は、「Ｒ」端子に供給されるRLRST信号が「１」となるまでの間、「Ｑ」端子から出力される信号を「１」とする。

第ｉ＋1行目乃至第ｉ+3行目の画素についても同様である。

S-Rラッチ３２１から出力される信号が「１」であるとき、STR信号が「１」となると、ANDゲート３３１−１乃至ANDゲート３３１−４から出力される信号も「１」となり、ORゲート３４１−１乃至ORゲート３４１−４から出力されるTRi信号、TRi+1信号、TRi+2信号、TRi+3信号が、それぞれ「１」となる。これにより、第ｉ行目乃至第ｉ+3行目の画素に蓄積された電荷が出力され、シャッタ動作が行われることになる。

また、S-Rラッチ３２１から出力される信号が「１」であるとき、ORゲート３５２から出力される信号は「１」となり、この状態でSRST信号が「１」となると、ANDゲート３６３から出力される信号も「１」となり、その結果、ORゲート３７１から出力されるRST信号が「１」となる。これにより、第ｉ行目乃至第ｉ+3行目の画素のリセットが行われることになる。なお、画素共有方式の場合、RST信号は、共有される複数の画素（今の場合、４画素）に対して１つ信号を供給すればよい。

S-Rラッチ３２２から出力される信号が「１」であるとき、ORゲート３５１から出力される信号も「１」となり、この状態でRSEL信号が「１」となると、ANDゲート３６１から出力されるSEL信号は、「１」となる。これにより、第ｉ行目乃至第ｉ+3行目の画素が読み出し対象の画素として選択されたことになる。なお、画素共有方式の場合、SEL信号は、共有される複数の画素（今の場合、４画素）に対して１つ信号を供給すればよい。

さらに、S-Rラッチ３２２から出力される信号が「１」であるとき、RTR信号が「１」となると、ANDゲート３３２−１乃至ANDゲート３３２−４から出力される信号も「１」となり、ORゲート３４１−１乃至ORゲート３４１−４から出力されるTRi信号、TRi+1信号、TRi+2信号、TRi+3信号が、それぞれ「１」となる。これにより、第ｉ行目乃至第ｉ+3行目の画素に蓄積された電荷が出力され、第ｉ行目乃至第ｉ+3行目の画素の信号の読み出しが行われることになる。

また、S-Rラッチ３２２から出力される信号が「１」であるとき、ORゲート３５１から出力される信号も「１」となり、この状態でRRST信号が「１」となると、ANDゲート３６２から出力される信号も「１」となり、ORゲート３７１から出力されるRST信号が「１」となる。これにより、これにより、第ｉ行目乃至第ｉ+3行目の画素のリセットが行われることになる。

ここでは、４画素共有方式の場合を例として説明したが、共有される画素の数は、これに限られるものではない。

図１０は、図６のイメージセンサ２００が画素共有方式のイメージセンサである場合において、各信号を説明するタイミングチャートである。なお、ここでは、イメージセンサ２００が４画素共有方式のイメージセンサであり、１H期間内に同色の２つの画素の信号を加算して読み出す場合の例について説明する。

同図におけるCLK信号およびH-Sync信号は、図８と同様なので詳細な説明は省略する。

図１０の場合、Address信号は、垂直選択デコーダ２２３により生成されたアドレス信号とされる。この例では、共有される画素のうち、同色（例えば、R）の２つの画素の読み出し行のアドレスR１とアドレスR2を表すAddress信号の後に、同じ１H期間内のシャッタ行のアドレスS１乃至アドレスS４が生成され、その後、次の１H期間内に読み出す同色（例えば、G）の２つの画素の読み出し行のアドレスR1+1とアドレスR2+1が生成されている。さらに、その後、アドレスRの次の１H期間内のシャッタ行のアドレスS1+1、・・・が生成されている。アドレスS１乃至アドレスS４、およびアドレスR1とアドレスR2は、全て１Ｈ期間内に生成されている。

このように垂直選択デコーダ２２３は、１H期間内に２つの読み出し行のアドレスと、４つの電子シャッタ行のアドレスを生成する。

SLSET信号およびSLRST信号、並びにRLSET信号およびRLRST信号は、それぞれラッチ回路２２４およびラッチ回路２２５を制御するラッチ制御信号としてセンサコントローラ２４１が出力する信号とされる。

図１０の例では、最初にSLRST信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-Rラッチ（図９のS-Rラッチ３２１）のそれぞれがリセットされる。そして、Address信号が、それぞれ、アドレスS１乃至アドレスS４となる期間において、４つのパルスとしてSLSET信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-RラッチのそれぞれがアドレスS１乃至アドレスS４のそれぞれに対応するAddress信号を保持することになる。

STR信号は、上述したように、画素に蓄積された電荷をシャッタ動作として出力させる信号である。図９のS-Rラッチ３２１から出力される信号が「１」である状態で、STR信号が「１」になると、ORゲート３４１−１乃至ORゲート３４１−４から出力されるTRi信号、TRi+1信号、TRi+２信号、およびTRi+3信号が「１」となり、それらの行の画素のシャッタ動作がなされることになる。また、STR信号とほぼ同じタイミングで画素をリセットするSRST信号も生成されて供給される。これにより、それらの行の画素がリセットされることになる。

図１０の例では、SLRST信号がラッチ回路２２４に供給されるのとほぼ同じタイミングで、RLRST信号がラッチ回路２２５に供給されている。これにより、ラッチ回路２２５を構成する複数のS-Rラッチ（図９のS-Rラッチ３２２）のそれぞれがリセットされる。そして、Address信号が、アドレスR1+1となる期間において、パルスとしてRLSET信号がラッチ回路２２５に供給され、また、Address信号が、アドレスR2+1となる期間において、パルスとしてRLSET信号がラッチ回路２２５に供給される。これにより、ラッチ回路２２５を構成する複数のS-RラッチがアドレスR1+1に対応するAddress信号とアドレスR2+1に対応するAddress信号を保持することになる。

また、ラッチ回路２２５がアドレスR1+1に対応するAddress信号とアドレスR2+1に対応するAddress信号を保持している間、垂直駆動回路２２２（図７のANDゲート３６１）から、アドレスR1+1とアドレスR2+1に対応する行の画素にSEL信号が供給されるようになされている。

RTR信号、RRST信号、およびRSEL信号は、上述したように、それぞれ画素の信号を読み出すために、センサコントローラ２４１が出力する画素制御信号とされる。

RSEL信号は、１Ｈ期間における有効期間内に、センサコントローラ２４１が出力する信号とされ、例えば、アドレスR1+1に対応するAddress信号とアドレスR2+1に対応するAddress信号が供給されている状態で、RSEL信号とともに、RTR信号が供給された場合、アドレスR1+1とアドレスR2+1に対応する行の画素に蓄積された電荷がそれぞれ出力される。これにより、画素の信号の読み出しが行われることになる。

また、例えば、アドレスR1+1に対応するAddress信号とアドレスR2+1に対応するAddress信号が供給されている状態で、RSEL信号とともに、RRST信号が供給された場合、アドレスR1+1とアドレスR2+1に対応する行の画素がそれぞれリセットされることになる。

センサコントローラ２４１は、２行分の画素（例えば、アドレスR1+1とアドレスR2+1に対応する行の画素）の読み出しを行うことができる期間を有効期間とし、２行分の画素（例えば、アドレスR1+1とアドレスR2+1）の読み出しを行うことができない期間をブランキング（BLK）期間としてRSEL信号のパルスを生成する。

図１０の場合も、図８の場合と同様に、BLK期間が短くなっている。すなわち、図６のラッチ回路２２５（図９のS-Rラッチ３２２）が設けられていることにより、パルスとしてRLSET信号が供給されてから、パルスとしてRLRST信号が供給されるまでの間、アドレスR1とアドレスR2を表すAddress信号が保持されるので、パルスとしてRLSET信号が供給された後、垂直選択デコーダ２２３は、シャッタ行のアドレスS１乃至アドレスS４を、直ちに生成することが可能となる。

換言すれば、図１０の場合も、RSEL信号が「１」とされている期間内（すなわち有効期間内）に、垂直選択デコーダ２２３がシャッタ行のアドレスS１乃至アドレスS４を生成することが可能となる。

これにより、図５の場合と比較して、BLK期間を短くすることが可能となり、その結果、１H期間を長くする必要もなくなる。

このように、本発明のイメージセンサ２００が画素共有方式のイメージセンサの場合でも、本発明を適用することが可能である。その結果、やはり電子シャッタ行の数が増えた場合であっても、BLK期間が長くなることがないようにして、例えば、高速のフレームレートでの撮影が可能となる。

ところで、図１０においては、１H期間内に、同色（例えば、R）の２つの画素の読み出し行のアドレスR１とアドレスR2を表すAddress信号、およびシャッタ行のアドレスS１乃至アドレスS４が生成されると説明したが、この場合、垂直選択デコーダ２２３が時分割多重によりアドレスR１とアドレスR2を同じ１H期間内に生成していることになる。

しかしならが、垂直選択デコーダ２２３の構成によっては、時分割多重せずにアドレスR１とアドレスR2を同時に生成することも可能である。

図１１は、時分割多重せずにアドレスR１とアドレスR2の２行分のアドレス信号を同時に生成する場合の垂直選択デコーダ２２３の詳細な構成例を示す回路図である。同図においては、画素アレイ２２１に配置された画素の所定の行を特定するアドレス信号として、１１ビットのアドレス信号が供給されるものとする。

また、ここでは、上述の１１ビットのアドレスをAddr＜0＞乃至Addr＜10＞で表すこととする。従って、１１ビットのアドレスのうち、例えば、上位２ビットは、Addr＜0＞、およびAddr＜1＞で表されるものとし、下位９ビットはAddr＜2:10＞で表されることとする。また、FDSUM信号は、この垂直選択デコーダにおいて、２行分のアドレス信号を同時に生成させる場合に供給される信号とする。

ビットAddr＜0＞は、インバータ４１１に供給され、ビットAddr＜1＞はインバータ４１２に供給される。

まず、FDSUM信号が「０」の場合について説明する。１１ビットのアドレスの上位２ビットが「１１」である場合、インバータ４１１とインバータ４１２から出力される信号は、それぞれ「０」となり、ORゲート４２１から出力される信号は「０」となり、ORゲート４２２から出力される信号は「１」となる。この状態では、ANDゲート４３１から出力される信号が「１」となり、ANDゲート４３２乃至ANDゲート４３４から出力される信号は「０」となる。

１１ビットのアドレスの上位２ビットが「１０」である場合、インバータ４１１から出力される信号は「０」となり、インバータ４１２から出力される信号は「１」となり、ORゲート４２１から出力される信号は「０」となり、ORゲート４２２から出力される信号は「１」となる。この状態では、ANDゲート４３２から出力される信号が「１」となり、ANDゲート４３１、ANDゲート４３３、およびANDゲート４３４から出力される信号は「０」となる。

同様に、１１ビットのアドレスの上位２ビットが「０１」である場合、ANDゲート４３３から出力される信号が「１」となり、ANDゲート４３１、ANDゲート４３２、およびANDゲート４３４から出力される信号は「０」となる。また、１１ビットのアドレスの上位２ビットが「００」である場合、ANDゲート４３４から出力される信号が「１」となり、ANDゲート４３１乃至ANDゲート４３３から出力される信号は「０」となる。

次に、FDSUM信号が「１」の場合について説明する。１１ビットのアドレスの上位２ビットが「１１」である場合、インバータ４１１とインバータ４１２から出力される信号は、それぞれ「０」となり、ORゲート４２１から出力される信号は「１」となり、ORゲート４２２から出力される信号は「１」となる。この状態では、ANDゲート４３１とANDゲート４３３から出力される信号がそれぞれ「１」となり、ANDゲート４３２とANDゲート４３４から出力される信号はそれぞれ「０」となる。

１１ビットのアドレスの上位２ビットが「１０」である場合、インバータ４１１から出力される信号は「０」となり、インバータ４１２から出力される信号は「１」となり、ORゲート４２１から出力される信号は「１」となり、ORゲート４２２から出力される信号は「１」となる。この状態では、ANDゲート４３２とANDゲート４３４から出力される信号がそれぞれ「１」となり、ANDゲート４３１とANDゲート４３３から出力される信号はそれぞれ「０」となる。

同様に、１１ビットのアドレスの上位２ビットが「０１」である場合、ANDゲート４３３とANDゲート４３１から出力される信号がそれぞれ「１」となり、ANDゲート４３２とANDゲート４３４から出力される信号は「０」となる。また、１１ビットのアドレスの上位２ビットが「００」である場合、ANDゲート４３４とANDゲート４３２から出力される信号が「１」となり、ANDゲート４３１とANDゲート４３３から出力される信号は「０」となる。

ゲート４４１は、Addr＜2:10＞に対応する９ビットをゲート４５１乃至ゲート４５４に供給するようになされている。

ゲート４５１は、ANDゲート４３４から出力される信号が「１」である場合、上位２ビットを「００」とし、下位９ビットをAddr＜2:10＞としてアドレス信号を出力するようになされている。

ゲート４５２は、ANDゲート４３３から出力される信号が「１」である場合、上位２ビットを「０１」とし、下位９ビットをAddr＜2:10＞としてアドレス信号を出力するようになされている。

ゲート４５３は、ANDゲート４３２から出力される信号が「１」である場合、上位２ビットを「１０」とし、下位９ビットをAddr＜2:10＞としてアドレス信号を出力するようになされている。

ゲート４５４は、ANDゲート４３１から出力される信号が「１」である場合、上位２ビットを「１１」とし、下位９ビットをAddr＜2:10＞としてアドレス信号を出力するようになされている。

従って、例えば、センサコントローラ２４１から読み出し行アドレスとして、
「００１１１１１１１１１」
が供給された場合、垂直選択デコーダ２２３は、
「００１１１１１１１１１」と「１０１１１１１１１１１」の２つのアドレス
に対応するアドレス信号を同時に生成することが可能となる。

このように、垂直選択デコーダ２２３を図１１に示されるように構成し、FDSUM信号が「１」となるようにすれば、センサコントローラ２４１が１つの読み出し行アドレスまたは１つのシャッタ行アドレスを生成して垂直選択デコーダ２２３に供給したとき、垂直選択デコーダ２２３が２つの読み出し行アドレスまたは２つのシャッタ行アドレスを生成してラッチ回路２２５に供給することが可能となる。

図１２は、図６のイメージセンサ２００が画素共有方式のイメージセンサであり、かつ垂直選択デコーダ２２３が図１１を参照して上述した構成とされる場合において、各信号を説明するタイミングチャートである。なお、ここでは、イメージセンサ２００が４画素共有方式のイメージセンサであり、１H期間内に同色の２つの画素の信号を加算して読み出す場合の例について説明する。

同図におけるCLK信号およびH-Sync信号は、図１０と同様なので詳細な説明は省略する。

図１２の場合、図１０の場合と異なり、共有される画素のうち、同色（例えば、R）の２つの画素の読み出し行のアドレスR１とアドレスR2を表すAddress１信号とAddress2信号が同時に生成されている。そして、読み出し行のアドレスR１とアドレスR2と同じ１H期間内のシャッタ行のアドレスS１およびアドレスＳ3がAddress１信号として生成されるのと同時に、シャッタ行のアドレスS２およびアドレスＳ４がAddress２信号として生成されている。その後、次の１H期間内に読み出す同色（例えば、G）の２つの画素の読み出し行のアドレスR1+1とアドレスR2+1を表すAddress１信号とAddress2信号が同時に生成されている。さらに、その後、アドレスR1とアドレスR2の次の１H期間内のシャッタ行のアドレスS1+1およびアドレスS3+1がAddress１信号として生成され、同時にアドレスS2+1およびアドレスS4+1がAddress２信号として生成されている。

図１２の場合も、アドレスS１乃至アドレスS４、およびアドレスR1とアドレスR2は、全て１Ｈ期間内に生成されている。このように垂直選択デコーダ２２３は、やはり１H期間内に２つの読み出し行のアドレスと、４つの電子シャッタ行のアドレスを生成する。

図１２の例では、やはり最初にSLRST信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-Rラッチ（図９のS-Rラッチ３２１）のそれぞれがリセットされる。そして、Address1信号が、それぞれアドレスS１とアドレスS３となる期間（すなわち、Address２信号が、それぞれアドレスS２とアドレスS４となる期間）において、２つのパルスとしてSLSET信号がラッチ回路２２４に供給される。これにより、ラッチ回路２２４を構成する複数のS-RラッチのそれぞれがアドレスS１乃至アドレスS４のそれぞれに対応するAddress1信号とAddress２信号を保持することになる。

STR信号、およびSRST信号については、図１０を参照して上述した場合と同様なので詳細な説明は省略する。

また、図１２の例では、SLRST信号がラッチ回路２２４に供給されるのとほぼ同じタイミングで、RLRST信号がラッチ回路２２５に供給されている。これにより、ラッチ回路２２５を構成する複数のS-Rラッチ（図９のS-Rラッチ３２２）のそれぞれがリセットされる。そして、Address1信号が、アドレスR1+1となる期間（すなわち、Address2信号が、アドレスR2+1となる期間）において、パルスとしてRLSET信号がラッチ回路２２５に供給される。これにより、ラッチ回路２２５を構成する複数のS-RラッチがアドレスR1+1に対応するAddress1信号とアドレスR2+1に対応するAddress2信号を保持することになる。

RTR信号、RRST信号、およびRSEL信号については、図１０を参照して上述した場合と同様なので詳細な説明は省略する。

図１２の場合も、図８の場合と同様に、BLK期間が短くなっているが、図１０の場合と比較してBLK期間がさらに短くなっている。すなわち、垂直選択デコーダ２２３を、図１１を参照して上述したように構成することにより、垂直選択デコーダ２２３から読み出し行アドレスを供給すべき時間を短くすることが可能となる。これにより、図１０の場合と比較して、BLK期間をさらに短くすることが可能となる。

なお、図７乃至図１２を参照して上述した例は、主にANDゲートおよびORゲートを用いて論理演算を行う論理回路の例について説明したが、主にNANDゲートおよびNORゲートを用いて同様の論理演算を行う論理回路を構成することも可能である。例えば、製品に実装されるイメージセンサなどに本発明を適用する場合、図７、図９、および図１１に示される論理回路と同様の論理演算を行う論理回路が、主にNANDゲートおよびNORゲートを用いて構成されるようにしてもよい。

また、以上においては、１／２間引き読み出しモードの場合を例として説明したが、それ以外の間引き読み出しモードであっても本発明を適用することが可能である。例えば、１／４間引き読み出しモード、１／８間引き読み出しモードなどのように、電子シャッタ行の数がより増えた場合であっても、本発明を適用すれば、やはりBLK期間が長くなることがないようにして、例えば、高速のフレームレートでの撮影を可能にすることできる。

画素の信号の読み出しと、電子シャッタを説明する図である。 電子シャッタによる露光時間を変化させた場合の画素の読み出し行と電子シャッタ行の関係を説明する図である。 １行の画素を読み出すのと同じ水平走査期間内に、４行の画素に対してシャッタ動作が行われるようにしたイメージセンサの構成例を示すブロック図である。 デコーダが選択するアドレスを時分割多重化した場合のイメージセンサの構成例を示すブロック図である。 図４のイメージセンサにおける各信号を説明するタイミングチャートである。 本発明の一実施の形態に係るイメージセンサの構成例を示すブロック図である。 図６のラッチ回路および垂直駆動回路の詳細な構成例を示す回路図である。 図６のイメージセンサにおける各信号を説明するタイミングチャートである。 本発明を画素共有方式のイメージセンサに適用した場合のラッチ回路および垂直駆動回路の詳細な構成例を示す回路図である。 図６のイメージセンサが画素共有方式のイメージセンサである場合において、各信号を説明するタイミングチャートである。 時分割多重せずに２行分のアドレス信号を同時に生成する場合の垂直選択デコーダの詳細な構成例を示す回路図である。 図６のイメージセンサが画素共有方式のイメージセンサであり、かつ垂直選択デコーダが図１１の構成とされる場合において、各信号を説明するタイミングチャートである。

符号の説明

２００ イメージセンサ， ２２１ 画素アレイ ２２２ 垂直駆動回路， ２２３ 垂直選択デコーダ， ２２４ ラッチ回路， ２２５ ラッチ回路， ２４１ センサコントローラ， ２７１ S-Rラッチ， ２７２ S-Rラッチ， ２８１乃至２８５ ANDゲート， ２９１ ORゲート， ２９２ ORゲート， ３２１ S-Rラッチ， ３２２ S-Rラッチ， ３３１−１乃至３３１−４ ANDゲート， ３３２−１乃至３３２−４ ANDゲート， ４１１ インバータ， ４１２ インバータ， ４２１ ORゲート， ４２２ ORゲート ４３１乃至４３４ ANDゲート

Claims (5)

1. 所定の行数および列数で画素アレイに配置された複数の画素のそれぞれを特定するアドレスとともに制御信号を供給することで、前記アドレスに対応する画素に対する電子シャッタ動作、または前記アドレスに対応する画素の画素信号の読み出しを行うイメージセンサであって、
   前記画素アレイに配置された画素のうち、１水平期間内に電子シャッタ動作を行うべき画素の行を特定するシャッタ行アドレス、および同一の１水平期間内に画素信号の読み出しを行うべき画素の行を特定する読み出し行アドレスを生成するアドレス生成手段と、
   前記アドレス生成手段により生成された前記シャッタ行アドレスを記憶する第１の記憶手段と、
   前記アドレス生成手段により生成された前記読み出し行アドレスを記憶する第２の記憶手段とを備え、
   前記第１の記憶手段および前記第２の記憶手段のそれぞれは、前記画素アレイに配置された画素の行のそれぞれに対応する複数のS-Rラッチであって、前記１水平期間内に所定のタイミングで供給される１回のリセットパルスによりリセットされ、前記リセットパルスが供給された後、前記アドレス信号が供給されているタイミングに対応して前記１水平期間内に１回または複数回供給されるセットパルスにより前記アドレス信号を保持するS-Rラッチにより構成され、
   前記アドレス生成手段により生成された前記シャッタ行アドレスまたは前記読み出し行アドレスに基づいて前記S-Rラッチに供給されるアドレス信号であって、前記シャッタ行アドレスまたは前記読み出し行アドレスの画素の行に対応する前記S-Rラッチに供給されるアドレス信号を、前記S-Rラッチが保持することで前記シャッタ行アドレスまたは前記読み出し行アドレスが記憶され、
   前記アドレス生成手段は、
   １水平期間内において前記読み出し行アドレスに対応する行の画素の読み出しを行うことができる有効期間内に、１の前記読み出し行アドレスに対応して複数の前記シャッタ行アドレスを生成する
   イメージセンサ。
2. 前記アドレス生成手段は、時分割多重方式により、１水平期間内に前記読み出し行および前記読み出し行アドレスに対応する前記シャッタ行アドレスを生成する
   請求項１に記載のイメージセンサ。
3. 前記画素アレイが画素のフローティングディフュージョンを共有する画素共有方式の画素アレイである
   請求項１に記載のイメージセンサ。
4. 前記アドレス生成手段は、１水平期間内に読み出すべき読み出し行アドレスを複数生成し、前記複数の読み出し行アドレスに対応して複数の前記シャッタ行アドレスを生成する
   請求項３に記載のイメージセンサ。
5. 前記アドレス生成手段は、１水平期間内に読み出すべき読み出し行アドレスを複数同時に生成し、前記複数の読み出し行アドレスに対応して複数の前記シャッタ行アドレスを同時に生成する
   請求項３に記載のイメージセンサ。

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