JP5067107B2 - 回路基板および半導体装置 - Google Patents

Description

本発明は回路基板および半導体装置に関し、特に半導体素子がバンプ電極を用いて実装された回路基板および半導体装置に関する。

近年、ＬＳＩ（Large Scale Integration：大規模集積回路）の高集積化および高性能化が進んでいるとともに、ＬＳＩが実装される配線基板にも配線の微細化および高密度化が要求されている。

これらの要求を満たすＬＳＩを実装する回路基板の１つにビルドアップ基板がある。ビルドアップ基板とは、コア基板の上に絶縁層を形成し、この絶縁層にビアホールを形成した後、配線などを形成し、これらが複数回繰り返して形成した多層配線構造である（例えば、特許文献１参照）。

一方、回路基板と半導体素子との接続に用いるハンダ材料は、鉛フリー化にしたがって、Ｓｎ（錫）−Ａｇ（銀）系が主流となっている。ところが、このＳｎ−Ａｇ系のハンダ材料は、従来のＳｎ−Ｐｂ（鉛）共晶ハンダ材料と比較し、Ｐｂを含んでいないために弾性率が２．０倍程度、引っ張り強さは１．５倍程度大きい。このため、外部からの大きな変形、落下衝撃などの動的歪みをうまく吸収できなかったという欠点があった。

すなわち、Ｓｎ−Ａｇ系のバンプ電極で接続した半導体素子と、回路基板との熱膨張の差によって、バンプ電極に応力が生じる。応力を受けたバンプ電極はハンダクラックが発生し、そして、半導体素子を破壊するなどする。この結果、半導体素子および回路基板の信頼性が低下してしまう。

この現象を抑制するためには、熱膨張率の差、または弾性率の小さい柔軟性に富む回路基板を用い、回路基板を半導体チップの変形に追随させ、バンプ電極に加わる応力を極力低く抑える方法が用いられている。
特開２００６−７３７７７号公報

しかし、弾性率の小さい柔軟性に富む回路基板を用いると、応力緩和のための回路基板の変形によって、２次実装性が低下するという問題点があった。
本発明はこのような点に鑑みてなされたものであり、２次実装性を改善し、信頼性を向上した回路基板および半導体装置を提供することを目的とする。

本発明では上記課題を解決するために、図１に示すように、半導体素子１１がバンプ電極１２を用いて実装された回路基板１０において、支持基板１５と、支持基板１５上に形成され、半導体素子１１が主面に実装され、弾性率が支持基板１５よりも小さい配線基板１４と、支持基板１５の上面内に形成された凹部であって、半導体素子１１の下方に備えられた空間領域１６と、空間領域１６内に形成された樹脂部材（不図示）と、を有することを特徴とする回路基板１０が提供される。

このような回路基板によれば、半導体素子を接続させるバンプ電極と支持基板との間の弾性率が小さな配線基板により、半導体素子と配線基板との熱膨張差による応力が緩和され、バンプ電極のハンダクラックが抑制される。また、弾性率が小さな配線基板と空間領域と樹脂部材とにより、半導体素子はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。

また、本発明では上記課題を解決するために、支持基板と、前記支持基板上に形成され、半導体素子が主面に実装され、弾性率が前記支持基板よりも小さい配線基板と、前記支持基板の上面内に形成された凹部であって、前記半導体素子の下方に備えられた空間領域と、前記空間領域内に形成された樹脂部材とを有する回路基板を備えることを特徴とする半導体装置が提供される。

このような半導体装置によれば、半導体素子を接続させるバンプ電極と支持基板との間の弾性率が小さな配線基板により、半導体素子と配線基板との熱膨張差による応力が緩和され、バンプ電極のハンダクラックが抑制される。また、弾性率が小さな配線基板と空間領域と樹脂部材とにより、半導体素子はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。したがって、信頼性が向上した半導体装置が実現されるようになる。

本発明では、半導体素子を接続させるバンプ電極と支持基板との間の弾性率が小さな配線基板により、半導体素子と配線基板との熱膨張差による応力を緩和して、バンプ電極のハンダクラックを抑制する。また、弾性率が小さな配線基板と空間領域と樹脂部材とにより、半導体素子はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みを吸収するようにした。これにより、２次実装性が保たれて、信頼性が向上した回路基板を実現できる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明の概要について図１を用いて以下に説明する。

図１は、本発明の回路基板の概要を示す断面模式図である。
回路基板１０は、支持基板１５上に配線基板１４が形成されており、配線基板１４上に半導体素子１１がバンプ電極１２を介して実装され、バンプ電極１２は封止樹脂１３にて封止されている。そして、空間領域１６が、配線基板１４中の半導体素子１１の搭載面の下方に形成されている。

半導体素子１１は、例えばＬＳＩチップなどであって、配線基板１４上に、バンプ電極１２を介して実装されており、バンプ電極１２は封止樹脂１３で封止されている。
配線基板１４は、上面に半導体素子１１が実装されているとともに、支持基板１５上に形成されている。また、配線基板１４は、例えばエポキシシートなどのような支持基板１５よりも弾性率が小さい材料から構成されており、半導体素子１１と支持基板１５とそれぞれに接続する配線（図示を省略）および電極（図示を省略）を備える。

支持基板１５は、上面に配線基板１４が形成されている。また、支持基板１５は、例えばガラスエポキシ配線板のような高剛性な材料から構成される。そして、支持基板１５の上下の電極間を電気的に接続するスルーホール（図示を省略）や、配線（図示を省略）を備える。

そして、空間領域１６が、配線基板１４中の、半導体素子１１の搭載面の下方に形成されている。なお、空間領域１６は、図１では、配線基板１４中に形成されているが、半導体素子１１の搭載面の下方に位置していれば、この位置に限らない。

空間領域１６の形成位置として、例えば、支持基板１５の表面内に凹部を形成し、その支持基板１５上に配線基板１４を形成して、凹部と配線基板１４とで囲まれる領域を空間領域１６とすることができる。この他、支持基板１５と配線基板１４とを接着剤などで貼り合わせる際に、半導体素子１１の搭載面の下方の、支持基板１５と配線基板１４との境界領域には接着剤を塗布しない非密着構造を設けて、それを空間領域１６とすることができる。なお、図１に示す空間領域１６の形成方法としては、例えば、配線基板１４を積層させて形成させ、途中に空間領域１６を導入するなどが考えられる。

このような構成からなる回路基板１０を、支持基板１５がバンプ電極１７を介して、さらに、別の基体などに実装して、半導体装置として機能させる。
以上、回路基板１０では、半導体素子１１を実装した配線基板１４を、配線基板１４よりも弾性率が大きな支持基板１５上に形成するとともに、半導体素子１１の搭載面の下方に、空間領域１６を形成するようにした。

このため、半導体素子１１を接続するバンプ電極１２と支持基板１５との間の配線基板１４の弾性率を小さくするために、半導体素子１１と配線基板１４との熱膨張差による応力が緩和され、バンプ電極１２のハンダクラックが抑制される。また、弾性率が小さな配線基板１４と空間領域１６とにより、半導体素子１１はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。そして、支持基板１５は高剛性であるために２次実装性が保たれる。したがって、信頼性が向上した回路基板１０を実現できる。

次に実施の形態について、上記本発明の概要を踏まえて図面を参照して説明する。なお、図面では同じ符号については同じ構成要素を示すものとする。
まず、第１の実施の形態について説明する。

第１の実施の形態では、支持基板の表面内に凹部が形成されて空間領域が形成された場合を、具体的には、支持基板に凹部が形成された場合（［実施例１−１］）と、さらに凹部と対向するように、半導体素子が形成された配線基板の反対側面に電子部品が実装された場合（［実施例１−２］）とを例に挙げて説明する。その後に、各場合についての製造方法（［実施例１−３］）について説明する。
［実施例１−１］
図２は、第１の実施の形態における回路基板の断面模式図である。

回路基板２０は、支持基板２５上に配線基板２４が接着層２５ｂを介して形成されており、配線基板２４上に半導体素子２１がバンプ電極２２を介して実装されている。そして、空間領域２６が、半導体素子２１の搭載面の下方の、支持基板２５の表面内に形成された凹部と、配線基板２４とに囲まれることにより構成されている。

半導体素子２１は、配線基板２４上にバンプ電極２２を介して実装されている。そして、バンプ電極２２はアンダーフィル材２３にて封止されている。
配線基板２４は、上面に半導体素子２１が実装されているとともに、支持基板２５上に形成されている。また、配線基板２４は、支持基板２５よりも弾性率が小さい絶縁シート、例えばエポキシシートなどから構成されており、半導体素子２１と支持基板２５とそれぞれに接続する配線および電極などが形成される。

支持基板２５は、コア部２５ｃが配線部２５ｄで挟まれて構成されている。コア部２５ｃは、高剛性な材料である、例えばガラスエポキシ配線板のような繊維強化樹脂で構成されており、配線部２５ｄは、配線および電極が形成されている。そして、支持基板２５の上下の電極間を電気的に接続するスルーホール２５ａが形成されている。さらに、半導体素子２１の搭載面の下方の、支持基板２５の表面内には凹部が形成されて、凹部と配線基板２４とで囲まれることで空間領域２６が構成されている。

このような構成からなる回路基板２０を、支持基板２５がバンプ電極２７を介して、さらに、別の基体などに実装して、半導体装置として機能させる。
したがって、上記回路基板２０では、半導体素子２１を接続させるバンプ電極２２と支持基板２５との間の弾性率が小さな配線基板２４により、半導体素子２１と配線基板２４との熱膨張差による応力が緩和され、バンプ電極２２のハンダクラックが抑制される。また、弾性率が小さな配線基板２４と空間領域２６とにより、半導体素子２１はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。そして、支持基板２５は高剛性であるために２次実装性が保たれる。よって、信頼性が向上した回路基板２０を実現できる。
［実施例１−２］
図３は、第１の実施の形態における別の回路基板の断面模式図である。

［実施例１−２］は、［実施例１−１］に対して、半導体素子が実装された配線基板の反対側面に電子部品として、例えばキャパシタがさらに実装された場合を例に挙げて説明する。

回路基板２０ａは、［実施例１−１］と同様に、支持基板２５上に配線基板２４が接着層２５ｂを介して形成されており、配線基板２４上に半導体素子２１がバンプ電極２２を介して実装されている。そして、空間領域２６が、半導体素子２１の搭載面の下方の、支持基板２５の表面内に形成された凹部と、配線基板２４とに囲まれることにより構成されている。なお、半導体素子２１、支持基板２５および空間領域２６については、［実施例１−１］と同様のため説明を省略する。

一方、配線基板２４は、上記［実施例１−１］の構成に加えて、半導体素子２１の搭載面の反対側面にキャパシタ２８が実装されている。そして、キャパシタ２８が支持基板２５の空間領域２６内に収まるようにして、配線基板２４を支持基板２５上に形成する。

したがって、上記回路基板２０ａは、［実施例１−１］と同様の効果が得られるだけでなく、以下のような効果が得られる。すなわち、配線基板２４の半導体素子２１が実装された面の反対側面と空間領域２６とで囲まれる領域にキャパシタ２８を収納することにより、半導体素子２１とキャパシタ２８との間の配線長を短縮できる。このため、配線抵抗による信号ノイズを除去して、インダクタンスを低減させることができるようになる。なお、キャパシタ２８は、空間領域２６内で支持基板２５と接着されておらず、望ましくは空間を維持するようにする。また、［実施例１−２］では、キャパシタ２８の場合を例にして説明したが、その他、抵抗、コンデンサまたはその他の電子部品を複数または多種実装することができる。
［実施例１−３］
［実施例１−３］では、［実施例１−１］および［実施例１−２］の回路基板２０，２０ａの製造方法について説明する。なお、［実施例１−３］では、支持基板２５と配線基板２４とを個別に形成して、貼り合わせることで回路基板２０，２０ａを製造する場合について説明する。一方、支持基板２５上に配線基板２４を直接形成しても同様に回路基板２０，２０ａを製造することができる。

まず、支持基板２５の製造方法について説明する。
図４は、第１の実施の形態における支持基板を構成するコア部の製造方法を示す断面模式図、図５は、第１の実施の形態における支持基板の斜視模式図である。

図４は、第１の実施の形態における支持基板２５を構成するコア部２５ｃの製造工程を時系列的に示したものであって、図５は、２種類の空間領域２６，２６ａがそれぞれ形成された支持基板２５，２５ｆの斜視模式図を示したものである。なお、実際の製造では、複数個のコア部２５ｃを同時に形成するが、図４では１個のみの製造について例示している。また、図５では、支持基板２５，２５ｆを、配線などを省略して記載している。

まず、コア部２５ｃの構成材料として、ガラスエポキシ配線板（ＦＲ−４）を用意する。なお、コア部２５ｃのサイズは、例えば４２ｍｍ×４２ｍｍ×０．６ｍｍ（＝縦×横×厚さ）程度とする。さらに、コア部２５ｃの両面に銅（Ｃｕ）膜２５ｇを成膜する（図４（Ａ））。また、コア部２５ｃは強度維持のために弾性率が大きいことが望ましく、一般的には１０ＧＰａ以上であることが望ましい。そしてこのような弾性率をそなえる材料としては、上記ガラスエポキシ配線板、その他、４２アロイなどの金属板に絶縁層を被覆してなるメタルコア基板や、セラミック基板などを適用させるようにしてもよい。

次いで、コア部２５ｃの所定の位置にドリルなどより貫通孔を形成する。そして、デスミア処理を行って、貫通孔内の残渣（スミア）を除去した後、貫通孔内の壁面にＣｕを無電解めっきしてシード層（図示を省略）を形成する。その後、Ｃｕを電解めっきして、シード層（図示を省略）上にＣｕ膜（図示を省略）を形成してスルーホール２５ａが形成される。そして、スルーホール２５ａ内に樹脂を充填して、コア部２５ｃ表面を、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いて平坦化する（図４（Ｂ））。

次いで、コア部２５ｃの表面のＣｕ膜２５ｇを、フォトリソグラフィ法によりパターニングして、電極２５ｅを形成する（図４（Ｃ））。
次いで、コア部２５ｃの上側の面を、ルータやエンドミルなどによる機械加工を施して、例えば、深さが０．１ｍｍ程度の空間領域２６を形成する（図４（Ｄ））。この空間領域２６の面積および深さは、空間領域２６の上部に、配線基板２４に実装される半導体素子２１の大きさを考慮して設定する。

次いで、コア部２５ｃの上に、電極２５ｅに整合する部分が開口された未硬化の樹脂フィルム（図示を省略）で、仮貼り合わせする。その後、電極２５ｅの部分に例えばスクリーン印刷によりハンダペースト（図示を省略）を塗布する。

最後に、上記コア部２５ｃの上下面に、配線および電極が形成された配線部２５ｄ（図４では図示を省略）をそれぞれ貼り付けることによって、図２，３に示した回路基板２０，２０ａの支持基板２５が完成する。

なお、第１の実施の形態の支持基板２５の空間領域２６の形状は、例えば、図５に示す場合が考えられる。すなわち、図５（Ａ）に示すような支持基板２５に形成された四角形の形状と、図５（Ｂ）に示すような支持基板２５ｆに形成されたＩ型の溝状の形状とがある。［実施例１−３］で説明してきた前者の場合は、支持基板２５にのちに貼り合わされた配線基板２４のＺ方向への自由な稼動変形が可能となる。一方、後者の場合、前者の効果に加えて、溝状である空間領域２６ａが通気孔として機能する。したがって、後者の場合は、支持基板２５ｆと配線基板２４とが貼り合わされた回路基板２０，２０ａの２次実装などのためのハンダ接続時に加わる熱による空間領域２６ａの空間の膨張を防ぐ効果がある。

また、ハンダペースト（図示を省略）として、Ｓｎ−Ｂｉ（ビスマス）系ハンダ粉末とＣｕ粉末とを混合したペーストを使用している。この混合したハンダペーストに代わって、Ｓｎ系、Ｓｎ−Ｐｂ系、Ｓｎ−Ｚｎ（亜鉛）系、またはＳｎ−Ａｇ系のハンダペーストを使用しても、同様の効果を得ることができる。また、ハンダペーストに代わって、Ｃｕ、Ａｇ、金（Ａｕ）およびＰｂのうちの少なくとも１種の金属元素を含有する導電ペーストを使用しても同様の効果を得ることができる。

次に、配線基板２４の製造方法について説明する。
図６は、第１の実施の形態における配線基板の製造方法を示す断面模式図である。
なお、支持基板２５の場合と同様に、配線基板についても実際の製造では、複数個の配線基板２４を同時に形成するが、図６では１個のみの製造について例示している。

まず、コア基板２４ａ上に接着フィルム２４ｂを仮貼り付けし、その上に金属膜２４ｃを配置し、さらにその上に金属膜２４ｄを配置する（図６（Ａ））。このとき、金属膜２４ｃを、接着フィルム２４ｂおよび金属膜２４ｄよりも若干小さくし、金属膜２４ｄの縁部が接着フィルム２４ｂに接触するようにする。

次いで、真空雰囲気中で加熱しながらプレス機によりプレスして、金属膜２４ｃおよび金属膜２４ｄを接着フィルム２４ｂに接着固定する（図６（Ｂ））。この真空熱プレスにより、金属膜２４ｃと金属膜２４ｄとの間は真空状態となる。そして、金属膜２４ｃは接着フィルム２４ｂを介してコア基板２４ａに接続され、金属膜２４ｄは縁部のみが接着フィルム２４ｂに接続される。

次いで、金属膜２４ｄ上に、例えば、ビルドアップ法により配線層２４ｅを形成する。このビルドアップ法による配線層２４ｅの形成についてさらに以下に説明を行う。なお、下記の工程を行って形成された配線層２４ｅについては結果のみを図６（Ｃ）に示している。

まず、金属膜２４ｄ上に、厚さが、例えば約５０μｍのエポキシシート（絶縁シート）を熱圧着して絶縁層を形成する。その後、例えば、炭酸ガスレーザで所定の位置に直径が約６０μｍのビアホールを形成し、その後デスミア処理を行ってビアホールの内側のスミアを除去する。

次に、Ｃｕを無電解めっきして、絶縁層の上およびビアホール内の壁面に、厚さが約０．５μｍのシード層を形成する。その後、シード層が形成された絶縁層の上にドライフィルム（感光性フィルム）をラミネートする。そして、所定の露光マスクを介してドライフィルムを露光した後、現像処理を施して、ドライフィルムに所望のパターンの開口部を形成する。

次に、ドライフィルムの開口部内に露出したシード層の上にＣｕを電解めっきして、ビアコンタクトおよび配線を形成する。その後、ドライフィルムを除去した後、配線間に露出しているシード層をエッチングにより除去する。

次に、絶縁層の上に再びエポキシシートを熱圧着して新たに絶縁層を形成する。
その後、上記のビルドアップ法を繰り返して、例えば５層の配線層２４ｅを形成する（図６（Ｃ））。

次いで、配線層２４ｅが形成されたコア基板２４ａを、金属膜２４ｃの内部部分（図６（Ｃ）中に示された破線で挟まれる部分）を破線で切断する。そして、フォトリソグラフィ法により、金属膜２４ｄをパターニングして、所定の位置に電極（図示を省略）を形成する。

次いで、配線層２４ｅの表面にソルダーレジスト（図示を省略）を印刷する。ただし、電極部分にはソルダーレジストが付着しないようにする。その後、電極部分にニッケル（Ｎｉ）を例えば約５μｍの厚さに無電解めっきし、更にその上にＡｕを約０．１μｍの厚さに無電解めっきして、金属膜２４ｄから配線層２４ｅを取り外して配線基板２４が完成する（図６（Ｄ））。

なお、配線基板２４の弾性率は、支持基板２５よりも小さいことが要求され、好ましくは、支持基板２５の２分の１（９ＧＰａ）程度以下、より好ましくは３分の１（６ＧＰａ）程度以下であることが望ましい。

このようにして形成した配線基板２４に対して、半導体素子２１を、フリップチップボンダーを用いて位置合わせを行って、フラックスを用いて仮付けした後、リフロー加熱により、バンプ電極２２で接続する。さらに、アンダーフィル材２３を半導体素子２１と配線基板２４とを接続するバンプ電極２２間にキャピラリーフリーで流し込んで固定することで回路基板２０の配線基板２４が作製される。

一方、半導体素子２１が実装された面の反対側に、さらに、キャパシタ２８をハンダ接続で実装することで回路基板２０ａの配線基板２４が作製される。なお、ハンダ接続に代わり、導電性接着剤などの他の接続法を用いても構わない。また、半導体素子２１とキャパシタ２８の実装順序も任意に選択することができる。

次に、支持基板２５と配線基板２４との貼り合わせについて説明する。
以上のようにして形成した支持基板２５と配線基板２４とを、接着層２５ｂを介し、半導体素子２１（回路基板２０ａの場合はキャパシタ２８も）と空間領域２６との位置合わせを行って、弾性体を用いて真空プレス機によって２００℃の温度に加熱しながらプレスして、図２，３に示した回路基板２０，２０ａが完成する。

なお、このようにして形成された回路基板２０，２０ａの半導体素子２１には反りなどが発生しておらず、良好な状態であることが確認された。また、この回路基板２０，２０ａについて、−２５℃から１２５℃の温度サイクル試験を１０００サイクル行った結果、抵抗上昇は１０％以下で良好であることを確認するとともに、温度１２１℃、湿度８５％の環境下に１０００時間放置後においても、サイクル試験と同様に抵抗上昇は１０％以下と良好であることを確認した。一方、比較のため、上記と同じ大きさの回路基板と半導体素子とを使って同様の試験を行った結果では、抵抗上昇が２０％と大きいことが確認されるとともに、この時の半導体素子の反り量は、１００μｍと極めて大きい反り状態だった。

また、上記図６の配線基板２４の製造では、コア基板２４ａの片側にのみビルドアップ法を用いて配線基板２４を形成した場合について説明しているが、コア基板２４ａの両側にビルドアップ法を適用させることも可能である。

次に、第２の実施の形態について説明する。
第２の実施の形態は、配線基板と支持基板との接続を離型処理材として接着剤にて行って、ただし、半導体素子の搭載面の下方の配線基板と支持基板と間には接着剤を塗布しないで、空間領域を形成した場合について説明する。なお、第２の実施の形態でも、第１の実施の形態と同様の構成には、同様の符号を付している。

図７は、第２の実施の形態における回路基板の断面模式図である。
回路基板２０ｂは、支持基板２５上に配線基板２４が接着層２５ｂを介して形成されており、そして、配線基板２４上に半導体素子２１がバンプ電極２２を介して実装され、バンプ電極２２はアンダーフィル材２３にて封止されている。さらに、空間領域２６が、接着層２５ｂ、配線基板２４および支持基板２５で囲まれることで形成されている。

また、回路基板２０ｂは、上記製造方法によって、配線基板２４および支持基板２５を別々に形成して、接着層２５ｂにより、製造することができる。
また、第２の実施の形態では、接着層２５ｂの塗布領域に応じて、図５に示したような形状の空間領域２６，２６ａを導入することができる。このため、溝状である空間領域２６ａが通気孔として機能するため、支持基板２５と配線基板２４とが貼り合わされた回路基板２０，２０ａの２次実装などのためのハンダ接続時に加わる熱により、空間領域２６ａの空間が膨張するのを防ぐ効果がある。

したがって、上記回路基板２０ｂでも、半導体素子２１を接続させるバンプ電極２２と支持基板２５との間の弾性率が小さな配線基板２４により、半導体素子２１と配線基板２４との熱膨張差による応力が緩和され、バンプ電極２２のハンダクラックが抑制される。また、弾性率が小さな配線基板２４と空間領域２６とにより、半導体素子２１はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。そして、支持基板２５は高剛性であるために２次実装性が保たれる。よって、信頼性が向上した回路基板２０ｂを実現できる。

次に、第３の実施の形態について説明する。
第３の実施の形態では、第１および第２の実施の形態で形成した空間領域２６内を、シート状の絶縁物で埋める場合を例に挙げて説明する。なお、第３の実施の形態でも、第１および第２の実施の形態と同様の構成には同様の符号を付している。また、第３の実施の形態では、第１の実施の形態の空間領域２６に対して、シート状の絶縁物を形成することとする。

図８は、第３の実施の形態における回路基板の断面模式図である。
回路基板２０ｃは、上記回路基板２０と同様に、支持基板２５上に配線基板２４が接着層２５ｂを介して形成されており、配線基板２４上に半導体素子２１がバンプ電極２２を介して実装され、バンプ電極２２はアンダーフィル材２３にて封止されている。そして、空間領域が、支持基板２５の表面に形成された凹部と配線基板２４とで囲まれた領域により構成されている。さらに、回路基板２０ｃでは、この空間領域がシート状の絶縁物、例えば樹脂シート２６ｂで埋められている。

なお、上記製造方法（図４）で作製した凹部に樹脂シート２６ｂを形成することで、回路基板２０ｃの支持基板２５を作製できる。そして、これまでの実施の形態と同様に、個別に作製した支持基板２５および配線基板２４を貼り合わせたり、支持基板２５上に配線基板２４を形成したりして回路基板２０ｃが完成する。

樹脂シート２６ｂは、支持基板２５に形成した凹部の深さ程度の厚さとする。そして、シート状の絶縁物は樹脂シート２６ｂ以外に、例えばＰＥＴ（PolyEthylene Terephthalate）フィルムやゴム系シートなどでもよい。

したがって、空間領域を樹脂シート２６ｂで埋めることにより、表面が平坦な支持基板２５を得ることが可能となり、支持基板２５と配線基板２４との密着性が向上する。そして、既述の通り、半導体素子２１を接続させるバンプ電極２２と支持基板２５との間の弾性率が小さな配線基板２４により、半導体素子２１と配線基板２４との熱膨張差による応力が緩和され、バンプ電極２２のハンダクラックが抑制される。また、弾性率が小さな配線基板２４と空間領域とにより、半導体素子２１はＺ方向に自由に変位するようになり、外部からの大きな変形、落下衝撃などの動的歪みが吸収されるようになる。そして、支持基板２５は高剛性であるために２次実装性が保たれる。よって、信頼性が向上した回路基板２０ｃを実現できる。

なお、第１、第２および第３の実施の形態において、回路基板２０，２０ａ，２０ｂ，２０ｃには、必要に応じて、スティフナおよびヒートシンクを取り付けてもよい。スティフナを貼り付けることによって、ハンドリングの安定性や実装後の反りや熱膨張率の低減を図ることができ、半導体素子２１の実装信頼性向上に効果がある。スティフナの材料としては、４２アロイ、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバール、インバー、Ｃｕ／インバー／Ｃｕクラッド材、ステンレス、Ｃｕ、鉄（Ｆｅ）およびＮｉの中の少なくとも一つの金属または合金を含んでいることが好ましい。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

（付記１） 半導体素子がバンプ電極を用いて実装された回路基板において、
支持基板と、
前記支持基板上に形成され、前記半導体素子が主面に実装され、弾性率が前記支持基板よりも小さい配線基板と、
前記配線基板内および／または前記支持基板内にあって、前記半導体素子の下方に備えられた空間領域と、
を有することを特徴とする回路基板。

（付記２） 前記空間領域は、前記支持基板の上面内に形成された凹部であることを特徴とする付記１記載の回路基板。
（付記３） 電子部品が、前記半導体素子が実装された前記配線基板の反対側面に、前記凹部と対向して実装されることを特徴とする付記２記載の回路基板。

（付記４） 前記電子部品が、キャパシタであることを特徴とする付記３記載の回路基板。
（付記５） 前記凹部が溝状または平面視で四角形であることを特徴とする付記２記載の回路基板。

（付記６） 前記空間領域は、前記支持基板と前記配線基板との間に形成された離型処理材と、前記支持基板と、前記配線基板とで囲まれる領域であることを特徴とする付記１記載の回路基板。

（付記７） 前記離型処理材は、樹脂シート、ＰＥＴフィルムまたはゴム系シートであることを特徴とする付記６記載の回路基板。
（付記８） 前記配線基板の弾性率は、前記支持基板の２分の１以下であることを特徴とする付記１乃至７のいずれか１項に記載の回路基板。

（付記９） 前記支持基板はガラスエポキシ配線板、メタルコア基板またはセラミック基板で構成されることを特徴とする付記１乃至８のいずれか１項に記載の回路基板。
（付記１０） 前記配線基板はエポキシシートで構成されることを特徴とする付記１乃至９のいずれか１項に記載の回路基板。

（付記１１） ヒートシンクまたはスティフナを具備することを特徴とする付記１乃至１０のいずれか１項に記載の回路基板。
（付記１２） 支持基板と、前記支持基板上に形成され、半導体素子が主面に実装され、弾性率が前記支持基板よりも小さい配線基板と、前記配線基板内および／または前記支持基板内にあって、前記半導体素子の下方に備えられた空間領域と、を有する回路基板を備えることを特徴とする半導体装置。

本発明の回路基板の概要を示す断面模式図である。 第１の実施の形態における回路基板の断面模式図である。 第１の実施の形態における別の回路基板の断面模式図である。 第１の実施の形態における支持基板を構成するコア部の製造方法を示す断面模式図である。 第１の実施の形態における支持基板の斜視模式図である。 第１の実施の形態における配線基板の製造方法を示す断面模式図である。 第２の実施の形態における回路基板の断面模式図である。 第３の実施の形態における回路基板の断面模式図である。

符号の説明

１０ 回路基板
１１ 半導体素子
１２，１７ バンプ電極
１３ 封止樹脂
１４ 配線基板
１５ 支持基板
１６ 空間領域

Claims (5)

1. 半導体素子がバンプ電極を用いて実装された回路基板において、
   支持基板と、
   前記支持基板上に形成され、前記半導体素子が主面に実装され、弾性率が前記支持基板よりも小さい配線基板と、
   前記支持基板の上面内に形成された凹部であって、前記半導体素子の下方に備えられた空間領域と、
   前記空間領域内に形成された樹脂部材と、
   を有することを特徴とする回路基板。
2. 電子部品が、前記半導体素子が実装された前記配線基板の反対側面に、前記凹部と対向して実装され、前記樹脂部材で覆われることを特徴とする請求項１記載の回路基板。
3. 前記空間領域は、前記支持基板と前記配線基板との間に形成された離型処理材と、前記支持基板と、前記配線基板とで囲まれる領域であることを特徴とする請求項１記載の回路基板。
4. 前記配線基板の弾性率は、前記支持基板の２分の１以下であることを特徴とする請求項１乃至３のいずれか１項に記載の回路基板。
5. 支持基板と、前記支持基板上に形成され、半導体素子が主面に実装され、弾性率が前記支持基板よりも小さい配線基板と、前記支持基板の上面内に形成された凹部であって、前記半導体素子の下方に備えられた空間領域と、前記空間領域内に形成された樹脂部材とを有する回路基板を備えることを特徴とする半導体装置。

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