JP5064746B2 - 二次電池保護用半導体装置および該二次電保護用半導体装置を内蔵したバッテリパックならびに電子機器 - Google Patents

Description

本発明は、二次電池保護用半導体装置技術に係り、特に、携帯電子機器などに用いる二次電池のバッテリパックに内蔵されているリチウムイオン電池などを、過充電、過放電、充電過充電、放電過充電、短絡電流などから保護する二次電池保護用半導体装置および該二次電保護用半導体装置を内蔵したバッテリパックならびに電子機器に関する。

携帯電子機器では、取扱の簡便なバッテリパックが広く用いられている。バッテリパックは１つ乃至複数個の二次電池を１つのパッケージに格納したもので、二次電池としてはリチウムイオン電池や、リチウムポリマ電池、ニッケル水素電池など高容量のものが用いられている。高容量の電池は、内部に保持しているエネルギー量が極めて大きいため、過充電、過放電、過電流を行った場合は発熱し、時には発火に至ることもある。

そのため、二次電池を過充電、過放電、充電過充電、放電過充電、短絡電流などから保護する二次電池保護用半導体装置がバッテリパック内に収められ、上記保護が必要な場合は、二次電池と充電器あるいは負荷装置との接続を遮断して発熱、発火を防いでいる。

二次電池保護用半導体装置は、過充電、過放電、充電過充電、放電過充電、短絡電流などを検出するために、それぞれ専用の検出回路を備えている。検出回路は、保護動作が必要な異常を検出すると、検出信号を出力し、二次電池と充電器あるいは負荷装置との間に設けられているスイッチ手段をオフして、接続を遮断する。

しかし、検出信号が出力されて直ちにスイッチ手段をオフすると、ノイズに因る誤動作などで極短時間だけ検出信号が出力された場合であっても負荷装置への電力供給を停止させ、該負荷装置を誤作動させてしまうなどの不具合が発生する。このような誤作動を防止するため、通常、検出信号が出力されてから所定の時間経過してもまだ異常が継続している場合だけ本当の異常と判断し、スイッチ手段をオフするようにしている。

上記所定の時間を遅延時間と呼ぶ。遅延時間は検出した異常の内容によって異なる時間（数十ｍ秒〜数秒）を設定している。すなわち、異常の程度が大きいものや緊急を要するものほど短く、異常の程度が小さいものまたはあまり緊急を要しないものは長くしている。

例えば、過放電検出時の遅延時間は１６ｍＳ程度、過電流検出時の遅延時間は１０ｍＳ程度、短絡検出時の遅延時間は１ｍＳ程度であるが、過充電検出回路による過充電検出時の遅延時間は１Ｓ以上で最長５Ｓ程度になる場合がある。

このような二次電池保護用半導体装置の特性検査や出荷検査などを行う場合は、上記遅延時間を待っていたのでは、検査に時間が掛かり過ぎ量産性がなくコストも増加してしまう。

そこで、このような半導体装置のテスト時には、半導体装置にテスト信号を印加することにより、遅延時間を短縮しテスト時間を短くするようにしているが、二次電池保護用半導体装置はバッテリパック内に収める必要があるため小型化が不可欠である。テスト信号を印加するために、テスト端子が１ピン増えただけで、既存の小型パッケージが使用できなくなり、大型のパッケージを使用するようになったり、テスト端子用のボンディングパッドが増えてＩＣのチップサイズが大きくなったりして、スペースやコストが増加してしまうことは避けなければならない。

特開２００５−１２８５２号公報は、上記問題を解決すべく、本出願人により提案された発明である。図６は、同号公報に開示されたバッテリパックのブロック構成図である。

同図に示すように、バッテリパック２０は、二次電池保護用半導体装置１（図６では内部構成は省略してある）、２次電池２１、放電制御用ＮＭＯＳトランジスタＭ２１、充電制御用ＮＭＯＳトランジスタＭ２２、コンデンサＣ２１、抵抗Ｒ２１とＲ２２で構成され、プラス端子２２とマイナス端子２３を備えている。プラス端子２２とマイナス端子２３には充電器３０（充電時）もしくは負荷装置３０（放電時）が接続されている。

二次電池保護用半導体装置１は、放電過電流または充電過電流を検出するための電流検出端子Ｖ−を備えている。端子Ｖｓｓに対する電流検出端子Ｖ−の電圧は、放電時はプラス電圧であり、充電時はマイナス電圧となる。

同号公報に開示された発明では、電流検出端子Ｖ−に、通常の充電過電流で発生する負電位よりさらに低い負電圧を印加した場合に、遅延時間を短縮する機能を与えることで、従来のテスト端子が廃止でき、パッケージの大型化とチップサイズの増加を抑えることを可能にしている。

二次電池保護用半導体装置１内の遅延回路は、図８に示す発振回路と、この発振回路で生成されたクロック信号ＣＬＫを計数するカウンタ回路を備えている。この発振回路は、図８に示されているように、インバータ回路４１から４５で構成されたリング発振回路である。

このリング発振回路の発振周波数の設定は定電流インバータ４１と４４の出力でコンデンサＣ１およびＣ２を充放電するときの時間を利用している。このリング発振回路の発振周波数は、定電流インバータ４１，４４を構成する定電流源Ｉ１〜Ｉ４からの定電流値を実質的に増加させることによって高くすることができる。テストモード時に定電流インバータ４１，４４に加わる定電流値を増加させて発振回路の周波数を高くし、遅延時間を短縮する。以下、図８を用いて具体的に説明する。

通常動作時は、テスト信号ＴＥＳＴはハイレベルとなっており、ＰＭＯＳトランジスタＭ１とＭ２はオフしている。このため、電流源Ｉ３とＩ４からの電流は定電流インバータ４１と４４には供給されないので、コンデンサＣ１とＣ２の充放電は定電流源Ｉ１とＩ２だけで行われるので充放電時間は長くなり、発振周波数は低くなる。

これに対して、テスト時は、テスト信号ＴＥＳＴがローレベルとなり、ＰＭＯＳトランジスタＭ１とＭ２はともにオンとなる。すると、電流源Ｉ３とＩ４からの電流は定電流インバータ４１と４４に供給されるので、コンデンサＣ１の充放電は電流源Ｉ１とＩ３の和電流で行われ、コンデンサＣ２の充放電は電流源Ｉ２とＩ４の和電流で行われるので、コンデンサＣ１，Ｃ２の充放電時間は短くなり、結果的に発振周波数は高くなる。

しかし、この発振回路では正確にクロック信号の周波数を設定できなかった。これは、製造ばらつきにより、電流源Ｉ１からＩ４の電流値やコンデンサＣ１とＣ２の静電容量がばらつくためである。

また、テスト時の発振回路の周波数と、通常動作時の周波数の比にも製造ばらつきがあり、この比を大きくすればするほど比の誤差も大きくなってしまう。その結果、通常動作時の低速クロック周波数と、テスト時の高速クロック周波数の比は正確に設定できず、高速のクロックを用いたテストでは、半導体装置毎にテスト時間が大きくばらつくという問題が発生する。

その解決のため、本出願人により、図７に示す如き、改良されたカウンタ回路の提案がなされている（特願２００６−２４５０２１号）。このカウンタ回路１２は、クロック信号ＣＬＫを入力してそのパルス数を計数する複数のフリップフロップ回路ＦＦ１〜ＦＦｎを縦続接続した構成を有し、カウンタ回路１２の最終段、または所定の段のフリップフロップ回路の出力が反転した信号を遅延時間信号として利用するとともに、この遅延回路を用いた半導体装置のテスト時（第１テスト信号ＴＥＳＴ１がローレベルの場合）には、カウンタ回路１２の初段または初段に近いフリップフロップ回路の出力信号を用いて遅延時間を生成するようにして遅延時間の短縮が行えるようにしているので、発振回路の周波数を高くしなくても遅延時間の短縮が行えるようになった。

しかし、図７の回路ではテスト時において、短縮用遅延時間生成に用いたフリップフロップ回路までしか使っていないので、それ以降のフリップフロップ回路が正常に動作するかどうかを別途テストする必要がある。

そのために、図７の第１テスト信号ＴＥＳＴ１とは別のテスト信号（第２テスト信号ＴＥＳＴ２と記す）が印加されると図８で説明したように発振回路の周波数を高くして、短時間に遅延回路のカウンタを構成しているフリップフロップ回路ＦＦ１〜ＦＦｎの動作チェックを行うようにしている。

特開２００５−１２８５２号公報

しかしながら、第２テスト信号ＴＥＳＴ２を二次電池保護用半導体装置１に印加するために新たに端子を追加することは既に述べたように好ましくない。

本発明は、上述した実情を考慮してなされたものであって、二次電池保護用半導体装置１に新たに端子を追加することなく、第２テスト信号ＴＥＳＴ２を二次電池保護用半導体装置１内で生成できるようにした二次電池保護用半導体装置（請求項１〜１１）および該二次電保護用半導体装置を内蔵したバッテリパック（請求項１２）ならびに電子機器（請求項１３）を提供することを目的としている。

本発明は、上記の目的を達成するために次のような手段を有している。以下、請求項毎の手段を述べる。

ａ）請求項１記載の発明は、 二次電池の正電極電位及び負電極電位（接地電位）への接続端子を備え、前記二次電池の過充電、過放電、充電過電流、放電過電流または短絡電流を検出して、前記二次電池を保護する二次電池保護用半導体装置において、充電電流を前記二次電池の負電極電位に対し、充電時はマイナス電圧に、放電時はプラス電圧に変換して充放電電流を検出する電流検出端子と、該電流検出端子の電圧が、前記二次電池保護用半導体装置の通常使用状態では発生しない第１負電圧まで低下した場合に、第１テスト信号を生成し、前記第１負電圧よりさらに低い第２負電圧まで低下した場合に、第２テスト信号を生成するテスト信号生成回路を備えるようにしたものである。

ｂ）請求項２記載の発明は、請求項１記載の二次電池保護用半導体装置において、前記二次電池保護用半導体装置は、前記過充電、過放電、充電過電流、放電過電流、短絡電流を検出した出力を、検出項目毎に定めた遅延時間だけ遅延させる遅延回路を備え、前記第１テスト信号と前記第２テスト信号のどちらか一方を、前記二次電池保護用半導体装置のテスト時に、前記遅延回路で生成する遅延時間を短縮するための信号に用い、前記遅延回路をテストするための信号には、他方のテスト信号を用いるようにしたものである。

ｃ）請求項３記載の発明は、請求項１または２記載の二次電池保護用半導体装置において、前記テスト信号生成回路は、少なくとも、前記第１テスト信号を生成するために、負側の電源端子を前記電流検出端子に接続し、入力端子を接地電位あるいは所定の電位に接続したＣＭＯＳ構成の第１インバータ回路と、前記第２テスト信号を生成するために、負側の電源端子を前記電流検出端子に接続し、入力端子を接地電位あるいは所定の電位に接続したＣＭＯＳ構成の第２インバータ回路を備え、さらに、請求項４記載の発明は、前記第１インバータ回路の入力閾値電圧と、前記第２インバータ回路の入力閾値電圧を変えるようにしたものである。

ｄ）請求項５記載の発明は、請求項４記載の二次電池保護用半導体装置において、入力閾値電圧を、第１および第２インバータ回路の入力端子がゲートに接続されているＮＭＯＳトランジスタのゲート閾値電圧を異なるようにすることによって異なる電圧に設定するようにしたものである。

ｄ）請求項６記載の発明は、請求項５記載の二次電池保護用半導体装置において、第１および第２インバータ回路の入力端子がゲートに接続されているＮＭＯＳトランジスタのゲート閾値電圧を異ならせることを、それぞれのＮＭＯＳトランジスタのゲート幅とゲート長の比を変えることによって実現し、また請求項７記載の発明は、ＣＭＯＳインバータ回路を構成しているＮＭＯＳトランジスタのソースと電流検出端子との間に、それぞれ異なる抵抗値の抵抗を介挿することによって実現したものである。

ｅ）請求項８記載の発明は、請求項４から７のいずれかに記載の二次電池保護用半導体装置において、第１インバータ回路と第２インバータ回路の入力端子を同一電位に接続したことを特徴とし、請求項９記載の発明は、請求項８記載の二次電池保護用半導体装置において、前記同一電位を接地電位にしたものである。

ｆ）請求項１０記載の発明は、第１インバータ回路の入力端子と第２インバータ回路の入力端子をそれぞれ異なる電位に接続するようにしたものである。

請求項１１記載の発明は、請求項３から１０のいずれかに記載の二次電池保護用半導体装置において、第１および第２インバータ回路の入力閾値電圧にヒステリシスを持たせたものである。

請求項１２記載の発明は、請求項１から１１のいずれかに記載の二次電池保護用半導体装置を内蔵したバッテリパックであり、請求項１３記載の発明は、請求項１２記載のバッテリパックを用いた電子機器である。

本発明の請求項１記載の発明によれば、電流検出端子Ｖ−印加する負電圧の値によって第１テスト信号と第２テスト信号の２つのテスト信号を生成するようにしたので、新たにテスト用の端子を追加することなしに、異なる２つのテストが行えるようになった。

また、請求項２記載の発明によれば、一方のテスト信号を用いて、遅延時間の短縮を行ったテストを行い、他方のテスト信号で遅延時間回路のテストを行うようにしたので、テスト端子を追加することなく遅延回路自体のテストが可能となった。

請求項３〜４記載の発明では、テスト信号生成回路は２つのインバータ回路を用い、そのインバータ回路の負側の電源端子に電流検出端子の電圧を印加するようにし、しかも両インバータ回路の入力閾値電圧を変えたので、簡潔な回路構成となり回路の増加を抑えることが可能となった。

請求項５〜６記載の発明では、入力閾値電圧を変えるため、ＮＭＯＳトランジスタのゲート閾値電圧を変更し、請求項７記載の発明では、ＮＭＯＳトランジスタのソースと電流検出端子との間に抵抗値の異なる抵抗を介挿することによって実現したので、簡潔な回路構成となり、回路の増加を抑えることが可能となった。

請求項８記載の発明では、請求項４から７のいずれかに記載の二次電池保護用半導体装置において、第１インバータ回路と第２インバータ回路の入力端子を同一電位に接続したことを特徴とし、請求項９記載の発明は、請求項８記載の二次電池保護用半導体装置において、前記同一電位を接地電位にしたものであり、これによって、簡潔な回路で実現可能となった。

請求項１０記載の発明では、両インバータ回路の入力端子をそれぞれ異なる電位に接続するようにしたので、同じ入力閾値電圧のインバータ回路でも２つのテスト信号が生成できるようになり、簡潔な回路構成が可能で、回路の増加を抑えることができるようになった。

請求項１１記載の発明では、第１および第２インバータ回路の入力閾値電圧にヒステリシスを持たせたことにより、テスト信号生成時にチャタリングなどのノイズの発生を防止することが可能になった。

また、請求項１２，１３記載の発明によれば、上記の如き簡潔な回路構成の二次電池保護用半導体装置を用いることにより、利便性の高い有用なバッテリパックや電子機器を実現できる。

以下、図面を参照して、本発明の実施形態を詳細に説明する。まず、本発明が前提としているバッテリパックの基本構成について説明する。

図１は、本発明の実施例を説明するためのバッテリパックの回路図である。
同図に示すように、バッテリパック２０は、二次電池保護用半導体装置１、二次電池２１、放電制御用ＮＭＯＳトランジスタＭ２１、充電制御用ＮＭＯＳトランジスタＭ２２、コンデンサＣ２１、抵抗Ｒ２１、抵抗Ｒ２２で構成され、プラス端子２２とマイナス端子２３を備えている。プラス端子２２とマイナス端子２３には充電器３０（充電時）もしくは負荷装置３０（放電時）が接続されている。

二次電池保護用半導体装置１は、過充電検出回路２、過放電検出回路３、充電過電流検出回路４、第１放電過電流検出回路５、第２放電過電流検出回路６、発振回路１３とカウンタ回路１２からなる遅延回路７、テスト信号生成回路８、レベルシフト９、異常充電器検出回路１０、ロジック回路１１、およびＮＭＯＳトランジスタＭ１とＭ２、短絡検出回路１４などで構成され、放電制御用ＮＭＯＳトランジスタＭ２１を制御するための放電制御端子Ｄｏｕｔ、充電制御用ＮＭＯＳトランジスタＭ２２を制御するための充電制御端子Ｃｏｕｔ、充放電電流を電圧に変換して検出するための電流検出端子Ｖ−を備えている。

バッテリパック２０は、例えば、携帯電話やノートパソコン、ＰＤＡ等の各種電子機器に用いられるものであり、二次電池保護用半導体装置１によって、二次電池２１の過充電、過放電および過電流等が検出され、二次電池２１を過充電、過放電および過電流等から保護する。

例えば、過充電検出回路２、または過放電検出回路３、あるいは短絡検出回路１４により過充電または過放電または短絡を検出すると、遅延回路７における発振回路１３が動作しはじめ、カウンタ回路１２が動き出す。

そして、それぞれの検出回路毎に予め設定されている遅延時間をカウントすると、ロジック回路１１およびレベルシフト９を通して、過充電の場合はＣｏｕｔ端子の出力がローレベルになり、充電制御用ＮＭＯＳトランジスタＭ２２がオフとなり、過放電または短絡の場合はＤｏｕｔ端子の出力がローレベルになり、放電制御用ＮＭＯＳトランジスタＭ２１がオフとなる。

また、異常充電器検出回路１０は、異常な充電器が接続されて大電圧がバッテリパック２０に印加された時に、第１放電過電流検出回路５と第２放電過電流検出回路６と短絡検出回路１４の入力に、直接Ｖ−端子の電位がかからないようにＮＭＯＳトランジスタＭ２をオフにするとともに、入力レベルを接地レベルに固定するためにＮＭＯＳトランジスタＭ１をオンにし、トランジスタのＶｔｈの経時変化による過電流検出電圧値と短絡検出電圧のシフトが起こらないようにするための回路である。

以下、本発明に関わる構成部分について具体的に説明する。
遅延回路７は、先に記したように発振回路１３とカウンタ回路１２で構成されている。遅延回路７には、上記した過充電検出回路２、過放電検出回路３、充電過電流検出回路４、第１放電過電流検出回路５、および第２放電過電流検出回路６、短絡検出回路１４の出力が入力されている。さらに後述するテスト信号生成回路８から第１テスト信号ＴＥＳＴ１と第２テスト信号ＴＥＳＴ２が入力されている。

図７は、カウンタ回路１２の一実施例である。カウンタ回路１２は複数のフリップフロップ回路ＦＦ１〜ＦＦｎを縦続接続した構成を有し、クロック信号ＣＬＫを入力して遅延信号Ｄｅｌａｙを生成する。通常動作時（第１テスト信号ＴＥＳＴ１がハイレベル時）は、最終段のフリップフロップ回路ＦＦｎまたは所定の段数のフリップフロップ回路の出力が反転するまでの時間を遅延時間信号として利用しているが、二次電池保護用半導体装置１のテスト時（第１テスト信号ＴＥＳＴ１がローレベル時）の場合は初段のフリップフロップ回路ＦＦ１の出力が反転するまでの時間が遅延時間信号となり、遅延時間を大幅に短縮することできる。

図８は、カウンタ回路１２に入力されるクロック信号ＣＬＫを生成するための発振回路１３の一例である。通常動作時（テスト信号ＴＥＳＴがハイレベル時）は発振周波数が低く、テストモード時（テスト信号ＴＥＳＴがローレベル時）は発振周波数が高くなる（前述の「背景技術」における説明を参照）。

図２は、本発明の第１の実施例を説明するためのテスト信号生成回路８のブロック図である。
テスト信号生成回路８は、電流検出端子Ｖ−の電圧が接地Ｖｓｓに対し第１負電圧まで低下した場合に第１テスト信号ＴＥＳＴ１を出力し、第１負電圧よりさらに低い第２負電圧まで低下した場合に第２テスト信号ＴＥＳＴ２を出力する回路であり、図２に示すように、ＣＭＯＳで構成されたインバータ回路３１と３２、クランプ回路３５と３６、アンド回路３３、インバータ回路３４で構成されている。

インバータ回路３１と３２の正側の電源端子は共に電源Ｖｄｄに接続され、負側の電源端子も共に電流検出端子Ｖ−に接続されている。また、入力端子は接地電位Ｖｓｓに接続されている。

インバータ回路３１の入力閾値電圧はインバータ回路３２の入力閾値電圧より低く設定されている。

図３は、インバータ回路３１と３２の出力電圧と負側の電源端子（電流検出端子Ｖ−）電圧との関係を示したグラフである。電流検出端子Ｖ−の電圧がＶｓｓ（０Ｖ）の場合は、インバータ回路３１の出力電圧ＩＮＶ３１ｏｕｔと３２の出力電圧ＩＮＶ３２ｏｕｔは共にハイレベルであり電源電圧Ｖｄｄになっている。

電流検出端子Ｖ−の電圧が低下して第１負電圧（例えば−２Ｖ）になると、インバータ回路３１が反転し、出力電圧ＩＮＶ３１ｏｕｔは−２Ｖとなる。さらに電流検出端子Ｖ−の電圧が低下して第２負電圧（例えば−３Ｖ）になると、インバータ回路３２も反転しその出力電圧ＩＮＶ３２ｏｕｔは−３Ｖとなる。

図２のクランプ回路１（３５）とクランプ回路２（３６）は、インバータ回路３１と３２の出力がローレベルの場合に負電圧になっているのを０Ｖにクランプするための回路である。クランプ回路１（３５）の出力はアンド回路３３の入力１に印加され、クランプ回路２（３６）の出力はそのまま第２テスト信号ＴＥＳＴ２として出力されると共に、インバータ回路３４を介して負論理のアンド回路３３の入力２に接続されている。

このため、第２テスト信号ＴＥＳＴ２がハイレベル（負論理の“０”）の場合は、第１テスト信号ＴＥＳＴ１はインバータ回路３１の出力信号のレベルがそのまま出力され、第２テスト信号ＴＥＳＴ２がローレベル（負論理の“１”）の場合は、第１テスト信号ＴＥＳＴ１はハイレベル（負論理の“０”）を出力する。

すなわち、第１テスト信号ＴＥＳＴ１を出力（ローレベル（負論理の“１”））するには、電流検出端子Ｖ−の電圧を第１負電圧（−２Ｖ）から第２負電圧（−３）の間に設定し、第２テスト信号ＴＥＳＴ２を出力（ローレベル（負論理の“１”））するには、電流検出端子Ｖ−の電圧を第２負電圧（−３Ｖ）以下にすればよい。

図４は、図２に示したインバータ回路３１と３２の詳細回路図である。インバータ回路３１はＰＭＯＳトランジスタＭ３１、ＮＭＯＳトランジスタＭ３２、抵抗Ｒ３１とＲ３２で構成され、インバータ回路３２はＰＭＯＳトランジスタＭ３３、ＮＭＯＳトランジスタＭ３４、抵抗Ｒ３３とＲ３４で構成されている。

ＰＭＯＳトランジスタＭ３１のソースは抵抗Ｒ３１を介して電源Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＭ３２のドレインに接続されている。ＮＭＯＳトランジスタＭ３２のソースは抵抗Ｒ３２を介して接地Ｖｓｓに接続されている。さらにＰＭＯＳトランジスタＭ３１のゲートとＮＭＯＳトランジスタＭ３２のゲートは共通接続されて接地Ｖｓｓに接続されている。インバータ回路３１の出力ＩＮＶ３１ｏｕｔはＰＭＯＳトランジスタＭ３１のドレインとＮＭＯＳトランジスタＭ３２のドレインの接続ノードから取り出される。

インバータ回路３２の構成もインバータ回路３１と同じなので説明は省略する。インバータ回路３１とインバータ回路３２の入力閾値電圧を変えるには、ＮＭＯＳトランジスタＭ３２とＭ３４のソースに接続されている抵抗Ｒ３２と３４の抵抗値を変えればよい。

抵抗Ｒ３２またはＲ３４の抵抗値が大きくなるほど、その抵抗での電圧降下が大きくなり、ＮＭＯＳトランジスタＭ３２、Ｍ３４のソース電位を持ち上げるので、閾値電圧は高くなる。本実施例では、インバータ回路３２の方の入力閾値電圧を高く設定するので、抵抗Ｒ３４の抵抗値をＲ３２より大きくすればよい。

インバータ回路３１と３２の閾値電圧を変える方法としては、上記抵抗値を変える他に、ＮＭＯＳトランジスタＭ３２とＭ３４のゲート閾値電圧を変えても良い。ゲート閾値電圧は、ＮＭＯＳトランジスタＭ３２とＭ３４のゲート幅とゲート長の比を変えることで実現できる。

図５は、本発明の第２の実施例を示すテスト信号生成回路８のブロック図である。図２と異なる点は、インバータ回路３１の入力にリファレンス電圧Ｖｒを印加した所である。

図５の回路構成によると、インバータ回路３１と３２の入力閾値電圧に同じものを使用しても、電流検出端子Ｖ−の電圧低下に対し、インバータ回路３１の方が早く反転するので、図２と同じ結果が得られる。

なお、上記図２〜図５に示したインバータ回路３１と３２の入力閾値電圧にヒステリシス電圧を設けることが望ましい。これによりテスト信号生成時にチャタリングなどのノイズの発生を防止することができる。

さらに、テスト信号生成回路８を構成しているインバータ回路３１、３２を増やすことにより、生成できるテスト信号を増やすこともできる。

上記のように、本発明によれば、電流検出端子Ｖ−印加する負電圧の大きさによって第１テスト信号と第２テスト信号の２つのテスト信号を生成するようにしたので、新たにテスト用の端子を追加することなしに、異なるテストが行えるようになった。

なお、上記実施例の如き二次電池保護用半導体装置およびそれを内蔵したバッテリパックは、その応用技術として、近年普及している携帯電話、ディジタルカメラ、携帯型のＭＤ（ミニディスク）装置などの音響機器を始めとして二次電池を必要とする様々な電子機器に利用可能であることはいうまでもない。

本発明の実施例を示すバッテリパックの回路図である。 本発明の第１の実施例を示すテスト信号生成回路８のブロック図である。 図２に示すインバータ回路の出力電圧と負側の電源端子（電流検出端子Ｖ−）電圧との関係を示したグラフである。 図２に示したインバータ回路３１と３２の詳細回路図である。 本発明の第２の実施例を示すテスト信号生成回路８のブロック図である。 従来のバッテリパックのブロック図である。 本発明に用いたカウンタ回路の一実施例である。 本発明に用いた発振回路の一実施例である。

符号の説明

１：二次電池保護用半導体装置
２：過充電検出回路
３：過放電検出回路
４：充電過電流検出回路
５：第１放電過電流検出回路
６：第２放電過電流検出回路
７：遅延回路
８：テスト信号生成回路
９：レベルシフト
１０：異常充電器検出回路
１１：ロジック回路
１２：カウンタ回路
１３:発振回路
１４：短絡検出回路
２０：バッテリパック
２１：二次電池
２２：プラス側端子
２３：マイナス側端子
３０：充電器あるいは負荷装置
３１，３２，３４，４１，４２，４３，４４，４５：インバータ回路
３３：アンド回路
３５，３６：クランプ回路
５１，５２：ナンド回路
Ｉ１〜Ｉ４：定電流源
Ｍ１，Ｍ２，Ｍ３１，Ｍ３３：ＰＭＯＳトランジスタ
Ｍ２１，Ｍ２２，Ｍ３２，Ｍ３４：ＮＭＯＳトランジスタ
Ｒ１〜Ｒ４，Ｒ２１，Ｒ２２，Ｒ３１〜Ｒ３４：抵抗
Ｖｒ：リファレンス電圧
Ｄ２１，Ｄ２２：寄生ダイオード
Ｃ１，Ｃ２，Ｃ２１：コンデンサ

Claims (13)

1. 二次電池の正電極電位及び負電極電位（接地電位）への接続端子を備え、前記二次電池の過充電、過放電、充電過電流、放電過電流または短絡電流を検出して、前記二次電池を保護する二次電池保護用半導体装置において、
   充電電流を前記二次電池の負電極電位に対し、充電時はマイナス電圧に、放電時はプラス電圧に変換して充放電電流を検出する電流検出端子と、
   該電流検出端子の電圧が、前記二次電池保護用半導体装置の通常使用状態では発生しない第１負電圧まで低下した場合に、第１テスト信号を生成し、前記第１負電圧よりさらに低い第２負電圧まで低下した場合に、第２テスト信号を生成するテスト信号生成回路を備えたことを特徴とする二次電池保護用半導体装置。
2. 請求項１記載の二次電池保護用半導体装置において、
   前記二次電池保護用半導体装置は、前記過充電、過放電、充電過電流、放電過電流、短絡電流を検出した出力を、検出項目毎に定めた遅延時間だけ遅延させる遅延回路を備え、
   前記第１テスト信号と前記第２テスト信号のどちらか一方を、前記二次電池保護用半導体装置のテスト時に、前記遅延回路で生成する遅延時間を短縮するための信号に用い、
   前記遅延回路をテストするための信号には、他方のテスト信号を用いたことを特徴とする二次電池保護用半導体装置。
3. 請求項１または２記載の二次電池保護用半導体装置において、
   前記テスト信号生成回路は、少なくとも、
   前記第１テスト信号を生成するために、負側の電源端子を前記電流検出端子に接続し、入力端子を接地電位あるいは所定の電位に接続したＣＭＯＳ構成の第１インバータ回路と、
   前記第２テスト信号を生成するために、負側の電源端子を前記電流検出端子に接続し、入力端子を接地電位あるいは所定の電位に接続したＣＭＯＳ構成の第２インバータ回路を備えたことを特徴とする二次電池保護用半導体装置。
4. 請求項３記載の二次電池保護用半導体装置において、
   前記第１インバータ回路の入力閾値電圧と、前記第２インバータ回路の入力閾値電圧が異なることを特徴とする二次電池保護用半導体装置。
5. 請求項４記載の二次電池保護用半導体装置において、
   前記入力閾値電圧は、前記第１および第２インバータ回路の入力端子がゲートに接続されているＮＭＯＳトランジスタのゲート閾値電圧を異なるようにすることによって、それぞれ異なる電圧に設定されることを特徴とする二次電池保護用半導体装置。
6. 請求項５記載の二次電池保護用半導体装置において、
   前記第１および第２インバータ回路の入力端子がゲートに接続されているＮＭＯＳトランジスタのゲート閾値電圧は、それぞれのＮＭＯＳトランジスタのゲート幅とゲート長の比を変えることによって異ならせることを特徴とする二次電池保護用半導体装置。
7. 請求項４記載の二次電池保護用半導体装置において、
   前記入力閾値電圧は、前記第１および第２インバータ回路の入力端子がゲートに接続されているＮＭＯＳトランジスタのソースと前記電流検出端子との間に異なる抵抗値の抵抗を介挿することによって、それぞれ異なる電圧に設定されることを特徴とする二次電池保護用半導体装置。
8. 請求項４から７のいずれかに記載の二次電池保護用半導体装置において、
   前記第１インバータ回路と前記第２インバータ回路の入力端子を同一電位に接続したことを特徴とする二次電池保護用半導体装置。
9. 請求項８記載の二次電池保護用半導体装置において、
   前記同一電位は接地電位であることを特徴とする二次電池保護用半導体装置。
10. 請求項３記載の二次電池保護用半導体装置において、
    前記第１インバータ回路の入力端子と、前記第２インバータ回路の入力端子をそれぞれ異なる電位に接続したことを特徴とする二次電池保護用半導体装置。
11. 請求項３から１０のいずれかに記載の二次電池保護用半導体装置において、
    前記第１および第２インバータ回路の入力閾値電圧にヒステリシスを持たせたことを特徴とする二次電池保護用半導体装置。
12. 請求項１から１１のいずれかに記載の二次電池保護用半導体装置を内蔵したことを特徴とするバッテリパック。
13. 請求項１２記載のバッテリパックを用いたことを特徴とする電子機器。

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