JP5048629B2 - データ処理装置及び方法 - Google Patents

Description

本発明は、ＯＦＤＭ（Orthogonal Frequency Division Multiplexed:直交周波数分割多重）シンボルの所定の数のサブキャリア信号を介してデータを通信するデータ処理方法及び装置に関する。

本発明はまた、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したシンボルを再生して出力シンボルストリームを生成するデータ処理方法及び装置にも関する。

本発明の実施の形態は、ＯＦＤＭ送信装置／受信装置を提供し得る。

ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格は、直交周波数分割多重（ＯＦＤＭ）を利用して、ビデオ画像及び音声を表すデータを、放送無線通信信号を介して受信装置に送信する。ＤＶＢ−Ｔ規格には、２つの周知のモードがあり、これらは２Ｋモード及び８Ｋモードとして知られている。２Ｋモードは２０４８のサブキャリアを提供し、一方、８Ｋモードは８１９２のサブキャリアを提供する。同様に、ＤＶＢ−Ｈ（Digital Video Broadcasting-Handheld）規格には、４Ｋモードが提供され、この４Ｋモードにおいては、サブキャリアの数は４０９６である。

ＤＶＢ−Ｔ２のために提案された、ＬＤＰＣ（Low Density Parity Check：低密度パリティチェック）／ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号化等の誤り訂正符号化方式は、通信により生じるシンボル値のノイズ及び劣化が非相関であるときに、より良好に動作する。地上放送チャネルは、相関フェージングにより、時間領域及び周波数領域の両方において悪影響を受ける可能性がある。したがって、符号化されたシンボルを、ＯＦＤＭシンボルの別々のサブキャリア信号にできるだけ分離することにより、誤り訂正符号化方式の性能を向上させることができる。

ＤＶＢ−Ｔ又はＤＶＢ−Ｈを用いて送信されるデータの品位を改善するために、入力データシンボルがＯＦＤＭシンボルのサブキャリア信号にマッピングされるように、入力データシンボルをインタリーブするためのシンボルインタリーバを設けることが周知である。２Ｋモード及び８Ｋモードの場合、ＤＶＢ−Ｔ規格において、マッピングのためのアドレスを生成する構成が開示されている。同様に、ＤＶＢ−Ｈ規格の４Ｋモードに対し、マッピングのためのアドレスを生成する構成が提供されており、また、このマッピングを実行するためのアドレス生成部が、下記特許文献１において開示されている。このアドレス生成部は、擬似乱数ビット列を生成する線形フィードバックシフトレジスタと、置換回路とを有する。置換回路は、アドレスを生成するために、線形フィードバックシフトレジスタの保持データの順序を置換する。アドレスは、入力データシンボルをサブキャリア信号のうちの１つにマッピングするために、入力データシンボルをインタリーバメモリに書き込む／インタリーバメモリから読み出すための、インタリーバメモリの記憶場所を示す情報を提供する。同様に、受信装置におけるアドレス生成部は、データシンボルを読み出して出力データストリームを形成するために、ＯＦＤＭシンボルのサブキャリアから受信したデータシンボルをインタリーバメモリに書き込む／インタリーバメモリから読み出すためのアドレスを生成するように構成される。

欧州特許出願公開第１６６２７３９号明細書 国際公開第２００６／１３６８８３号パンフレット 米国特許出願公開第２００７／０２５０７４２号明細書 欧州特許出願公開第１４６３２５６号明細書 米国特許出願公開第２００６／０２８２７１２号明細書 国際公開第２００５／０９１５０９号パンフレット ETSI発行、"Digital Video Broadcasting (DVB);Framing structure, channel coding and modulation for digital terrestrial television"、ETSI EN 300 744 V1.4.1、2001年1月 Imed Ben Dhaou、Laszlo Horvath、"Performance analysis and low power VLSI implementation of DVB-T receiver"、［online］、1999年3月4日、［2008年3月11日検索］、インターネット<URL : http://signal.uu.se/Courses/Semabstracts/ofdm2.pdf> Dr. Jonathan De Vile、"Reply to examination report’（欧州特許出願公開１４６３２５６号に関する書面）"、［online］、2005年8月2日、インターネット<URL : http://www.epoline.org/portal/public/!ut/p/kcxml/04_Sj9Spykssy0xPLMnMz0vM0Y_QjzKLN4i3dAfJgFjGpvqRqCKOcAFfj_zcVKBwpDmQ726kH6LvrR-gX5AbGlFunK41AEFiqlo!/delta/base64xml/L01DVE83b0qKN3VhQ1NZS0NsRUtDbEVLQ2xFQSEvWUtVSUFBSUlJSUlJSU1NSUlJTUlJQ0NJS0dLR09NRUFFQUtCSkJKT0JGTkZOT0ZBLzRCMWljb25RvndHeE9VVG9LNzlZUTdEbUc0UjJIS054anNPY2JnayEvN18wX0cyLzEyMzg2NzIvUkRPQ1NPUlRPUlRFUi9kZXNjZW5kaW5nL1JET0NTT1JURklFTEQvZGF0ZS9vcmdlcG9saW5lcG9ydGFsZnJhbWV3b3JrcG9ydGxldGJhc2VTdGF0ZVBvcnRsZXRCYXNlQWN0aW9uL29yZy5lcG9saW5lLnBvcnRhbC5hcHBsaWNhdGlvbnMucmVnaXN0ZXJwbHVzLnBvcnRsZXQuUlBBY3Rpb25EaXNwbGF5RG9jdW1lbnRMaXN0>

ＤＶＢ−Ｔ２として知られる、地上ディジタルビデオ放送規格のさらなる発展に従い、データビットの通信を改善したい、より具体的には、ＬＤＰＣ符号化されたデータビット及びデータシンボルをＯＦＤＭシンボルのサブキャリア信号にインタリーブするための改善された構成を提供したいという要望がある。

本発明の一態様によれば、データ処理装置が提供される。当該データ処理装置は、ＯＦＤＭシンボルの所定の数のサブキャリア信号を介してデータビットを通信する。当該データ処理装置は、パリティインタリーブ手段と、マッピング部と、シンボルインタリーバとを具備する。前記パリティインタリーブ手段は、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列（parity check matrix）に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行う。前記マッピング部は、前記パリティインタリーブされたＬＤＰＣ符号化データビットを、前記ＯＦＤＭシンボルのサブキャリア信号の変調方式の変調シンボルに相当するデータシンボルにマッピングする。前記シンボルインタリーバは、前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数のデータシンボルをシンボルインタリーバメモリに読み込み、当該データシンボルを前記シンボルインタリーバメモリから前記サブキャリア信号に読み出してマッピングを実行するように構成される。前記読み出しは、前記読み込みの順序とは異なる順序で行われ、この順序はアドレスのセットから規定される。これにより、前記データシンボルが前記サブキャリア信号にインタリーブされる。

アドレス生成部が、前記アドレスのセットを生成する。アドレスは、前記入力データシンボル毎に生成され、前記入力データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す。当該アドレス生成部は、線形フィードバックシフトレジスタと、置換回路と、制御部とを有する。前記線形フィードバックシフトレジスタは、所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビット列を生成する。前記置換回路は、前記ＯＦＤＭシンボルの前記サブキャリア信号のうちの１つのアドレスを形成するために、前記レジスタ段の保持データを受信し、前記レジスタ段に存在するビットを置換コードに従って置換する。前記制御部は、アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する。

前記ＯＦＤＭシンボルが３２Ｋモードに従って生成される一実施形態では、前記所定の最大有効アドレスは、約３２０００であり、前記線形フィードバックシフトレジスタは１４段のレジスタ段、及び当該線形フィードバックシフトレジスタのための生成多項式

を有し、前記置換コードは、以下の表

に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する。

他のモードでは、前記最大有効アドレス、前記線形フィードバックシフトレジスタの段の数、前記生成多項式及び前記置換コードを、各モードにおけるＯＦＤＭシンボル当たりのサブキャリア信号の数に従って適合させることができる。

本発明の実施形態は、シンボルインタリーバと組み合わさって、ＬＤＰＣ誤り訂正符号化を利用するＯＦＤＭ通信システムの性能を改善するビットインタリーバを有する。当該ビットインタリーバは、ＬＤＰＣ符号の２以上の符号ビットがシンボルとして送信されるとき、ＬＤＰＣ符号の情報ビットに対応する情報行列の任意の列における１の値に対応する複数の符号ビットが、同じシンボルに組み込まれないように、ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を実行する並び替え手段を有する。

なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロック、例えば送信部又は他の実施形態では受信部等であっても良い。

ＬＤＰＣ符号は、ＡＷＧＮ(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られていたが、その他の通信路の条件でも、従来の畳み込み符号や、畳み込み符号とＲＳ（リードソロモン）符号の連接符号と比べると、誤り訂正能力が高い。これは、イレージャを生じるバースト誤りを呈する通信路において提供することができる。したがって、ＡＷＧＮ通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させる手法が要請されている。

本発明は、上記状況に鑑みてなされ、ＬＤＰＣ符号化データビットのためのビットインタリーバとシンボルインタリーバとを組み合わせることにより、バースト誤りやイレージャへの耐性を向上させることができるデータ処理装置及び方法を提供する。

すなわち、本発明の実施形態によれば、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブが行われる。

本発明の実施形態は、ＯＦＤＭシステムの様々な動作モードにおいて用いられることが想定される。例えば、単一周波数のネットワーク内で、ＤＶＢ送信装置を均等に分散して配置（an even sparser deployment）するために、３２Ｋモードを提供することが提案されている。３２Ｋモードを実現するためには、入力データシンボルをＯＦＤＭシンボルのサブキャリア信号にマッピングするためのシンボルインタリーバを設けなければならない。

本発明の実施形態は、送信するデータシンボルを、約３２０００のサブキャリア信号を有するＯＦＤＭシンボルにマッピングするシンボルインタリーバとして動作可能なデータ処理装置を提供することができる。一実施形態では、前記サブキャリア信号の数は、２４０００〜３２７６８の値であり得る。さらに、前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有してもよく、前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存してもよい。したがって、２Ｋモードのために、例えばＤＶＢ−Ｔ２、ＤＶＢ−Ｃ２（Digital Video Broadcasting-C2）、ＤＶＢ−２又はＤＶＢ−Ｈ等のＤＶＢ規格のための効率的なシンボルインタリーバを提供することができる。

送信すべきデータシンボルを、ＯＦＤＭシンボルの約３２０００のサブキャリア信号にマッピングすることは、線形フィードバックシフトレジスタのための適切な生成多項式及び置換順序を確立するために、シミュレーション分析及びテストが必要とされるという技術的課題を呈する。これは、誤り訂正符号化方式の能力を最適化するために、マッピングには、入力データストリームからの連続したシンボルが、出来る限り大きく周波数分離されるように、シンボルをサブキャリア信号にインタリーブすることが必要とされるからである。

後に説明するように、シミュレーション性能分析から、上記のような線形フィードバックシフトレジスタのための生成多項式と置換順序との組み合わせが、良好な性能を提供することが発見された。さらに、線形フィードバックシフトレジスタのための生成多項式のタップ及び置換順序を変更することによって２Ｋモード、４Ｋモード及び８Ｋモードのそれぞれについてアドレスを生成することができる構成を提供することにより、３２Ｋモードのためのシンボルインタリーバを費用効果的に実現することができる。さらに、送信装置及び受信装置は、生成多項式及び置換順序を変更することにより、２Ｋモード、４Ｋモード、８Ｋモード及び３２Ｋモードの間で変更されることができる。これは、ソフトウェアにおいて（又は埋込信号によって）実行されることができ、これにより、柔軟性のある実施態様が提供される。

本発明の種々の態様及び特徴が、添付の特許請求の範囲において規定される。本発明のさらなる態様は、送信する入力シンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングするデータ処理装置、並びに送信装置及び受信装置を含む。

これより、本発明の実施形態を、添付の図面を参照して、例示としてのみ説明する。図面において、同様の部分には対応する参照符号が付される。

図１は、ＤＶＢ−Ｔ２規格に従って、例えばビデオ画像及び音声信号を送信するために用いることができる符号化ＯＦＤＭ送信装置の例示的なブロック図を示す。図１では、プログラムソースが、ＯＦＤＭ送信装置によって送信されるべきデータを生成する。ビデオ符号化部２、音声符号化部４及びデータ符号化部６が、送信されるべきビデオデータ、音声データ及び他のデータを生成し、これらのデータはプログラムマルチプレクサ１０に供給される。プログラムマルチプレクサ１０の出力は、ビデオデータ、音声データ及び他のデータを送信するために必要な他の情報と多重化された多重化ストリームを形成する。マルチプレクサ１０は、接続チャネル１３上にストリームを供給する。このような多重化ストリームは、種々の異なるブランチＡ、Ｂ等に供給されるように、多数存在してもよい。簡潔にするために、ブランチＡのみを説明する。

図１に示すように、ＯＦＤＭ送信装置１１は、多重適応化／エネルギー拡散ブロック２０においてストリームを受信する。多重適応化／エネルギー拡散ブロック２０は、データをランダム化し、適切なデータを、ストリームの誤り訂正符号化を実行する前方誤り訂正符号化部２１に供給する。ビットインタリーバ２２は、符号化されたデータビットをインタリーブするためにが設けられる。この符号化されたデータビットは、ＤＶＢ−Ｔ２の例の場合、ＬＤＰＣ／ＢＣＨ符号化部の出力である。ビットインタリーバ２２からの出力は、ビットコンステレーションマッピング部２６に供給される。ビットコンステレーションマッピング部２６は、ビットのグループを、符号化データビットを搬送するために用いられるコンステレーションポイントにマッピングする。ビットコンステレーションマッピング部２６からの出力は、実成分及び仮想成分を表すコンステレーションポイントラベルである。コンステレーションポイントラベルは、用いられる変調方式に応じて、２つ以上のビットから形成されたデータシンボルを表す。これらはデータセルと呼ばれる。これらのデータセルは、タイムインタリーバ３０を通過する。タイムインタリーバ３０は、複数のＬＤＰＣ符号語から得られたデータセルをインタリーブする。その後、タイムインタリーバ３０からのデータセルは、フレームビルダ３２に供給される。フレームビルダ３２は、伝送のために、データセルを変調シンボルにマッピングする。

データセルは、図１においてブランチＢ等によって生成されたデータセルと共に、他のチャネル３１を介して、フレームビルダ３２によって受信される。その後、フレームビルダ３２は、多数のデータセルを、ＯＦＤＭシンボルで搬送されるべきシーケンスに形成する。ここで、ＯＦＤＭシンボルは、複数のデータセルを有し、各データセルはサブキャリアのうちの１つにマッピングされる。サブキャリアの数は、システムの動作モードに依存して、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ又は３２Ｋ等があり、これらは、例えば以下の表の例に従って、それぞれ異なる数のサブキャリアを提供する。

したがって、一例では、３２Ｋモードの場合のサブキャリアの数は２４１９２である。ＤＶＢ−Ｔ２システムの場合、ＯＦＤＭシンボル当たりのサブキャリアの数は、パイロットキャリア及び他の予備のキャリアの数に依存して変化する。したがって、ＤＶＢ−Ｔ２では、ＤＶＢ−Ｔとは異なり、データを搬送するためのサブキャリアの数は固定されない。放送業者は、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ、３２Ｋの動作モードのうちの１つを選択することができる。これらの動作モードは、ＯＦＤＭシンボル当たりのデータのための、或る範囲のサブキャリアをそれぞれ提供することができる。これらの動作モードのそれぞれについて、利用可能なサブキャリアの最大数は、それぞれ１０２４、２０４８、４０９６、８１９２、１６３８４、３２７６８である。ＤＶＢ−Ｔ２では、物理層フレームは、多数のＯＦＤＭシンボルからなる。典型的には、フレームは、１つ又は複数のプリアンブル又はＰ２ＯＦＤＭシンボルで開始され、これらの次に、ＯＦＤＭシンボルを搬送する複数のペイロードが続く。この物理層フレームの終端は、フレームクローズシンボルによってマークされる。各動作モードについて、サブキャリアの数は各シンボルのタイプによって異なり得る。さらに、サブキャリアの数は、帯域幅の拡大が選択されたか否か、トーンリザベーションが可能となっているか否か、及び、どのパイロットサブキャリアパターンが選択されたかに応じてそれぞれ異なり得る。したがって、ＯＦＤＭシンボル当たりの特定の数のサブキャリアを一般化することは難しい。しかしながら、周波数インタリーバは、各モードについて、サブキャリアの数が、所与のモードの場合のサブキャリアの最大利用可能数以下であるいかなるシンボルもインタリーブすることができる。例えば、１Ｋモードでは、インタリーバは、サブキャリアの数が１０２４以下のシンボルに対して動作し、１６Ｋモードでは、サブキャリアの数が１６３８４以下のシンボルに対して動作する。

その後、各ＯＦＤＭシンボルで搬送されるべきデータセルのシーケンスは、シンボルインタリーバ３３に送られる。その後、ＯＦＤＭシンボルビルダブロック３７によって、パイロット信号及び埋込信号形成部３６から供給されたパイロット信号及び同期信号が挿入され、ＯＦＤＭシンボルが生成される。その後、ＯＦＤＭ変調部３８が、時間領域においてＯＦＤＭシンボルを形成し、このＯＦＤＭシンボルは、シンボル間にガードインターバルを生成するためのガード挿入処理部４０に供給され、その後、ディジタル−アナログ変換部４２に供給され、最後に、ＲＦフロントエンド４４内のＲＦ増幅部に供給され、その結果、ＯＦＤＭ送信装置によってアンテナ４６から放送される。

本発明の実施形態は、ＬＤＰＣ符号化部で符号化されたビットをインタリーブするビットインタリーバと、１つ又は複数の符号化され、インタリーブされたビットを、ＯＦＤＭシンボルのサブキャリア信号にインタリーブするシンボルインタリーバとの組み合わせを有するＯＦＤＭ通信システムを提供する。例示的な実施形態によるビットインタリーバとシンボルインタリーバとの両方を、以下の段落において説明する。まず、ＬＤＰＣ符号化によりビットインタリーバを説明する。

ＬＤＰＣ符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているＤＶＢ−Ｓ．２等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、ＤＶＢ−Ｓ．２ : ETSI EN 302 307 V1.1.2 (2006-06)を参照）。また、ＬＤＰＣ符号は、次世代の地上ディジタル放送にも採用が検討されている。

ＬＤＰＣ符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、ＬＤＰＣ符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。

以下、このようなＬＤＰＣ符号について具体的に説明する。なお、ＬＤＰＣ符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。

ＬＤＰＣ符号は、そのＬＤＰＣ符号を定義する検査行列が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"１"の個数が非常に少ない行列（ほとんどの要素が０の行列）である。

図２は、ＬＤＰＣ符号の検査行列Ｈの例を示している。

図２の検査行列Ｈでは、各列の重み（列重み）（"１"の数）(weight)が"３"であり、且つ、各行の重み（行重み）が"６"になっている。

ＬＤＰＣ符号による符号化（ＬＤＰＣ符号化）では、例えば、検査行列Ｈに基づいて生成行列Ｇを生成し、この生成行列Ｇを２元の情報ビットに対して乗算することで、符号語（ＬＤＰＣ符号）が生成される。

具体的には、ＬＤＰＣ符号化を行う符号化装置は、まず、検査行列Ｈの転置行列Ｈ_Ｔとの間に、式ＧＨ^Ｔ＝０が成立する生成行列Ｇを算出する。ここで、生成行列Ｇが、Ｋ×Ｎ行列である場合には、符号化装置は、生成行列Ｇに対してＫビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Ｎビットからなる符号語ｃ（＝ｕＧ)を生成する。この符号化装置によって生成された符号語（ＬＤＰＣ符号）は、所定の通信路を介して受信側において受信される。

ＬＤＰＣ符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。

図３は、ＬＤＰＣ符号の復号の手順を示している。

なお、以下、適宜、受信側で受信したＬＤＰＣ符号（１符号語）のｉ番目の符号ビットの、値の"０"らしさを対数尤度比(log likelihood ratio)で表現した実数値を、受信値ｕ_０ｉという。また、チェックノードから出力されるメッセージをｕ_ｊとし、バリアブルノードから出力されるメッセージをｖ_ｉとする。

まず、ＬＤＰＣ符号の復号においては、図３に示すように、ステップＳ１１において、ＬＤＰＣ符号が受信され、メッセージ（チェックノードメッセージ）ｕ_ｊが"０"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数ｋが"０"に初期化され、ステップＳ１２に進む。ステップＳ１２において、ＬＤＰＣ符号を受信して得られる受信値ｕ_０ｉに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）ｖ_ｉが求められ、さらに、このメッセージｖ_ｉに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージｕ_ｊが求められる。

・・・（１）

・・・（２）

ここで、式（１）と式（２）におけるｄ_ｖとｄ_ｃは、それぞれ、検査行列Ｈの縦方向（列）と横方向（行）の"１"の個数を示す任意に選択可能とされるパラメータであり、例えば、（３，６）符号の場合には、ｄ_ｖ＝３，ｄ_ｃ＝６となる。

なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしｄ_ｖ−１又は１ないしｄ_ｃ−１となっている。また、式（２）のチェックノード演算は、実際には、２入力ｖ_１，ｖ_２に対する１出力で定義される式（３）に示す関数Ｒ（ｖ_１，ｖ_２）のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。

・・・（３）

・・・（４）

ステップＳ１２では、さらに、変数ｋが"１"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数ｋが所定の繰り返し復号回数Ｃよりも大きいか否かが判定される。ステップＳ１３において、変数ｋがＣよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。

また、ステップＳ１３において、変数ｋがＣよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージｖ_ｉが求められて出力され、ＬＤＰＣ符号の復号処理が終了する。

・・・（５）

ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージｕ_ｊを用いて行われる。

図４は、（３，６）ＬＤＰＣ符号（符号化率１／２、符号長１２）の検査行列Ｈの例を示している。

図４の検査行列Ｈでは、図２と同様に、列の重みが３に、行の重みが６に、それぞれなっている。

図５は、図４の検査行列Ｈのタナーグラフを示している。

ここで、図５において、"＋"で表わされるのが、チェックノードであり、"＝"で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Ｈの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"１"に相当する。

すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図５において、上からｉ番目のバリアブルノード（"＝"のノード）と、上からｊ番目のチェックノード（"＋"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。

ＬＤＰＣ符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。

図６は、バリアブルノードで行われるバリアブルノード演算を示している。

バリアブルノードでは、計算しようとしている枝に対応するメッセージｖ_ｉは、バリアブルノードに繋がっている残りの枝からのメッセージｕ_１及びｕ_２と、受信値ｕ_０ｉを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。

図７は、チェックノードで行われるチェックノード演算を示している。

ここで、式（２）のチェックノード演算は、式ａ×ｂ＝ｅｘｐ｛ｌｎ（｜ａ｜）＋ｌｎ（｜ｂ｜）｝×ｓｉｇｎ（ａ）×ｓｉｇｎ（ｂ）の関係を用いて、式（６）に書き直すことができる。但し、ｓｉｇｎ（ｘ）は、ｘ≧０のとき１であり、ｘ＜０のとき−１である。

・・・（６）

さらに、ｘ≧０において、関数φ（ｘ）を、式φ（ｘ）＝ｌｎ（ｔａｎｈ（ｘ／２））と定義すると、式φ−１（ｘ）＝２ｔａｎｈ−１（ｅ−ｘ）が成り立つから、式（６）は、式（７）に変形することができる。

・・・（７）

チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。

すなわち、チェックノードでは、図７のように、計算しようとしている枝に対応するメッセージｕ_ｊは、チェックノードに繋がっている残りの枝からのメッセージｖ_１，ｖ_２，ｖ_３，ｖ_４，ｖ_５を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。

なお、式（７）の関数φ（ｘ）は、φ（ｘ）＝ｌｎ（（ｅｘ＋１）／（ｅｘ−１））とも表すことができ、ｘ＞０において、φ（ｘ）＝φ−１（ｘ）である。関数φ（ｘ）及びφ−１（ｘ）をハードウェアに実装する際には、ＬＵＴ(Look Up Table)を用いて実装される場合があるが、両者共に同一のＬＵＴとなる。

ＬＤＰＣ符号は、ＡＷＧＮ通信路で極めて高い能力を発揮することが知られていたが、近年、その他の通信路の条件でも、従来の畳み込み符号や、畳み込み符号とＲＳ（リードソロモン）符号の連接符号と比べると、誤り訂正能力が高いことが分かって来ている。

つまり、ＡＷＧＮ通信路で良い性能を持つ符号を選べば、その符号は、他の通信路でも、他の符号よりは性能が良いことが多い。

ところで、例えば、ＬＤＰＣ符号を地上ディジタル放送に適用するにあたり、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号と、ＤＶＢ−Ｔの規格に規定されている変調方式とを組合せ、ＬＤＰＣ符号化と、変調との間に、ＬＤＰＣ符号の符号ビットをインタリーブするインタリーバ(bit interleaver)を設けることで、ＬＤＰＣ符号の、ＡＷＧＮ通信路での性能を向上させることが提案されている。

しかしながら、地上波で想定される通信路では、バースト誤りやイレージャを発生することがある。例えば、ＯＦＤＭシステムでは、Ｄ／Ｕ(Desired to Undesired Ratio)が０ｄＢ(Undesired=echoのパワーがＤｅｓｉｒｅｄ＝メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが０になってしまう(erasure)場合がある。

また、フラッタ(flutter)(遅延が０でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、Ｄ／Ｕが０ｄＢである場合には、ドップラ周波数によって、特定の時刻のＯＦＤＭのシンボル全体のパワーが0になる(erasure)場合が生じる。

さらに、アンテナから受信装置までの配線の状況や、電源の不安定性により、バースト
誤りが発生することもある。

従来においては、上述のようなバースト誤りやイレージャのある通信路においても、ＡＷＧＮ通信路で性能の良い誤り訂正符号を用いることが多い。

一方、ＬＤＰＣ符号の復号においては、検査行列Ｈの列、ひいては、ＬＤＰＣ符号の符号ビットに対応するバリアブルノードにおいて、図６に示したように、ＬＤＰＣ符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。

そして、ＬＤＰＣ符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するＬＤＰＣ符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。

すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、ＬＤＰＣ符号の復号を行う受信装置の消費電力が増大する。

したがって、現在、ＡＷＧＮ通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させる手法が要請されている。

ここで、上述したように、ＬＤＰＣ符号化と、変調との間に、ＬＤＰＣ符号の符号ビットをインタリーブするインタリーバを設けることで、ＬＤＰＣ符号の、ＡＷＧＮ通信路での性能を向上させることが提案されており、そのインタリーバにおいて、チェックノードに繋がっているバリアブルノード（に対応するＬＤＰＣ符号の符号ビット）の複数が同時にエラーになる確率を下げるインタリーブを行うことができれば、復号の性能を改善することができる。

本発明は、このような状況に鑑みてなされたものであり、バースト誤りや、イレージャ等の、ＬＤＰＣ符号の符号ビットのエラーに対する耐性を向上させることができるデータ処理装置及び方法を提供する。

本発明の一側面のデータ処理装置は、データをインタリーブするデータ処理装置であり、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うパリティインタリーブ手段を備えるデータ処理装置である。

本発明の一側面のデータ処理方法は、データをインタリーブするデータ処理装置のデータ処理方法であり、前記データ処理装置が、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うステップを含むデータ処理方法である。

以上のような本発明の一側面においては、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブが行われる。

なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している
内部ブロックであっても良い。

［例示的なビットインタリーバの詳細な説明］
図８は、図１に示した送信装置のより詳細な部分図であり、ビットインタリーバの動作を説明する。特に、ＬＤＰＣ符号化部２１についてこれより説明する。ＬＤＰＣ符号化部２１は、そこに供給される対象データについて、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行い、対象データを情報ビットとするＬＤＰＣ符号を出力する。

すなわち、ＬＤＰＣ符号化部２１は、対象データを、例えば、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号に符号化するＬＤＰＣ符号化を行い、その結果得られるＬＤＰＣ符号を出力する。

ここで、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号は、ＩＲＡ(Irregular Repeat Accumulate)符号であり、そのＬＤＰＣ符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、ＩＲＡ符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。

ＬＤＰＣ符号化部２１が出力するＬＤＰＣ符号は、ビットインタリーバ２２に供給される。

ビットインタリーバ２２は、データをインタリーブするデータ処理装置であり、パリティインタリーバ(parity interleaver)２３、カラムツイストインタリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。

パリティインタリーバ２３は、ＬＤＰＣ符号化部２１からのＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行い、そのパリティインタリーブ後のＬＤＰＣ符号を、カラムツイストインタリーバ２４に供給する。

カラムツイストインタリーバ２４は、パリティインタリーバ２３からのＬＤＰＣ符号について、カラムツイストインタリーブを行い、そのカラムツイストインタリーブ後のＬＤＰＣ符号を、デマルチプレクサ２５に供給する。

すなわち、ＬＤＰＣ符号は、後述するマッピング部２６において、そのＬＤＰＣ符号の2ビット以上の符号ビットを、直交変調の１つのシンボルにマッピングして送信される。

カラムツイストインタリーバ２４では、ＬＤＰＣ符号化部２１で用いられる検査行列の任意の１行にある1に対応するＬＤＰＣ符号の複数の符号ビットが、１つのシンボルにマッピングされないように、パリティインタリーバ２３からのＬＤＰＣ符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインタリーブが行われる。

デマルチプレクサ２５は、カラムツイストインタリーバ２４からのＬＤＰＣ符号について、シンボルにマッピングされるＬＤＰＣ符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、ＡＷＧＮに対する耐性を強化したＬＤＰＣ符号を得て、マッピング部２６に供給する。

マッピング部２６は、デマルチプレクサ２５からのＬＤＰＣ符号の２ビット以上の符号ビットを、ＯＦＤＭ変調部３８で行われる直交変調（多値変調）の変調方式で定める各信号点にマッピングする。

すなわち、マッピング部２６は、デマルチプレクサ２５からのＬＤＰＣ符号を、搬送波と同相のＩ成分を表すＩ軸と、搬送波と直交するＱ成分を表すＱ軸とで規定されるＩＱ平面（IQコンスタレーション）上の、変調方式で定める信号点が表すシンボル（シンボル値）にシンボル化する。

ここで、図１のＯＦＤＭ送信装置１１が行う直交変調の変調方式としては、例えば、ＤＶＢ−Ｔの規格に規定されている変調方式を含む変調方式、すなわち、例えば、ＱＰＳＫ(Quadrature Phase Shift Keying)や、１６ＱＡＭ(Quadrature Amplitude Modulation)，６４ＱＡＭ，２５６ＱＡＭ，１０２４ＱＡＭ，４０９６ＱＡＭ等がある。ＯＦＤＭ変調部３８において、いずれの変調方式による直交変調が行われるかは、例えば、図１の送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、ＯＦＤＭ変調部３８では、その他、例えば、４ＰＡＭ(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。

マッピング部２６で得られたシンボルは、タイムインタリーバ３０に供給される。タイムインタリーバ３０は、複数の異なるＬＤＰＣ符号語を、複数の異なるＯＦＤＭシンボルにインタリーブすることができる。その後、タイムインタリーバ３０の出力は、図１のフレームビルダ３２に供給される。図１に示した送信装置の残りの部分は、マッピング部２６から受信したＯＦＤＭシンボルのサブキャリア信号の直交変調を行い、その結果得られる変調信号を送信する。

図９は、図８のＬＤＰＣ符号化部２１でＬＤＰＣ符号化に用いられる検査行列Ｈを示している。

検査行列Ｈは、ＬＤＧＭ(Low-Density Generation Matrix )構造になっており、ＬＤＰＣ符号の符号ビットのうちの、情報ビットに対応する部分の情報行列Ｈ_Ａと、パリティビットに対応するパリティ行列Ｈ_Ｔとによって、式H＝[Ｈ_Ａ｜Ｈ_Ｔ]（情報行列Ｈ_Ａの要素を左側の要素とし、パリティ行列Ｈ_Ｔの要素を右側の要素とする行列）で表すことができる。

ここで、１個のＬＤＰＣ符号（１符号語）の符号ビットのうちの情報ビットのビット数と、
パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のＬＤＰＣ符号の符号ビットのビット数を、符号長Ｎ（＝Ｋ＋Ｍ）という。

或る符号長ＮのＬＤＰＣ符号についての情報長Ｋとパリティ長Ｍは、符号化率によって決まる。また、検査行列Ｈは、行×列がＭ×Ｎの行列となる。そして、情報行列Ｈ_Ａは、Ｍ×Ｋの行列となり、パリティ行列Ｈ_Ｔは、Ｍ×Ｍの行列となる。

図１０は、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列Ｈのパリティ行列Ｈ_Ｔを示している。

ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列Ｈのパリティ行列Ｈ_Ｔは、図１０に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列Ｈ_Ｔの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。

以上のように、パリティ行列Ｈ_Ｔが階段構造になっている検査行列ＨのＬＤＰＣ符号は、その検査行列Ｈを用いて、容易に生成することができる。

すなわち、ＬＤＰＣ符号（１符号語）を、行ベクトルｃで表すとともに、その行ベクトルを転置して得られる列ベクトルを、ＣＴと表す。また、ＬＤＰＣ符号である行ベクトルｃのうちの、情報ビットの部分を、行ベクトルＡで表すとともに、パリティビットの部分を、行ベクトルＴで表すこととする。

ここで、この場合、行ベクトルｃは、情報ビットとしての行ベクトルＡと、パリティビットとしての行ベクトルＴとによって、式ｃ＝［Ａ｜Ｔ］（行ベクトルAの要素を左側の要素とし、行ベクトルＴの要素を右側の要素とする行ベクトル）で表すことができる。

検査行列Ｈと、ＬＤＰＣ符号としての行ベクトルｃ＝［Ａ｜Ｔ］とは、式Ｈｃ^Ｔ＝０を満たす必要があり、かかる式Ｈｃ^Ｔ＝０を満たす行ベクトルｃ＝［Ａ｜Ｔ］を構成するパリティビットとしての行ベクトルＴは、検査行列Ｈ＝[Ｈ_Ａ|Ｈ_Ｔ]のパリティ行列Ｈ_Ｔが、図１０に示した階段構造になっている場合には、式Ｈｃ^Ｔ＝０における列ベクトルＨｃ^Ｔの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。

図１１は、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列Ｈと、列重みとを示している。

すなわち、図１１Ａは、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列Ｈを示している。

検査行列Ｈの１列目からのＫＸ列については、列重みがＸに、その後のＫ３列については、列重みが３に、その後のＭ−１列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。

ここで、ＫＸ＋Ｋ３＋Ｍ‐１＋１は、符号長Nに等しい。

ＤＶＢ−Ｓ．２の規格において、列数ＫＸ、Ｋ３、及びＭ（パリティ長）、並びに、列重みＸは、図１１Ｂに示すように規定されている。

すなわち、図１１Ｂは、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の各符号化率についての、列数ＫＸ、Ｋ３、及びＭ、並びに、列重みＸを示している。

ＤＶＢ−Ｓ．２の規格では、６４８００ビットと１６２００ビットの符号長NのＬＤＰＣ符号が規定されている。

そして、図１１Ｂに示すように、符号長Nが６４８００ビットのＬＤＰＣ符号については、１１個の符号化率(nominal rate)１／４，１／３，２／５，１／２，３／５，２／３，３／４，４／５，５／６，８／９，及び９／１０が規定されており、符号長Ｎが１６２００ビットのＬＤＰＣ符号については、１０個の符号化率１／４，１／３，２／５，１／２，３／５，２／３，３／４，４／５，５／６，及び８／９が規定されている。

ＬＤＰＣ符号については、検査行列Ｈの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。

図１１に示した、ＤＶＢ−Ｓ．２の規格に規定されている検査行列Ｈでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Ｈに対応するＬＤＰＣ符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。

図１２は、ＯＦＤＭ変調部３８で１６ＱＡＭが行われる場合の、１６個のシンボル（に対応する信号点）のＩＱ平面上の配置を示している。

すなわち、図１２Ａは、１６ＱＡＭのシンボルを示している。

１６ＱＡＭでは、１シンボルは、４ビットを表し、１６（＝２^４）個のシンボルが存在する。そして、１６個のシンボルは、ＩＱ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。

いま、１６ＱＡＭの１シンボルが表す４ビットを最上位ビットから順に、ｙ_０，ｙ_１，ｙ_２，ｙ_３と表すこととすると、マッピング部２６（図８）では、変調方式が１６ＱＡＭの場合には、ＬＤＰＣ符号の符号ビットの４ビットは、その４ビットに一致する４ビットｙ_０ないしｙ_３のシンボルにマッピングされる。

図１２Ｂは、１６ＱＡＭのシンボルが表す４ビットｙ_０ないしｙ_３それぞれについてのビット境界を示している。

ここで、ビットｙ_ｉ（図１２では、ｉ＝０，１，２，３）についてのビット境界とは、そのビットｙ_ｉが０になっているシンボルと、１になっているシンボルとの境界を意味する。

図１２Ｂに示すように、１６ＱＡＭのシンボルが表す４ビットｙ_０ないしｙ_３のうちの最上位ビットｙ_０については、ＩＱ平面のＱ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のビットｙ_１については、ＩＱ平面のＩ軸の１箇所だけがビット境界となる。

また、３番目のビットｙ_２については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。

さらに、４番目のビットｙ_３については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。

シンボルが表すビットｙ_ｉは、ビット境界から離れているシンボルが多いほど、誤りにくく、ビット境界に近いシンボルが多いほど、誤りやすい。

いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、図１２に示すように、１６ＱＡＭのシンボルが表す４ビットｙ_０ないしｙ_３については、最上位ビットｙ_０、及び２番目のビットｙ_１が強いビットになっており、３番目のビットｙ_２、及び４番目のビットｙ_３が弱いビットになっている。

図１３ないし図１５は、ＯＦＤＭ変調部３８で６４ＱＡＭが行われる場合の、６４個のシンボル（に対応する信号点）のＩＱ平面上の配置を示している。

６４ＱＡＭでは、１シンボルは、６ビットを表し、６４(＝２^６)個のシンボルが存在する。そして、６４個のシンボルは、ＩＱ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。

いま、６４ＱＡＭの１シンボルが表す６ビットを最上位ビットから順に、ｙ_０，ｙ_１，ｙ_２，ｙ_３，ｙ_４，ｙ_５と表すこととすると、マッピング部２６（図８）では、変調方式が６４ＱＡＭの場合には、ＬＤＰＣ符号の符号ビットの６ビットは、その６ビットに一致する６ビットｙ_０ないしｙ_５のシンボルにマッピングされる。

ここで、図１３は、６４ＱＡＭのシンボルが表す６ビットｙ_０ないしｙ_５のうちの、最上位ビットｙ_０と、２番目のビットｙ_１それぞれについてのビット境界を、図１４は、３番目のビットｙ_２と、４番目のビットｙ_３それぞれについてのビット境界を、図１５は、５番目のビットｙ_４と、６番目のビットｙ_５それぞれについてのビット境界を、それぞれ示している。

図１３に示すように、最上位ビットｙ_０と、２番目のビットｙ_１それぞれについてのビット境界は、１箇所になっている。また、図１４に示すように、３番目のビットｙ_２と、４番目のビットｙ_３それぞれについてのビット境界は、２箇所になっており、図１５に示すように、５番目のビットｙ_４と、６番目のビットｙ_５それぞれについてのビット境界は、４箇所になっている。

したがって、６４ＱＡＭのシンボルが表す６ビットｙ_０ないしｙ_５については、最上位ビットｙ_０、及び２番目のビットｙ_１が、強いビットになっており、３番目のビットｙ_２、及び４番目のビットｙ_３が、その次に強いビットになっている。そして、５番目のビットｙ_４と、６番目のビットｙ_５は、弱いビットになっている。

図１２、さらには、図１３ないし図１５から、直交変調のシンボルのビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。

ここで、図１１で説明したように、ＬＤＰＣ符号化部２１（図８）が出力するＬＤＰＣ符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。

また、図１２ないし図１５で説明したように、ＯＦＤＭ変調部３８で行われる直交変調のシンボルのビットについては、強いビットと弱いビットがある。

したがって、ＬＤＰＣ符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いビットに割り当てるマッピングが行われると、全体として、エラーに対する耐性が低下する。

そこで、ＬＤＰＣ符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビットに割り当てるマッピングが行われるように、ＬＤＰＣ符号の符号ビットをインタリーブするインタリーバが提案されている。

図８のデマルチプレクサ２５は、そのインタリーバの処理を行う。

図１６は、図８のデマルチプレクサ２５の処理を説明する図である。

すなわち、図１６Ａは、デマルチプレクサ２５の機能的な構成例を示している。デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。メモリ３１には、ＬＤＰＣ符号が供給される。メモリ３１は、ロウ(row)（横）方向にｍｂビットを記憶するとともに、カラム(column)（縦）方向にＮ／（ｍｂ）ビットを記憶する記憶容量を有し、そこに供給されるＬＤＰＣ符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。

ここで、ｍは、１シンボルにマッピングされるＬＤＰＣ符号の符号ビットのビット数を表し、ｂは所定の正の整数で、mを整数倍するのに用いられる倍数である。また、Ｎ（＝情報長Ｋ＋パリティ長M）は、上述したように、ＬＤＰＣ符号の符号長を表す。

図１６Ａは、変調方式が６４ＱＡＭである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルにマッピングされるＬＤＰＣ符号の符号ビットのビット数ｍは、６ビットである。

また、図１６Ａでは、倍数ｂは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がＮ／（６×１）×（６×１）ビットの記憶容量を有する。

ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１６Ａでは、メモリ３１は、６（＝６×１）個のカラムから構成される。

デマルチプレクサ２５では、ＬＤＰＣ符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。

そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（ｍｂビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。

入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、６４ＱＡＭの１シンボルを表す６ビットｙ_０，ｙ_１，ｙ_２，ｙ_３，ｙ_４，ｙ_５として出力する。

すなわち、メモリ３１からロウ方向に読み出された６ビットの符号ビットを、最上位ビットから順に、ｂ_０，ｂ_１，ｂ_２，ｂ_３，ｂ_４，ｂ_５と表すこととすると、図１１で説明した列重みの関係で、ビットｂ_０の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットｂ_５の方向にある符号ビットは、エラーに弱い符号ビットになっている。

入れ替え部３２では、メモリ３１からの６ビットの符号ビットｂ_０ないしｂ_５のうちの、エラーに弱い符号ビットが、６４ＱＡＭの１シンボルを表す６ビットｙ_０ないしｙ_５のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットｂ_０ないしｂ_５の位置を入れ替える入れ替え処理を行う。

ここで、メモリ３１からの６ビットの符号ビットｂ_０ないしｂ_５をどのように入れ替えて、６４ＱＡＭの１シンボルを表す６ビットｙ_０ないしｙ_５のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。

図１６Ｂは、第１の入れ替え方式を、図１６Ｃは、第２の入れ替え方式を、図１６Ｄは、第３の入れ替え方式を、それぞれ示している。

図１６Ｂないし図１６Ｄにおいて（後述する図１７においても同様）、ビットｂ_ｉとｙ_ｊとを結ぶ線分は、符号ビットｂ_ｉを、シンボルのビットｙ_ｊに割り当てる（ビットｙ_ｊの位置に入れ替える）ことを意味する。

図１６Ｂの第１の入れ替え方式としては、３種類のうちのいずれか１つを採用することが提案されており、図１６Ｃの第２の入れ替え方式としては、２種類のうちのいずれか１つを採用することが提案されている。

図１６Ｄの第３の入れ替え方式としては、６種類を順番に選択して用いることが提案されている。

図１７は、変調方式が６４ＱＡＭであり（したがって、１シンボルにマッピングされるＬＤＰＣ符号の符号ビットのビット数ｍは、図１６と同様に６ビットである）、かつ、倍数ｂが２の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。

倍数ｂが２である場合、メモリ３１は、カラム方向×ロウ方向がＮ／（６×２）×（６×２）ビットの記憶容量を有し、１２（＝６×２）個のカラムから構成される。

図１７Ａは、メモリ３１へのＬＤＰＣ符号の書き込み順を示している。

デマルチプレクサ２５では、図１６で説明したように、ＬＤＰＣ符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。

そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（ｍｂビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。

入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、６４ＱＡＭの２シンボル（ｂ個のシンボル）を表す１２ビット、つまり、６４ＱＡＭの１シンボルを表す６ビットｙ_０，ｙ_１，ｙ_２，ｙ_３，ｙ_４，ｙ_５と、次の１シンボルを表す６ビットｙ_０，ｙ_１，ｙ_２，ｙ_３，ｙ_４，ｙ_５として出力する。

ここで、図１７Ｂは、図１７Ａの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。

なお、どのような入れ替え方式が最適であるか、つまり、ＡＷＧＮ通信路でのエラーレートを最も良くするかは、ＬＤＰＣ符号の符号化率等によって異なる。

次に、図１８ないし図２０を参照して、図８のパリティインタリーバ２３によるパリティインタリーブについて説明する。

図１８は、ＬＤＰＣ符号の検査行列のタナーグラフ（の一部）を示している。

チェックノードは、図１８に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。

ところで、図８のＬＤＰＣ符号化部２１が出力する、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号は、ＩＲＡ符号であり、検査行列Ｈのパリティ行列Ｈ_Ｔは、図１０に示したように、階段構造になっている。

図１９は、階段構造になっているパリティ行列Ｈ_Ｔと、そのパリティ行列Ｈ_Ｔに対応するタナーグラフを示している。

すなわち、図１９Ａは、階段構造になっているパリティ行列Ｈ_Ｔを示しており、図１９Ｂは、図１９Ａのパリティ行列Ｈ_Ｔに対応するタナーグラフを示している。

パリティ行列Ｈ_Ｔが階段構造になっている場合、そのパリティ行列Ｈ_Ｔのタナーグラフにおいて、ＬＤＰＣ符号の、パリティ行列Ｈ_Ｔの値が1になっている要素の列に対応する、隣接する符号ビット（パリティビット）を用いてメッセージが求められるバリアブルノードは、同一のチェックノードに繋がっている。

したがって、バースト誤りやイレージャ等によって、上述の隣接するパリティビットが同時にエラーとなると、そのエラーとなった複数のパリティビットそれぞれに対応する複数のバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が０である確率と１である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（バーストによってエラーとなるビット数）が大である場合には、復号の性能は、さらに劣化する。

そこで、パリティインタリーバ２３（図８）は、上述した復号の性能の劣化を防止するため、ＬＤＰＣ符号化部２１からの、ＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行う。

図２０は、図８のパリティインタリーバ２３が行うパリティインタリーブ後のＬＤＰＣ符号に対応する検査行列Ｈのパリティ行列Ｈ_Ｔを示している。

ここで、ＬＤＰＣ符号化部２１が出力する、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号に対応する検査行列Ｈの情報行列Ｈ_Ａは、巡回構造になっている。

巡回構造とは、或る列が、他の列をサイクリックしたものと一致している構造をいい、例えば、Ｐ列ごとに、そのＰ列の各行の１の位置が、そのＰ列の最初の列を、パリティ長Mを除算して得られる値ｑに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるＰ列を、巡回構造の単位の列数という。

ＬＤＰＣ符号化部２１が出力する、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号としては、図１１で説明したように、符号長Nが６４８００ビットと１６２００ビットとの、２種類のＬＤＰＣ符号がある。

いま、符号長Nが６４８００ビットと１６２００ビットの２種類のＬＤＰＣ符号のうちの、符号長Nが６４８００ビットのＬＤＰＣ符号に注目すると、その符号長Nが６４８００ビットのＬＤＰＣ符号の符号化率は、図１１で説明したように、１１個ある。

この１１個の符号化率それぞれの、符号長Nが６４８００ビットのＬＤＰＣ符号については、いずれについても、ＤＶＢ−Ｓ．２の規格では、巡回構造の単位の列数Ｐが、パリティ長Ｍの約数のうちの、１とＭを除く約数の１つである３６０に規定されている。

また、１１個の符号化率それぞれの、符号長Nが６４８００ビットのＬＤＰＣ符号については、パリティ長Ｍは、符号化率によって異なる値ｑを用いて、式Ｍ＝ｑ×Ｐ＝ｑ×３６０で表される素数以外の値になっている。したがって、値ｑも、巡回構造の単位の列数Pと同様に、パリティ長Ｍの約数のうちの、１とＭを除く約数の他の１つであり、パリティ長Ｍを、巡回構造の単位の列数Ｐで除算することにより得られる（パリティ長Ｍの約数であるＰ及びｑの積は、パリティ長Ｍとなる）。

パリティインタリーバ２３は、上述したように、情報長をＫとし、また、０以上Ｐ未満の整数をｘとするとともに、０以上ｑ未満の整数をｙとすると、パリティインタリーブとして、ＬＤＰＣ符号化部２１からのＬＤＰＣ符号のＫ＋１ないしＫ＋Ｍ（＝Ｎ）番目の符号ビットであるパリティビットのうちの、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブする。

このようなパリティインタリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数Ｐ、すなわち、ここでは、３６０ビットだけ離れるので、バースト長が３６０ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。

なお、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブするパリティインタリーブ後のＬＤＰＣ符号は、元の検査行列Ｈの、Ｋ＋ｑｘ＋ｙ＋１番目の列を、Ｋ＋Ｐｙ＋ｘ＋１番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のＬＤＰＣ符号に一致する。

また、変換検査行列のパリティ行列には、図２０に示すように、Ｐ列（図２０では、３６０列）を単位とする擬似巡回構造が現れる。

ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。
ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列に対して、パリティインタリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の３６０行×３６０列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、そのために、（完全な）巡回構造ではなく、擬似巡回構造になっている。

なお、図２０の変換検査行列は、元の検査行列Ｈに対して、パリティインタリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。

次に、図２１ないし図２４を参照して、図８のカラムツイストインタリーバ２４による並び替え処理としてのカラムツイストインタリーブについて説明する。

図８の送信装置１１では、周波数の利用効率の向上のために、上述したように、ＬＤＰＣ符号の符号ビットの２ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、ＱＰＳＫが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、１６ＱＡＭが用いられる。

このように、符号ビットの２ビット以上を、１個のシンボルとして送信する場合、或るシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。

したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。

一方、上述したように、ＬＤＰＣ符号化部２１が出力する、ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列Ｈでは、情報行列Ｈ_Ａが巡回構造を有し、パリティ行列Ｈ_Ｔが階段構造を有している。そして、図２０で説明したように、パリティインタリーブ後のＬＤＰＣ符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。

図２１は、変換検査行列を示している。

すなわち、図２１Ａは、符号長Nが６４８００ビットで、符号化率（ｒ）が３／４のＬＤＰＣ符号の検査行列Ｈの変換検査行列を示している。

図２１Ａでは、変換検査行列において、値が１になっている要素の位置が、点（・）で示されている。

図２１Ｂは、図２１Ａの変換検査行列のＬＤＰＣ符号、つまり、パリティインタリーブ後のＬＤＰＣ符号を対象として、デマルチプレクサ２５（図８）が行う処理を示している。

図２１Ｂでは、変調方式を１６ＱＡＭとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインタリーブ後のＬＤＰＣ符号の符号ビットが、カラム方向に書き込まれている。

メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。

この場合、１シンボルとなる４ビットの符号ビットＢ_０，Ｂ_１，Ｂ_２，Ｂ_３は、図２１Ａの変換後検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットＢ_０，Ｂ_１，Ｂ_２，Ｂ_３それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。

したがって、１シンボルの４ビットの符号ビットＢ_０，Ｂ_１，Ｂ_２，Ｂ_３が、変換後検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットＢ_０，Ｂ_１，Ｂ_２，Ｂ_３それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。

符号化率が３／４以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１６ＱＡＭの１個のシンボルとされることがある。

そこで、カラムツイストインタリーバ２４は、変換検査行列の任意の１行にある１に対応する複数の符号ビットが、１個のシンボルにマッピングされないように、パリティインタリーバ２３からのパリティインタリーブ後のＬＤＰＣ符号の符号ビットをインタリーブするカラムツイストインタリーブを行う。

図２２は、カラムツイストインタリーブを説明する図である。

すなわち、図２２は、デマルチプレクサ２５のメモリ３１（図１６、図１７）を示している。

メモリ３１は、図１６で説明したように、カラム（縦）方向にｍｂビットを記憶するとともに、ロウ（横）方向にＮ／（ｍｂ）ビットを記憶する記憶容量を有し、ｍｂ個のカラムから構成される。そして、カラムツイストインタリーバ２４は、メモリ３１に対して、ＬＤＰＣ符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインタリーブを行う。

すなわち、カラムツイストインタリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある１に対応する符号ビットにならないようにする（検査行列の任意の１行にある１に対応する複数の符号ビットが、同一のシンボルに含まれないように、ＬＤＰＣ符号の符号ビットを並び替える）。

ここで、図２２は、変調方式が１６ＱＡＭであり、かつ、図１６で説明した倍数ｂが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにマッピングされるＬＤＰＣ符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４（＝ｍｂ）個のカラムで構成されている。

図２２のカラムツイストインタリーバ２４は、（図１６のデマルチプレクサ２５に代わり）、ＬＤＰＣ符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。

そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインタリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（ｍｂビット）単位で、符号ビットを読み出し、カラムツイストインタリーブ後のＬＤＰＣ符号として、デマルチプレクサ２５の入れ替え部３２（図１６、図１７）に出力する。

但し、図２２のカラムツイストインタリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを０として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが０の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが２の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが４の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが７の位置とする。

なお、書き始めの位置が、アドレスが０の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが０の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。

以上のようなカラムツイストインタリーブを行うことにより、ＤＶＢ−Ｓ．２の規格に規定されている、符号長Nが６４８００の全ての符号化率のＬＤＰＣ符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１６ＱＡＭの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。

図２３は、ＤＶＢ−Ｓ．２の規格に規定されている、符号長Nが６４８００の、１１個の符号化率それぞれのＬＤＰＣ符号について、カラムツイストインタリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。

デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、ＱＰＳＫが採用される場合、１シンボルのビット数ｍは、２ビットであり、倍数ｂは1となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に２×１（＝ｍｂ）ビットを記憶する２個のカラムを有し、カラム方向に６４８００／（２×１）ビットを記憶する。そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、ＱＰＳＫが採用される場合、１シンボルのビット数mは、２ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に２×２ビットを記憶する４個のカラムを有し、カラム方向に６４８００／（２×２）ビットを記憶する。そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが４の位置と、４番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、１６ＱＡＭが採用される場合、１シンボルのビット数ｍは、４ビットであり、倍数ｂは１となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に４×１ビットを記憶する４個のカラムを有し、カラム方向に６４８００／（４×１）ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが４の位置と、４番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、１６ＱＡＭが採用される場合、１シンボルのビット数ｍは、４ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に４×２ビットを記憶する８個のカラムを有し、カラム方向に６４８００／（４×２）ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが４の位置と、５番目のカラムの書き始めの位置は、アドレスが４の位置と、６番目のカラムの書き始めの位置は、アドレスが５の位置と、７番目のカラムの書き始めの位置は、アドレスが７の位置と、８番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、６４ＱＡＭが採用される場合、１シンボルのビット数ｍは、６ビットであり、倍数ｂは１となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に６×１ビットを記憶する６個のカラムを有し、カラム方向に６４８００／（６×１）ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが５の位置と、４番目のカラムの書き始めの位置は、アドレスが９の位置と、５番目のカラムの書き始めの位置は、アドレスが１０の位置と、６番目のカラムの書き始めの位置は、アドレスが１３の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、６４ＱＡＭが採用される場合、１シンボルのビット数ｍは、６ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に６×２ビットを記憶する１２個のカラムを有し、カラム方向に６４８００／（６×２）ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが３の位置と、６番目のカラムの書き始めの位置は、アドレスが４の位置と、７番目のカラムの書き始めの位置は、アドレスが４の位置と、８番目のカラムの書き始めの位置は、アドレスが５の位置と、９番目のカラムの書き始めの位置は、アドレスが５の位置と、１０番目のカラムの書き始めの位置は、アドレスが７の位置と、１１番目のカラムの書き始めの位置は、アドレスが８の位置と、１２番目のカラムの書き始めの位置は、アドレスが９の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、２５６ＱＡＭが採用される場合、１シンボルのビット数ｍは、８ビットであり、倍数ｂは１となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に８×１ビットを記憶する８個のカラムを有し、カラム方向に６４８００／（８×１）ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが４の位置と、５番目のカラムの書き始めの位置は、アドレスが４の位置と、６番目のカラムの書き始めの位置は、アドレスが５の位置と、７番目のカラムの書き始めの位置は、アドレスが７の位置と、８番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、２５６ＱＡＭが採用される場合、１シンボルのビット数ｍは、８ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に８×２ビットを記憶する１６個のカラムを有し、カラム方向に６４８００／（８×２）ビットを記憶する。そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが２の位置と、６番目のカラムの書き始めの位置は、アドレスが３の位置と、７番目のカラムの書き始めの位置は、アドレスが７の位置と、８番目のカラムの書き始めの位置は、アドレスが１５の位置と、９番目のカラムの書き始めの位置は、アドレスが１６の位置と、１０番目のカラムの書き始めの位置は、アドレスが２０の位置と、１１番目のカラムの書き始めの位置は、アドレスが２２の位置と、１２番目のカラムの書き始めの位置は、アドレスが２２の位置と、１３番目のカラムの書き始めの位置は、アドレスが２７の位置と、１４番目のカラムの書き始めの位置は、アドレスが２７の位置と、１５番目のカラムの書き始めの位置は、アドレスが２８の位置と、１６番目のカラムの書き始めの位置は、アドレスが３２の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、１０２４ＱＡＭが採用される場合、１シンボルのビット数ｍは、１０ビットであり、倍数ｂは１となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に１０×１ビットを記憶する１０個のカラムを有し、カラム方向に６４８００／（１０×１）ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが３の位置と、３番目のカラムの書き始めの位置は、アドレスが６の位置と、４番目のカラムの書き始めの位置は、アドレスが８の位置と、５番目のカラムの書き始めの位置は、アドレスが１１の位置と、６番目のカラムの書き始めの位置は、アドレスが１３の位置と、７番目のカラムの書き始めの位置は、アドレスが１５の位置と、８番目のカラムの書き始めの位置は、アドレスが１７の位置と、９番目のカラムの書き始めの位置は、アドレスが１８の位置と、１０番目のカラムの書き始めの位置は、アドレスが２０の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、１０２４ＱＡＭが採用される場合、１シンボルのビット数ｍは、１０ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に１０×２ビットを記憶する２０個のカラムを有し、カラム方向に６４８００／（１０×２）ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが１の位置と、３番目のカラムの書き始めの位置は、アドレスが３の位置と、４番目のカラムの書き始めの位置は、アドレスが４の位置と、５番目のカラムの書き始めの位置は、アドレスが５の位置と、６番目のカラムの書き始めの位置は、アドレスが６の位置と、７番目のカラムの書き始めの位置は、アドレスが６の位置と、８番目のカラムの書き始めの位置は、アドレスが９の位置と、９番目のカラムの書き始めの位置は、アドレスが１３の位置と、１０番目のカラムの書き始めの位置は、アドレスが１４の位置と、１１番目のカラムの書き始めの位置は、アドレスが１４の位置と、１２番目のカラムの書き始めの位置は、アドレスが１６の位置と、１３番目のカラムの書き始めの位置は、アドレスが２１の位置と、１４番目のカラムの書き始めの位置は、アドレスが２１の位置と、１５番目のカラムの書き始めの位置は、アドレスが２３の位置と、１６番目のカラムの書き始めの位置は、アドレスが２５の位置と、１７番目のカラムの書き始めの位置は、アドレスが２５の位置と、１８番目のカラムの書き始めの位置は、アドレスが２６の位置と、１９番目のカラムの書き始めの位置は、アドレスが２８の位置と、２０番目のカラムの書き始めの位置は、アドレスが３０の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、４０９６ＱＡＭが採用される場合、１シンボルのビット数ｍは、１２ビットであり、倍数ｂは１となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に１２×１ビットを記憶する１２個のカラムを有し、カラム方向に６４８００／（１２×１）ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが３の位置と、６番目のカラムの書き始めの位置は、アドレスが４の位置と、７番目のカラムの書き始めの位置は、アドレスが４の位置と、８番目のカラムの書き始めの位置は、アドレスが５の位置と、９番目のカラムの書き始めの位置は、アドレスが５の位置と、１０番目のカラムの書き始めの位置は、アドレスが７の位置と、１１番目のカラムの書き始めの位置は、アドレスが８の位置と、１２番目のカラムの書き始めの位置は、アドレスが９の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、４０９６ＱＡＭが採用される場合、１シンボルのビット数ｍは、１２ビットであり、倍数ｂは２となる。

この場合、図２３によれば、メモリ３１は、ロウ方向に１２×２ビットを記憶する２４個のカラムを有し、カラム方向に６４８００／（１２×２）ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが５の位置と、３番目のカラムの書き始めの位置は、アドレスが８の位置と、４番目のカラムの書き始めの位置は、アドレスが８の位置と、５番目のカラムの書き始めの位置は、アドレスが８の位置と、６番目のカラムの書き始めの位置は、アドレスが８の位置と、７番目のカラムの書き始めの位置は、アドレスが１０の位置と、８番目のカラムの書き始めの位置は、アドレスが１０の位置と、９番目のカラムの書き始めの位置は、アドレスが１０の位置と、１０番目のカラムの書き始めの位置は、アドレスが１２の位置と、１１番目のカラムの書き始めの位置は、アドレスが１３の位置と、１２番目のカラムの書き始めの位置は、アドレスが１６の位置と、１３番目のカラムの書き始めの位置は、アドレスが１７の位置と、１４番目のカラムの書き始めの位置は、アドレスが１９の位置と、１５番目のカラムの書き始めの位置は、アドレスが２１の位置と、１６番目のカラムの書き始めの位置は、アドレスが２２の位置と、１７番目のカラムの書き始めの位置は、アドレスが２３の位置と、１８番目のカラムの書き始めの位置は、アドレスが２６の位置と、１９番目のカラムの書き始めの位置は、アドレスが３７の位置と、２０番目のカラムの書き始めの位置は、アドレスが３９の位置と、２１番目のカラムの書き始めの位置は、アドレスが４０の位置と、２２番目のカラムの書き始めの位置は、アドレスが４１の位置と、２３番目のカラムの書き始めの位置は、アドレスが４１の位置と、２４番目のカラムの書き始めの位置は、アドレスが４１の位置と、それぞれされる。

図２４は、ＤＶＢ−Ｓ．２の規格に規定されている、符号長Nが１６２００の、１０個の符号化率それぞれのＬＤＰＣ符号について、カラムツイストインタリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。

デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、ＱＰＳＫが採用される場合、１シンボルのビット数ｍは、２ビットであり、倍数ｂは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に２×１ビットを記憶する２個のカラムを有し、カラム方向に１６２００／（２×１）ビットを記憶する。そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、ＱＰＳＫが採用される場合、１シンボルのビット数ｍは、２ビットであり、倍数ｂは２となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に２×２ビットを記憶する４個のカラムを有し、カラム方向に１６２００／（２×２）ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが３の位置と、４番目のカラムの書き始めの位置は、アドレスが３の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、１６ＱＡＭが採用される場合、１シンボルのビット数ｍは、４ビットであり、倍数ｂは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に４×１ビットを記憶する４個のカラムを有し、カラム方向に１６２００／（４×１）ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが２の位置と、３番目のカラムの書き始めの位置は、アドレスが３の位置と、４番目のカラムの書き始めの位置は、アドレスが３の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、１６ＱＡＭが採用される場合、１シンボルのビット数ｍは、４ビットであり、倍数ｂは２となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に４×２ビットを記憶する８個のカラムを有し、カラム方向に１６２００／（４×２）ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが１の位置と、５番目のカラムの書き始めの位置は、アドレスが７の位置と、６番目のカラムの書き始めの位置は、アドレスが２０の位置と、７番目のカラムの書き始めの位置は、アドレスが２０の位置と、８番目のカラムの書き始めの位置は、アドレスが２１の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、６４ＱＡＭが採用される場合、１シンボルのビット数ｍは、６ビットであり、倍数ｂは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に６×１ビットを記憶する６個のカラムを有し、カラム方向に１６２００／（６×１）ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが３の位置と、５番目のカラムの書き始めの位置は、アドレスが７の位置と、６番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、６４ＱＡＭが採用される場合、１シンボルのビット数ｍは、６ビットであり、倍数bは２となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に６×２ビットを記憶する１２個のカラムを有し、カラム方向に１６２００／（６×２）ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが２の位置と、６番目のカラムの書き始めの位置は、アドレスが２の位置と、７番目のカラムの書き始めの位置は、アドレスが３の位置と、８番目のカラムの書き始めの位置は、アドレスが３の位置と、９番目のカラムの書き始めの位置は、アドレスが３の位置と、１０番目のカラムの書き始めの位置は、アドレスが６の位置と、１１番目のカラムの書き始めの位置は、アドレスが７の位置と、１２番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、２５６ＱＡＭが採用される場合、１シンボルのビット数ｍは、８ビットであり、倍数ｂは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に８×１ビットを記憶する８個のカラムを有し、カラム方向に１６２００／（８×１）ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが１の位置と、５番目のカラムの書き始めの位置は、アドレスが７の位置と、６番目のカラムの書き始めの位置は、アドレスが２０の位置と、７番目のカラムの書き始めの位置は、アドレスが２０の位置と、８番目のカラムの書き始めの位置は、アドレスが２１の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、１０２４ＱＡＭが採用される場合、１シンボルのビット数ｍは、１０ビットであり、倍数bは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に１０×１ビットを記憶する１０個のカラムを有し、カラム方向に１６２００／（１０×１）ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが１の位置と、３番目のカラムの書き始めの位置は、アドレスが２の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが３の位置と、６番目のカラムの書き始めの位置は、アドレスが３の位置と、７番目のカラムの書き始めの位置は、アドレスが４の位置と、８番目のカラムの書き始めの位置は、アドレスが４の位置と、９番目のカラムの書き始めの位置は、アドレスが５の位置と、１０番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、１０２４ＱＡＭが採用される場合、１シンボルのビット数ｍは、１０ビットであり、倍数ｂは２となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に１０×２ビットを記憶する２０個のカラムを有し、カラム方向に１６２００／（１０×２）ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが２の位置と、６番目のカラムの書き始めの位置は、アドレスが２の位置と、７番目のカラムの書き始めの位置は、アドレスが２の位置と、８番目のカラムの書き始めの位置は、アドレスが２の位置と、９番目のカラムの書き始めの位置は、アドレスが５の位置と、１０番目のカラムの書き始めの位置は、アドレスが５の位置と、１１番目のカラムの書き始めの位置は、アドレスが５の位置と、１２番目のカラムの書き始めの位置は、アドレスが５の位置と、１３番目のカラムの書き始めの位置は、アドレスが５の位置と、１４番目のカラムの書き始めの位置は、アドレスが７の位置と、１５番目のカラムの書き始めの位置は、アドレスが７の位置と、１６番目のカラムの書き始めの位置は、アドレスが７の位置と、１７番目のカラムの書き始めの位置は、アドレスが７の位置と、１８番目のカラムの書き始めの位置は、アドレスが８の位置と、１９番目のカラムの書き始めの位置は、アドレスが８の位置と、２０番目のカラムの書き始めの位置は、アドレスが１０の位置と、それぞれされる。

さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、４０９６ＱＡＭが採用される場合、１シンボルのビット数ｍは、１２ビットであり、倍数ｂは１となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に１２×１ビットを記憶する１２個のカラムを有し、カラム方向に１６２００／（１２×１）ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが２の位置と、５番目のカラムの書き始めの位置は、アドレスが２の位置と、６番目のカラムの書き始めの位置は、アドレスが２の位置と、７番目のカラムの書き始めの位置は、アドレスが３の位置と、８番目のカラムの書き始めの位置は、アドレスが３の位置と、９番目のカラムの書き始めの位置は、アドレスが３の位置と、１０番目のカラムの書き始めの位置は、アドレスが６の位置と、１１番目のカラムの書き始めの位置は、アドレスが７の位置と、１２番目のカラムの書き始めの位置は、アドレスが７の位置と、それぞれされる。

また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、４０９６ＱＡＭが採用される場合、１シンボルのビット数ｍは、１２ビットであり、倍数ｂは２となる。

この場合、図２４によれば、メモリ３１は、ロウ方向に１２×２ビットを記憶する２４個のカラムを有し、カラム方向に１６２００／（１２×２）ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが０の位置と、２番目のカラムの書き始めの位置は、アドレスが０の位置と、３番目のカラムの書き始めの位置は、アドレスが０の位置と、４番目のカラムの書き始めの位置は、アドレスが０の位置と、５番目のカラムの書き始めの位置は、アドレスが０の位置と、６番目のカラムの書き始めの位置は、アドレスが０の位置と、７番目のカラムの書き始めの位置は、アドレスが０の位置と、８番目のカラムの書き始めの位置は、アドレスが１の位置と、９番目のカラムの書き始めの位置は、アドレスが１の位置と、１０番目のカラムの書き始めの位置は、アドレスが１の位置と、１１番目のカラムの書き始めの位置は、アドレスが２の位置と、１２番目のカラムの書き始めの位置は、アドレスが２の位置と、１３番目のカラムの書き始めの位置は、アドレスが２の位置と、１４番目のカラムの書き始めの位置は、アドレスが３の位置と、１５番目のカラムの書き始めの位置は、アドレスが７の位置と、１６番目のカラムの書き始めの位置は、アドレスが９の位置と、１７番目のカラムの書き始めの位置は、アドレスが９の位置と、１８番目のカラムの書き始めの位置は、アドレスが９の位置と、１９番目のカラムの書き始めの位置は、アドレスが１０の位置と、２０番目のカラムの書き始めの位置は、アドレスが１０の位置と、２１番目のカラムの書き始めの位置は、アドレスが１０の位置と、２２番目のカラムの書き始めの位置は、アドレスが１０の位置と、２３番目のカラムの書き始めの位置は、アドレスが１０の位置と、２４番目のカラムの書き始めの位置は、アドレスが１１の位置と、それぞれされる。

次に、図２５のフローチャートを参照して、図８の送信装置１１で行われる送信処理について説明する。

ＬＤＰＣ符号化部２１は、そこに、対象データが供給されるのを待って、ステップＳ１０１において、対象データを、ＬＤＰＣ符号に符号化し、そのＬＤＰＣ符号を、ビットインタリーバ２２に供給して、処理は、ステップＳ１０２に進む。

ビットインタリーバ２２では、ステップＳ１０２において、ＬＤＰＣ符号化部２１からのＬＤＰＣ符号を対象として、ビットインタリーブが行われ、そのビットインタリーブ後のＬＤＰＣ符号が、マッピング部２６に供給されて、処理は、ステップＳ１０３に進む。

すなわち、ステップＳ１０２では、ビットインタリーバ２２において、パリティインタリーバ２３が、ＬＤＰＣ符号化部２１からのＬＤＰＣ符号を対象として、パリティインタリーブを行い、そのパリティインタリーブ後のＬＤＰＣ符号を、カラムツイストインタリーバ２４に供給する。

カラムツイストインタリーバ２４は、パリティインタリーバ２３からのＬＤＰＣ符号を対象として、カラムツイストインタリーブを行い、デマルチプレクサ２５は、カラムツイストインタリーバ２４によるカラムツイストインタリーブ後のＬＤＰＣ符号を対象として、入れ替え処理を行う。そして、入れ替え処理後のＬＤＰＣ符号は、デマルチプレクサ２５から、マッピング部２６に供給される。

マッピング部２６は、ステップＳ１０３において、デマルチプレクサ２５からのＬＤＰＣ符号のｍビットの符号ビットを、ＯＦＤＭ変調部３８で行われる直交変調の変調方式で定める信号点が表すシンボルにマッピングし、ＯＦＤＭ変調部３８に供給して、処理は、ステップＳ１０４に進む。

ＯＦＤＭ変調部３８は、ステップＳ１０４において、マッピング部２６からのシンボルに従い、搬送波の直交変調を行って、処理は、ステップＳ１０５に進み、直交変調の結果得られる変調信号を送信して、処理を終了する。

なお、図２５の送信処理は繰り返し行われる。

以上のように、パリティインタリーブや、カラムツイストインタリーブを行うことで、ＬＤＰＣ符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。

ここで、図８では、説明の便宜のため、パリティインタリーブを行うブロックであるパリティインタリーバ２３と、カラムツイストインタリーブを行うブロックであるカラムツイストインタリーバ２４とを、別個に構成するようにしたが、パリティインタリーバ２３とカラムツイストインタリーバ２４とは、一体的に構成することができる。

すなわち、パリティインタリーブと、カラムツイストインタリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。

したがって、パリティインタリーブを表す行列と、カラムツイストインタリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインタリーブを行い、さらに、そのパリティインタリーブ後のＬＤＰＣ符号をカラムツイストインタリーブした結果を得ることができる。

また、パリティインタリーバ２３とカラムツイストインタリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。

すなわち、デマルチプレクサ２５で行われる入れ替え処理も、ＬＤＰＣ符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。

したがって、パリティインタリーブを表す行列、カラムツイストインタリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインタリーブ、カラムツイストインタリーブ、及び、入れ替え処理を、一括して行うことができる。

なお、パリティインタリーブと、カラムツイストインタリーブとについては、そのうちのいずれか一方だけを行うようにすることが可能である。

次に、図２６ないし図２８を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。

シミュレーションは、Ｄ／Ｕが０ｄＢのフラッタ(flutter)がある通信路を採用して行った。

図２６は、シミュレーションで採用した通信路のモデルを示している。

すなわち、図２６Ａは、シミュレーションで採用したフラッタのモデルを示している。

また、図２６Ｂは、図２６Ａのモデルで表されるフラッタがある通信路のモデルを示している。

なお、図２６Ｂにおいて、Ｈは、図２６Ａのフラッタのモデルを表す。また、図２６Ｂにおいて、Ｎは、ＩＣＩ(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値Ｅ［Ｎ２］を、ＡＷＧＮで近似した。

図２７及び図２８は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数ｆ_ｄとの関係を示している。

なお、図２７は、変調方式が１６ＱＡＭで、符号化率（ｒ）が（３／４）で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数ｆ_ｄとの関係を示している。また、図２８は、変調方式が６４ＱＡＭで、符号化率（ｒ）が（５／６）で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数ｆ_ｄとの関係を示している。

さらに、図２７及び図２８において、太線は、パリティインタリーブ、カラムツイストインタリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数ｆ_ｄとの関係を示しており、細線は、パリティインタリーブ、カラムツイストインタリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数ｆ_ｄとの関係を示している。

図２７及び図２８のいずれにおいても、パリティインタリーブ、カラムツイストインタリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。

図２９は、本発明の実施形態の技術と共に用いることができ、ＯＦＤＭシンボルのサブキャリア信号からデータビットを再生することが出来る受信装置の例示的な説明を提供する。図２９に示すように、ＯＦＤＭ信号は、アンテナ５００によって受信され、チューナ５０２によって復調され、アナログ−ディジタル変換部５０４によってディジタル形式に変換される。ガードインターバル除去処理部５０６は、周知の技術により、高速フーリエ変換（Fast Fourier Transform：ＦＦＴ）処理部５０８をチャネル推定／補正処理部５１０と共に用いて、埋込−信号復号部５１１と協働して、受信されたＯＦＤＭシンボルからデータが再生される前に、ＯＦＤＭシンボルからガードインターバルを除去する。復調されたデータは、デマッピング部５１２から再生され、シンボルデインタリーバ５１４に供給される。シンボルデインタリーバ５１４は、受信したデータシンボルをデマッピングして、デインタリーブされたデータを有する出力データストリームを再生成するように動作する。シンボルデインタリーバ５１４は、後により詳細に説明される。

［ビットインタリーバ及びＬＤＰＣ復号部］
図２９において、受信装置１２は、デマッピング部５２、デインタリーバ５３、及びＬＤＰＣ復号部５６から構成される。デマッピング部５２は、シンボルデインタリーバ５１４からのシンボルを、ＬＤＰＣ符号の符号ビットにするデマッピングを行い、デインタリーバ５３に供給する。受信されたデータシンボルのデマッピングは、ＯＦＤＭシンボルのサブキャリア信号から特定されたデータシンボルによって示されるビットを特定することにより実行される。

デインタリーバ５３は、デマルチプレクサ(DEMUX)５４、及びカラムツイストデインタリーバ５５から構成され、デマッピング部５２からのＬＤＰＣ符号の符号ビットのデインタリーブを行う。

すなわち、デマルチプレクサ５４は、デマッピング部５２からのＬＤＰＣ符号を対象として、図８のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるＬＤＰＣ符号を、カラムツイストデインタリーバ５５に供給する。

カラムツイストデインタリーバ５５は、デマルチプレクサ５４からのＬＤＰＣ符号を対象として、図８のカラムツイストインタリーバ２４が行う並び替え処理としてのカラムツイストインタリーブに対応するカラムツイストデインタリーブ（カラムツイストインタリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインタリーブによって並びが変更されたＬＤＰＣ符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインタリーブを行う。

具体的には、カラムツイストデインタリーバ５５は、図２２等に示したメモリ３１と同様に構成される、デインタリーブ用のメモリに対して、ＬＤＰＣ符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインタリーブを行う。

但し、カラムツイストデインタリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインタリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインタリーブ用のメモリのカラム方向に行われる。

カラムツイストデインタリーブの結果得られるＬＤＰＣ符号は、カラムツイストデインタリーバ５５からＬＤＰＣ復号部５６に供給される。

ここで、デマッピング部５２から、デインタリーバ５３に供給されるＬＤＰＣ符号には、パリティインタリーブ、カラムツイストインタリーブ、及び入れ替え処理が、その順番で施されているが、デインタリーバ５３では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインタリーブに対応するカラムツイストデインタリーブしか行われず、したがって、パリティインタリーブに対応するパリティデインタリーブ（パリティインタリーブの逆の処理）、すなわち、パリティインタリーブによって並びが変更されたＬＤＰＣ符号の符号ビットを、元の並びに戻すパリティデインタリーブは、行われない。

したがって、デインタリーバ５３（のカラムツイストデインタリーバ５５）から、ＬＤＰＣ復号部５６には、逆入れ替え処理、及び、カラムツイストデインタリーブが行われ、かつ、パリティデインタリーブが行われていないＬＤＰＣ符号が供給される。

ＬＤＰＣ復号部５６は、デインタリーバ５３からのＬＤＰＣ符号のＬＤＰＣ復号を、図８のＬＤＰＣ符号化部２１がＬＤＰＣ符号化に用いた検査行列Ｈに対して、パリティインタリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力する。

図３０は、図２９の受信装置１２が行う受信処理を説明するフローチャートである。

直交復調部５１は、ステップＳ１１１において、送信装置１１からの変調信号を受信して、処理は、ステップＳ１１２に進み、その変調信号の直交復調を行う。直交復調部５１は、直交復調の結果得られるシンボルを、デマッピング部５２に供給して、処理は、ステップＳ１１２からステップＳ１１３に進む。

ステップＳ１１３では、デマッピング部５２は、直交復調部５１からのシンボルを、ＬＤＰＣ符号の符号ビットにするデマッピングを行い、デインタリーバ５３に供給して、処理は、ステップＳ１１４に進む。

ステップＳ１１４では、デインタリーバ５３は、デマッピング部５２からのＬＤＰＣ符号の符号ビットのデインタリーブを行って、処理は、ステップＳ１１５に進む。

すなわち、ステップＳ１１４では、デインタリーバ５３において、デマルチプレクサ５４が、デマッピング部５２からのＬＤＰＣ符号を対象として、逆入れ替え処理を行い、その結果得られるＬＤＰＣ符号を、カラムツイストデインタリーバ５５に供給する。

カラムツイストデインタリーバ５５は、デマルチプレクサ５４からのＬＤＰＣ符号を対象として、カラムツイストデインタリーブを行い、その結果得られるＬＤＰＣ符号を、ＬＤＰＣ復号部５６に供給する。

ステップＳ１１５では、ＬＤＰＣ復号部５６が、カラムツイストデインタリーバ５５からのＬＤＰＣ符号のＬＤＰＣ復号を、図８のＬＤＰＣ符号化部２１がＬＤＰＣ符号化に用いた検査行列Ｈに対して、パリティインタリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力して、処理は終了する。

なお、図３０の受信処理は、繰り返し行われる。

また、図２９でも、図８の場合と同様に、説明の便宜のため、逆入れ替え処理を行うデマルチプレクサ５４と、カラムツイストデインタリーブを行うカラムツイストデインタリーバ５５とを、別個に構成するようにしたが、デマルチプレクサ５４とカラムツイストデインタリーバ５５とは、一体的に構成することができる。

さらに、図８の送信装置１１において、カラムツイストインタリーブを行わない場合には、図２９の受信装置１２において、カラムツイストデインタリーバ５５は、設ける必要がない。

次に、図２９のＬＤＰＣ復号部５６で行われるＬＤＰＣ復号について、さらに説明する。

図２９のＬＤＰＣ復号部５６では、上述したように、カラムツイストデインタリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインタリーブが行われ、かつ、パリティデインタリーブが行われていないＬＤＰＣ符号のＬＤＰＣ復号が、図８のＬＤＰＣ符号化部２１がＬＤＰＣ符号化に用いた検査行列Ｈに対して、パリティインタリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。

ここで、ＬＤＰＣ復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるＬＤＰＣ復号が先に提案されている（例えば、特開２００４−３４３１７０号公報を参照）。

そこで、まず、図３１ないし図３４を参照して、先に提案されている、変換検査行列を用いたＬＤＰＣ復号について説明する。

図３１は、符号長Nが９０で、符号化率が２／３のＬＤＰＣ符号の検査行列Ｈの例を示している。

なお、図３１では（後述する図３２及び図３３においても同様）、０を、ピリオド（．）で表現している。

図３１の検査行列Ｈでは、パリティ行列が階段構造になっている。

図３２は、図３１の検査行列Ｈに、式（８）の行置換と、式（９）の列置換を施して得られる検査行列Ｈ'を示している。

行置換：６ｓ＋ｔ＋１行目→５ｔ＋ｓ＋１行目
・・・（８）

列置換：６ｘ＋ｙ＋６１列目→５ｙ＋ｘ＋６１列目
・・・（９）

但し、式（８）及び（９）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。

式（８）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。

また、式（９）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。

このようにして、図３１の検査行列Ｈに対して、行と列の置換を行って得られた行列(matrix)が、図３２の検査行列Ｈ'である。

ここで、検査行列Ｈの行置換を行っても、ＬＤＰＣ符号の符号ビットの並びには影響しない。

また、式（９）の列置換は、上述の、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブするパリティインタリーブの、情報長Ｋを６０と、巡回構造の単位の列数Ｐを５と、パリティ長Ｍ（ここでは、３０）の約数ｑ（＝Ｍ／Ｐ）を６と、それぞれしたときのパリティインタリーブに相当する。

図３２の検査行列（以下、適宜、置換検査行列という）H'に対して、図３１の検査行列（以下、適宜、元の検査行列という）HのＬＤＰＣ符号に、式（９）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列ＨのＬＤＰＣ符号（１符号語）としての行ベクトルｃに、式（９）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、Ｈｃ^Ｔは、０ベクトルとなるから、Ｈ'ｃ'^Ｔも、当然、０ベクトルとなる。

以上から、図３２の変換検査行列Ｈ'は、元の検査行列ＨのＬＤＰＣ符号ｃに、式（９）の列置換を行って得られるＬＤＰＣ符号ｃ'の検査行列になっている。

したがって、元の検査行列ＨのＬＤＰＣ符号ｃに、式（９）の列置換を行い、その列置換後のＬＤＰＣ符号ｃ'を、図３２の変換検査行列Ｈ'を用いて復号（ＬＤＰＣ復号）し、その復号結果に、式（９）の列置換の逆置換を施すことで、元の検査行列ＨのＬＤＰＣ符号を、その検査行列Ｈを用いて復号する場合と同様の復号結果を得ることができる。

図３３は、５×５の行列の単位に間隔を空けた、図３２の変換検査行列Ｈ'を示している。

図３３においては、変換検査行列Ｈ'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列又は準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、又はシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組み合わせで表されている。

図３３の変換検査行列Ｈ'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列Ｈ'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。

Ｐ×Ｐの構成行列で表される検査行列で表されるＬＤＰＣ符号の復号には、チェックノード演算、及びバリアブルノード演算を、Ｐ個同時に行うアーキテクチャ(architecture)を用いることができる。

図３４は、そのような復号を行う復号装置の構成例を示すブロック図である。

すなわち、図３４は、図３１の元の検査行列Ｈに対して、少なくとも、式（９）の列置換を行って得られる図３３の変換検査行列Ｈ'を用いて、ＬＤＰＣ符号の復号を行う復号装置の構成例を示している。

図３４の復号装置は、６つのＦＩＦＯ３００_１ないし３００_６からなる枝データ格納用メモリ３００、ＦＩＦＯ３００_１ないし３００_６を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のＦＩＦＯ３０４_１ないし３０４_１８からなる枝データ格納用メモリ３０４、ＦＩＦＯ３０４_１ないし３０４_１８を選択するセレクタ３０５、受信情報を格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。

まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。

枝データ格納用メモリ３００は、図３３の変換検査行列Ｈ'の行数３０を構成行列の行数５で除算した数である６つのＦＩＦＯ３００_１ないし３００_６から構成されている。ＦＩＦＯ３００_ｙ（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段数の記憶領域には、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。また、ＦＩＦＯ３００_ｙの記憶領域の段数は、図３３の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。

ＦＩＦＯ３００_１には、図３３の変換検査行列Ｈ'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージｖ_ｉ）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、（ｊ，ｉ）と表すこととすると、ＦＩＦＯ３００_１の第１段の記憶領域には、変換検査行列Ｈ'の（１，１）から（５，５）の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列Ｈ'の（１，２１）から（５，２５）のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列Ｈ'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列Ｈ'の（１，８１）から（５，９０）のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。

ＦＩＦＯ３００2には、図３３の変換検査行列Ｈ'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、ＦＩＦＯ３００_２の第１段の記憶領域には、変換検査行列Ｈ'の（６，１）から（１０，５）の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列Ｈ'の（６，１）から（１０，５）の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。

すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるＰ×Ｐの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（ＦＩＦＯ３００_１ないし３００_６のうちの同一のＦＩＦＯ）に格納される。

以下、第３から第９段の記憶領域についても、変換検査行列Ｈ'に対応付けてデータが格納される。

ＦＩＦＯ３００_３ないし３００_６も同様に変換検査行列Ｈ'に対応付けてデータを格納する。

枝データ格納用メモリ３０４は、変換検査行列Ｈ'の列数９０を、構成行列の列数である５で割った１８個のＦＩＦＯ３０４_１ないし３０４_１８から構成されている。ＦＩＦＯ３０４_ｘ（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域には、変換構成行列Ｈ'の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。

ＦＩＦＯ３０４_１には、図３３の変換検査行列Ｈ'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージｕ_ｊ）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、ＦＩＦＯ３０４_１の第１段の記憶領域には、変換検査行列Ｈ'の（１，１）から（５，５）の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列Ｈ'の（６，１）から（１０，５）の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列Ｈ'の（６，１）から（１０，５）の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。

すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるＰ×Ｐの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（ＦＩＦＯ３０４_１ないし３０４_１８のうちの同一のＦＩＦＯ）に格納される。

以下、第４及び第５段の記憶領域についても、変換検査行列Ｈ'に対応付けて、データが格納される。このＦＩＦＯ３０４_１の記憶領域の段数は、変換検査行列Ｈ'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。

ＦＩＦＯ３０４_２と３０４_３も同様に変換検査行列Ｈ'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。ＦＩＦＯ３０４_４ないし３０４_１２も同様に、変換検査行列Ｈ'に対応付けてデータを格納し、それぞれの長さは３である。ＦＩＦＯ３０４_１３ないし３０４_１８も同様に、変換検査行列Ｈ'に対応付けてデータを格納し、それぞれの長さは２である。

次に、図３４の復号装置の動作について説明する。

枝データ格納用メモリ３００は、６つのＦＩＦＯ３００_１ないし３００_６からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージＤ３１１が、変換検査行列Ｈ'のどの行に属するかの情報（Matrixデータ）Ｄ３１２に従って、データを格納するＦＩＦＯを、ＦＩＦＯ３００_１ないし３００_６の中から選び、選んだＦＩＦＯに５つのメッセージＤ３１１をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、ＦＩＦＯ３００_１から５つのメッセージＤ３００_１を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、ＦＩＦＯ３００_１からのメッセージの読み出しの終了後、ＦＩＦＯ３００_２ないし３００_６からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。

セレクタ３０１は、セレクト信号Ｄ３０１に従って、ＦＩＦＯ３００_１ないし３００_６のうちの、現在データが読み出されているＦＩＦＯからの５つのメッセージを選択し、メッセージＤ３０２として、チェックノード計算部３０２に供給する。

チェックノード計算部３０２は、５つのチェックノード計算器３０２_１ないし３０２_５からなり、セレクタ３０１を通して供給されるメッセージＤ３０２(Ｄ３０２_１ないしＤ３０２_５)（式（７）のメッセージｖ_ｉ）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージＤ３０３(Ｄ３０３_１ないしＤ３０３_５)（式（７）のメッセージｕ_ｊ）をサイクリックシフト回路３０３に供給する。

サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージＤ３０３_１ないしＤ３０３_５を、対応する枝が変換検査行列Ｈ'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）Ｄ３０５を元にサイクリックシフトし、その結果をメッセージＤ３０４として、枝データ格納用メモリ３０４に供給する。

枝データ格納用メモリ３０４は、１８個のＦＩＦＯ３０４_１ないし３０４_１８からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージＤ３０４が変換検査行列Ｈ'のどの行に属するかの情報Ｄ３０５に従って、データを格納するＦＩＦＯを、ＦＩＦＯ３０４_１ないし３０４_１８の中から選び、選んだＦＩＦＯに５つのメッセージＤ３０４をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、ＦＩＦＯ３０４_１から５つのメッセージＤ３０６_１を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、ＦＩＦＯ３０４_１からのデータの読み出しの終了後、ＦＩＦＯ３０４_２ないし３０４_１８からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。

セレクタ３０５は、セレクト信号Ｄ３０７に従って、ＦＩＦＯ３０４_１ないし３０４_１８のうちの、現在データが読み出されているＦＩＦＯからの５つのメッセージを選択し、メッセージＤ３０８として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。

一方、受信データ並べ替え部３１０は、通信路を通して受信したＬＤＰＣ符号Ｄ３１３を、式（９）の列置換を行うことにより並べ替え、受信データＤ３１４として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データＤ３１４から、受信ＬＬＲ（対数尤度比）を計算して記憶し、その受信ＬＬＲを５個ずつまとめて受信値Ｄ３０９として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。

バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７_１ないし３０７_５からなり、セレクタ３０５を通して供給されるメッセージＤ３０８(Ｄ３０８_１ないしＤ３０８_５)（式（１）のメッセージｕ_ｊ）と、受信データ用メモリ３０６から供給される５つの受信値Ｄ３０９（式（１）の受信値ｕ_０ｉ）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージＤ３１０(Ｄ３１０_１ないしＤ３１０_５)（式（１）のメッセージｖ_ｉ）を、サイクリックシフト回路３０８に供給する。

サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージＤ３１０_１ないしＤ３１０_５を、対応する枝が変換検査行列Ｈ'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージＤ３１１として、枝データ格納用メモリ３００に供給する。

以上の動作を１巡することで、ＬＤＰＣ符号の１回の復号を行うことができる。図３４の復号装置は、所定の回数だけＬＤＰＣ符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。

すなわち、復号語計算部３０９は、５つの復号語計算器３０９_１ないし３０９_５からなり、セレクタ３０５が出力する５つのメッセージＤ３０８(Ｄ３０８_１ないしＤ３０８_５)（式（５）のメッセージｕ_ｊ）と、受信データ用メモリ３０６から供給される５つの受信値Ｄ３０９（式（５）の受信値ｕ_０ｉ）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データＤ３１５を、復号データ並べ替え部３１１に供給する。

復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データＤ３１５を対象に、式（９）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果Ｄ３１６として出力する。

以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、Ｐ×Ｐの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、Ｐ×Ｐの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、ＬＤＰＣ符号の復号を、チェックノード演算とバリアブルノード演算をＰ個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算を、Ｐ個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。

図２９の受信装置１２を構成するＬＤＰＣ復号部５６は、図３４の復号装置と同様に、チェックノード演算とバリアブルノード演算をＰ個同時に行うことで、ＬＤＰＣ復号を行うようになっている。

すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するＬＤＰＣ符号化部２１が出力するＬＤＰＣ符号の検査行列が、例えば、図３１に示した、パリティ行列が階段構造になっている検査行列Ｈであるとすると、送信装置１１のパリティインタリーバ２３では、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブするパリティインタリーブが、情報長Ｋを６０に、巡回構造の単位の列数Ｐを５に、パリティ長Ｍの約数ｑ（＝Ｍ／Ｐ）を６に、それぞれして行われる。

このパリティインタリーブは、上述したように、式（９）の列置換に相当するから、ＬＤＰＣ復号部５６では、式（９）の列置換を行う必要がない。

このため、図２９の受信装置１２では、上述したように、カラムツイストデインタリーバ５５から、ＬＤＰＣ復号部５６に対して、パリティデインタリーブが行われていないＬＤＰＣ符号、つまり、式（９）の列置換が行われた状態のＬＤＰＣ符号が供給され、ＬＤＰＣ復号部５６では、式（９）の列置換を行わないことを除けば、図３４の復号装置と同様の処理が行われる。

すなわち、図３５は、図２９のＬＤＰＣ復号部５６の構成例を示している。

図３５において、ＬＤＰＣ復号部５６は、図３４の受信データ並べ替え部３１０が設けられていないことを除けば、図３４の復号装置と同様に構成されており、式（９）の列置換が行われないことを除いて、図３４の復号装置と同様の処理を行うため、その説明は省略する。

以上のように、ＬＤＰＣ復号部５６は、受信データ並べ替え部３１０を設けずに構成することができるので、図３４の復号装置よりも、規模を削減することができる。

なお、図３１ないし図３５では、説明を簡単にするために、ＬＤＰＣ符号の符号長Ｎを９０と、情報長Ｋを６０と、巡回構造の単位の列数（構成行列の行数及び列数）Ｐを５と、パリティ長Ｍの約数ｑ（＝Ｍ／Ｐ）を６と、それぞれしたが、符号長Ｎ、情報長Ｋ、巡回構造の単位の列数Ｐ、及び約数ｑ（＝Ｍ／Ｐ）のそれぞれは、上述した値に限定されるものではない。

すなわち、図８の送信装置１１において、ＬＤＰＣ符号化部２１が出力するのは、例えば、符号長Ｎを６４８００と、情報長ＫをＮ−Ｐｑ（＝Ｎ−Ｍ）と、巡回構造の単位の列数Ｐを３６０と、約数ｑをＭ／Ｐと、それぞれするＬＤＰＣ符号であるが、図３５のＬＤＰＣ復号部５６は、そのようなＬＤＰＣ符号を対象として、チェックノード演算とバリアブルノード演算をＰ個同時に行うことで、ＬＤＰＣ復号を行う場合にも適用可能である。

次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。

そこで、図３６は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。

プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク４０５やＲＯＭ４０３に予め記録しておくことができる。

或いはまた、プログラムは、フレキシブルディスク、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)，ＭＯ(Magneto Optical)ディスク，ＤＶＤ(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体４１１に、一時的或いは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体４１１は、いわゆるパッケージソフトウエアとして提供することができる。

なお、プログラムは、上述したようなリムーバブル記録媒体４１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、ＬＡＮ(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部４０８で受信し、内蔵するハードディスク４０５にインストールすることができる。

コンピュータは、ＣＰＵ(Central Processing Unit)４０２を内蔵している。ＣＰＵ４０２には、バス４０１を介して、入出力インタフェース４１０が接続されており、ＣＰＵ４０２は、入出力インタフェース４１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部４０７が操作等されることにより指令が入力されると、それに従って、ＲＯＭ(Read Only Memory)４０３に格納されているプログラムを実行する。或いは、また、ＣＰＵ４０２は、ハードディスク４０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部４０８で受信されてハードディスク４０５にインストールされたプログラム、又はドライブ４０９に装着されたリムーバブル記録媒体４１１から読み出されてハードディスク４０５にインストールされたプログラムを、ＲＡＭ(Random Access Memory)４０４にロードして実行する。これにより、ＣＰＵ４０２は、上述したフローチャートに従った処理、或いは上述したブロック図の構成により行われる処理を行う。そして、ＣＰＵ４０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース４１０を介して、ＬＣＤ(Liquid Crystal Display)やスピーカ等で構成される出力部４０６から出力、或いは、通信部４０８から送信、さらには、ハードディスク４０５に記録等させる。

ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的或いは個別に実行される処理（例えば、並列処理或いはオブジェクトによる処理）も含むものである。

また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

すなわち、本実施の形態では、ＤＶＢ−Ｓ．２に規定されているＬＤＰＣ符号を対象として、パリティインタリーブや、並び替え処理としてのカラムツイストインタリーブを行うようにしたが、パリティインタリーブは、パリティ行列が階段構造になっていれば、情報行列が巡回構造になっていない検査行列のＬＤＰＣ符号に適用可能であり、並び替え処理としてのカラムツイストインタリーブは、例えば、少なくとも列置換によって擬似巡回構造となる検査行列のＬＤＰＣ符号や、検査行列の全体が巡回構造になっているＱＣ(Quasi-Cyclic)−ＬＤＰＣ符号等にも適用可能である。

すなわち、パリティインタリーブの対象とするＬＤＰＣ符号の検査行列は、そのパリティ行列が階段構造になっていればよく、情報行列が巡回構造になっている必要はない。

また、並び替え処理としてのカラムツイストインタリーブの対象とするＬＤＰＣ符号の検査行列は、特に構造が限定されるものではない。

なお、並び替え処理は、検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、ＬＤＰＣ符号の符号ビットを並び替えることができればよく、カラムツイストインタリーブ以外の方法で行うことが可能である。すなわち、並び替え処理は、カラム方向及びロウ方向にデータを記憶するメモリ３１ではなく、例えば、１方向にのみデータを記憶するメモリを用い、書き込みアドレス及び読み出しアドレスを制御することによって行うことが可能である。

［シンボルインタリーバ］
既に提案したように、ＤＶＢ−Ｔ２規格において利用可能なモードは、１Ｋモード、１６Ｋモード、及び３２Ｋモードを含むように拡大適用されるべきである。以下の説明は、本発明の実施形態の技術によるシンボルインタリーバの動作を説明するために提供されるが、このシンボルインタリーバは他のモード及び他のＤＶＢ規格と共に用いることができることを理解されたい。

例えば、新たなモードを構築するために、いくつかの要素が定義されるべきである。そのうちの１つはシンボルインタリーバ３３である。図３７において、ビットコンステレーションマッピング部２６、シンボルインタリーバ３３及びフレームビルダ３２が、より詳細に示される。

上述したように、本発明の実施形態は、ＯＦＤＭサブキャリア信号に対するデータシンボルの準最適マッピングを提供する装置を提供する。例示的な技術によれば、シミュレーション分析により検証された置換コード及び生成多項式に従って、ＯＦＤＭサブキャリア信号に対する入力データシンボルの最適なマッピングを達成するために、シンボルインタリーバが提供される。したがって、シンボルインタリーバは、ビットインタリーバとＬＤＰＣ符号化とを組み合わせて、ＤＶＢのために提案されたもの等の通信チャネルを介するデータ通信の能力を向上させる。

図３７に示すように、本発明の実施形態の技術を例示的に説明するために、ビットコンステレーションマッピング部２６及びフレームビルダ３２のより詳細な例示的な説明が提供される。ビットインタリーバ２２からチャネル６２を介して受信されたデータビットは、変調方式により提供されるシンボル当たりのビット数に応じてグループ化され、データセルにマッピングされるビットのセットとなる。このビットのグループは、データワードを形成し、データチャネル６４を介して、並行してマッピング処理部６６に供給される。その後、マッピング処理部６６は、事前に割り当てられたマッピングに従って、データシンボルのうちの１つを選択する。コンステレーションポイントは、フレームビルダ３２への入力のセットのうちの１つとして出力チャネル２９に提供される実成分及び仮想成分によって表現される。

フレームビルダ３２は、ビットコンステレーションマッピング部２８からチャネル２９を介して、他のチャネル３１からのデータセルと共にデータセルを受信する。各ＯＦＤＭシンボルのセルは、多数のＯＦＤＭセルシーケンスからなるフレームを構築した後、アドレス生成部１０２によって生成された書き込みアドレス及び読み出しアドレスに従って、インタリーバメモリ１００に書き込まれ、インタリーバメモリ１００から読み出される。適切なアドレスを生成することにより、書き込み及び読み出しの順序に従って、データセルのインタリーブが達成される。アドレス生成部１０２及びインタリーバメモリ１００の動作は、図３８、図３９及び図４０を参照して、より詳細に説明される。その後、インタリーブされたデータセルは、パイロット信号／埋込信号形成部３６から受信されたパイロット信号及び同期シンボルと結合されてＯＦＤＭシンボルビルダ３７に供給され、ＯＦＤＭシンボルを形成し、このＯＦＤＭシンボルは、上述のようにＯＦＤＭ変調部３８に供給される。

図３８は、シンボルをインタリーブするための本発明の実施形態の技術を説明する、シンボルインタリーバ３３の部分の一例を提供する。図３８では、フレームビルダ３２からの入力データセルがインタリーバメモリ１００に書き込まれる。データセルは、アドレス生成部１０２によりチャネル１０４を介して供給された書き込みアドレスに従って、インタリーバメモリ１００に書き込まれ、アドレス生成部１０２によりチャネル１０６を介して供給された読み出しアドレスに従って、インタリーバメモリ１００から読み出される。アドレス生成部１０２は、以下に説明するように、ＯＦＤＭシンボルが奇数であるか偶数であるかに応じて、書き込みアドレス及び読み出しアドレスを生成する。ＯＦＤＭシンボルが奇数であるか偶数であるかは、チャネル１０８から供給された信号により、選択されたモードに応じて識別される。選択されたモードは、チャネル１１０から供給された信号により識別される。上述のように、モードは、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、３２Ｋモードのうちの１つであり得る。インタリーバメモリ１００の例示的な実施態様を提供する図３９を参照して以下に説明するように、書き込みアドレス及び読み出しアドレスは、奇数ＯＦＤＭシンボルと偶数ＯＦＤＭシンボルとについて別々に生成される。

図３９に示す例では、インタリーバメモリは、上側部分において、送信装置におけるシンボルインタリーバ３３のインタリーバメモリ１００の動作が説明され、下側部分において、受信装置におけるデインタリーバのデインタリーバメモリ３４０の動作が説明される。インタリーバメモリ１００及びデインタリーバメモリ３４０は、動作の理解を容易にするために、共に図３９に示される。図３９に示すように、インタリーバメモリ１００とデインタリーバメモリ３４０との間の、他の装置及び送信チャネルを介した通信の表現は簡略化され、インタリーバメモリ１００とデインタリーバメモリ３４０との間の部分１４０として表現される。以下において、インタリーバメモリ１００の動作を説明する。

図３９は、４つの入力データセルを、ＯＦＤＭシンボルの４つのサブキャリア信号にインタリーブする例のみを示すが、図３９において説明される技術は、１Ｋモードの場合の７５６、２Ｋモードの場合の１５１２、４Ｋモードの場合の３０２４、８Ｋモードの場合の６０４８、１６Ｋモードの場合の１２０９６、及び３２Ｋモードの場合の２４１９２等、より多くの数のサブキャリアに拡大適用され得ることは理解されるであろう。

図３９に示すインタリーバメモリ１００の入力アドレス及び出力アドレスの指定は、奇数シンボルの場合と、偶数シンボルの場合とについて示される。偶数ＯＦＤＭシンボルの場合、データセルは入力チャネルから取得され、アドレス生成部１０２によってＯＦＤＭシンボル毎に生成されたアドレスのシーケンス１２０に従ってインタリーバメモリ１２４．１に書き込まれる。この書き込みアドレスは、上述のように、インタリーブが書き込みアドレスのシャッフルによって達成されるように、偶数シンボルに適用される。したがって、各インタリーブされたシンボルについて、ｙ（ｈ（ｑ））＝ｙ’（ｑ）である。

奇数シンボルの場合、インタリーバメモリ１２４．１と同じインタリーバメモリ１２４．２が用いられる。しかし、図４に示すように、奇数シンボルの場合、書き込み順序１３２は、前の偶数シンボル１２６の読み出しに用いられるアドレスシーケンスと同じアドレスシーケンスである。この特徴により、奇数シンボルインタリーバ及び偶数シンボルインタリーバの実施態様は、所与のアドレスに対する読み出し動作が書き込み動作の前に行われる場合、１つのインタリーバメモリ１００のみを用いることができる。奇数シンボルの場合にインタリーバメモリ１２４に書き込まれたデータセルは、その後、次の偶数ＯＦＤＭシンボルの場合に、アドレス生成部１０２によって生成されたシーケンス１３４で読み出され、以下に処理される。したがって、シンボルにつき１つのアドレスだけが生成され、奇数／偶数ＯＦＤＭシンボルについての書き込み及び読み出しは並行して実行される。

要約すると、図３９に表現されるように、すべてのアクティブなサブキャリアについてアドレスのセットＨ（ｑ）が計算されると、入力ベクトルＹ’＝（^ｙ０’、^ｙ１’、^ｙ２’…^ｙＮ_ｍａｘ−１’）が処理されて、インタリーブされたベクトルＹ’＝（^ｙ０、^ｙ１、^ｙ２…^ｙＮ_ｍａｘ−１）が生成される。このインタリーブされたベクトルＹ’＝（^ｙ０、^ｙ１、^ｙ２…^ｙＮ_ｍａｘ−１）は、以下の式によって定義される。

偶数シンボルの場合：^ｙＨ（ｑ）＝^ｙ’ｑ（ｑ＝０，…，Ｎ_ｍａｘ−１）
奇数シンボルの場合：^ｙｑ＝^ｙ’Ｈ（ｑ）（ｑ＝０，…，Ｎ_ｍａｘ−１）

言い換えれば、偶数ＯＦＤＭシンボルの場合、入力ワードは、置換された順序でメモリに書き込まれ、並び順で読み出されるが、奇数シンボルの場合、並び順で書き込まれ、置換された順序で読み出される。上記の場合、置換Ｈ（ｑ）は、以下の表によって定義される。

図３９に示すように、デインタリーバメモリ３４０は、シンボルインタリーバ３３のアドレス生成部１０２と等価のアドレス生成部によって生成された、アドレス生成部１０２により生成されたアドレスのセットと同じアドレスのセットを、書き込みアドレスと読み出しアドレスとを逆転させて適用することにより、インタリーバ１００によって適用されたインタリーブを逆転させる。したがって、偶数シンボルの場合、書き込みアドレス３４２は並び順であり、読み出しアドレス３４４は、アドレス生成部によって提供される。これに対して、奇数シンボルの場合、書き込み順序３４６は、アドレス生成部によって生成されたアドレスのセットから規定され、読み出し順序３４８は並び順である。

［各動作モードにおけるアドレス生成］
３２Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が、図４０に表現される。しかし、当然のことながら、以下に説明するように、生成多項式及び置換コードを適宜応用することにより、図４０の３２Ｋモードのインタリーバを、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード又は１６Ｋモードに従うインタリーバとして動作するように応用することができる。

図４０では、１４段のレジスタ段２００と、生成多項式に従って各レジスタ段２００に接続されたｘｏｒゲート２０２とにより、線形フィードバックシフトレジスタが形成される。したがって、レジスタ段２００の保持データに従って、レジスタ段Ｒ［０］、Ｒ［１］、Ｒ［２］、Ｒ［１２］の保持データを以下の生成多項式に従ってｘｏｒ演算することにより、シフトレジスタの次のビットがｘｏｒゲート２０２の出力から提供される。

生成多項式に従って、レジスタ段２００の保持データから、擬似ランダムビット列が生成される。しかしながら、上述したように、３２Ｋモード用のアドレスを生成するために、置換回路２１０が設けられ、この置換回路２１０は、その出力において、シフトレジスタ２００内のビットの順序を順序Ｒ’_ｉ［ｎ］から順序Ｒ_ｉ［ｎ］に効果的に置換する。その後、置換回路２１０の出力からの１４個のビットは、接続チャネル２１２に供給される。接続チャネル２１２には、チャネル２１４を介して、トグル回路２１８によって提供された最上位ビットが加えられる。したがって、チャネル２１２上では１５ビットのアドレスが生成される。しかし、アドレスの信頼性を保証するために、アドレスチェック回路２１６が、生成されたアドレスを分析して、アドレスが所定の最大値を超えているか否かを判断する。この所定の最大値は、用いられているモードに対して利用可能であり、ＯＦＤＭシンボル内のデータシンボルについて利用可能なサブキャリア信号の最大数に相当し得る。しかしながら、３２Ｋモードにおけるインタリーバは、他のモードに用いることもでき、アドレス生成部１０２は、有効アドレスの最大数に従って調整することにより、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、及び３２Ｋモードに用いることもできる。

生成されたアドレスが所定の最大値を超える場合、アドレスチェック回路２１６により制御信号が生成され、接続チャネル２２０を介して制御部２２４に供給される。この場合、生成されたアドレスは廃棄され、特定のシンボルのために新たなアドレスが再生成される。

３２Ｋモードの場合、ＬＦＳＲ（Linear Feedback Shift Register：線形フィードバックシフトレジスタ）を用いて、（Ｎ_ｒ−１）のビットワードＲ’_ｉが定義される。ここで、Ｎ_ｒ＝ｌｏｇ_２Ｍ_ｍａｘであり、Ｍ_ｍａｘ＝３２７６８である。

このシーケンスを生成するために用いられる多項式は以下の通りである。

式中、ｉは０〜Ｍ_ｍａｘ−１の間で変化する。

Ｒ’_ｉワードが生成されると、Ｒ’_ｉワードは置換されて、Ｒ_ｉと呼ばれる別の（Ｎ_ｒ−１）のビットワードが生成される。Ｒ_ｉは、以下に示すビット置換によってＲ’_ｉから導き出される。

すなわち、３２Ｋモードの場合、例えばＲ’_ｉのビット番号１２は、Ｒ_ｉのビット位置番号５へ移動されることを意味する。

その後、アドレスＨ（ｑ）が、以下の式によりＲ_ｉから導き出される。

上記の式のうち、

の部分は、図４０において、トグルブロックＴ２１８によって示されている。

その後、生成されたアドレスが許容可能なアドレスの範囲内にあるか否かを検証するために、Ｈ（ｑ）に対してアドレスチェックが実行される。例えば、３２Ｋモードにおいて、（Ｈ（ｑ）＜Ｎ_ｍａｘ）の場合（ここで、Ｎ_ｍａｘ＝２５１９２）、アドレスは有効である。アドレスが有効でない場合、制御部はそれを通知され、指数ｉを増分することにより、新たなＨ（ｑ）を生成しようと試みる。

トグルブロックの役割は、１行内でＮ_ｍａｘを超えるアドレスを２度生成しないことを確実にすることである。実際、Ｎ_ｍａｘを超える値が生成された場合、これは、アドレスＨ（ｑ）の最上位ビット（Most Significant Bit：ＭＳＢ）（すなわち、トグルビット）が１であることを意味する。そこで、生成される次の値は、０に設定されたＭＳＢを有し、これにより有効なアドレスが生成されることが保証される。

以下の式は、以上の挙動をまとめて、このアルゴリズムのループ構造を理解し易くするものである。

［アドレス生成部のための分析］
上記で説明した、３２Ｋモードにおけるアドレス生成部１０２のための生成多項式及び置換コードの選択は、以下のインタリーバの相対的な能力のシミュレーション分析によって確認される。インタリーバの相対的な能力は、連続したシンボルを分離するインタリーバの相対的な能力、すなわち「インタリーブ品質」を用いて評価されてきた。上述のように、単一のインタリーバメモリを用いるためには、インタリーブを奇数シンボル及び偶数シンボルの両方に対して効果的に実行しなければならない。インタリーバ品質の相対的な測定値は、（複数のサブキャリアにおける）距離Ｄを定義することによって求められる。インタリーバの入力において距離≦Ｄであり、インタリーバの出力において距離≧Ｄであるサブキャリアの数を特定するために、以下の式に示す基準Ｃが選択される。その後、各距離Ｄについてのサブキャリアの数は、その相対的な距離に関して重み付けされる。基準Ｃは、奇数ＯＦＤＭシンボル及び偶数ＯＦＤＭシンボルの両方において評価される。Ｃを最小とすることにより、優れた品質のインタリーバが実現される。

式中、Ｎ_ｅｖｅｎ（ｄ）及びＮ_ｏｄｄ（ｄ）はそれぞれ、偶数シンボル及び奇数シンボルにおける、インタリーバの出力において、サブキャリア間の間隔がｄ以内のままである複数のサブキャリアである。

上記で特定された、３２ＫモードにおいてＤ＝５である場合のインタリーバの分析が図４１に示される。図４１（ａ）は偶数ＯＦＤＭシンボルの場合であり、図４１（ｂ）は奇数ＯＦＤＭシンボルの場合である。上記の分析に従って、３２Ｋモードの場合の上記で特定した置換コードについてのＣの値は、Ｃ＝２１．７５であり、すなわち、上記の式によれば、出力において間隔が５以下である重み付けされたシンボルのサブキャリアの数は、２１．７５であった。

偶数ＯＦＤＭシンボルの場合の、別の置換コードについての対応する分析が図４１（ｃ）に提供され、奇数ＯＦＤＭシンボルの場合の対応する分析が図４１（ｄ）に提供される。図４１（ａ）及び図４１（ｂ）において示された結果との比較から分かるように、シンボル間の間隔がＤ＝１、Ｄ＝２等の小さい距離であることを示す成分がより多く存在し、図４１（ａ）及び図４１（ｂ）に示された結果と比較して、上記で特定された３２Ｋモードのシンボルインタリーバの場合の置換コードが、優れた品質のインタリーバを生成することを示している。

［置換コードの変形例］
上記で特定した基準Ｃによって判断される、良好な品質を有するシンボルインタリーバを提供するために、以下の１５個のコード（［ｎ］Ｒ_ｉビット位置、ｎ＝１〜１５）が設定された。

［シンボルインタリーバ及びアドレス生成部の他のモードへの適用］
上述のように、最大有効アドレスと、線形フィードバックシフトレジスタの段数と、置換コードとを単に変更することにより、図４０に示すシンボルインタリーバを、他のモードによるシンボルをインタリーブするように応用することができる。すなわち、上記の分析によれば、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード及び１６Ｋモードのそれぞれに、以下の最大有効アドレス、段数及び置換コードが確立される。

［１Ｋモード］
最大有効アドレス：約１０００
線形フィードバックシフトレジスタにおける段数：９
生成多項式：

置換コード：

［２Ｋモード］
最大有効アドレス：約２０００
線形フィードバックシフトレジスタにおける段数：１０
生成多項式：

置換コード：

［４Ｋモード］
最大有効アドレス：約４０００
線形フィードバックシフトレジスタにおける段数：１１
生成多項式：

置換コード：

［８Ｋモード］
最大有効アドレス：約８０００
線形フィードバックシフトレジスタにおける段数：１２
生成多項式：

置換コード：

［１６Ｋモード］
最大有効アドレス：約１６０００
線形フィードバックシフトレジスタにおける段数：１３
生成多項式：

置換コード：

［受信装置におけるシンボルインタリーバのより詳細な説明］
図２９に示すインタリーバに戻ると、シンボルデインタリーバ５１４は、図４２に示したデータ処理装置、インタリーバメモリ５４０及びアドレス生成部５４２を有する。インタリーバメモリ５４０は、図３９に示したものと同様であり、上述したように、アドレス生成部５４２により生成されたアドレスのセットを利用することによってデインタリーブするように動作する。アドレス生成部５４２は、図４０に示すように形成され、各ＯＦＤＭサブキャリア信号から再生されたデータシンボルを出力データストリームにマッピングするために、対応するアドレスを生成するように構成される。

図２９に示すＯＦＤＭ受信装置の残りの部分には、誤りを訂正し、ソースデータの推定値を再生するための誤り訂正符号化部３１８が設けられる。

本発明の実施形態の技術によって提供される、受信装置及び送信装置両方にとっての利点の１つは、受信装置及び送信装置において動作するシンボルインタリーバ及びシンボルデインタリーバは、生成多項式及び置換順序を変更することにより、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、及び３２Ｋモードの間で切り替わることができることである。したがって、図４２に示すアドレス生成部５４２は、モードを示す情報が供給される入力５４４と、奇数ＯＦＤＭシンボル／偶数ＯＦＤＭシンボルが存在するか否かを示す情報が供給される入力５４６とを有する。これにより、図４０に示すようなアドレス生成部を有する、図３８及び図４２に示すようなシンボルインタリーバ及びデインタリーバを形成することができるため、柔軟性のある実施態様が提供される。したがって、アドレス生成部は、各モードについて指示される生成多項式及び置換順序を変更することにより、種々の異なるモードに適応することができる。例えば、これは、ソフトウェアの変更を用いることにより達成される。或いは、一実施形態では、受信装置は、埋込−信号処理部５１１においてＤＶＢ−Ｔ２のモードを示す埋込信号を検出することができ、この信号を用いて、検出されたモードに従うシンボルデインタリーバを自動的に構成することができる。

或いは、上述のように、用いられるモードに従って単に有効アドレスの最大数を適応化することにより、種々の異なるモードで種々の異なるインタリーバを用いてもよい。

［奇数インタリーバの最適な使用］
図３９に示すように、２つのシンボルインタリーブ処理により、インタリーブ中に用いられるメモリの量を低減することができる。２つのシンボルインタリーブ処理のうち１つは偶数ＯＦＤＭシンボルのための処理であり、もう１つは奇数ＯＦＤＭシンボルのための処理である。図３９に示す例において、奇数シンボルの書き込み順序は、偶数シンボルの読み出し順序と同じである。したがって、奇数シンボルがメモリから読み出されるときに、偶数シンボルを当該読み出された場所に書き込むことができ、その後、偶数シンボルがメモリから読み出されると、奇数シンボルを当該読み出された場所に書き込むことができる。

上述のように、また例えば図４３（ａ）及び図４３（ｂ）に示すように、（上記で定義した基準Ｃを用いた）インタリーバの能力の実験的な分析の結果、ＤＶＢ−Ｔの２Ｋシンボルインタリーバ及び８Ｋシンボルインタリーバ、並びにＤＶＢ−Ｈの４Ｋシンボルインタリーバのために設計されたインタリーブ方式は、偶数シンボルよりも奇数シンボルに対して良好に動作することが発見された。したがって、例えば、図４３（ａ）及び図４３（ｂ）によって示されるようなインタリーバの能力の評価結果から、奇数インタリーバは偶数インタリーバよりも良好に動作することが明らかになった。これは、偶数シンボルのインタリーバの結果を示す図４３（ａ）と、奇数シンボルのインタリーバの結果を示す図４３（ｂ）とを比較することによって分かる。インタリーバの入力において隣接していた複数のサブキャリアの、インタリーバの出力においての平均距離が、偶数シンボルのインタリーバの場合よりも、奇数シンボルのインタリーバの場合に大きいことが分かる。

当然のことながら、シンボルインタリーバを実装するために必要とされるインタリーバメモリの量は、ＯＦＤＭキャリアシンボルにマッピングされるデータシンボルの数に依存する。したがって、１６Ｋモードのシンボルインタリーバは、３２Ｋモードのシンボルインタリーバを実装するのに必要なメモリの半分を必要とする。同様に、８Ｋモードのシンボルインタリーバを実装するのに必要とされるメモリの量は、１６Ｋモードのインタリーバを実装するのに必要なメモリの量の半分である。したがって、ＯＦＤＭシンボル当たりの搬送可能なデータシンボルの最大数を設定する或るモードのシンボルインタリーバを実装するように構成された送信装置又は受信装置は、その所与の最大モードにおけるＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを提供する任意の他のモードにおいて２つの奇数インタリーブ処理を実行するのに十分なメモリを有する。例えば、３２Ｋインタリーバを有する受信装置又は送信装置は、各自の１６Ｋメモリをそれぞれ有する２つの１６Ｋ奇数インタリーブ処理に対応するのに十分なメモリを有する。

したがって、奇数インタリーブ処理のより良好な能力を得るために、複数の動作モードに対応可能なシンボルインタリーバを構成することができるので、最大モードにおけるサブキャリアの数、つまりＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを有するモードにおいては、奇数シンボルインタリーブ処理だけが用いられる。したがって、この最大モードは、最大メモリサイズを設定する。例えば、３２Ｋモードが可能な送信装置／受信装置において、よりキャリアの少ない（すなわち、１６Ｋ、８Ｋ、４Ｋ又は１Ｋ）モードで動作するとき、別個の奇数シンボルインタリーブ処理及び偶数シンボルインタリーブ処理を用いるのではなく、２つの奇数インタリーブ処理を用いる。

奇数インタリーブモードのみにおいて入力データシンボルをＯＦＤＭシンボルのサブキャリアにインタリーブする、図３８に示したシンボルインタリーバ３３の応用例が、図４４に示されている。シンボルインタリーバ３３．１は、アドレス生成部１０２．１が、奇数インタリーブ処理のみを実行するように適合されたこと以外は、図３８に示すシンボルインタリーバ３３と全く同じである。図４４に示す例では、シンボルインタリーバ３３．１は、ＯＦＤＭシンボル当たりの搬送可能なデータシンボルの数が、ＯＦＤＭシンボル当たりのサブキャリアの数が最大である動作モードにおいて１つのＯＦＤＭシンボルが搬送できる最大数の半数以下であるモードで動作している。したがって、シンボルインタリーバ３３．１は、インタリーバメモリ１００を分割するように構成されている。図４４に示す例では、インタリーバメモリ１００は、２つの部分６０１、６０２に分割されている。図４４は、データシンボルが、奇数インタリーブ処理を用いてＯＦＤＭシンボルにマッピングされるモードで動作するシンボルインタリーバ３３．１の例として、インタリーバメモリ６０１、６０２のそれぞれの拡大図を示している。この拡大図は、図３９において示された送信側における４つのシンボルＡ、Ｂ、Ｃ、Ｄとして表現された奇数インタリーブモードを示す。したがって、図４４に示すように、連続した第１のセットのデータシンボル及び第２のセットのデータシンボルについて、これらのデータシンボルは、上述のように、並び順でインタリーバメモリ６０１、６０２に書き込まれ、アドレス生成部１０２によって生成されたアドレスに従う、置換された順序で読み出される。したがって、図４４に示すように、連続した第１のセットのデータシンボル及び第２のセットのデータシンボルに対して奇数インタリーブ処理が実行されるように、インタリーバメモリは２つの部分に分割される。シンボルインタリーバはもはや、奇数モード及び偶数モードのインタリーブの場合のように、シンボルインタリーバメモリの同じ部分を再利用することはできないため、第１のセットのデータシンボルは、インタリーバメモリの第１の部分６０１に書き込まれ、第２のセットのデータシンボルは、インタリーバメモリの第２の部分６０２に書き込まれる。

図４２にも示したが、奇数インタリーブ処理のみで動作するように応用された受信装置におけるインタリーバの対応する例を、図４５に示す。図４５に示すように、インタリーバメモリ５４０は、２つの部分７１０、７１２に分割され、アドレス生成部５４２は、データシンボルの連続したセットについて、データシンボルを、メモリの各部分７１０、７１２に書き込み、これらの各部分７１０、７１２からデータシンボルを読み出して、奇数インタリーブ処理のみを実行するように応用されている。したがって、図４４に示した送信装置に対応して、図４５は、受信装置において実行され、拡大図として図３９に示された、インタリーバメモリの第１の部分７１０及び第２の部分７１２のそれぞれに対して動作するインタリーブ処理のマッピングを示す。したがって、データシンボルの第１のセットは、例えば書き込みシーケンス１、３、０、２として示されるように、アドレス生成部５４２により生成されたアドレスにより規定された、データシンボルの置換された書き込み順序で、インタリーバメモリの第１の部分７１０に書き込まれる。図示するように、その後、データシンボルが、インタリーバメモリの第１の部分７１０から並び順で読み出され、したがって元の順序Ａ、Ｂ、Ｃ、Ｄを再生する。

対応して、連続したＯＦＤＭシンボルから再生された後続の第２のセットのデータシンボルが、アドレス生成部５４２により生成されたアドレスに従って、置換された順序でインタリーバメモリの第２の部分４１２に書き込まれ、並び順で出力データストリームに読み出される。

一実施形態では、受信装置は、インタリーバメモリの第１の部分７１０に書き込むために第１のセットのデータシンボルに対して生成されたアドレスを、第２のセットのデータシンボルをインタリーバメモリ７１２に書き込むために再利用することができる。同様に、送信装置は、インタリーバの第１の部分のために第１のセットのデータシンボルに対して生成されたアドレスも、メモリの第２の部分に並び順で書き込まれた第２のセットのデータシンボルを読み出すために再利用することができる。

［置換シーケンスの利用］
一実施形態では、アドレス生成部は、連続したＯＦＤＭシンボルに対し、置換コードのセットからの異なる置換コードを適用することができる。インタリーバのアドレス生成部において置換コードのシーケンスを用いることにより、インタリーバに入力されるあらゆるデータビットが、ＯＦＤＭシンボルにおいて常に同じサブキャリアを変調してしまう可能性が低減する。別の例では、２つのアドレス生成部を用いてもよく、一方が第１のセットのデータシンボル及びメモリの第１の部分のためのアドレスを生成し、他方が第２のセットのデータシンボル及びメモリの第２の部分のための異なるアドレスのシーケンスを生成してもよい。２つのアドレス生成部は、例えば上記の良好な置換の表から、それぞれ異なる置換コードを選択してもよい。

例えば、これは循環的なシーケンスであってもよい。これにより、一連の置換コードのセットにおける異なる置換コードが、連続したＯＦＤＭシンボルに対して用いられ、その後繰り返される。この循環的なシーケンスは、例えば、２又は４の長さであり得る。１６Ｋシンボルインタリーバの例の場合、ＯＦＤＭシンボルを通して循環する２つの置換コードのシーケンスは例えば、以下のようになり得る。
８ ４ ３ ２ ０ １１ １ ５ １２ １０ ６ ７ ９
７ ９ ５ ３ １１ １ ４ ０ ２ １２ １０ ８ ６

一方、４つの置換コードのシーケンスは以下のようになり得る。
８ ４ ３ ２ ０ １１ １ ５ １２ １０ ６ ７ ９
７ ９ ５ ３ １１ １ ４ ０ ２ １２ １０ ８ ６
６ １１ ７ ５ ２ ３ ０ １ １０ ８ １２ ９ ４
５ １２ ９ ０ ３ １０ ２ ４ ６ ７ ８ １１ １

１つの置換コードから別の置換コードへの切り替えは、制御チャネル１０８を介して通知される奇数／偶数信号における変更に応じて達成することができる。これに応じて、制御部２２４は、制御線１１１を介して、置換コード回路２１０において置換コードを変更する。

１Ｋシンボルインタリーバの例では、２つの置換コードは以下のようになり得る。
４ ３ ２ １ ０ ５ ６ ７ ８
３ ２ ５ ０ １ ４ ７ ８ ６

一方、４つの置換コードは以下のようになり得る。
４ ３ ２ １ ０ ５ ６ ７ ８
３ ２ ５ ０ １ ４ ７ ８ ６
７ ５ ３ ８ ２ ６ １ ４ ０
１ ６ ８ ２ ５ ３ ４ ０ ７

２Ｋ、４Ｋ、及び８Ｋキャリアのモードの場合、又は０．５Ｋキャリアのモードの場合にも、シーケンスの他の組み合わせが可能であり得る。例えば、０．５Ｋ、２Ｋ、４Ｋ及び８Ｋについての以下の置換コードは、シンボルの良好な非相関性を提供し、循環的に用いられて、アドレス生成部により各モードについて生成されたアドレスに対するオフセットを生成することができる。
２Ｋモード：
０ ７ ５ １ ８ ２ ６ ９ ３ ４^＊
４ ８ ３ ２ ９ ０ １ ５ ６ ７
８ ３ ９ ０ ２ １ ５ ７ ４ ６
７ ０ ４ ８ ３ ６ ９ １ ５ ２
４Ｋモード：
７ １０ ５ ８ １ ２ ４ ９ ０ ３ ６^＊
６ ２ ７ １０ ８ ０ ３ ４ １ ９ ５
９ ５ ４ ２ ３ １０ １ ０ ６ ８ ７
１ ４ １０ ３ ９ ７ ２ ６ ５ ０ ８
８Ｋモード：
５ １１ ３ ０ １０ ８ ６ ９ ２ ４ １ ７^＊
１０ ８ ５ ４ ２ ９ １ ０ ６ ７ ３ １１
１１ ６ ９ ８ ４ ７ ２ １ ０ １０ ５ ３
８ ３ １１ ７ ９ １ ５ ６ ４ ０ ２ １０

上に示した置換コードでは、最初の２つを２シーケンスのサイクルにおいて用いることができ、一方、４つすべてを４シーケンスのサイクルにおいて用いることができる。さらに、アドレス生成部におけるオフセットを提供して、インタリーブされたシンボル（いくつかは上記と共通である）における良好な非相関性を生成するための、いくつかのさらなる循環する４つの置換コードのシーケンスを以下に提供する。
０．５Ｋモード：
３ ７ ４ ６ １ ２ ０ ５
４ ２ ５ ７ ３ ０ １ ６
５ ３ ６ ０ ４ １ ２ ７
６ １ ０ ５ ２ ７ ４ ３
２Ｋモード：
０ ７ ５ １ ８ ２ ６ ９ ３ ４^＊
３ ２ ７ ０ １ ５ ８ ４ ９ ６
４ ８ ３ ２ ９ ０ １ ５ ６ ７
７ ３ ９ ５ ２ １ ０ ６ ４ ８
４Ｋモード：
７ １０ ５ ８ １ ２ ４ ９ ０ ３ ６^＊＊
６ ２ ７ １０ ８ ０ ３ ４ １ ９ ５
１０ ３ ４ １ ２ ７ ０ ６ ８ ５ ９
０ ８ ９ ５ １０ ４ ６ ３ ２ １ ７
８Ｋモード：
５ １１ ３ ０ １０ ８ ６ ９ ２ ４ １ ７^＊
８ １０ ７ ６ ０ ５ ２ １ ３ ９ ４ １１
１１ ３ ６ ９ ２ ７ ４ １０ ５ １ ０ ８
１０ ８ １ ７ ５ ６ ０ １１ ４ ２ ９ ３
^＊これらはＤＶＢ−Ｔ規格における置換コードである
^＊＊これらはＤＶＢ−Ｈ規格における置換コードである

２Ｋ、４Ｋ及び８Ｋモードでのアドレス生成部及び対応するインタリーバの例が、欧州特許出願第０４２５１６６７．４号に開示されており、その内容は参照として本明細書に援用される。０．５Ｋモードのためのアドレス生成部は、係属中の英国特許出願第０７２２５５３．５号に開示されている。

本発明の種々のさらなる態様及び特徴は、独立請求項において規定される。本発明の範囲から逸脱することなく、上述した実施形態に対して種々の変更が行われてもよい。特に、本発明の態様を表すために用いられた生成多項式及び置換順序の例示的な表現は、限定を意図しておらず、等価な形式の生成多項式及び置換順序に拡大適用される。

当然のことながら、図１示す送信装置及び図７に示す受信装置は、例示の目的のみで提供され、限定を意図していない。例えば、ビットインタリーバ及びマッピング部及びデマッピング部に対するシンボルインタリーバ及びデインタリーバの位置は変更され得ることが理解されるであろう。当然のことながら、インタリーバはｖ−ビットベクトルの代わりにＩ／Ｑシンボルをインタリーブし得るが、インタリーバ及びデインタリーバは、その相対位置を変更しても同様の効果を達成することができる。受信装置において、同様の変更を行ってもよい。したがって、インタリーバ及びデインタリーバは異なるデータタイプに対して動作してもよく、例示的な上記実施形態において記載した位置とは異なる位置に配置してもよい。

上述したように、特定のモードの実施態様を参照して説明したインタリーバの置換コード及び生成多項式を、そのモードでのキャリアの数に従って所定の許容されるアドレスの最大数を変更することにより、他のモードに等しく適用することができる。

受信装置の一実施形態は、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したデータシンボルを出力データストリームにマッピングするデータ処理装置を有する。

上述のように、本発明の実施形態は、ＤＶＢ−Ｔ、ＤＶＢ−Ｔ２及びＤＶＢ−Ｈ等のＤＶＢ規格で用いられ、これらは本明細書に参照として援用される。例えば、本発明の実施形態は、ヨーロッパ電気通信標準化協会（European Telecommunications Standards Institute：ＥＴＳＩ）規格ＥＮ３０２ ７５５に従って指定されたＤＶＢ−Ｔ２規格に従って動作する送信装置又は受信装置において用いられてもよい。しかしながら、本明細書はＤＶＢでの利用に限定されず、他の固定及び移動体の両方の送信又は受信用の規格に拡大適用されてもよいことは理解されるであろう。本発明の他の例示的な実施形態は、ＤＶＢ−Ｃ２として知られているケーブル送信規格で用いられる。

上述した例示的な実施形態、並びに添付の特許請求の範囲において規定した態様及び特徴に加えて、他の実施形態は、送信すべき入力シンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングするデータ処理装置を提供してもよい。サブキャリア信号の所定の数は、動作モードに対応し、入力シンボルは奇数シンボルと偶数シンボルとを有する。データ処理装置は、奇数入力データシンボルをサブキャリア信号にインタリーブする奇数インタリーブ処理と、偶数入力データシンボルをサブキャリア信号にインタリーブする偶数インタリーブ処理とを実行するインタリーバを有する。奇数インタリーブ処理及び偶数インタリーブ処理は、ＯＦＤＭサブキャリア信号にマッピングするデータシンボルのインタリーバメモリへの書き込み及びインタリーバメモリからの読み出しを行い、読み出しの順序は、書き込みの順序とは異なる。これにより、奇数シンボルがメモリ内の場所から読み出されるとき、偶数シンボルを当該読み出された場所に書き込むことができ、偶数シンボルがメモリ内の場所から読み出されるとき、奇数シンボルを当該読み出された場所に書き込むことができる。奇数インタリーブ処理は、奇数インタリーブ方式に従って、インタリーバメモリに対する奇数データシンボルの書き込み及び読み出しを行い、偶数インタリーブ処理は、偶数インタリーブ方式に従って、インタリーバメモリに対する偶数データシンボルの書き込み及び読み出しを行う。動作モードが、インタリーバメモリによって格納可能なサブキャリアの総数の半数以下のサブキャリアを有するモードである場合、当該データ処理装置は、インタリーバメモリの第１の部分を第１の奇数インタリーブ処理に割り当て、インタリーバメモリの第２の部分を第２の奇数インタリーブ処理に割り当て、第１の奇数インタリーブ処理及び第２の奇数インタリーブ処理に従って、偶数入力シンボルをインタリーブする。

別の例示的な実施形態によれば、データ処理装置は、送信すべき入力シンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングする。サブキャリア信号の所定の数は、動作モードに対応し、入力シンボルは、第１のＯＦＤＭシンボルにマッピングするための第１のデータシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のデータシンボルとを有する。データ処理装置は、第１の入力データシンボルをサブキャリア信号にインタリーブする奇数インタリーブ処理と、第２の入力データシンボルをサブキャリア信号にインタリーブする偶数インタリーブ処理とを実行するインタリーバを有する。奇数インタリーブ処理は、第１の入力データシンボルの並び順に従って、第１の入力データシンボルをインタリーバメモリに書き込み、置換コードによって規定された順序に従って、第１の入力データシンボルをインタリーバメモリからサブキャリア信号に読み出す。偶数インタリーブ処理は、置換コードによって規定された順序に従って、第２の入力データシンボルをインタリーバメモリに書き込み、第２の入力データシンボルの並び順に従って、第２の入力データシンボルをインタリーバメモリからサブキャリア信号に読み出す。これにより、第１の入力データシンボルがインタリーバメモリ内の或る場所において読み出されるとき、第２の入力データシンボルが当該読み出された場所に書き込まれ、第２の入力データシンボルがインタリーバメモリ内の或る場所において読み出されるとき、第１の入力データシンボルが当該読み出された場所に書き込まれる。動作モードが、インタリーバメモリによって格納可能なサブキャリアの総数の半数以下のサブキャリア信号を有するモードである場合、当該データ処理装置は、第１の入力データシンボル及び第２の入力データシンボルの両方を、奇数インタリーブ処理に従ってインタリーブする。

別の例示的な実施形態では、送信すべき入力シンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングする方法を提供することができる。当該方法は、第１のデータシンボルを第１のＯＦＤＭシンボルにマッピングし、第２のデータシンボルを第２のＯＦＤＭシンボルにマッピングする。このマッピングは、第１の入力データシンボルをサブキャリア信号にインタリーブする奇数インタリーブ処理と、第２の入力データシンボルをサブキャリア信号にインタリーブする偶数インタリーブ処理とに従って実行される。奇数インタリーブ処理は、第１の入力データシンボルの並び順に従って、第１の入力データシンボルをインタリーバメモリに書き込み、置換コードによって規定された順序に従って、第１の入力データシンボルをインタリーバメモリからサブキャリア信号に読み出す。偶数インタリーブ処理は、置換コードによって規定された順序に従って、第２の入力データシンボルをインタリーバメモリに書き込み、第２の入力データシンボルの並び順に従って、第２の入力データシンボルをインタリーバメモリからサブキャリア信号に読み出す。これにより、第１の入力データシンボルがインタリーバメモリ内の或る場所から読み出されるとき、第２の入力データシンボルが当該読み出された場所に書き込まれ、第２の入力データシンボルがインタリーバメモリの或る場所から読み出されるとき、第１の入力データシンボルを当該読み出された場所に書き込まれる。動作モードが、インタリーバメモリによって格納可能なサブキャリアの総数の半数以下のサブキャリア信号を有するモードである場合、第１の入力データシンボル及び第２の入力データシンボルの両方が、奇数インタリーブ処理に従ってインタリーブされる。

本発明の別の例示的な実施形態は、送信する入力データシンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングする方法を提供する。方法は、第１のデータシンボルを第１のＯＦＤＭシンボルにマッピングし、第２のデータシンボルを第２のＯＦＤＭシンボルにマッピングする。

以下の番号を付された項目は、本発明の範囲に含まれる実施形態の態様及び特徴を表現したものである。
［項目１］
データをインターリーブするデータ処理装置であって、
ＬＤＰＣ(Low Density Parity Check)符号が、そのＬＤＰＣ符号の２ビット以上の符号ビットを１個のシンボルとして送信される場合において、
前記検査行列の任意の１行にある１に対応する複数の符号ビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行う並び替え手段を具備する
データ処理装置。
［項目２］
項目１に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、前記ＬＤＰＣ符号の検査行列のうちの、前記ＬＤＰＣ符号の情報ビットに対応する部分である情報行列が巡回構造になっているＬＤＰＣ符号であり、
前記並び替え手段は、
ロウ方向とカラム方向にＬＤＰＣ符号の符号ビットを記憶する記憶手段の前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号の符号ビットがシンボルとされる場合において、
前記記憶手段の前記カラム方向に、前記ＬＤＰＣ符号の符号ビットが書き込まれるときの書き始めの位置を、前記記憶手段のカラム毎に変更するカラムツイストインターリーブを、前記並び替え処理として行う
データ処理装置。
［項目３］
項目２に記載のデータ処理装置であって、
前記ＬＤＰＣ符号の検査行列のうちの、前記ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列は、列置換によって、前記パリティ行列の一部を除く部分が巡回構造になっている擬似巡回構造になる
データ処理装置。
［項目４］
項目３に記載のデータ処理装置であって、
前記パリティ行列は、階段構造になっており、列置換によって、前記擬似巡回構造になる
データ処理装置。
［項目５］
項目４に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定されたＬＤＰＣ符号である
データ処理装置。
［項目６］
項目５に記載のデータ処理装置であって、
前記ＬＤＰＣ符号のｍビットの符号ビットが、１個のシンボルにされる場合において、
前記ＬＤＰＣ符号の符号長をＮビットとするとともに、所定の正の整数をｂとするとき、
前記記憶手段は、前記ロウ方向にｍｂビットを記憶するとともに、前記カラム方向にＮ／（ｍｂ）ビットを記憶し、
前記ＬＤＰＣ符号の符号ビットは、前記記憶手段の前記カラム方向に書き込まれ、その後、前記ロウ方向に読み出され、
前記記憶手段の前記ロウ方向に読み出されたｍｂビットの符号ビットが、ｂ個のシンボルにされる
データ処理装置。
［項目７］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行うパリティインターリーブ手段を具備し、
前記並び替え手段は、前記パリティインターリーブ後の前記ＬＤＰＣ符号を対象として、前記カラムツイストインターリーブを行う
データ処理装置。
［項目８］
項目７に記載のデータ処理装置であって、
前記ＬＤＰＣ符号のパリティビットのビット数Ｍは、素数以外の値であり、
前記パリティビットのビット数Ｍの１とＭ以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Ｍとなる２つの約数をＰ及びｑと、
前記ＬＤＰＣ符号の情報ビットのビット数をＫと、
０以上Ｐ未満の整数をｘと、
０以上ｑ未満の整数をｙと、
それぞれするとき、
前記パリティインターリーブ手段は、前記ＬＤＰＣ符号のＫ＋１ないしＫ＋Ｍ番目の符号ビットであるパリティビットのうちの、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインターリーブする
データ処理装置。
［項目９］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが２ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の２ビットの符号ビットが、所定の変調方式で定める４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に２×１ビットを記憶する２個のカラムを有し、カラム方向に６４８００／（２×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とする
データ処理装置。
［項目１０］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが２ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の２ビットの符号ビットが、所定の変調方式で定める４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に２×２ビットを記憶する４個のカラムを有し、カラム方向に６４８００／（２×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレス
が７の位置とする
データ処理装置。
［項目１１］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが4ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の４ビットの符号ビットが、所定の変調方式で定める１６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に４×１ビットを記憶する４個のカラムを有し、カラム方向に６４８００／（４×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目１２］
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが４ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の４ビットの符号ビットが、所定の変調方式で定める１６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に４×２ビットを記憶する８個のカラムを有し、カラム方向に６４８００／（４×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の８個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の８個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の８個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の８個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の８個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の８個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目１３］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが６ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の６ビットの符号ビットが、所定の変調方式で定める６４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に６×１ビットを記憶する６個のカラムを有し、カラム方向に６４８００／（６×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の６個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の６個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の６個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の６個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが９の位置とし、
前記記憶手段の６個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の６個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが１３の位置とする
データ処理装置。
［項目１４］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが６ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の６ビットの符号ビットが、所定の変調方式で定める６４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に６×２ビットを記憶する１２個のカラムを有し、カラム方向に６４８００／（６×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１２個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１２個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の１２個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の１２個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の１２個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の１２個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが９の位置とする
データ処理装置。
［項目１５］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが８ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の８ビットの符号ビットが、所定の変調方式で定める２５６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に８×１ビットを記憶する８個のカラムを有し、カラム方向に６４８００／（８×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の８個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の８個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の８個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の８個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の８個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の８個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目１６］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが８ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の８ビットの符号ビットが、所定の変調方式で定める２５６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に８×２ビットを記憶する１６個のカラムを有し、カラム方向に６４８００／（８×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１６個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１６個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１６個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１６個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１６個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１６個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１６個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の１６個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが１５の位置とし、
前記記憶手段の１６個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが１６の位置とし、
前記記憶手段の１６個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが２０の位置とし、
前記記憶手段の１６個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが２２の位置とし、
前記記憶手段の１６個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが２２の位置とし、
前記記憶手段の１６個のカラムのうちの１３番目のカラムの書き始めの位置を、アドレスが２７の位置とし、
前記記憶手段の１６個のカラムのうちの１４番目のカラムの書き始めの位置を、アドレスが２７の位置とし、
前記記憶手段の１６個のカラムのうちの１５番目のカラムの書き始めの位置を、アドレスが２８の位置とし、
前記記憶手段の１６個のカラムのうちの１６番目のカラムの書き始めの位置を、アドレスが３２の位置とする
データ処理装置。
［項目１７］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが１０ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の１０ビットの符号ビットが、所定の変調方式で定める１０２４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１０×１ビットを記憶する１０個のカラムを有し、カラム方向に６４８００／（１０×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１０個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１０個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１０個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが６の位置とし、
前記記憶手段の１０個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の１０個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが１１の位置とし、
前記記憶手段の１０個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが１３の位置とし、
前記記憶手段の１０個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが１５の位置とし、
前記記憶手段の１０個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが１７の位置とし、
前記記憶手段の１０個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが１８の位置とし、
前記記憶手段の１０個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが２０の位置とする
データ処理装置。
［項目１８］
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが１０ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の１０ビットの符号ビットが、所定の変調方式で定める１０２４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１０×２ビットを記憶する２０個のカラムを有し、カラム方向に６４８００／（１０×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２０個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２０個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の２０個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の２０個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の２０個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが６の位置とし、
前記記憶手段の２０個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが６の位置とし、
前記記憶手段の２０個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが９の位置とし、
前記記憶手段の２０個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが１３の位置とし、
前記記憶手段の２０個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが１４の位置とし、
前記記憶手段の２０個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが１４の位置とし、
前記記憶手段の２０個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが１６の位置とし、
前記記憶手段の２０個のカラムのうちの１３番目のカラムの書き始めの位置を、アドレスが２１の位置とし、
前記記憶手段の２０個のカラムのうちの１４番目のカラムの書き始めの位置を、アドレスが２１の位置とし、
前記記憶手段の２０個のカラムのうちの１５番目のカラムの書き始めの位置を、アドレスが２３の位置とし、
前記記憶手段の２０個のカラムのうちの１６番目のカラムの書き始めの位置を、アドレスが２５の位置とし、
前記記憶手段の２０個のカラムのうちの１７番目のカラムの書き始めの位置を、アドレスが２５の位置とし、
前記記憶手段の２０個のカラムのうちの１８番目のカラムの書き始めの位置を、アドレスが２６の位置とし、
前記記憶手段の２０個のカラムのうちの１９番目のカラムの書き始めの位置を、アドレスが２８の位置とし、
前記記憶手段の２０個のカラムのうちの２０番目のカラムの書き始めの位置を、アドレスが３０の位置とする
データ処理装置。
［項目１９］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが１２ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の１２ビットの符号ビットが、所定の変調方式で定める４０９６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１２×１ビットを記憶する１２個のカラムを有し、カラム方向に６４８００／（１２×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを0として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１２個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１２個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の１２個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の１２個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の１２個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の１２個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが９の位置とする
データ処理装置。
［項目２０］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１１個の符号化率それぞれの、符号長Ｎが６４８００ビットのＬＤＰＣ符号であり、
前記ｍビットが１２ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の１２ビットの符号ビットが、所定の変調方式で定める４０９６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１２×２ビットを記憶する２４個のカラムを有し、カラム方向に６４８００／（１２×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２４個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２４個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２４個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが１２の位置とし、
前記記憶手段の２４個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが１３の位置とし、
前記記憶手段の２４個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが１６の位置とし、
前記記憶手段の２４個のカラムのうちの１３番目のカラムの書き始めの位置を、アドレスが１７の位置とし、
前記記憶手段の２４個のカラムのうちの１４番目のカラムの書き始めの位置を、アドレスが１９の位置とし、
前記記憶手段の２４個のカラムのうちの１５番目のカラムの書き始めの位置を、アドレスが２１の位置とし、
前記記憶手段の２４個のカラムのうちの１６番目のカラムの書き始めの位置を、アドレスが２２の位置とし、
前記記憶手段の２４個のカラムのうちの１７番目のカラムの書き始めの位置を、アドレスが２３の位置とし、
前記記憶手段の２４個のカラムのうちの１８番目のカラムの書き始めの位置を、アドレスが２６の位置とし、
前記記憶手段の２４個のカラムのうちの１９番目のカラムの書き始めの位置を、アドレスが３７の位置とし、
前記記憶手段の２４個のカラムのうちの２０番目のカラムの書き始めの位置を、アドレスが３９の位置とし、
前記記憶手段の２４個のカラムのうちの２１番目のカラムの書き始めの位置を、アドレスが４０の位置とし、
前記記憶手段の２４個のカラムのうちの２２番目のカラムの書き始めの位置を、アドレスが４１の位置とし、
前記記憶手段の２４個のカラムのうちの２３番目のカラムの書き始めの位置を、アドレスが４１の位置とし、
前記記憶手段の２４個のカラムのうちの２４番目のカラムの書き始めの位置を、アドレスが４１の位置とする
データ処理装置。
［項目２１］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが２ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の２ビットの符号ビットが、所定の変調方式で定める４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に２×１ビットを記憶する２個のカラムを有し、カラム方向に１６２００／（２×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とする
データ処理装置。
［項目２２］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが２ビットであり、かつ、前記整数bが２であり、
前記ＬＤＰＣ符号の２ビットの符号ビットが、所定の変調方式で定める４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に２×２ビットを記憶する４個のカラムを有し、カラム方向に１６２００／（２×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが３の位置とする
データ処理装置。
［項目２３］
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが４ビットであり、かつ、前記整数bが１であり、
前記ＬＤＰＣ符号の４ビットの符号ビットが、所定の変調方式で定める１６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に１６２００／（４×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが３の位置とする
データ処理装置。
［項目２４］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが４ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の４ビットの符号ビットが、所定の変調方式で定める１６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に４×２ビットを記憶する８個のカラムを有し、カラム方向に１６２００／（４×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の８個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の８個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の８個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが２０の位置とし、
前記記憶手段の８個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが２０の位置とし、
前記記憶手段の８個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが２１の位置とする
データ処理装置。
［項目２５］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが６ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の６ビットの符号ビットが、所定の変調方式で定める６４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に６×１ビットを記憶する６個のカラムを有し、カラム方向に１６２００／（６×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の６個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の６個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の６個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の６個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の６個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の６個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目２６］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが６ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の６ビットの符号ビットが、所定の変調方式で定める６４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に６×２ビットを記憶する１２個のカラムを有し、カラム方向に１６２００／（６×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが６の位置とし、
前記記憶手段の１２個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の１２個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目２７］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが８ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の８ビットの符号ビットが、所定の変調方式で定める２５６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に８×１ビットを記憶する８個のカラムを有し、カラム方向に１６２００／（８×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の８個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の８個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の８個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の８個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが２０の位置とし、
前記記憶手段の８個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが２０の位置とし、
前記記憶手段の８個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが２１の位置とする
データ処理装置。
［項目２８］
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが１０ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の１０ビットの符号ビットが、所定の変調方式で定める１０２４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１０×１ビットを記憶する１０個のカラムを有し、カラム方向に１６２００／（１０×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１０個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１０個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の１０個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１０個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１０個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１０個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１０個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１０個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが４の位置とし、
前記記憶手段の１０個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の１０個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目２９］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが１０ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の１０ビットの符号ビットが、所定の変調方式で定める１０２４個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１０×２ビットを記憶する２０個のカラムを有し、カラム方向に１６２００／（１０×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２０個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２０個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２０個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２０個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２０個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２０個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２０個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２０個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２０個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの１３番目のカラムの書き始めの位置を、アドレスが５の位置とし、
前記記憶手段の２０個のカラムのうちの１４番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の２０個のカラムのうちの１５番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の２０個のカラムのうちの１６番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の２０個のカラムのうちの１７番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の２０個のカラムのうちの１８番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２０個のカラムのうちの１９番目のカラムの書き始めの位置を、アドレスが８の位置とし、
前記記憶手段の２０個のカラムのうちの２０番目のカラムの書き始めの位置を、アドレスが１０の位置とする
データ処理装置。
［項目３０］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが１２ビットであり、かつ、前記整数ｂが１であり、
前記ＬＤＰＣ符号の１２ビットの符号ビットが、所定の変調方式で定める４０９６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１２×１ビットを記憶する１２個のカラムを有し、カラム方向に１６２００／（１２×１）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の１２個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の１２個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の１２個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の１２個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが６の位置とし、
前記記憶手段の１２個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の１２個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが７の位置とする
データ処理装置。
［項目３１］
項目６に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＤＶＢ−Ｓ．２の規格に規定された、１０個の符号化率それぞれの、符号長Ｎが１６２００ビットのＬＤＰＣ符号であり、
前記ｍビットが１２ビットであり、かつ、前記整数ｂが２であり、
前記ＬＤＰＣ符号の１２ビットの符号ビットが、所定の変調方式で定める４０９６個の信号点のうちのいずれかにマッピングされ、
前記記憶手段が、ロウ方向に１２×２ビットを記憶する２４個のカラムを有し、カラム方向に１６２００／（１２×２）ビットを記憶する
場合において、
前記並び替え手段は、
前記記憶手段のカラム方向の先頭の位置のアドレスを０として、前記記憶手段のカラム方向の各位置のアドレスを、昇順の整数で表すとき、
前記記憶手段の２４個のカラムのうちの１番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの２番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの３番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの４番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの５番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの６番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの７番目のカラムの書き始めの位置を、アドレスが０の位置とし、
前記記憶手段の２４個のカラムのうちの８番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の２４個のカラムのうちの９番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の２４個のカラムのうちの１０番目のカラムの書き始めの位置を、アドレスが１の位置とし、
前記記憶手段の２４個のカラムのうちの１１番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２４個のカラムのうちの１２番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２４個のカラムのうちの１３番目のカラムの書き始めの位置を、アドレスが２の位置とし、
前記記憶手段の２４個のカラムのうちの１４番目のカラムの書き始めの位置を、アドレスが３の位置とし、
前記記憶手段の２４個のカラムのうちの１５番目のカラムの書き始めの位置を、アドレスが７の位置とし、
前記記憶手段の２４個のカラムのうちの１６番目のカラムの書き始めの位置を、アドレスが９の位置とし、
前記記憶手段の２４個のカラムのうちの１７番目のカラムの書き始めの位置を、アドレスが９の位置とし、
前記記憶手段の２４個のカラムのうちの１８番目のカラムの書き始めの位置を、アドレスが９の位置とし、
前記記憶手段の２４個のカラムのうちの１９番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの２０番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの２１番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの２２番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの２３番目のカラムの書き始めの位置を、アドレスが１０の位置とし、
前記記憶手段の２４個のカラムのうちの２４番目のカラムの書き始めの位置を、アドレスが１１の位置とする
データ処理装置。
［項目３２］
項目５に記載のデータ処理装置であって
前記ＬＤＰＣ符号は、ＱＰＳＫ(Quadrature Phase Shift Keying)，１６ＱＡＭ(Quadrature Amplitude Modulation)，６４ＱＡＭ，２５６ＱＡＭ，１０２４ＱＡＭ、又は４０９６ＱＡＭの変調がされて送信される
データ処理装置。
［項目３３］
項目２に記載のデータ処理装置であって、
前記ＬＤＰＣ符号は、ＱＣ(Quasi-Cyclic)−ＬＤＰＣ符号であり、
前記並び替え手段は、
ロウ方向とカラム方向にＬＤＰＣ符号の符号ビットを記憶する記憶手段の前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号の符号ビットがシンボルとされる場合において、
前記記憶手段の前記カラム方向に、前記ＬＤＰＣ符号の符号ビットが書き込まれるときの書き始めの位置を、前記記憶手段のカラム毎に変更するカラムツイストインターリーブを、前記並び替え処理として行う
データ処理装置。
［項目３４］
項目７に記載のデータ処理装置であって、
前記パリティインターリーブ手段と、前記並び替え手段とが、一体的に構成される
データ処理装置。
［項目３５］
データをインターリーブするデータ処理装置のデータ処理方法であって、
ＬＤＰＣ符号が、そのＬＤＰＣ符号の２ビット以上の符号ビットを１個のシンボルとして送信される場合において、
前記データ処理装置が、前記検査行列の任意の１行にある１に対応する複数の符号ビッ
トが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行う
データ処理方法。
［項目３６］
インターリーブがされ、２ビット以上の符号ビットが１個のシンボルにされて送信されてくるＬＤＰＣ符号を受信するデータ処理装置であって、
検査行列の任意の１行にある１に対応するＬＤＰＣ符号の複数の符号ビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行う
ことにより得られるＬＤＰＣ符号を対象として、前記並び替え処理に対応する逆の並び替えである逆並び替え処理を行う逆並び替え手段と、
前記逆並び替え処理が行われた前記ＬＤＰＣ符号のＬＤＰＣ復号を行うＬＤＰＣ復号手段と
を具備するデータ処理装置。
［項目３７］
項目３６に記載のデータ処理装置であって、
前記逆並び替え手段は、
ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、
前記検査行列の任意の１行にある１に対応する前記ＬＤＰＣ符号の複数の符号ビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行う
ことにより得られるＬＤＰＣ符号を対象として、逆並び替え処理を行い、
前記ＬＤＰＣ復号手段は、前記逆並び替え処理が行われ、かつ、前記パリティインターリーブに対応するデインターリーブであるパリティデインターリーブが行われていない前記ＬＤＰＣ符号のＬＤＰＣ復号を、前記検査行列に対して、前記パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う
データ処理装置。
［項目３８］
インターリーブがされ、２ビット以上の符号ビットが１個のシンボルにされて送信されてくるＬＤＰＣ符号を受信するデータ処理装置のデータ処理方法であって、
前記データ処理装置が、
検査行列の任意の１行にある１に対応するＬＤＰＣ符号の複数の符号ビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行う
ことにより得られるＬＤＰＣ符号を対象として、前記並び替え処理に対応する逆の並び替えである逆並び替え処理を行い、
前記逆並び替え処理が行われた前記ＬＤＰＣ符号のＬＤＰＣ復号を行う
データ処理方法。

例えばＤＶＢ−Ｔ２規格で用いることができる、符号化ＯＦＤＭ送信装置の概略ブロック図である。 ＬＤＰＣ符号の検査行列Ｈを説明する図である。 ＬＤＰＣ符号の復号手順を説明するフローチャートである。 ＬＤＰＣ符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 送信装置１１の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 ＤＶＢ−Ｓ．２の規格に規定されているＬＤＰＣ符号の検査行列と列重みとを示す図である。 １６ＱＡＭの信号点配置を示す図である。 ６４ＱＡＭの信号点配置を示す図である。 ６４ＱＡＭの信号点配置を示す図である。 ６４ＱＡＭの信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 ＬＤＰＣ符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列Ｈ_Ｔと、そのパリティ行列Ｈ_Ｔに対応するタナーグラフを示す図である。 パリティインタリーブ後のＬＤＰＣ符号に対応する検査行列Ｈのパリティ行列Ｈ_Ｔを示す図である。 変換検査行列を示す図である。 カラムツイストインタリーバ２４の処理を説明する図である。 カラムツイストインタリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインタリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 送信処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 例えばＤＶＢ−Ｔ２規格で用いることができる、符号化ＯＦＤＭ受信装置の概略ブロック図である。 受信処理を説明するフローチャートである。 ＬＤＰＣ符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 ＬＤＰＣ復号部５６の構成例を示すブロック図である。 本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。 シンボルマッピング部及びフレームビルダがインタリーバの動作を説明する、図１に示す送信装置の部分の概略ブロック図である。 図３７に示すシンボルインタリーバの概略ブロック図である。 図３８に示すインタリーバメモリ、及び受信装置における対応するシンボルデインタリーバの概略ブロック図である。 ３２Ｋモードの場合の、図３８に示すアドレス生成部の概略ブロック図である。 図４１（ａ）は、偶数ＯＦＤＭシンボルの場合の、図４０に示すアドレス生成部を用いるインタリーバの結果を示す図であり、図４１（ｂ）は、奇数ＯＦＤＭシンボルの場合の、設計シミュレーション結果を示す図であり、図４１（ｃ）は、偶数ＯＦＤＭシンボルの場合の、異なる置換コードを用いるアドレス生成部の比較結果を示す図であり、図４１（ｄ）は、奇数ＯＦＤＭシンボルの場合の、異なる置換コードを用いるアドレス生成部の比較結果を示す図である。 図２９に示すシンボルデインタリーバの概略ブロック図である。 図４３（ａ）は、偶数ＯＦＤＭシンボルの場合の、図５に示すアドレス生成部を用いるインタリーバの結果を示す図であり、インタリーバの入力において隣接していたサブキャリアの、インタリーバの出力における距離のプロットを示す。図４３（ｂ）は、奇数ＯＦＤＭシンボルの場合の、図５に示すアドレス生成部を用いるインタリーバの結果を示す図であり、インタリーバの入力において隣接していたサブキャリアの、インタリーバ出力における距離のプロットを示す。 図４２に示すシンボルインタリーバの概略ブロック図であり、奇数インタリーブモードのみに従ってインタリーブが実行される動作モードを示す。 図４２に示すシンボルデインタリーバの概略ブロック図であり、奇数インタ処理のみに従ってインタリーブが実行される動作モードを示す。

Claims (30)

1. ＯＦＤＭ（Orthogonal Frequency Division Multiplexed：直交周波数分割多重）シンボルの所定の数のサブキャリア信号を介して、データビットを通信するデータ処理装置であって、
   ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うパリティインタリーブ手段と、
   前記パリティインタリーブされたビットを、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調方式の変調シンボルに相当するデータシンボルにマッピングするマッピング部と、
   前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数のデータシンボルをシンボルインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で当該シンボルインタリーバのシンボルインタリーバメモリから前記サブキャリア信号に読み出してマッピングを実行するように構成されたシンボルインタリーバと、
   前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するアドレス生成部とを具備し、
   前記アドレス生成部は、
   所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
   前記サブキャリア信号のうちの１つの前記アドレスを生成するために、前記レジスタ段のコンテンツを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
   アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
   前記所定の最大有効アドレスは、３２０００であり、
   前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
   

   

   を有し、
   前記置換コードは、以下の表
   

   

   に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
   データ処理装置。
2. 請求項１に記載のデータ処理装置であって、
   前記ＬＤＰＣ符号のパリティビットのビット数Ｍは、素数以外の値であり、
   前記パリティビットのビット数Ｍの１とＭ以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Ｍとなる２つの約数をＰ及びｑと、
   前記ＬＤＰＣ符号の情報ビットのビット数をＫと、
   ０以上Ｐ未満の整数をｘと、
   ０以上ｑ未満の整数をｙと、
   それぞれするとき、
   前記パリティインタリーブ手段は、前記ＬＤＰＣ符号のＫ＋１ないしＫ＋Ｍ番目の符号ビットであるパリティビットのうちの、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブする
   データ処理装置。
3. 請求項２に記載のデータ処理装置であって、
   前記ＬＤＰＣ符号化データビットの２ビット以上の符号ビットを１個の前記データシンボルとして送信する場合において、
   前記検査行列の任意の１行にある１に対応する複数の符号ビットが、同一のデータシンボルに含まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットを並び替える並び替え処理を行う並び替え手段をさらに具備する
   データ処理装置。
4. 請求項３に記載のデータ処理装置であって、
   前記ＬＤＰＣ符号の前記検査行列は、前記ＬＤＰＣ符号の前記情報ビットに対応し、巡回構造になっている情報行列を有し、
   前記並び替え手段は、
   ロウ方向とカラム方向にＬＤＰＣ符号の符号ビットを記憶するビットインタリーバメモリの前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号化データビットがシンボルとされる場合において、
   前記ビットインタリーバメモリの前記カラム方向に、前記ＬＤＰＣ符号の符号ビットが書き込まれるときの書き始めの位置を、前記ビットインタリーバメモリのカラム毎に変更するカラムツイストインタリーブを、前記並び替え処理として行う
   データ処理装置。
5. 請求項４に記載のデータ処理装置であって、
   前記ＬＤＰＣ符号の検査行列のうちの、前記ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列は、前記パリティインタリーブに相当する列置換によって、前記パリティ行列の一部を除く部分が巡回構造になっている擬似巡回構造になる
   データ処理装置。
6. 請求項５に記載のデータ処理装置であって、
   前記ＬＤＰＣ符号化データビットのｍビットが、１個のシンボルにされる場合において、
   前記ＬＤＰＣ符号の符号長をＮビットとするとともに、所定の正の整数をｂとするとき、
   前記ビットインタリーバメモリは、前記ロウ方向にｍｂビットを記憶するとともに、前記カラム方向にＮ／（ｍｂ）ビットを記憶し、
   前記ＬＤＰＣ符号化データビットは、前記ビットインタリーバメモリの前記カラム方向に書き込まれ、その後、前記ロウ方向に読み出され、
   前記ビットインタリーバメモリの前記ロウ方向に読み出されたｍｂビットの符号ビットが、ｂ個のシンボルにされる
   データ処理装置。
7. 請求項１に記載のデータ処理装置であって、
   前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
   前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
   データ処理装置。
8. ＯＦＤＭシンボルの所定の数のサブキャリア信号を用いて、データビットを通信する送信装置であって、
   前記データビットに対し、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うように構成されたＬＤＰＣ符号化部と、
   前記ＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うパリティインタリーブ手段と、
   前記パリティインタリーブされたＬＤＰＣ符号化データビットを、前記ＯＦＤＭシンボル前記サブキャリア信号の変調方式の変調シンボルに相当するデータシンボルにマッピングするマッピング部と、
   前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための、所定の数のデータシンボルをシンボルインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから前記サブキャリア信号に読み出して、前記データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するように構成されたシンボルインタリーバと、
   前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するアドレス生成部とを具備し、
   前記アドレス生成部は、
   所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
   前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段のコンテンツを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
   アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
   前記所定の最大有効アドレスは、３２０００であり、
   前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
   

   

   を有し、
   前記置換コードは、以下の表
   

   

   に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
   送信装置。
9. 請求項８に記載の送信装置であって、
   ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格、ＤＶＢ−Ｈ（Digital Video Broadcasting-Handheld）規格、ＤＶＢ−Ｔ２（Digital Video Broadcasting-Terrestrial2）規格、又はＤＶＢ−Ｃ２（Digital Video Broadcasting-Cable2）規格を含むディジタルビデオ放送規格に従ってデータを送信する
   送信装置。
10. ＯＦＤＭシンボルの所定の数のサブキャリア信号を介してデータビットを通信するデータ通信方法であって、
    ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うステップと、
    前記パリティインタリーブされたＬＤＰＣ符号化データビットを、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調方式の変調シンボルに相当するデータシンボルにマッピングするステップと、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数のデータシンボルを、シンボルインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するステップと、
    前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    データ通信方法。
11. 請求項１０に記載のデータ通信方法であって、
    前記ＬＤＰＣ符号のパリティビットのビット数Ｍは、素数以外の値であり、
    前記パリティビットのビット数Ｍの１とＭ以外の約数のうちの２つの約数であり、かつ、積が前記パリティビットのビット数Ｍとなる２つの約数をＰ及びｑと、
    前記ＬＤＰＣ符号の情報ビットのビット数をＫと、
    ０以上Ｐ未満の整数をｘと、
    ０以上ｑ未満の整数をｙと、
    それぞれするとき、
    前記パリティインタリーブを行うステップは、前記ＬＤＰＣ符号のＫ＋１ないしＫ＋Ｍ番目の符号ビットであるパリティビットのうちの、Ｋ＋ｑｘ＋ｙ＋１番目の符号ビットを、Ｋ＋Ｐｙ＋ｘ＋１番目の符号ビットの位置にインタリーブするステップを含む
    データ通信方法。
12. 請求項１１に記載のデータ通信方法であって、さらに、
    前記ＬＤＰＣ符号化データビットが、当該ＬＤＰＣ符号の２ビット以上の符号ビットを１個の前記データシンボルとして送信される場合において、
    前記検査行列の任意の１行にある１に対応する複数の符号化データビットが、同一のデータシンボルに含まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットの符号ビットを並び替える並び替え処理を行うステップを具備する
    データ通信方法。
13. 請求項１２に記載のデータ通信方法であって、
    前記ＬＤＰＣ符号の前記検査行列は、前記ＬＤＰＣ符号の前記情報ビットに対応し、巡回構造になっている情報行列を有し、
    前記並び替え処理を行うステップは、
    ロウ方向とカラム方向にＬＤＰＣ符号の符号ビットを記憶するビットインタリーバメモリの前記カラム方向に書き込まれ、前記ロウ方向に読み出される前記ＬＤＰＣ符号化データビットがシンボルとされる場合において、
    前記ビットインタリーバメモリの前記カラム方向に、前記ＬＤＰＣ符号化データビットが書き込まれるときの書き始めの位置を、前記ビットインタリーバメモリのカラム毎に変更するカラムツイストインタリーブを、前記並び替え処理として行うステップを含む
    データ通信方法。
14. 請求項１１に記載のデータ通信方法であって、
    前記カラムツイストインタリーブを行うステップは、前記ＬＤＰＣ符号の検査行列のパリティ行列を、前記パリティインタリーブに相当する列置換によって、前記パリティ行列の一部を除く部分が巡回構造になっている擬似巡回構造にするステップを含む
    データ通信方法。
15. 請求項１４に記載のデータ通信方法であって、
    前記ＬＤＰＣ符号化データビットのｍビットが、１個のシンボルにされる場合において、
    前記ＬＤＰＣ符号の符号長をＮビットとするとともに、所定の正の整数をｂとするとき、
    前記ビットインタリーバメモリへの書き込み及び読み出しは、
    前記ロウ方向にｍｂビットを記憶するとともに、前記カラム方向にＮ／（ｍｂ）ビットを記憶し、
    前記ＬＤＰＣ符号化データビットを、前記ビットインタリーバメモリの前記カラム方向に書き込み、
    前記ビットインタリーバメモリから前記ロウ方向に読み出し、
    前記ビットインタリーバメモリからの前記ロウ方向に読み出されたｍｂビットの符号ビットを、ｂ個のシンボルにすることを含む
    データ通信方法。
16. 請求項１５に記載のデータ通信方法であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    データ通信方法。
17. ＯＦＤＭシンボルの複数のサブキャリア信号を介してデータビットを送信する送信方法であって、
    前記データビットに対し、ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うステップと、
    前記ＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行うステップと、
    前記パリティインタリーブされたＬＤＰＣ符号化データビットを、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調方式の変調シンボルに相当するデータシンボルにマッピングするステップと、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための、所定の数のデータシンボルをシンボルインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから前記サブキャリア信号に読み出して、前記データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するステップと、
    前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するステップとを具備し、
    前記アドレスを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    送信方法。
18. 請求項１７に記載の送信方法であって、さらに、
    ＤＶＢ−Ｔ、ＤＶＢ−Ｈ、ＤＶＢ−Ｔ２又はＤＶＢ−Ｃ２を含むディジタルビデオ放送規格に従って変調されたＯＦＤＭシンボルを送信する
    送信方法。
19. ＯＦＤＭシンボルの所定の数のサブキャリア信号からデータシンボルからデータビットを再生し、出力ビットストリームを形成するデータ処理装置であって、
    前記ＯＦＤＭシンボルのサブキャリア信号から受信した所定の数のデータシンボルをシンボルインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから出力シンボルストリームに読み出し、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するシンボルデインタリーバと、
    前記出力シンボルストリームの前記各データシンボルのうち、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調シンボルに相当するデータシンボルを、変調方式に対応するデータビットに変換することにより、前記出力シンボルストリームの前記データシンボルから、パリティインタリーブされたＬＤＰＣ符号化データビットを生成するデマッピング部と、
    前記データビットの符号化に用いられたＬＤＰＣ符号の情報ビットに対応する情報行列の任意の１行における１の値に対応する複数の前記ＬＤＰＣ符号化データビットが、同じシンボルに組み込まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットの並び替えを元に戻す逆並び替え処理を行う逆並び替え手段と、
    前記逆並び替え処理を施された前記ＬＤＰＣ符号化データビットをＬＤＰＣ復号して、出力データビットを形成するＬＤＰＣ復号手段とを具備し、
    前記シンボルデインタリーバは、
    前記受信されたデータシンボル毎に、当該受信されたデータシンボルが前記出力シンボルストリームにマッピングされる前記サブキャリア信号を示す前記アドレスのセットを生成するアドレス生成部を有し、
    前記アドレス生成部は、
    所定の数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段のコンテンツを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    データ処理装置。
20. 請求項１９に記載のデータ処理装置であって、
    前記逆並び替え手段によって前記ＬＤＰＣ符号化データビットに対して行われる逆並び替え処理は、送信装置における対応する並び替え手段により行われた符号化データビットの並び替えを元に戻すものであり、
    前記対応する並び替え手段は、前記ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行った後、前記検査行列の任意の１行にある１に対応する前記複数のＬＤＰＣ符号化データビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号の符号ビットを並び替える並び替え処理を行ったものであり、
    前記ＬＤＰＣ復号手段は、前記逆並び替え処理が行われ、かつ、前記パリティインタリーブに対応するデインタリーブであるパリティデインタリーブが行われていない前記ＬＤＰＣ符号化データビットのＬＤＰＣ復号を、前記検査行列に対して、前記パリティインタリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う
    データ処理装置。
21. 請求項２０に記載のデータ処理装置であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    データ処理装置。
22. 請求項２０又は２１に記載のデータ処理装置であって、
    前記シンボルインタリーバメモリは、
    偶数ＯＦＤＭシンボルについては、並び順に従って、前記データシンボルを前記シンボルインタリーバメモリに読み込み、前記アドレス生成部によって生成されたアドレスのセットに従って、前記データシンボルを前記シンボルインタリーバメモリから読み出すことにより、前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングし、
    奇数ＯＦＤＭシンボルについては、前記アドレス生成部によって生成されたアドレスのセットに従って、前記データシンボルを前記シンボルインタリーバに読み込み、並び順に従って、前記データシンボルを前記シンボルインタリーバメモリから読み出すことにより、前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするように構成される
    データ処理装置。
23. ＯＦＤＭシンボルの所定の数のサブキャリア信号からデータシンボルからデータビットを再生し、出力ビットストリームを形成する受信装置であって、
    前記ＯＦＤＭシンボルのサブキャリア信号から受信した所定の数のデータシンボルをシンボルインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから出力シンボルストリームに読み出し、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するシンボルデインタリーバと、
    前記出力シンボルストリームの前記各データシンボルのうち、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調シンボルに相当するデータシンボルを、変調方式に対応するデータビットに変換することにより、前記出力シンボルストリームの前記データシンボルから、パリティインタリーブされたＬＤＰＣ符号化データビットを生成するデマッピング部と、
    前記データビットの符号化に用いられたＬＤＰＣ符号の情報ビットに対応する情報行列の任意の１行における１の値に対応する複数の前記ＬＤＰＣ符号化データビットが、同じシンボルに組み込まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットの並び替えを元に戻す逆並び替え処理を行う逆並び替え手段と、
    前記逆並び替え処理を施された前記ＬＤＰＣ符号化データビットをＬＤＰＣ復号して、出力データビットを形成するＬＤＰＣ復号手段とを具備し、
    前記シンボルデインタリーバは、
    前記受信されたデータシンボル毎に、当該受信されたデータシンボルが前記出力シンボルストリームにマッピングされる前記サブキャリア信号を示す前記アドレスのセットを生成するアドレス生成部を有し、
    前記アドレス生成部は、
    所定の数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段のコンテンツを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    受信装置。
24. 請求項２３に記載の受信装置であって、
    前記データビットは、ＤＶＢ−Ｔ、ＤＶＢ−Ｈ、ＤＶＢ−Ｔ２又はＤＶＢ−Ｃ２を含むディジタルビデオ放送規格に従って変調されて、前記ＯＦＤＭシンボルとされたものである
    受信装置。
    
    
25. ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したデータシンボルからデータビットを再生して出力ビットストリームを形成するデータ処理方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをシンボルインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから出力シンボルストリームに読み出し、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するステップと、
    前記出力シンボルストリームの前記各データシンボルのうち、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調シンボルに相当するデータシンボルを、変調方式に対応するデータビットに変換することにより、前記出力シンボルストリームの前記データシンボルから、パリティインタリーブされたＬＤＰＣ符号化データビットを生成し、
    ＬＤＰＣ符号の情報ビットに対応する情報行列の任意の１行における１の値に対応する複数の前記ＬＤＰＣ符号化データビットが、同じシンボルに組み込まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットの並び替えを元に戻す逆並び替え処理を行うステップと、
    前記逆並び替え処理を施された前記ＬＤＰＣ符号化データビットをＬＤＰＣ復号して、出力データビットを形成するステップとを具備し、
    前記データシンボルを前記シンボルインタリーバメモリに読み込むステップ、及び前記データシンボルを前記シンボルインタリーバメモリから読み出すステップは、
    前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するステップを含み、
    前記アドレスを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    データ処理方法。
26. 請求項２５に記載のデータ処理方法であって、
    前記パリティインタリーブされたＬＤＰＣ符号化データビットに逆並び替え処理を行うステップは、前記ＬＤＰＣ符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったＬＤＰＣ符号化を行うことにより得られるＬＤＰＣ符号化データビットのパリティビットを、他のパリティビットの位置にインタリーブするパリティインタリーブを行った後、前記検査行列の任意の１行にある１に対応する複数の前記ＬＤＰＣ符号化データビットが、同一のシンボルに含まれないように、前記ＬＤＰＣ符号化データビットを並び替える並び替え処理を行うことによって並べ替えられた前記パリティインタリーブされたＬＤＰＣ符号化データビットの並び替えを元に戻すステップを含み、
    前記ＬＤＰＣ符号化データビットをＬＤＰＣ復号するステップは、前記逆並び替え処理が行われ、かつ、前記パリティインタリーブに対応するデインタリーブであるパリティデインタリーブが行われていない前記ＬＤＰＣ符号化データビットのＬＤＰＣ復号を、前記検査行列に対して、前記パリティインタリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行うステップを含む
    データ処理方法。
27. 請求項２５に記載のデータ処理方法であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    データ処理方法。
28. 請求項２５に記載のデータ処理方法であって、
    前記データシンボルを前記シンボルインタリーバメモリに読み込むステップ、及び前記データシンボルを前記シンボルインタリーバメモリから読み出すステップは、
    偶数ＯＦＤＭシンボルについては、並び順に従って、前記データシンボルを前記シンボルインタリーバメモリに読み込み、前記アドレス生成部によって生成されたアドレスのセットに従って、前記データシンボルを前記シンボルインタリーバメモリから読み出すことにより、前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングし、
    奇数ＯＦＤＭシンボルについては、前記アドレス生成部によって生成されたアドレスのセットに従って、前記データシンボルを前記シンボルインタリーバメモリに読み込み、並び順に従って、前記データシンボルを前記シンボルインタリーバメモリから読み出すことにより、前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングすることを含む
    データ処理方法。
29. ＯＦＤＭシンボルの所定の数のサブキャリア信号からデータビットを受信して出力ビットストリームを形成するデータ処理方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをシンボルインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記シンボルインタリーバメモリから出力シンボルストリームに読み出し、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するステップと、
    前記出力シンボルストリームの前記各データシンボルのうち、前記ＯＦＤＭシンボルの前記サブキャリア信号の変調シンボルに相当するデータシンボルを、変調方式に対応するデータビットに変換することにより、前記出力シンボルストリームの前記データシンボルから、パリティインタリーブされたＬＤＰＣ符号化データビットを生成するステップと、
    ＬＤＰＣ符号の情報ビットに対応する情報行列の任意の１行における１の値に対応する複数の前記ＬＤＰＣ符号化データビットが、同じシンボルに組み込まれないように、前記パリティインタリーブされたＬＤＰＣ符号化データビットの並び替えを元に戻す逆並び替え処理を行うステップと、
    前記逆並び替え処理を施された前記ＬＤＰＣ符号化データビットをＬＤＰＣ復号して、出力データビットを形成するステップとを具備し、
    前記データシンボルを前記シンボルインタリーバメモリに読み込むステップ、及び前記データシンボルを前記シンボルインタリーバメモリから読み出すステップは、
    前記データシンボル毎に、当該データシンボルがマッピングされる前記サブキャリア信号のうちの１つを示す前記アドレスのセットを生成するステップを含み、
    前記アドレスを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、３２０００であり、
    前記線形フィードバックシフトレジスタは、１４段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    

    

    を有し、
    前記置換コードは、以下の表
    

    

    
    に従って、１つの付加的なビットを用いて、ｎ番目の前記レジスタ段に存在するビットＲ’_ｉ［ｎ］から、ｉ番目のデータシンボルについての１５ビットのアドレスＲ_ｉ［ｎ］を形成する
    データ処理方法。
30. 請求項２９に記載のデータ処理方法であって、
    前記データビットは、ＤＶＢ−Ｔ、ＤＶＢ−Ｈ、ＤＶＢ−Ｔ２又はＤＶＢ−Ｃ２を含むディジタルビデオ放送規格に従って変調されて、前記ＯＦＤＭシンボルとされたものである
    データ処理方法。

Images