JP5047187B2 - キャリブレーション装置、キャリブレーション方法、及び試験装置 - Google Patents

Description

本発明は、キャリブレーション装置、キャリブレーション方法、及び試験装置に関する。特に本発明は、入力信号のジッタを測定するジッタ測定回路をキャリブレーションするキャリブレーション装置に関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１． 出願番号 １１／５８２，１４３ 出願日 ２００６年１０月１７日

ジッタを測定する回路として、オンチップでジッタを測定する回路が考えられる。例えば、当該回路は、チップ内で生成される高周波信号のジッタを測定し、被測定信号のジッタ振幅を電圧振幅に変換してチップ外に出力する。当該電圧振幅を、ジッタ測定回路のジッタ出力ゲインで除算することにより、チップ外においてジッタ値を検出することができる。

ジッタ測定回路のジッタ出力ゲインは、回路設計に基づく設計値を用いることができる。また、他の方式として、チップ外から既知のジッタを有する信号をジッタ測定回路に与え、ジッタ測定回路の出力振幅を測定する場合も考えられる。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

しかし、半導体の製造プロセスが微細化するに伴い、ジッタ測定回路のトランジスタ、抵抗、容量等の回路要素の特性が、プロセス変動により大きくばらつくようになっている。このため、実際のジッタ出力ゲインは設計値に対して大きな誤差を有してしまう。

また、チップ外部から既知のジッタを有する信号を入力する方式では、ジッタ測定回路の特性が、オンチップの高周波信号を測定する場合と同等となるように、オンチップの高周波信号と同等の周波数を有する信号を外部から入力する必要がある。しかし、チップの入力ピンから、例えば数ＧＨｚ程度の高周波数の信号をチップ内に供給することは困難である。

また係る場合には、高周波信号は容易に品質劣化するので、ジッタ測定回路に入力される信号のジッタ振幅は、チップ外において印加した信号のジッタ振幅と等しくならない。このため、ジッタ測定回路に実際に入力される信号のジッタ振幅が不明確となり、ジッタ出力ゲインを精度よく求めることが困難である。

また、信号品質を劣化させることなく高周波信号をジッタ測定回路に入力すれば、ジッタ出力ゲインを精度よく求めることができるが、この場合、多大な設計コストを要するという問題が生じる。

そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできるキャリブレーション装置、キャリブレーション方法、及び試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本明細書に含まれるイノベーションに関連する第１の側面によるキャリブレーション装置の一つの例によると、入力信号と、可変遅延回路により入力信号を遅延させた遅延信号とに基づいて、入力信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置であって、可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、ジッタ測定回路が、第１の遅延量及び第２の遅延量に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン算出部とを備えるキャリブレーション装置を提供する。

本明細書に含まれるイノベーションに関連する第２の側面によるキャリブレーション装置の一つの例によると、被測定回路と同一の半導体パッケージの内部に設けられ、被測定回路が出力する被測定信号と、可変遅延回路により被測定信号を遅延させた遅延信号とに基づいて、被測定信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置であって、可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、ジッタ測定回路が、第１の遅延量及び第２の遅延量に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン算出部とを備えるキャリブレーション装置を提供する。

本明細書に含まれるイノベーションに関連する第３の側面によるキャリブレーション方法の一つの例によると、入力信号と、可変遅延回路により入力信号を遅延させた遅延信号とに基づいて、入力信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション方法であって、可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定し、ジッタ測定回路が、第１の遅延量及び第２の遅延量に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するキャリブレーション方法を提供する。

本明細書に含まれるイノベーションに関連する第４の側面による試験装置の一つの例によると、ジッタ測定回路と同一の半導体パッケージの内部に設けられた被測定回路を試験する試験装置であって、ジッタ測定回路は、被測定回路が出力する被測定信号と、可変遅延回路により被測定信号を遅延させた遅延信号とに基づいて、被測定信号のジッタ量に応じたレベルのジッタ測定信号を出力し、試験装置は、ジッタ測定回路を予めキャリブレーションするキャリブレーション装置と、ジッタ測定信号に基づいて被試験デバイスの良否を判定する判定部とを備え、キャリブレーション装置は、可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、ジッタ測定回路が、第１の遅延量及び第２の遅延量に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路におけるゲインを算出するゲイン算出部とを有する試験装置を提供する。

本明細書に含まれるイノベーションに関連する第５の側面による記録媒体の一つの例によると、コンピュータを、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置として機能させるプログラムを格納した記録媒体であって、コンピュータを、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を複素数の解析信号に変換する解析信号生成部と、解析信号に基づいて、データ信号のジッタを測定するジッタ測定部として機能させるプログラムを格納した記録媒体を提供する。

本明細書に含まれるイノベーションに関連する第６の側面による記録媒体の一つの例によると、コンピュータを、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置として機能させるプログラムを格納した記録媒体であって、コンピュータを、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を周波数領域のスペクトルに変換するフーリエ変換部と、スペクトルにおける、クロック信号の信号成分と、雑音成分との比に基づいて、データ信号のジッタを測定するジッタ測定部として機能させるプログラムを格納した記録媒体を提供する。

本明細書に含まれるイノベーションに関連する第７の側面によるプログラムの一つの例によると、コンピュータを、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置として機能させるプログラムであって、コンピュータを、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を複素数の解析信号に変換する解析信号生成部と、解析信号に基づいて、データ信号のジッタを測定するジッタ測定部として機能させるプログラムを提供する。

本明細書に含まれるイノベーションに関連する第８の側面によるプログラムの一つの例によると、コンピュータを、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置として機能させるプログラムであって、コンピュータを、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を周波数領域のスペクトルに変換するフーリエ変換部と、スペクトルにおける、クロック信号の信号成分と、雑音成分との比に基づいて、データ信号のジッタを測定するジッタ測定部として機能させるプログラムを提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本発明の一つの実施形態に係るキャリブレーション装置１００の構成の一例を示す図である。 図２は、ジッタ測定回路３００の構成の一例を示す図である。 図３は、積分部３７０が出力するジッタ測定信号の波形の一例を示す図である。 図４Ａは、可変遅延回路３３２に第１の遅延量Ｔｄ１が設定された場合の、ジッタ信号及びジッタ測定信号の一例を示す図である。図４Ｂは、可変遅延回路３３２に第２の遅延量Ｔｄ２が設定された場合の、ジッタ信号及びジッタ測定信号の一例を示す図である。 図５は、ゲイン算出部５０の構成の一例を示す図である。 図６は、ジッタ測定回路３００の構成の他の例を示す図である。 図７は、ジッタ信号生成部３３０の構成の他の例を示す図である。 図８は、ジッタ信号生成部３３０の構成の他の例を示す図である。 図９は、ジッタ測定回路３００の構成の他の例を示す図である。 図１０は、相補データ生成器３３８の動作の一例を示すタイミングチャートである。 図１１は、相補データ生成器３３８の構成の一例を示す図である。 図１２は、本発明の一つの実施形態に係る試験装置４００の構成の一例を示す図である。

符号の説明

１００・・・キャリブレーション装置、１０・・・遅延制御部、５０・・・ゲイン算出部、９０・・・調整部、３００・・・ジッタ測定回路、３２１・・・スイッチ、３３０・・・ジッタ信号生成部、３３２・・・可変遅延回路、３３４・・・排他的論理和回路、３３６・・・位相周波数検出器、３３７・・・スイッチ、３３８・・・相補データ生成器、３３９・・・周期測定部、３４０・・・ループ部、３４１・・・クロック再生器、３４２・・・第１のＤフリップフロップ、３４３・・・第２のＤフリップフロップ、３４４・・・一致検出器、３４５・・・第３のＤフリップフロップ、３４６・・・周波数分周期、３５８・・・遅延測定回路、３６０・・・排他的論理和回路、３７０・・・積分部、３７２・・・ソース電流源、３７４・・・充放電制御部、３７６・・・シンク電流源、３７８・・・キャパシタ、３８０・・・充電制御部、３８２・・・放電制御部、４００・・・試験装置、４１０・・・判定部、５００・・・被試験回路、６００・・・半導体パッケージ

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係るキャリブレーション装置１００の構成の一例を示す図である。キャリブレーション装置１００は、ジッタ測定回路３００をキャリブレーションする。ここで、ジッタ測定回路３００は、例えば半導体回路等の被測定回路からの入力信号に含まれるジッタの振幅（ジッタ量）を測定し、当該ジッタ量に応じたジッタ測定信号を出力する回路である。

ジッタ測定回路３００は、ジッタ信号生成部３３０及び積分部３７０を備える。ジッタ信号生成部３３０及び積分部３７０は、同一の半導体パッケージ６００の内部に設けられる。半導体パッケージ６００は、内部と外部とを絶縁する樹脂等の材料で形成され、内部の回路を保護する。また、半導体パッケージ６００に設けられた端子を介して、内部と外部との間で信号を伝送する。

ジッタ信号生成部３３０は、入力信号と、可変遅延回路により入力信号を遅延させた遅延信号とに基づいて、入力信号のジッタに応じてＨ論理又はＬ論理の少なくとも一方の持続時間が変化するジッタ信号を生成する。例えばジッタ信号生成部３３０は、入力信号に略同期したジッタ信号であって、入力信号のそれぞれの立ち上がりエッジタイミングに応じて、各周期におけるパルス幅が変化するジッタ信号を生成する。

当該ジッタ信号は、例えば図２に示すように、入力信号の立ち上がりエッジ毎に所定幅のパルスを出力する回路で生成することができる。この場合、ジッタ信号の各周期におけるＬ論理の持続時間が、入力信号のそれぞれの立ち上がりエッジタイミングに応じて変化する。

積分部３７０は、ジッタ信号を積分し、入力信号のジッタ量に応じたレベルのジッタ測定信号を出力する。例えば積分部３７０は、ジッタ信号がＨ論理及びＬ論理を示す時間に応じて、キャパシタを充放電するチャージポンプであってよい。上述したように、ジッタ信号の各周期においてＨ論理又はＬ論理が持続する時間は、入力信号のジッタ量に応じて変化するので、ジッタ測定信号のレベルは、入力信号のジッタ量に応じたレベルとなる。例えばジッタ測定信号のレベルを、入力信号の立ち上がりエッジに応じてサンプリングすることにより、入力信号の立ち上がりエッジにおけるタイミングジッタを検出することができる。

また、ジッタ測定回路３００のキャリブレーションとは、ジッタ測定回路３００の入力信号に含まれるジッタ量に対するジッタ測定信号の信号レベルの比、即ちジッタ出力ゲインを測定することをいう。

キャリブレーション装置１００は、遅延制御部１０、ゲイン算出部５０、及び調整部９０を備える。キャリブレーション装置１００は、半導体パッケージ６００の外部に設けられてよい。遅延制御部１０は、ジッタ信号生成部３３０における可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する。このとき、キャリブレーション装置１００は、ジッタ測定回路３００に、ジッタが略零である入力信号を入力させることが好ましい。キャリブレーション装置１００は、当該入力信号を生成させ、ジッタ測定回路３００に入力させる構成を更に備えてよい。この場合、ジッタの無い入力信号を生成する構成は、半導体パッケージ６００の内部に設けられることが好ましい。

ジッタ信号生成部３３０は、順次設定された第１の遅延量及び第２の遅延量に応じて、ジッタ信号を順次出力する。例えばジッタ信号生成部３３０は、第１の遅延量を設定し、ゲインが算出することができる程度の時間、ゲイン算出部５０がジッタ測定信号を測定した後、第２の遅延量を設定する。

可変遅延回路における遅延量を変化させた場合、ジッタ信号の各周期においてＨ論理又はＬ論理の持続時間の少なくとも一方が変化する。つまり、可変遅延回路における遅延量を変化させることにより、ジッタ量を変化させた入力信号をジッタ測定回路３００に順次入力した場合と等価なジッタ信号を生成することができる。

ゲイン算出部５０は、積分部３７０が、第１の遅延量及び第２の遅延量に対してそれぞれ出力するジッタ測定信号に基づいて、ジッタ測定回路３００におけるゲインを算出する。例えばゲイン算出部５０は、第１の遅延量及び第２の遅延量の差分と、それぞれのジッタ測定信号のレベルの差分との比に基づいて、ジッタ測定回路３００の積分部３７０におけるゲインを算出してよい。

ゲイン算出部５０は、第１の遅延量及び第２の遅延量を遅延制御部１０から通知されてよい。この場合、遅延制御部１０は、第１の遅延量を設定するためにジッタ信号生成部３３０に供給する第１の遅延設定信号、及び第２の遅延量を設定するためにジッタ信号生成部３３０に供給する第２の遅延設定信号を、ゲイン算出部５０にも送信してよい。遅延制御部１０は、第１の遅延設定信号の値及び第２の遅延設定信号の値を、第１の遅延量及び第２の遅延量として用いてよい。

また、ゲイン算出部５０は、ジッタ信号生成部３３０の可変遅延回路に第１の遅延設定信号及び第２の遅延設定信号が設定された場合における、当該可変遅延回路における実際の遅延量を測定し、第１の遅延量及び第２の遅延量を検出してもよい。この場合のジッタ測定回路３００及びキャリブレーション装置１００の構成及び動作については、図７及び図８において後述する。

また、ゲイン算出部５０は、ジッタ測定信号のレベルの差分として、第１の遅延量が設定された場合における、ジッタ測定信号の波形の包絡線の傾きと、第２の遅延量が設定された場合における、ジッタ測定信号の波形の包絡線の傾きとの差分を用いてよい。当該包絡線の傾きの差分を、遅延量の差分で除算することにより、ジッタ測定回路３００におけるゲインを算出することができる。

調整部９０は、ゲイン算出部５０が算出したゲインに基づいて、ジッタ測定回路３００を調整してよい。例えば調整部９０は、ジッタ測定回路３００のゲインが所定の値となるように、ジッタ測定回路３００を調整してよい。この場合、調整部９０は、積分部３７０における充電電流又は放電電流の少なくとも一方を調整してよい。

また、調整部９０は、算出したゲインを、ジッタ測定回路３００に通知してよい。ジッタ測定回路３００は、通知されたゲインを格納するレジスタを更に備えてよい。外部の装置は、ジッタ測定信号と、当該ゲインとをジッタ測定回路３００から受け取ることにより、入力信号のジッタ量を算出することができる。

図２は、ジッタ測定回路３００の構成の一例を示す図である。本例におけるジッタ信号生成部３３０は、入力信号のエッジに応じて予め定められたパルス幅のパルスを出力するパルス発生器である。

ジッタ信号生成部３３０は、可変遅延回路３３２及び排他的論理和回路３３４を有する。可変遅延回路３３２は、ジッタ信号生成部３３０が出力するパルスが有するべきパルス幅Ｗに応じた遅延量で、入力信号を遅延させる。排他的論理和回路３３４は、入力信号と、可変遅延回路３３２が出力する信号との排他的論理和をジッタ信号として出力する。但し、ジッタ信号生成部３３０の構成は、当該構成に限定されない。例えばジッタ信号生成部３３０は、論理積回路等を用いた構成をとることもできる。

積分部３７０は、ジッタ信号生成部３３０が出力するジッタ信号を積分することにより、入力信号のタイミングジッタを復調する。例えば積分部３７０は、ジッタ信号生成部３３０が出力するジッタ信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、当該ジッタ信号がＬ論理を示す間、所定の減少率で信号レベルが減少するジッタ測定信号を出力する。

このような構成及び動作により、積分部３７０は、入力信号のタイミングジッタを復調することができる。但し、積分部３７０の構成及び動作は上述した例には限定されない。積分部３７０の動作は、入力信号のタイミングジッタを復調できる構成及び動作であればよい。

本例における積分部３７０は、ソース電流源３７２、シンク電流源３７６、キャパシタ３７８、及び充放電制御部３７４を有する。ソース電流源３７２は、ジッタ測定信号の上述した増加率を規定するソース電流を生成し、シンク電流源３７６は、ジッタ測定信号の上述した減少率を規定するシンク電流を生成する。

キャパシタ３７８は、ソース電流源３７２及びシンク電流源３７６によって充放電されることにより、ジッタ測定信号の電圧レベルを生成する。また、充放電制御部３７４は、ジッタ信号がＨ論理を示す間、ソース電流からシンク電流を減じた電流でキャパシタを充電させ、ジッタ信号がＬ論理を示す間、シンク電流でキャパシタを放電させる。
このような構成により、入力信号のタイミングジッタを復調したジッタ測定信号を生成することができる。

図１において説明したように、遅延制御部１０は、可変遅延回路３３２に、第１の遅延設定信号及び第２の遅延設定信号を順次供給する。これにより、可変遅延回路３３２における遅延量を第１の遅延量及び第２の遅延量に順次設定する。ゲイン算出部５０は、可変遅延回路３３２における遅延量が第１の遅延量に設定された場合に積分部３７０が出力するジッタ測定信号の包絡線の傾きと、可変遅延回路３３２における遅延量が第２の遅延量に設定された場合に積分部３７０が出力するジッタ測定信号の包絡線の傾きとを測定してよい。

図３は、積分部３７０が出力するジッタ測定信号の波形の一例を示す図である。上述したように、積分部３７０は、ジッタ信号がＨ論理を示す間、所定の増加率で信号レベルが増加し、ジッタ信号がＬ論理を示す間、所定の減少率で信号レベルが減少するジッタ測定信号を出力する。

積分部３７０は、入力信号にジッタがない場合にジッタ測定信号の極値が所定のレベルとなるように、ソース電流源３７２及びシンク電流源３７６の電流値が予め調整される。例えば、極小値が略零のレベルとなり、極大値が一定のレベルとなるように、電流値が予め調整される。

当該調整がされた後に、タイミングジッタを有する入力信号が与えられた場合、ジッタ測定信号の極値は、図３に示すように、当該所定のレベルに対してジッタ量ΔＴに応じた差分ΔＶを有する。即ち、ジッタ測定信号は、入力信号に含まれるジッタ量に応じた信号レベルを示す。当該差分ΔＶをジッタ測定回路３００のゲインで除算することにより、タイミングジッタΔＴを算出することができる。

また、積分部３７０は、ジッタ測定信号の信号レベルを所定のタイミングでサンプル・ホールドするサンプル・ホールド回路を更に有してよい。サンプル・ホールド回路は、ジッタ信号生成部３３０が出力する信号がＨ論理を示す間、ジッタ測定信号を通過して出力し、ジッタ信号生成部３３０が出力する信号がＬ論理を示す間、ジッタ測定信号の信号レベルをホールドして出力してよい。

図４Ａは、可変遅延回路３３２に第１の遅延量Ｔｄ１が設定された場合の、ジッタ信号及びジッタ測定信号の一例を示す。また図４Ｂは、可変遅延回路３３２に第２の遅延量Ｔｄ２が設定された場合の、ジッタ信号及びジッタ測定信号の一例を示す。尚、図４Ａ及び図４Ｂの例においては、ジッタが略零の入力信号を用いた場合を説明する。

入力信号のタイミングジッタが略零であるので、図４Ａ及び図４Ｂに示すジッタ信号の立ち上がりエッジのタイミングは、理想的なタイミング（０、Ｔ、２Ｔ、・・・）と略一致している。また、それぞれのジッタ信号のパルス幅は、可変遅延回路３３２における遅延量Ｔｄ１、Ｔｄ２により定まる。

図４Ａ及び図４Ｂに示すように、ジッタ測定信号の包絡線の傾きは、可変遅延回路３３２の遅延量に応じて変化する。尚、本例においては、測定を簡易にするべく、ジッタ測定信号のレベルが略一定となる、即ちジッタ測定信号の包絡線の傾きが略零となる、第１の遅延量Ｔｄ１を用いて説明する。この場合、可変遅延回路３３２に第１の遅延量Ｔｄ１を設定した場合のジッタ測定信号の包絡線の傾きが略零となるように、ソース電流源３７２及びシンク電流源３７６の電流値を予め調整してよい。

図４Ｂに示すように、可変遅延回路３３２の遅延量を、第１の遅延量Ｔｄ１から第２の遅延量Ｔｄ２に変化させた場合、ジッタ測定信号の包絡線の傾きがαに変化する。可変遅延回路３３２の遅延量を変化させた場合、遅延量の差分Ｔｄ２−Ｔｄ１は、図３におけるジッタ量ΔＴに対応する。そして、ジッタ測定信号のレベルの変化は、図３における差分ΔＶに対応する。このため、ゲイン算出部５０は、ジッタ測定回路３００が第２の遅延量に対して出力するジッタ測定信号のレベルの単位時間当たりの増加分（即ち、包絡線の傾きα）を、遅延量の差分Ｔｄ２−Ｔｄ１で除算することにより、ジッタ測定回路３００のゲインを算出することができる。

また、本例におけるキャリブレーション装置１００は、ジッタ測定回路３００に対して半導体パッケージ６００の外部から遅延設定信号を供給し、ジッタ測定回路３００が出力するジッタ測定信号の傾きを半導体パッケージ６００の外部で測定する。これらの信号は、高周波の信号ではないので、半導体パッケージ６００を介して信号を伝送しても、信号波形等が劣化しない。このため、ジッタ測定回路３００のゲインを精度よく測定することができる。

また、本例におけるキャリブレーション装置１００によれば、入力信号の周期の絶対値、理想的なエッジのタイミング（０、Ｔ、２Ｔ、・・・）が不知であっても、ジッタ測定回路３００のジッタ出力ゲインを求めることができる。

また、ジッタ測定信号の包絡線とは、図４に示すように、ジッタ測定信号の各エッジの頂点群を直線で近似したものであってよく、ジッタ測定信号のピーク群を直線で近似したものであってもよい。

また、本例では入力信号にジッタがない場合を説明したが、入力信号にジッタがある場合であっても、ランダム成分の正負の成分がお互いキャンセルする程度の期間測定すれば、ジッタのランダム成分は包絡線の傾きに影響を与えない。

また、それぞれの入力信号のジッタの確定成分は略等しいと考えられ、それぞれのジッタ測定信号の包絡線の傾きの差分を求めることにより、ジッタの確定成分の影響を低減することができる。このような動作により、ジッタ測定回路３００におけるジッタ出力ゲインを精度よく求めることができる。

図５は、ゲイン算出部５０の構成の一例を示す図である。本例におけるゲイン算出部５０は、図４において説明したように、第１の遅延量に対応するジッタ測定信号のレベルが略一定となるようにジッタ測定回路３００を調整する。

ゲイン算出部５０は、初期調整部５２及び算出部５４を有する。初期調整部５２は、第１の遅延量を設定した場合に、ジッタ測定信号の極大値及び極小値のレベルが、それぞれ略一定となるように、ジッタ測定回路３００を調整する。

例えば初期調整部５２は、ジッタ測定回路３００のソース電流源３７２及びシンク電流源３７６における電流値を調整してよい。また、図１において説明した調整部９０が、初期調整部５２として更に機能してもよい。

算出部５４は、初期調整部５２が調整したジッタ測定回路３００に、第２の遅延量を設定した場合のジッタ測定信号の包絡線の傾きと、第１の遅延量及び第２の遅延量の差分とに基づいて、ジッタ測定回路３００におけるジッタ出力ゲインを算出する。算出部５４は、図１から図４において説明した方法により、ジッタ出力ゲインを算出してよい。

また、初期調整部５２は、ジッタ測定回路３００の調整が終了した旨を算出部５４に通知してよい。また、算出部５４は、算出したジッタ出力ゲインを、調整部９０に通知してよい。

図６は、ジッタ測定回路３００の構成の他の例を示す図である。本例におけるジッタ信号生成部３３０は、可変遅延回路３３２と位相周波数検出器３３６を有する。本例においては、遅延制御部１０は、第１の遅延量として、入力信号の１周期と略等しい遅延量を、可変遅延回路３３２に設定してよい。

位相周波数検出器３３６は、与えられる２つの信号において、対応するエッジの位相差に応じたパルス幅の信号を出力する。可変遅延回路３３２における遅延量が、入力信号の１周期と略等しい遅延量である場合、位相周波数検出器３３６は、入力信号のそれぞれのエッジの位相と、当該エッジの前の周期におけるエッジの位相との位相差に応じたジッタ信号を、充電制御部３８０及び放電制御部３８２のゲート端子に出力する。

本例における積分部３７０は、ソース側電流源３７２、シンク側電流源３７６、キャパシタ３７８、充電制御部３８０、及び放電制御部３８２を有する。ソース側電流源３７２、シンク側電流源３７６、及びキャパシタ３７８は、図２において同一の符号を付したものと同様の機能を有する。

充電制御部３８０は、ジッタ信号に応じて、ソース側電流源３７２によりキャパシタ３７８を充電するか否かを切り替える。また放電制御部３８２は、ジッタ信号に応じて、シンク側電流源３７６によりキャパシタ３７８を放電するか否かを切り替える。

充電制御部３８０及び放電制御部３８２は、例えばＦＥＴであって、それぞれ異なる極性を有する。例えば、充電制御部３８０及び放電制御部３８２は、ジッタ信号をゲート端子に受け取り、充電制御部３８０は、ジッタ信号がＬ論理を示す場合にキャパシタ３７８を充電させ、放電制御部３８２は、ジッタ信号がＨ論理を示す場合にキャパシタ３７８を放電させる。

このような構成によっても、入力信号のジッタを復調したジッタ測定信号を生成することができる。尚、ジッタ測定回路３００は、図２に示したジッタ信号生成部３３０と、図６に示した積分部３７０とを組み合わせた構成であってよく、図６に示したジッタ信号生成部３３０と、図２に示した積分部３７０とを組み合わせた構成であってもよい。

図７は、ジッタ信号生成部３３０の構成の他の例を示す図である。本例におけるジッタ信号生成部３３０は、図２に示したジッタ信号生成部３３０の構成に加え、遅延測定回路３５８を更に有する。

遅延測定回路３５８は、可変遅延回路３３２の遅延量を測定する回路であり、半導体パッケージ６００の内部に設けられる。本例における遅延測定回路３５８は、スイッチ３３７、ループ部３４０、及び周期測定部３３９を有する。

ループ部３４０は、可変遅延回路３３２が出力する遅延信号を、可変遅延回路３３２の入力端にループさせて発振信号を生成する。スイッチ３３７は、可変遅延回路３３２が出力する遅延信号を、ループ部３４０又は排他的論理和回路３３４のいずれに供給するかを選択する。例えばスイッチ３３７は、可変遅延回路３３２の遅延量を測定する場合にループ部３４０を選択し、入力信号のジッタを測定する場合に排他的論理和回路３３４を選択する。

周期測定部３３９は、ループ部３４０における発振信号の周期を測定する。例えば周期測定部３３９は、ループ部３４０を伝送するパルス数を計数するカウンタであってよい。この場合、パルス数の計測期間を、周期測定部３３９の計数値で除算することにより、発振信号の周期を測定することができる。

ゲイン算出部５０は、周期測定部３３９における計数値を、半導体パッケージ６００の外部で受け取り、当該計数値に基づいて、可変遅延回路３３２における遅延量を算出する。発振信号の周期は、可変遅延回路３３２における遅延量と、ループ部３４０における遅延量との和に対応する。このため、ループ部３４０における遅延量が既知であれば、可変遅延回路３３２の遅延量を求めることができる。ゲイン算出部５０は、ループ部３４０における遅延量が予め与えられてよく、またループ部３４０における遅延量をゼロとして、可変遅延回路３３２の遅延量を算出してもよい。また、ループ部３４０における遅延量は未知であってもよい。本発明のキャリブレーション方法は、第１の遅延量と第２の遅延量の差分に基づいてジッタ出力ゲインを算出する方法であり、遅延量の差分を求められればよい。このため、第１の遅延設定信号及び第２の遅延設定においてループ部３４０における遅延量が同一であれば、第１の遅延量と第２の遅延量の差分を精度よく求めることができる。

また、遅延制御部１０は、スイッチ３３７を制御してよい。例えば遅延制御部１０は、スイッチ３３７にループ部３４０を選択させた状態で、第１の遅延設定信号及び第２の遅延設定信号を順次出力してよい。また、遅延制御部１０は、第１の遅延設定信号及び第２の遅延設定信号を設定した旨を、ゲイン算出部５０に通知する。ゲイン算出部５０は、第１の遅延設定信号を設定した旨の通知を受けた場合に、周期測定部３３９の計数値を初期化して、所定の時間が経過したときの周期測定部３３９の計数値を取得してよい。当該計数値を取得した場合に、ゲイン算出部５０は、その旨を遅延制御部１０に通知してよい。

遅延制御部１０は、当該通知を受けた場合に、第２の遅延設定信号を可変遅延回路３３２に設定する。ゲイン算出部５０は、第２の遅延設定信号を設定した旨の通知を受けた場合に、周期測定部３３９の計数値を初期化して、所定の時間が経過したときの周期測定部３３９の計数値を取得してよい。

周期測定部３３９の計数値は、半導体パッケージ６００を介しても精度よく受け取ることができる。このため、第１の遅延設定信号及び第２の遅延設定信号が設定された場合の、可変遅延回路３３２の遅延量を精度よく検出することができる。このため、ジッタ測定回路３００のゲインを精度よく算出することができる。

図８は、ジッタ信号生成部３３０の構成の他の例を示す図である。本例におけるジッタ信号生成部３３０は、図６に示したジッタ信号生成部３３０の構成に加え、遅延測定回路３５８を更に有する。遅延測定回路３５８は、図７に示した遅延測定回路３５８と同一である。

尚、本例におけるスイッチ３３７は、可変遅延回路３３２が出力する遅延信号を、ループ部３４０又は位相周波数検出器３３６のいずれに供給するかを選択する。例えばスイッチ３３７は、可変遅延回路３３２の遅延量を測定する場合にループ部３４０を選択し、入力信号のジッタを測定する場合に位相周波数検出器３３６を選択する。

このような構成においても、可変遅延回路３３２の遅延量を精度よく検出することができる。このため、ジッタ測定回路３００のゲインを精度よく算出することができる。

図９は、ジッタ測定回路３００の構成の他の例を示す図である。本例において入力信号はデータ信号であり、ジッタ測定回路３００は、当該データ信号のジッタを復調する。本例におけるジッタ測定回路３００は、図１から図８において説明したジッタ測定回路３００の構成に加え、相補データ生成器３３８、排他的論理和回路３６０、及びスイッチ３２１を有する。

相補データ生成器３３８は、データ信号のデータ値が遷移しないビット境界で、データ値が遷移する相補データ信号を生成する。相補データ生成器３３８の動作例及び構成例は、図１０及び図１１において後述する。

排他的論理和回路３６０は、データ信号と相補データ信号との排他的論理和を出力する。相補データ生成信号は、データ信号のデータ値が遷移しないビット境界で、データ値が遷移するので、データ信号との排他的論理和は、データ信号のそれぞれのビット境界でエッジを有するクロック信号となる。ここで、クロック信号とは、略一定の周期でエッジを有する信号であり、データ信号とは、略一定の周期でエッジを有するとは限らない信号である。

スイッチ３２１は、入力信号又は排他的論理和回路３６０が出力する信号のいずれかを選択して、ジッタ信号生成部３３０に入力する。例えばスイッチ３２１は、入力信号がデータ信号である場合に、排他的論理和回路３６０が出力する信号を選択し、入力信号がクロック信号である場合に、入力信号を選択してジッタ信号生成部３３０に入力する。

このような構成により、ジッタ測定回路３００は、データ信号のジッタを測定することができる。また、本例におけるジッタ測定回路３００に対しても、図１から図８において説明したように、キャリブレーション装置１００は、積分部３７０のゲインを算出することができる。

図１０は、相補データ生成器３３８の動作の一例を示すタイミングチャートである。相補データ生成器３３８は、入力信号（データ信号）を受け取り、入力信号の相補データ信号（complementary data signal)を生成する。相補データ信号とは、入力信号のデータ区間の境界毎に、当該データ区間の境界において入力信号のデータ値の遷移が無いことを条件としてエッジが設けられる信号である。例えば、相補データ信号は、入力信号のエッジと、相補データ信号のエッジとを同一の時間軸に並べた場合に、これらのエッジが略同一の時間間隔で配列される信号であってよい。また、入力信号のデータ区間とは、例えばシリアル伝送される入力信号において連続しない一つのデータが保持される時間を指す。また、多値化して伝送される入力信号においては、シンボルのデータが保持される時間を指してもよい。つまり、データ区間とは、入力信号のビット間隔であってよく、またシンボル間隔であってもよい。例えば、図１０においては、入力信号のデータ区間はＴであり、時間（０−６Ｔ）におけるデータパターンは、１１０００１である。

図１０に示した例においては、区間（０−Ｔ、Ｔ−２Ｔ、３Ｔ−４Ｔ、・・・）が、データ区間（Ｄ１、Ｄ２、Ｄ３、・・・）に対応する。また、それぞれのデータ区間の境界は、（０、Ｔ、２Ｔ、３Ｔ、・・・）である。本例において、データ区間の境界（０、２Ｔ、５Ｔ）で、入力信号のデータ値が遷移し、データ区間の境界（Ｔ、３Ｔ、４Ｔ）において、入力信号のデータ値が遷移しない。このため、相補データ生成器３３８は、入力信号のエッジが存在しないデータ区間の境界（Ｔ、３Ｔ、４Ｔ）においてエッジを有する相補データ信号を生成する。

入力信号は、略一定のデータ区間を有するので、入力信号のエッジのタイミングは、タイミング（０、Ｔ、２Ｔ、・・・）のいずれかと略同一となる。このような場合、相補データ生成器３３８は、入力信号のエッジが存在しないデータ区間の境界で、エッジを有する相補データ信号を生成することが好ましい。これにより、入力信号及び相補データ信号の双方のエッジを考慮すると、略一定間隔にエッジが配列される。このような動作により、ジッタ測定回路３００は、略一定間隔で動作することができ、動作間隔等の差異による出力のバラツキを低減し、精度よくジッタを復調することができる。

排他的論理和回路３６０は、入力信号及び相補データ信号の排他的論理和を出力する。これにより、略一定間隔にエッジが配列された信号を生成することができる。そして、当該信号には、入力信号のジッタ成分が保存される。

図１１は、相補データ生成器３３８の構成の一例を示す図である。本例における相補データ生成器３３８は、クロック再生器３４１、第１のＤフリップフロップ３４２、第２のＤフリップフロップ３４３、一致検出器３４４、第３のＤフリップフロップ３４５、及び周波数分周器３４６を有する。

クロック再生器３４１は、入力信号に基づいて、入力信号のデータ区間と略同一の周期を有するクロック信号を生成する。第１のＤフリップフロップ３４２は、入力信号を、当該クロック信号に応じて取り込み、出力する。

第２のＤフリップフロップ３４３は、第１のＤフリップフロップ３４２が出力する信号を、当該クロック信号に応じて取り込み、出力する。つまり、第２のＤフリップフロップ３４３は、第１のＤフリップフロップ３４２が出力する信号を、入力信号のデータ区間の１周期分遅延させて出力する。

一致検出器３４４は、第１のＤフリップフロップ３４２が出力する信号の値と、第２のＤフリップフロップ３４３が出力する信号の値とが一致した場合にＨ論理を示す一致信号を出力する。

第３のＤフリップフロップ３４５は、一致検出器３４４が出力する信号を、当該クロック信号に応じて取り込んで出力し、当該出力信号により内部データがリセットされる。つまり、第３のＤフリップフロップ３４５は、当該クロック信号の立ち上がりエッジを受け取ったときに、一致検出器３４４から受け取る信号が論理値Ｈを示す場合に、入力信号のデータ区間より短い微少パルス幅のパルスを出力する。

周波数分周器３４６は、第３のＤフリップフロップ３４５が出力する信号を２分周し、相補データ信号を生成する。ここで２分周とは、第３のＤフリップフロップ３４５が出力する信号の立ち上がりエッジ、又は立ち下がりエッジのいずれかに応じて論理値が遷移する信号を生成することをいう。

このような構成により、入力信号の相補データ信号を容易に生成することができる。また、相補データ生成器３３８の構成は、当該構成例には限定されない。相補データ生成器３３８は、多様な構成を有することができる。例えば、相補データ生成器３３８は、入力信号をサンプリングしたデジタルデータに基づいてクロック信号を演算により求めて出力してもよい。

図１２は、本発明の一つの実施形態に係る試験装置４００の構成の一例を示す図である。試験装置４００は、半導体回路等の被測定回路５００を試験する装置であって、キャリブレーション装置１００及び判定部４１０を備える。また、被測定回路５００は、ジッタ測定回路３００と同一の半導体パッケージ６００の内部に設けられる。

試験装置４００は、キャリブレーション装置１００及び判定部４１０を備える。ジッタ測定回路３００及びキャリブレーション装置１００は、図１から図１１において説明したジッタ測定回路３００及びキャリブレーション装置１００と同一である。

キャリブレーション装置１００は、ジッタ測定回路３００のゲインを予め測定する。ジッタ測定回路３００のゲインを測定する場合、キャリブレーション装置１００は、被測定回路５００にジッタの無い信号を出力させてよい。また、半導体パッケージ６００の内部に、ジッタの無い信号を出力する信号発生装置が設けられている場合、キャリブレーション装置１００は、当該信号発生装置からジッタ測定回路３００にジッタの無い信号を入力させて、ジッタ測定回路３００のゲインを算出してもよい。

キャリブレーション装置１００がジッタ測定回路３００のゲインを算出した後、ジッタ測定回路３００は、被測定回路５００が出力する被測定信号のジッタに応じたジッタ測定信号を出力する。

判定部４１０は、ジッタ測定回路３００が出力するジッタ測定信号に基づいて、被測定回路５００の良否を判定する。例えば判定部４１０は、ジッタ測定信号のレベルを、調整部９０から通知されるゲインで除算することにより、被測定信号のジッタを算出してよい。判定部４１０は、被測定信号のジッタが、所定値より大きいか否かにより、被測定回路５００の良否を判定してよい。

上述したように、半導体パッケージ６００の内部にジッタ測定回路３００が設けられている場合であっても、キャリブレーション装置１００は、ジッタ測定回路３００のジッタ出力ゲインを精度よく算出することができる。このため、被測定回路５００の良否を精度よく判定することができる。

以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (10)

1. 入力信号と、可変遅延回路により前記入力信号を遅延させた遅延信号とに基づいて、前記入力信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置であって、
   前記可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、
   前記ジッタ測定回路が、前記第１の遅延量及び前記第２の遅延量に対してそれぞれ出力する前記ジッタ測定信号に基づいて、前記ジッタ測定回路におけるゲインを算出するゲイン算出部と
   を備えるキャリブレーション装置。
2. 前記ゲイン算出部は、前記第１の遅延量及び前記第２の遅延量の差分と、それぞれの前記ジッタ測定信号のレベルの差分との比に基づいて、前記ジッタ測定回路におけるゲインを算出する
   請求項１に記載のキャリブレーション装置。
3. 前記遅延制御部は、前記ジッタ測定回路が前記第１の遅延量に対して出力する前記ジッタ測定信号のレベルが略一定となるように、前記ジッタ測定回路を設定し、
   前記ゲイン算出部は、前記ジッタ測定回路が前記第２の遅延量に対して出力する前記ジッタ測定信号のレベルの単位時間当たりの変化量と、前記第１の遅延量及び前記第２の遅延量の差分に基づいて、前記ジッタ測定回路におけるゲインを算出する
   請求項２に記載のキャリブレーション装置。
4. 前記遅延制御部は、前記可変遅延回路に前記第１の遅延量を設定する第１の遅延設定信号と、前記可変遅延回路に前記第２の遅延量を設定する第２の遅延設定信号とを、前記可変遅延回路に順次供給し、
   前記ゲイン算出部は、前記第１の遅延設定信号が設定された場合における前記第１の遅延量と、前記第２の遅延設定信号が設定された場合における前記第２の遅延量とを検出する
   請求項２に記載のキャリブレーション装置。
5. 前記ジッタ測定回路は、前記可変遅延回路の遅延量を測定する遅延測定回路を更に有して半導体パッケージの内部に形成され、
   前記遅延制御部は、前記半導体パッケージの外部から、前記第１の遅延設定信号及び前記第２の遅延設定信号を前記可変遅延回路に供給し、
   前記ゲイン算出部は、前記測定回路が測定した前記第１の遅延量及び前記第２の遅延量を示す遅延測定信号を、前記半導体パッケージの外部で受け取る
   請求項３に記載のキャリブレーション装置。
6. 前記遅延測定回路は、前記可変遅延回路が出力する前記遅延信号を前記可変遅延回路の入力端にループさせて発振信号を生成するループ部と、前記発振信号の周期を測定する周期測定部とを有し、
   前記遅延制御部は、前記第１の遅延設定信号により制御された前記可変遅延回路が出力する前記遅延信号をループさせた第１の前記発振信号と、前記第２の遅延設定信号により制御された前記可変遅延回路が出力する前記遅延信号をループさせた第２の前記発振信号とを、前記ループ部に順次生成させる信号を前記半導体パッケージの外部から供給し、
   前記ゲイン算出部は、前記周期測定部が測定する前記第１の発振信号の周期と、前記第２の発振信号の周期を示す前記遅延測定信号を、前記半導体パッケージの外部で受け取る
   請求項５に記載のキャリブレーション装置。
7. 前記ジッタ測定回路は、前記入力信号と前記遅延信号とに基づいて、前記入力信号のジッタに応じてＨ論理又はＬ論理の少なくとも一方の持続時間が変化するジッタ信号を生成するジッタ信号生成部と、前記ジッタ信号を積分し、前記入力信号のジッタ量に応じたレベルの前記ジッタ測定信号を出力する積分部とを備え、
   前記キャリブレーション装置は、前記積分部におけるゲインを算出する請求項１に記載のキャリブレーション装置。
8. 被測定回路と同一の半導体パッケージの内部に設けられ、前記被測定回路が出力する被測定信号と、可変遅延回路により前記被測定信号を遅延させた遅延信号とに基づいて、前記被測定信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション装置であって、
   前記可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、
   前記ジッタ測定回路が、前記第１の遅延量及び前記第２の遅延量に対してそれぞれ出力する前記ジッタ測定信号に基づいて、前記ジッタ測定回路におけるゲインを算出するゲイン算出部と
   を備えるキャリブレーション装置。
9. 入力信号と、可変遅延回路により前記入力信号を遅延させた遅延信号とに基づいて、前記入力信号のジッタ量に応じたレベルのジッタ測定信号を出力するジッタ測定回路をキャリブレーションするキャリブレーション方法であって、
   前記可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定し、
   前記ジッタ測定回路が、前記第１の遅延量及び前記第２の遅延量に対してそれぞれ出力する前記ジッタ測定信号に基づいて、前記ジッタ測定回路におけるゲインを算出するキャリブレーション方法。
10. ジッタ測定回路と同一の半導体パッケージの内部に設けられた被測定回路を試験する試験装置であって、
    前記ジッタ測定回路は、前記被測定回路が出力する被測定信号と、可変遅延回路により前記被測定信号を遅延させた遅延信号とに基づいて、前記被測定信号のジッタ量に応じたレベルのジッタ測定信号を出力し、
    前記試験装置は、
    前記ジッタ測定回路を予めキャリブレーションするキャリブレーション装置と、
    前記ジッタ測定信号に基づいて前記被試験デバイスの良否を判定する判定部と
    を備え、
    前記キャリブレーション装置は、
    前記可変遅延回路に、第１の遅延量及び第２の遅延量を順次設定する遅延制御部と、
    前記ジッタ測定回路が、前記第１の遅延量及び前記第２の遅延量に対してそれぞれ出力する前記ジッタ測定信号に基づいて、前記ジッタ測定回路におけるゲインを算出するゲイン算出部と
    を有する試験装置。

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