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JP5045441B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

この発明は、半導体装置およびその製造方法に関し、特に部分的にＳＯＩ（シリコン・オン・インシュレータ）構造を有する半導体装置およびその製造方法に関する。
従来より、自動車の燃費を向上させ、またその排出ガスを清浄化するため、エンジンの制御が電子化され、さらにその制御が高度化してきている。イグナイタは、エンジンの点火プラグを制御するものであり、点火コイルを通して点火プラグに電気エネルギーを供給する。その点火システムのスイッチング素子として、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が用いられている。これは、ＩＧＢＴには、駆動回路の構成が簡素であり、また、逆バッテリ接続時の保護性能が高く、さらに、ＳＯＡ領域が広いなどの利点があるからである。
高信頼性と高性能を求めるために、制御回路や過熱検出機能や電流制御機能などを一体化したワンチップ・インテリジェントＩＧＢＴが商品化されている。図５９に、ＩＧＢＴを用いた標準の点火システムの構成を示す。図５９に示す構成において、ＩＧＢＴ１０１、制御ＩＣ１０２、サージ保護ダイオード１０３、抵抗１０４およびクランプダイオード１０５をワンチップ化するために、コストパフォーマンスに優れた自己分離プロセスが採用されている。なお、図５９において、符号１０６および１０７は、それぞれ点火コイルおよび点火プラグである。
図６０は、図５９のＩＧＢＴ１０１と制御ＩＣ１０２内のＮＭＯＳトランジスタの集積構造を示す断面図である。低圧横型ＮＭＯＳトランジスタ１１０は、ｎ-ドリフト層１１
３の表面領域に形成されたｐ-ウェル領域１１８を含むように形成されている。低圧横型ＮＭＯＳトランジスタ１１０のソース電極１２５ｂは、ＩＧＢＴ１０１のゲート電極１２１ａに電気的に接続されているとともに、点火システムの、制御ＩＣ１０２に接続された入力端子１０８に接続されている。このインテリジェントＩＧＢＴのゲート端子に負入力信号が与えられると、図６１に示す寄生サイリスタが動作し、インテリジェントＩＧＢＴが破壊されてしまう。
図６１は、低圧横型ＮＭＯＳトランジスタ１１０の寄生サイリスタを示す模式図である。図６１に示すように、このサイリスタは、ｐ+コレクタ層１１１をエミッタ領域とし、ｎ+バッファ層１１２およびｎ-ドリフト層１１３をベース領域とし、ｐ-ウェル領域１１８をコレクタ領域とするＰＮＰトランジスタと、低圧横型ＮＭＯＳトランジスタ１１０のｎ+ソース領域１２３をエミッタ領域とし、ｐ-ウェル領域１１８をベース領域とし、ｎ+バッファ層１１２およびｎ-ドリフト層１１３をコレクタ領域とするＮＰＮトランジスタをサイリスタ接続した構成となっている。
ＩＧＢＴ１０１のゲート端子（Ｇ）に負入力信号が入力されると、ｎ+ソース領域１２
３とｐ-ウェル領域１１８により形成されるＰＮダイオードが順バイアスされるため、こ
のサイリスタが作動する。これを防止するには、図６１に示すように、入力端子１０８と、ＩＧＢＴ１０１のゲート端子（Ｇ）の間に、ツェナーダイオード（複数）１２１と抵抗（複数）１２２により形成された保護手段を設けるとともに、この保護手段を低圧横型ＮＭＯＳトランジスタ１１０のn+ソース領域１２３およびp-ウエル領域１１８に接続する必要がある。その際、高いＥＳＤ耐量を確保するには、このツェナーダイオード１２１のＰＮ接合幅を数〜数十ｍｍ程度にする必要があり、チップの面積が大きくなってしまうという欠点がある。
一方、ＩＧＢＴ１０１、制御ＩＣ１０２、サージ保護ダイオード１０３、抵抗１０４およびクランプダイオード１０５をワンチップ化したインテリジェントＩＧＢＴ（図５９参照）をＳＯＩプロセスで実現すると、デバイスで生じた熱が散逸し難いため、問題が生じる。これは、チップ内に埋め込まれるＳｉＯ2層の熱伝導率がシリコンの熱伝導率の約１
／１００しかないからである。また、ＳＯＩプロセスで形成可能なＥＳＤの保護素子は、バルクプロセスで形成可能な保護素子よりも弱いため、ＳＯＩプロセスで作製されたインテリジェントＩＧＢＴを自動車に用いるのは好ましくない。さらに、ＳＯＩウェハは、通常のバルクウェハの価格の５〜６倍と高価であり、そのことが民生用アプリケーションへの普及を妨げている。
ところで、素子中に酸化膜等の絶縁層が部分的に埋め込まれた構造（部分ＳＯＩ構造）を有する絶縁ゲート型のパワー半導体装置が公知である（例えば、特許文献１、特許文献２参照。）。図６２に、特許文献１に開示された半導体装置と同等の構成を示す。ｎ-ド
リフト層１１３と素子表面のｎ半導体層１１７との間に酸化膜１１５が部分的に埋め込まれている。ｎ半導体層１１７とｎ-ドリフト層１１３は、酸化膜１１５のない領域で接し
ている。
酸化膜１１５の一部の上に形成されたｐ-ウェル領域１１８は、酸化膜１１５のない領
域でｎ-ドリフト層１１３に接している。ただし、ｐ-ウェル領域１１８は、酸化膜１１５の下側には回り込んでいない。また、半導体基板を構成要素の一つとする縦型の絶縁ゲート型パワートランジスタと、前記半導体基板を覆う絶縁膜上に形成されたＳＯＩ構造の横型の絶縁ゲート型トランジスタを混載した半導体装置が公知である（例えば、特許文献３参照。）。
特表２００１−５１５６６２号公報 特開平９−２７０５１３号公報 特開平９−３１２３９８号公報
しかしながら、図６２に示す構成のパワー半導体装置では、埋め込み酸化膜１１５とｎ-ドリフト層１１３の間にｐ型の半導体領域がないため、ｐ-ウェル領域１１８とｎ-ドリフト層１１３の接合面積が小さい。そのため、逆バイアス時にｎ-ドリフト層１１３が空乏化しにくくなり、高い耐圧を確保することができないという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧の半導体装置、ラッチアップ耐量の高い半導体装置、部分ＳＯＩ構造を有する安価な半導体装置、または熱性能に優れた部分ＳＯＩ構造を有する半導体装置と、そのような半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型ドリフト層と、前記第１導電型ドリフト層の上に、この第１導電型ドリフト層
から離れて設けられ、前記第１導電型ドリフト層よりも抵抗率の低い第１の第１導電型領域と、前記第１の第１導電型領域と前記第１導電型ドリフト層の間に部分的に設けられた埋め込み絶縁領域と、前記第１の第１導電型領域と前記第１導電型ドリフト層との間であって前記埋め込み絶縁領域以外の領域に設けられた、前記第１の第１導電型領域および前記第１導電型ドリフト層と接する第２の第１導電型領域と、前記埋め込み絶縁領域と前記第１導電型ドリフト層の間に同第１導電型ドリフト層に接して設けられた第２導電型領域と、前記第１の第１導電型領域に接して設けられた第２導電型ボディ領域と、前記第２導電型ボディ領域内に設けられた第１導電型低抵抗領域と、前記第２導電型ボディ領域内に設けられた第２導電型コンタクト領域と、前記第２導電型コンタクト領域と前記第１導電型低抵抗領域の両方に電気的に接続する表面電極と、前記第２導電型ボディ領域の、前記第１の第１導電型領域と前記第１導電型低抵抗領域の間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に設けられたゲート電極と、を備えることを特徴とする。
請求項２の発明にかかる半導体装置は、請求項１記載の発明において、前記第２の第１導電型領域は、前記第１の第１導電型領域よりも抵抗率が低いことを特徴とする。
請求項３の発明にかかる半導体装置は、請求項１または２のいずれかに記載の発明において、前記第２導電型領域がフローティング領域であることを特徴とする。
請求項４の発明にかかる半導体装置は、第１導電型ドリフト層と、前記第１導電型ドリフト層の上に設けられた、前記第１導電型ドリフト層よりも抵抗率の低い第１の第１導電型領域と、前記第１の第１導電型領域と前記第１導電型ドリフト層の間に部分的に設けられた埋め込み絶縁領域と、前記埋め込み絶縁領域の上に前記第１の第１導電型領域に接して設けられた第２導電型ボディ領域と、前記第２導電型ボディ領域内に設けられた第１導電型低抵抗領域と、前記第２導電型ボディ領域内に設けられた第２導電型コンタクト領域と、前記第２導電型コンタクト領域と前記第１導電型低抵抗領域の両方に電気的に接続する表面電極と、前記第２導電型ボディ領域の、前記第１の第１導電型領域と前記第１導電型低抵抗領域の間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に設けられたゲート電極と、を有し、前記埋め込み絶縁領域の一端側の同埋め込み絶縁領域以外の領域で、前記第１の第１導電型領域と前記第１導電型ドリフト層とが接し、前記第２導電型ボディ領域は、前記埋め込み絶縁領域の他端においてその下側まで回り込むことを特徴とする。
請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記埋め込み絶縁領域に達するトレンチ内に前記ゲート絶縁膜および前記ゲート電極が設けられたトレンチゲート構造を有することを特徴とする。
請求項６の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第２導電型ボディ領域の上に前記ゲート絶縁膜および前記ゲート電極が設けられたプレーナゲート構造を有することを特徴とする。
請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記第２導電型ボディ領域内の、前記第１導電型低抵抗領域の下側に第２導電型埋め込み低抵抗領域が設けられていることを特徴とする。
請求項８の発明にかかる半導体装置は、請求項１〜４、６および７のいずれか一つに記載の発明において、前記第２導電型ボディ領域が前記埋め込み絶縁領域に接していることを特徴とする。
請求項９の発明にかかる半導体装置は、請求項１〜３、５〜７のいずれか一つに記載の発明において、前記第２導電型ボディ領域が前記埋め込み絶縁領域の上に該埋め込み領域絶縁から離れて設けられていることを特徴とする。
請求項１０の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第１導電型ドリフト層を挟んで前記第１の第１導電型領域と反対側に第２導電型低抵抗層と、該第２導電型低抵抗層に電気的に接続する裏面電極が設けられていることを特徴とする。
請求項１１の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第１導電型ドリフト層を挟んで前記第１の第１導電型領域と反対側に第１導電型低抵抗層と、該第１導電型低抵抗層に電気的に接続する裏面電極が設けられていることを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、第１導電型ドリフト層の表面に第２導電型領域を形成する工程と、前記第１導電型ドリフト層および前記第２導電型領域の上に埋め込み絶縁領域となる酸化膜を形成する工程と、前記酸化膜の一部を除去して第１導電型ドリフト層の一部を露出させる工程と、前記第１導電型ドリフト層の露出面から第１導電型半導体をエピタキシャル成長させて、前記酸化膜の除去部分を埋め、さらに前記酸化膜の表面に沿って横方向にエピタキシャル成長させて、同酸化膜上を第１導電型半導体層で覆う工程と、前記酸化膜上にエピタキシャル成長した前記第１導電型半導体層を所定の厚さまで研磨する工程と、前記第１導電型半導体層の研磨後、同第１導電型半導体層の前記酸化膜上の部分に前記第１導電型半導体層に接して第２導電型ボディ領域を形成する工程と、前記第２導電型ボディ領域内に第１導電型低抵抗領域を形成する工程と、前記第２導電型ボディ領域内に第２導電型コンタクト領域を形成する工程と、を含むことを特徴とする。
請求項１３の発明にかかる半導体装置の製造方法は、第１導電型ドリフト層上に第２導電型領域を介して埋め込み絶縁領域となる酸化膜を有するウェハと、第１導電型半導体層の表面に埋め込み絶縁領域となる酸化膜を有する第１導電型ウェハとを、前記両ウェハの前記酸化膜が接するように、張り合わせる工程と、前記第１導電型半導体層を所定の厚さまで研磨する工程と、研磨後の前記第１導電型半導体層の表面から前記埋め込み絶縁領域を貫通して前記第１導電型ドリフト層に達するトレンチを形成して、該トレンチの底に前記第１導電型ドリフト層を部分的に露出させる工程と、前記第１導電型ドリフト層の露出面から第１導電型半導体をエピタキシャル成長させて、研磨後の前記第１導電型半導体層の表面まで前記第１導電型半導体で前記トレンチを埋める工程と、前記第１導電型半導体層の、前記第１導電型半導体で埋められたトレンチ以外の部分に前記第１導電型半導体層に接して第２導電型ボディ領域を形成する工程と、前記第２導電型ボディ領域内に第１導電型低抵抗領域を形成する工程と、前記第２導電型ボディ領域内に第２導電型コンタクト領域を形成する工程と、を含むことを特徴とする。
請求項１４の発明にかかる半導体装置の製造方法は、請求項１２に記載の発明において、前記第１導電型半導体層が前記酸化膜の異なる除去部分から互いに横方向にエピタキシャル成長してつながった部分を含むように、研磨後の前記第１導電型半導体層の表面から前記酸化膜に達するトレンチを形成して、前記第１導電型半導体層のつなぎ目部分を除去する工程を、さらに含むことを特徴とする。
請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記トレンチをシリコン酸化膜とポリシリコンで埋めて、トレンチ分離構造を形成することを特徴とする。
請求項１６の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記トレンチをゲート絶縁膜とゲート電極で埋めて、トレンチゲート構造を形成することを特徴とする。
請求項１〜４の発明によれば、埋め込み絶縁領域によって、デバイスがオン状態のときに裏面電極から注入されたホール（電子）が第１導電型ドリフト層から第１の第１導電型領域へ流れるのが妨げられるので、第１の第１導電型領域に電子（ホール）が蓄積される。従って、素子のラッチアップ耐量とアバランシェ耐量が向上する。
請求項１〜３の発明によれば、埋め込み絶縁領域と第１導電型ドリフト層の間に第２導電型領域が設けられていることによって、デバイスがオフ状態で裏面電極に電圧が印加されたときに、第２導電型領域と第１導電型ドリフト層からなるＰＮ接合から空乏層が広がるので、第１導電型ドリフト層が空乏化しやすい。従って、高い耐圧を確保することができる。
請求項４の発明によれば、第２導電型ボディ領域が埋め込み絶縁領域の下側に回り込んでいることによって、デバイスがオフ状態で裏面電極に電圧が印加されたときに、第２導電型ボディ領域と第１導電型ドリフト層からなるＰＮ接合から空乏層が広がるので、第１導電型ドリフト層が空乏化しやすくなる。従って、高い耐圧を確保することができる。
請求項７の発明によれば、第２導電型ボディ領域内の第１導電型低抵抗領域の下側に第２導電型埋め込み低抵抗領域が設けられていることによって、チャネル領域から流れ込むホールがこの第２導電型埋め込み低抵抗領域を通る。それによって、ホールがこの第２導電型埋め込み低抵抗領域を流れる際の電圧降下が寄生ＮＰＮトランジスタの動作電圧よりも低くなるので、寄生サイリスタによるラッチアップが起こるのを防ぐことができる。従って、ラッチアップ耐量が高くなる。
請求項１２または１３の発明によれば、部分ＳＯＩ構造を有する半導体装置を安価に製造することができる。従って、部分ＳＯＩ構造を有し、かつ上述したように、ラッチアップ耐量とアバランシェ耐量が高く、熱性能に優れた半導体装置を安価に得ることができる。また、請求項１４の発明によれば、トレンチを形成して、横方向にエピタキシャル成長してつながった第１導電型半導体層のつなぎ目部分を除去することによって、そのつなぎ目部分に存在する積層欠陥や転位などを除去することができる。
本発明にかかる半導体装置およびその製造方法によれば、高耐圧で、ラッチアップ耐量が高く、部分ＳＯＩ構造の採用によって熱性能に優れた半導体装置を安価に得ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す「＋」および「−」は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、実施の形態１のＩＧＢＴの構成を示す断面図である。図１に示すように、ｐ+
コレクタ層（低抵抗層）１ａの上には、下から順にｎバッファ層２とｎ-ドリフト層３が
積層されている。ｎ-ドリフト層３の上には、第１のｎ領域７が設けられている。ｎ-ドリフト層３と第１のｎ領域７の間の一部の領域には、酸化膜等からなる埋め込み絶縁領域５が設けられており、部分ＳＯＩ構造となっている。
埋め込み絶縁領域５のない領域では、第２のｎ領域６が、ｎ-ドリフト層３と第１のｎ
領域７の間でそれらに接して設けられている。これらｎ-ドリフト層３、第２のｎ領域６
および第１のｎ領域７は、耐圧を担持するドリフト領域（ＩＧＢＴのベース領域）を構成している。ｐ領域４は、埋め込み絶縁領域５とｎ-ドリフト層３の間で、ｎ-ドリフト層３に接し、かつ第２のｎ領域６の近くまで設けられている。
p領域４は、電位的にフローティング状態となっているフローティング領域である。し
かしながら、フローティング領域とせずにソース電極と電気的に接続してもよい。p領域
４をフローティング領域とすると、p領域４をソース電極と接続するための工程などを省
くことができ容易に装置を作製できる。
素子の分離構造として、半導体表面から埋め込み絶縁領域５に達する分離シリコン酸化膜１９およびポリシリコン埋め込み層２０からなるトレンチ分離構造が設けられている。ｐボディ領域８は、埋め込み絶縁領域５の上で、埋め込み絶縁領域５と第２のｎ領域６から離れ、かつ第１のｎ領域７に接して設けられている。ｐ+ボディコンタクト領域（コン
タクト領域）１４ａは、ボディ領域８の表面領域に選択的に設けられている。
ｐボディ領域８とｐ+ボディコンタクト領域１４ａは、トレンチ分離構造まで伸び、そ
こで終端となっている。ｎ+エミッタ領域（低抵抗領域）１３は、ボディ領域８の表面領
域に選択的に設けられている。ｐボディ領域８において、ｎ+エミッタ領域１３の下側の
領域は、ｐ+埋め込み低抵抗領域１４ｂとなっている。
ゲート酸化膜１０は、ｎ+エミッタ領域１３と第１のｎ領域７の間のｐボディ領域８の
表面上に設けられている。ＬＯＣＯＳ酸化膜９は、ゲート酸化膜１０に連なって第１のｎ領域７の上に設けられている。ポリシリコンゲート電極１１は、ゲート酸化膜１０およびＬＯＣＯＳ酸化膜９の上に設けられている。ポリシリコンゲート電極１１のエミッタ側端部には、酸化膜や窒化膜からなるゲート側壁スペーサ膜１２が設けられている。
エミッタ電極（表面電極）１５は、エミッタバリア層１６を介してｎ+エミッタ領域１
３とｐ+ボディコンタクト領域１４ａに接している。エミッタ電極１５およびエミッタバ
リア層１６は、層間絶縁膜１７によりポリシリコンゲート電極１１から絶縁されている。コレクタ電極（裏面電極）１８は、ｐ+コレクタ層１ａに接している。
ポリシリコンゲート電極１１に閾値以上の電圧が印加されると、チャネルがｐボディ領域８とゲート酸化膜１０の界面に形成される。ＩＧＢＴには、ｐ+コレクタ層１ａをエミ
ッタ領域とし、ｎ-ドリフト層３、第２のｎ領域６および第１のｎ領域７をベース領域と
し、ｐボディ領域８、ｐ+ボディコンタクト領域１４ａおよびｐ+埋め込み低抵抗領域１４ｂをコレクタ領域とするＰＮＰトランジスタが寄生している。
また、ｎ+エミッタ領域１３と、ｐボディ領域８、ｐ+ボディコンタクト領域１４ａおよびｐ+埋め込み低抵抗領域１４ｂをベース領域とし、第１のｎ領域７、第２のｎ領域６お
よびｎ-ドリフト層３をコレクタ領域とするＮＰＮトランジスタが寄生している。これら
ＰＮＰトランジスタとＮＰＮトランジスタにより寄生サイリスタが構成されている。
ここで、ゲート側壁スペーサ膜１２が設けられているのは、イオン注入法によりｐ+埋
め込み低抵抗領域１４ｂを形成する際に、注入イオンがチャネルの形成領域に入らないようにするためである。注入イオンがチャネルの形成領域に入ると、閾値に影響が生じるため、好ましくない。ｐ+埋め込み低抵抗領域１４ｂは、チャネルから流れ込むホールの低
抵抗通路となり、ホールがこの低抵抗通路流れる際の電圧降下が０．７Ｖ以下に抑えられる。
ホールがエミッタ電極１５に流れ込む際の電圧降下が０．７Ｖを超えると、寄生ＮＰＮトランジスタが動作し、寄生サイリスタによるラッチアップが起こる。従って、実施の形態では、ホールがｐ+埋め込み低抵抗領域１４ｂを通ってエミッタ電極１５に流れ込むこ
とによって、寄生サイリスタによるラッチアップが起こらない。つまり、ラッチアップ耐量が高い。なお、ラッチアップ耐量がそれほど要求されないアプリケーションの場合には、ゲート側壁スペーサ膜１２とｐ+埋め込み低抵抗領域１４ｂを設けなくてもよい。
次に、埋め込み絶縁領域５の作用について説明する。デバイスがオン状態になるとき、第２のｎ領域６の抵抗率が第１のｎ領域７より低いと、電子の伝導は妨げられない。従って、電子は、ｎ-ドリフト層３に注入されて電導度変調を起こす。一方、ｐ+コレクタ層１ａからｎバッファ層２を通って注入されたホールは、ｎ-ドリフト層３で電導度変調を起
こす。
ホールは、埋め込み絶縁領域５があるため、第２のｎ領域６を通って第１のｎ領域７に流れなければならない。そのため、ホールは、第１のｎ領域７へ流れにくくなる。従って、電子が第１のｎ領域７に蓄積されることになるので、エミッタ電流において電子電流の割合が増え、ホール電流の割合を減らすことができる。これによって、素子のラッチアップ耐量とアバランシェ耐量が向上する。
一方、飽和電流Ｉsatとオン電圧Ｖkneeは、以下の理由により低く保たれる。図２に、
デバイスのオン抵抗の内訳を示す。ＲDopingは、ｎ-ドリフト層３のドーピング濃度によ
り決まる抵抗である。ＲMod2は、ｎ-ドリフト層３における電導度変調による抵抗である
。また、ＲDBOXNeckおよびＲDJFETNeckは、第２のｎ領域６および第１のｎ領域７のドー
ピング濃度により決まる抵抗である。ＲMod1は、第２のｎ領域６と第１のｎ領域７における電導度変調による抵抗である。
さらに、ＲCHoleおよびＲCElectronは、それぞれホールおよび電子のチャネル抵抗である。電導度変調は、チャネルから注入された自由キャリアである電子と、コレクタから注入された自由キャリアであるホールに起因する。通常、電導度変調キャリア濃度は、ドーピング濃度よりも１〜２桁ほど高い。第２のｎ領域６のドーピング濃度を高くすると、埋め込み絶縁領域５による電子伝導の妨げが抑制されるので、埋め込み絶縁領域５のＲMod2への影響を低減できる。
一方、埋め込み絶縁領域５があるため、第１のｎ領域７および第２のｎ領域６に注入されたホールの数が減ってしまい、ＲMod1とＲCHoleが増えてしまう。これを相殺するため
に、第１のｎ領域７の濃度を増大させてＲDJFETNeckを減少させる。それとともに、デバ
イスピッチを小さくし、チャネル密度を増やし、ＲCElectronを減少させる。そうすれば
、エミッタホール電流が減少しても、低いオン抵抗と低オン電圧と高い飽和電流を保つことができる。
また、第２のｎ領域６が中間バッファ層となるので、同じ耐圧の従来のデバイス（この場合、第１のｎ領域７、第２のｎ領域６およびｎ-ドリフト層３と同じドーピング濃度を
有する）と比べて、ターンオフするときの第２のｎ領域６の空乏化が遅くなる。それによって、ｎバッファ層２の付近での電界強度が小さくなるので、ソフトターンオフ化を図ることができる。
次に、ｐ領域４の作用について説明する。デバイスがオフ状態のとき、コレクタ電極１８に電圧が印加されると、埋め込み絶縁領域５があるため、第１のｎ領域７とｐボディ領域８との界面からドリフト領域へ空乏層が広がるのが妨げられる。そのため、ｐ領域４を設けない場合には、埋め込み絶縁領域５のないデバイスよりも耐圧が低くなってしまう。それに対して、実施の形態１のように、ｎ-ドリフト層３と反対の導電型のｐ領域４を設けることにより、ｎ-ドリフト層３が空乏化しやすくなるので、高い耐圧を確保することができる。実施の形態１では、特に限定しないが、例えば５００Ｖのオフ耐圧が得られる。
本発明者らは、次のような検証を行った。図３および図４は、その検証結果を示す図である。図３の（ａ）は、ｐ領域４を有するデバイスがオフ状態にあるときの降伏時の内部静電ポテンシャル分布を示す図であり、同図（ｂ）は、ｐ領域４のないデバイスがオフ状態にあるときの降伏時の内部静電ポテンシャル分布を示す図である。図３および図４において、Ｙ=0μmは埋め込み絶縁領域５の表面に、Ｘ=0μmは図１の左端に置かれている。ｐ領域４の有無が違うだけで、（ａ）のデバイスと（ｂ）のデバイスのその他のデバイスパラメータは同じである。
例えば、ｐ+コレクタ層１ａのドーピング濃度および厚さは、それぞれ２×１０20ｃｍ-3および５μｍである。ｎバッファ層２のドーピング濃度および厚さは、それぞれ５×１
０16ｃｍ-3および４μｍである。ｎ-ドリフト層３のドーピング濃度および厚さは、それ
ぞれ２×１０14ｃｍ-3および６０μｍである。ｐ領域４のドーピング濃度および厚さは、それぞれ１×１０17ｃｍ-3および１μｍである。
第２のｎ領域６のドーピング濃度および開口幅（第１のｎ領域７との接触部分の幅）は、それぞれ２×１０14ｃｍ-3および３μｍである。埋め込み絶縁領域５の厚さは、１μｍである。第１のｎ領域７のドーピング濃度および厚さは、それぞれ２×１０14ｃｍ-3および５μｍである。ｐボディ領域８とゲート酸化膜１０との界面のドーピング濃度は、１×１０17〜２×１０17ｃｍ-3であり、ゲート酸化膜１０の厚さは、２０ｎｍである。ｐ領域４と第２のｎ領域６との間隔は、１μｍである。
（ａ）のデバイスの耐圧は、６５４Ｖである。それに対して、（ｂ）のデバイスの耐圧は、５６８Ｖである。つまり、ｐ領域４が存在することにより、高耐圧化が図れることがわかる。また、図４の（ａ）は、ｐ領域４を有するデバイスがオフ状態にあるときの降伏時の内部の電子分布を示す図であり、同図（ｂ）は、ｐ領域４のないデバイスがオフ状態にあるときの降伏時の内部の電子分布を示す図である。図４の（ａ）と（ｂ）を比較すると、ｐ領域４が存在することにより、デバイスが空乏化されやすいことがわかる。
また、埋め込み絶縁領域５は、熱伝導度が低いが、ドリフト領域をその全面で横切っていないので、チャネル領域や第１のｎ領域７で生じた熱は、第２のｎ領域６、ｎ-ドリフ
ト層３およびｎバッファ層２の順に伝わり、ｐ+コレクタ層１ａ、すなわち半導体基板に
散逸される。従って、実施の形態のデバイスは、ＳＯＩ構造を有していないバルクデバイスと同等の温度特性を有する。
実施の形態１によれば、熱性能に優れ、高耐圧で、大電流駆動力を有し、ラッチアップ耐量の高いＩＧＢＴが得られる。また、オン抵抗およびオン電圧の低いＩＧＢＴが得られる。さらに、部分ＳＯＩ構造を採用したことにより、高価なＳＯＩウェハを用いる必要がないので、安価なＩＧＢＴが得られる。
なお、図５に示すように、ポリシリコンゲート電極１１を短くしてＬＯＣＯＳ酸化膜９の上に部分的に設けるとともに、エミッタ電極１５およびエミッタバリア層１６を短くして層間絶縁膜１７の上に部分的に設ける構成としてもよい。このようにすれば、ミラー容量が小さくなり、またゲート−ソース間容量Ｃｇｓが小さくなるので、高速動作が要求されるアプリケーションの場合に適している。ミラー容量が大きくてもよい場合には、短くしたポリシリコンゲート電極１１の下側をすべてゲート酸化膜１０にしてもよい。
実施の形態２．
図６は、実施の形態２のＩＧＢＴの構成を示す断面図である。図６に示すように、実施の形態２は、実施の形態１において、ｐボディ領域８が埋め込み絶縁領域５に接しているものである。その他の構成は、実施の形態１と同じである。実施の形態２は、埋め込み絶縁領域５上の半導体層、すなわち第１のｎ領域７の厚さが例えば１μｍ以下である薄膜デバイスに適している。なお、高速動作が要求されるアプリケーションの場合には、図７に示すように、ポリシリコンゲート電極１１、エミッタ電極１５およびエミッタバリア層１６を短くすることによって、ミラー容量を小さくするとともに、ゲート−ソース間容量Ｃｇｓを小さくすればよい。
実施の形態３．
図８は、実施の形態３のＩＧＢＴの構成を示す断面図である。図８に示すように、実施の形態３は、実施の形態１のプレーナゲート構造に代えて、トレンチゲート構造にしたものである。トレンチゲート構造は、実施の形態１のトレンチ分離構造の部分に設けられている。そして、ｎ+エミッタ領域１３は、トレンチゲート構造に隣接して設けられている
。このようにすると、寄生サイリスタが動作しにくくなるので、ラッチアップ耐量が向上する。その他の構成は、実施の形態１と同じである。なお、図８に示す例では、ｐ+埋め
込み低抵抗領域１４ｂおよびゲート側壁スペーサ膜１２は設けられていない。
実施の形態４．
図９は、実施の形態４のＩＧＢＴの構成を示す断面図である。図９に示すように、実施の形態４は、実施の形態１において、トレンチ分離構造のないものである。また、図示例では、ｐ領域４が第２のｎ領域６に接しているが、実施の形態１と同様に、ｐ領域４が第２のｎ領域６から離れていてもよい。その他の構成は、実施の形態１と同じである。なお、高速動作が要求されるアプリケーションの場合には、図１０に示すように、ポリシリコンゲート電極１１、エミッタ電極１５およびエミッタバリア層１６を短くすることによって、ミラー容量を小さくするとともに、ゲート−ソース間容量Ｃｇｓを小さくすればよい。
実施の形態５．
図１１は、実施の形態５のＩＧＢＴの構成を示す断面図である。図１１に示すように、実施の形態５は、実施の形態２において、トレンチ分離構造のないものである。また、図示例では、ｐ領域４が第２のｎ領域６に接しているが、実施の形態２と同様に、ｐ領域４が第２のｎ領域６から離れていてもよい。その他の構成は、実施の形態２と同じである。なお、高速動作が要求されるアプリケーションの場合には、図１２に示すように、ポリシリコンゲート電極１１、エミッタ電極１５およびエミッタバリア層１６を短くすることによって、ミラー容量を小さくするとともに、ゲート−ソース間容量Ｃｇｓを小さくすればよい。
実施の形態６．
図１３は、実施の形態６のＩＧＢＴの構成を示す断面図である。図１３に示すように、実施の形態６は、実施の形態５において、第２のｎ領域６がなく、第２のｎ領域６に相当する部分も第１のｎ領域７になっているものである。また、埋め込み絶縁領域５がｎ+エ
ミッタ領域１３の下方で終端（第１の終端とする）となっており、その第１の終端においてｐボディ領域８とｐ領域４がつながっている。従って、ｐ領域４はｐボディ領域８と一体化しており、電位的にフローティング状態にはなっていない。
特に限定しないが、図示例では、ｐ領域４は、埋め込み絶縁領域５の下側において、埋め込み絶縁領域５のもう一方の終端（第２の終端とする）の近傍まで伸びていない。つまり、ｐ領域４およびｐボディ領域８は、埋め込み絶縁領域５の第１の終端を少し覆う程度である。従って、埋め込み絶縁領域５とｎ-ドリフト層３との接触面積が、実施の形態５
よりも広くなっている。その他の構成は、実施の形態５と同じである。
実施の形態６によれば、ｐ領域４が埋め込み絶縁領域５の下に設けられているので、図６２に示す従来構成のデバイスに比べて、逆バイアス時にｎ-ドリフト層３が空乏化しや
すい。従って、より高い耐圧が得られる。なお、高速動作が要求されるアプリケーションの場合には、図１４に示すように、ポリシリコンゲート電極１１、エミッタ電極１５およびエミッタバリア層１６を短くすることによって、ミラー容量を小さくするとともに、ゲート−ソース間容量Ｃｇｓを小さくすればよい。また、ラッチアップ耐量がそれほど要求されないアプリケーションの場合に、ゲート側壁スペーサ膜１２とｐ+埋め込み低抵抗領域１４ｂを設けなくてもよいのは、他の実施の形態と同じである。
また、必要に応じて実施の形態１〜５に記載のようなｐ領域４をさらに埋め込み絶縁領域５とｎ-ドリフト層３との間に形成する構成としてもよい。このとき、形成されるｐ領
域は、フローティング領域としてもよいしｐ領域４と接続されていてもよい。
実施の形態７．
図１５は、実施の形態７の半導体装置の構成を示す断面図である。図１５に示すように、実施の形態７は、実施の形態１の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層（低抵抗層）１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態１と同じである。なお、図１５には、図１に対応するＭＯＳＦＥＴ構造が示されているが、図５に対応するＭＯＳＦＥＴ構造でも同様である。
実施の形態８．
図１６は、実施の形態８の半導体装置の構成を示す断面図である。図１６に示すように、実施の形態８は、実施の形態２の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態２と同じである。なお、図１６には、図７に対応するＭＯＳＦＥＴ構造が示されているが、図６に対応するＭＯＳＦＥＴ構造でも同様である。
実施の形態９．
図１７は、実施の形態９の半導体装置の構成を示す断面図である。図１７に示すように、実施の形態９は、実施の形態３の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態３と同じである。
実施の形態１０．
図１８は、実施の形態１０の半導体装置の構成を示す断面図である。図１８に示すように、実施の形態１０は、実施の形態４の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態４と同じである。なお、図１８には、図１０に対応するＭＯＳＦＥＴ構造が示されているが、図９に対応するＭＯＳＦＥＴ構造でも同様である。
実施の形態１１．
図１９は、実施の形態１１の半導体装置の構成を示す断面図である。図１９に示すように、実施の形態１１は、実施の形態５の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態５と同じである。なお、図１８には、図１２に対応するＭＯＳＦＥＴ構造が示されているが、図１１に対応するＭＯＳＦＥＴ構造でも同様である。
実施の形態１２．
図２０は、実施の形態１２の半導体装置の構成を示す断面図である。図２０に示すように、実施の形態１２は、実施の形態６の半導体装置のｐ+コレクタ層１ａをｎ+ドレイン層１ｂに置き換えてＭＯＳＦＥＴ構造にしたものである。その他の構成は、実施の形態６と同じである。なお、図２０には、図１４に対応するＭＯＳＦＥＴ構造が示されているが、図１３に対応するＭＯＳＦＥＴ構造でも同様である。
実施の形態１３．
図２１は、実施の形態１３の半導体装置の構成を示す断面図である。図２１に示すように、実施の形態１３は、実施の形態１のＩＧＢＴ２００（破線の四角で囲む部分）と、このＩＧＢＴ２００を制御するための低圧制御デバイスである低圧横型ＮＭＯＳトランジスタ３００（破線の楕円で囲む部分）を同一基板上に集積したものである。
低圧横型ＮＭＯＳトランジスタ３００は、ＩＧＢＴ２００の埋め込み絶縁領域５と同様の埋め込み絶縁領域３０５と、ＩＧＢＴ２００の分離シリコン酸化膜１９およびポリシリコン埋め込み層２０からなるトレンチ分離構造と同様の分離シリコン酸化膜３１９およびポリシリコン埋め込み層３２０からなるトレンチ分離構造とで囲まれる領域に作製されている。つまり、低圧横型ＮＭＯＳトランジスタ３００は、完全に他の素子から誘電体分離されており、完全なＳＯＩデバイスとなる。
従って、実施の形態１３では、従来のＩＧＢＴとＮＭＯＳトランジスタの集積構造（図６０参照）に存在する寄生サイリスタ（図６１参照）が形成されないので、インテリジェントＩＧＢＴのゲートに負入力信号が与えられても、ラッチアップは発生しない。つまり、制御ＩＣデバイスを完全に誘電体分離することによって、ＩＧＢＴと制御ＩＣデバイスを一体化したときの欠点が解消されるので、ＩＧＢＴと制御ＩＣデバイスを容易に一体化することができる。
また、従来のＩＧＢＴとＮＭＯＳトランジスタの集積構造において必要であった、寄生ラッチアップ防止のための大面積の保護デバイス（図６１参照）が不要となるので、より小さいチップ面積で同等の機能を果たすことができる。なお、図２１では、エミッタバリア層が省略されている。実施の形態２〜６のＩＧＢＴと低圧制御デバイスを同一基板上に集積した場合や、実施の形態７〜１２のＭＯＳＦＥＴと低圧制御デバイスを同一基板上に集積した場合も同様に、より小さいチップ面積で、大面積の保護デバイスを搭載した場合と同等の機能を果たせる。
実施の形態１４．
実施の形態１４は、例えば実施の形態１の半導体装置の製造に適用可能な製造方法である。図２２〜図３５は、実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。まず、図２２に示すように、ｐ+コレクタ層１ａとなる半導体基板の表面に
、ｎ型の半導体をエピタキシャル成長させて、ｎバッファ層２とｎ-ドリフト層３を形成
する。
次いで、図２３に示すように、ｎ-ドリフト層３の表面を酸化して、イオン注入のため
のスクリーン酸化膜３１を形成する。スクリーン酸化膜３１の上にフォトレジストを塗布し、フォトリソグラフィによりパターニングしてイオン注入マスク３２を形成する。そして、硼素のイオン注入を行う。次いで、図２４に示すように、フォトレジストを灰化し、ウェハをクリーニングした後に、スクリーン酸化膜３１を除去する。
その後、熱酸化法やＣＶＤ（化学気相成長）法など、またはこれらを組み合わせて、ｎ-ドリフト層３の表面に埋め込み絶縁領域５となるシリコン酸化膜を形成する。熱酸化を行うことによって、ｐ領域４が形成されるとともに、埋め込み絶縁領域５と、ｎ-ドリフト層３およびｐ領域４との低欠陥密度界面が形成される。
次いで、図２５に示すように、ウェハ表面のシリコン酸化膜の上にフォトレジストを塗布し、フォトリソグラフィによりパターニングしてエッチングマスクを形成する。そして、ＲＩＥ（反応性イオンエッチング）によりシリコン酸化膜をエッチングする。その際、下地のシリコン、すなわちｎ-ドリフト層３も多少エッチングされる。そのため、犠牲酸化を行って、エッチングダメージを除去する。
次いで、図２６に示すように、ＲＩＥによるエッチングによって露出したｎ-ドリフト
層３の表面から、選択エピタキシャル成長法により第２のｎ領域６を埋め込み絶縁領域５の上面レベルまで成長させる。その際、埋め込み絶縁領域５との界面で発生する積層欠陥を絶滅させる必要があるので、低温成長を行ったり、（１００）基板を用いて<１００>方向（複数）の辺を有する酸化膜矩形パターンを配置したり、側壁材に熱酸化膜と低応力ＣＶＤ酸化膜を使用するなどの手段を講じる。
引き続き、図２７に示すように、横選択エピタキシャル成長を行って第１のｎ領域７を形成する。その際、埋め込み絶縁領域５の両側の第２のｎ領域６から中心へ向かって横方向に伸びてくるシリコンが出会って合体する程度の厚さの単結晶シリコンを成長させる。横方向／縦方向の成長率の比が１より遥かに大きくなるように横選択エピタキシャル成長を行うことは不可能であるため、エピタキシャル成長層の厚さＴｓｏｉは横成長距離ＬＥと同程度になる。上述したように、（１００）のウェハ面で<１００>の結晶方向とする場合、欠陥面密度は、１０-3ｃｍ-2以下となる。横選択エピタキシャル成長の終了後、ウェハをクリーニングする。
次いで、図２８に示すように、周知のウェハ研磨法により第１のｎ領域７を所望の厚さまで研磨し、その表面を平坦化する。研磨後の第１のｎ領域７の厚さのばらつきは±１μｍである。これは、通常のＳＯＩ張り合わせ基板における絶縁層上の半導体層の厚さのばらつきと同程度である。ウェハをクリーニングした後、第１のｎ領域７の表面を酸化して、イオン注入のためのスクリーン酸化膜３３を形成する。スクリーン酸化膜３３の上にフォトレジストを塗布し、フォトリソグラフィによりパターニングしてイオン注入マスク３４を形成する。そして、硼素のイオン注入を行う。
次いで、図２９に示すように、フォトレジストを灰化し、Ｈ2ＳＯ4＋Ｈ2Ｏ2でウェハをクリーニングする。そして、急速熱処理法（ＲＴＰ）によりウェハをアニーリングする。次いで、図３０に示すように、ウェハ表面に薄い酸化膜３５と一定厚さの窒化膜３６を堆積し、フォトリソグラフィとＲＩＥでそれら酸化膜３５および窒化膜３６をパターニングして、トレンチエッチング用の硬質マスクを形成する。そして、ＲＩＥにより埋め込み絶縁領域５に達するトレンチを形成する。
このトレンチは、先の横選択エピタキシャル成長により埋め込み絶縁領域５の両端から成長してくるシリコンが合体した部分を含むように形成される。シリコンが合体した部分には、積層欠陥や転位などが生じやすいので、この部分にトレンチを設けることにより、それらの欠陥が発生していても、それらの欠陥を除去することができる。
次いで、図３１に示すように、犠牲酸化を行い、トレンチの内面に一定厚さの分離シリコン酸化膜１９となる熱酸化膜を形成する。次いで、図３２に示すように、トレンチにポリシリコン埋め込み層２０となるポリシリコンを堆積し、エッチバックする。そして、ポリシリコンを一定厚さまで酸化する。ウェハ表面に残るトレンチエッチング用の硬質マスクを、ＣＤＥ（ケミカルドライエッチング）により除去する。次いで、湿式エッチングによりウェハ表面のシリコン酸化膜を除去して、ウェハ表面を露出させる。なお、ポリシリコンを堆積する代わりに、酸化膜を堆積してもよい。
次いで、図３３に示すように、ウェハ表面にＬＯＣＯＳ酸化膜９を形成する。また、犠牲酸化を行い、ゲート酸化膜１０を形成する。そして、ポリシリコンゲート電極１１を形成し、フォトリソグラフィとＲＩＥによりゲートスタックを形成し、シャドウ酸化を行う。その後、フォトリソグラフィとイオン注入によりゲートスタック側壁に整合するｎ+エミッタ領域１３と、ｎ+エミッタ領域１３と隣接するｐ+ボディコンタクト領域１４ａを形成する。レジストを灰化し、ウェハをクリーニングした後、アニーリングを行って、注入イオンを活性化する。
次いで、ウェハ全面に１５０〜３００ｎｍの厚さのシリコン酸化膜または窒化膜を堆積する。そして、図３４に示すように、ＲＩＥによりゲートスタックの終端にゲート側壁スペーサ膜１２を形成する。その後、ポリシリコンゲート電極１１の上にフォトレジストを塗布し、フォトリソグラフィによりパターニングしてイオン注入マスク３７を形成する。そして、硼素の高エネルギーイオン注入を行い、フォトレジストを灰化し、アニーリングによりイオンを活性化させて、ｎ+エミッタ領域１３の下にｐ+埋め込み低抵抗領域１４ｂを形成する。
次いで、図３５に示すように、ウェハ全面に例えばＨＴＯとＢＰＳＧシリコン酸化膜からなる層間絶縁膜１７を堆積する。そして、層間絶縁膜１７にコンタクトホールを開口し、エミッタバリア層１６とエミッタ電極１５を形成する。また、コレクタ電極１８を形成することによって、図１に示すＩＧＢＴが完成する。なお、図５に示すようにポリシリコンゲート電極１１を短くする場合には、ゲートスタックを形成する際に、ポリシリコンゲート電極１１のパターニングを行えばよい。また、ゲート側壁スペーサ膜１２の形成工程とｐ+埋め込み低抵抗領域１４ｂの形成工程を省略してもよい。実施の形態１のＩＧＢＴは、実施の形態１４の製造方法以外の方法でも作製可能である。
実施の形態１４によれば、部分ＳＯＩ構造を有する半導体装置を安価に製造することができる。従って、部分ＳＯＩ構造を有する安価な半導体装置が得られる。実施の形態１４において、ｐ型の半導体基板の代わりに、ｎ+ドレイン層１ｂとなるｎ型の半導体基板を
用いれば、実施の形態７のＭＯＳＦＥＴを作製することができる。また、実施の形態１４の製造方法は、実施の形態１のＩＧＢＴや実施の形態７のＭＯＳＦＥＴに限らず、実施の形態２のＩＧＢＴや、実施の形態８のＭＯＳＦＥＴなどのように、プレーナゲート構造を有する半導体装置の製造に適用可能である。
実施の形態１５．
実施の形態１５は、例えば実施の形態３の半導体装置の製造に適用可能な製造方法である。図３６〜図４０は、実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。まず、図２２〜図２７に示す工程に従って、ｐ+コレクタ層１ａとなる基板
上に、ｎバッファ層２、ｎ-ドリフト層３、ｐ領域４、埋め込み絶縁領域５、第２のｎ領
域６および第１のｎ領域７を形成する。そして、周知のウェハ研磨法により第１のｎ領域７を所望の厚さまで研磨し、その表面を平坦化する。
その後、特に図示しないが、ＩＧＢＴとともに同一基板上に集積される低圧制御デバイス（例えば、図２１の低圧横型ＮＭＯＳトランジスタ３００）の形成領域に対して図３０〜図３２と同様の工程を行って、低圧制御デバイスを誘電体分離するためのトレンチ分離構造を形成する。このとき、ＩＧＢＴの形成領域には、トレンチ分離構造を形成しない。
次いで、図３６に示すように、ウェハ表面にＬＯＣＯＳ酸化膜９を形成し、さらにウェハ表面にイオン注入のためのスクリーン酸化膜４１を形成する。続いて、スクリーン酸化膜４１の上にフォトレジストを塗布し、フォトリソグラフィによりパターニングしてイオン注入マスクを形成する。図３６には現れていないが、このイオン注入マスクは、低圧制御デバイスの形成領域を覆う。そして、硼素のイオン注入を行う。
次いで、図３７に示すように、フォトレジストを灰化し、Ｈ2ＳＯ4＋Ｈ2Ｏ2でウェハをクリーニングする。そして、急速熱処理法（ＲＴＰ）によりウェハをアニーリングする。次いで、図３８に示すように、ウェハ表面にシリコンＨＴＯ膜４２を堆積し、フォトリソグラフィとＲＩＥでシリコンＨＴＯ膜４２をパターニングしてトレンチエッチング用の硬質マスクを形成する。そして、ＲＩＥにより埋め込み絶縁領域５に達するトレンチを形成する。
このトレンチは、実施の形態１４と同様に、先の横選択エピタキシャル成長により埋め込み絶縁領域５の両端から成長してくるシリコンが合体した部分を含むように形成される。トレンチ形成後、犠牲酸化とドライブイン工程を行い、ｐボディ領域８を形成する。次いで、図３９に示すように、湿式エッチングによりシリコンＨＴＯ膜４２を除去し、犠牲酸化を行った後、トレンチ側壁にゲート酸化膜１０を成長させる。そして、ポリシリコンを堆積してトレンチを埋めた後、ポリシリコンのエッチバックを行って、ポリシリコンゲート電極１１を形成する。
次いで、図４０に示すように、フォトリソグラフィとイオン注入により、ｐボディ領域８にｎ+エミッタ領域１３とｐ+ボディコンタクト領域１４ａを形成する。レジストを灰化し、ウェハをクリーニングした後、アニーリングを行って、注入イオンを活性化する。次いで、ウェハ全面に例えばＨＴＯとＢＰＳＧシリコン酸化膜からなる層間絶縁膜１７を堆積する。そして、層間絶縁膜１７にコンタクトホールを開口し、エミッタバリア層１６とエミッタ電極１５を形成する。また、コレクタ電極１８を形成することによって、図８に示すＩＧＢＴが完成する。なお、実施の形態３のＩＧＢＴは、実施の形態１５の製造方法以外の方法でも作製可能である。
実施の形態１５によれば、部分ＳＯＩ構造を有する半導体装置を安価に製造することができる。従って、部分ＳＯＩ構造を有する安価な半導体装置が得られる。実施の形態１５において、ｐ型の半導体基板の代わりに、ｎ+ドレイン層１ｂとなるｎ型の半導体基板を
用いれば、実施の形態９のＭＯＳＦＥＴを作製することができる。また、実施の形態１５の製造方法は、実施の形態３や実施の形態９の半導体装置に限らず、トレンチゲート構造を有する半導体装置の製造に適用可能である。
実施の形態１６．
実施の形態１６は、例えば実施の形態６の半導体装置の製造に適用可能な製造方法である。図４１〜図４７は、実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。まず、図４１に示すように、ｐ+コレクタ層１ａとなる基板上にｎバッファ
層２が積層され、さらにその上にｎ-ドリフト層３が積層され、ｎ-ドリフト層３中に埋め込み絶縁領域５が形成された基板を作製する。埋め込み絶縁領域５の厚さは、例えば０．１〜２μｍである。また、埋め込み絶縁領域５の上のシリコン層の厚さは、例えば０．１〜７μｍである。
次いで、図４２に示すように、ウェハ表面にイオン注入のためのスクリーン酸化膜を形成した後、フォトリソグラフィでウェハをパターニングし、硼素のイオン注入を行って、ｐボディ領域８となるｐ領域５１，５２を形成する。レジストを除去した後、フォトリソグラフィでウェハをパターニングし、燐のイオン注入を行って、第１のｎ領域７を形成し、レジストを除去する。次いで、図４３に示すように、ｐボディ領域８が埋め込み絶縁領域５の下にｐ領域４を形成するように、熱拡散を行う。
次いで、図４４に示すように、ウェハ表面にＬＯＣＯＳ酸化膜９を形成する。また、犠牲酸化を行い、ゲート酸化膜１０を形成する。これ以降は、実施の形態１４と同様であり、図４５に示すように、ウェハ表面にドープトポリシリコンを堆積し、ポリシリコンゲート電極１１を形成する。そして、フォトリソグラフィとイオン注入により、ｎ+エミッタ領域１３とｐ+ボディコンタクト領域１４ａを形成する。次いで、図４６に示すように、ゲート側壁スペーサ膜１２を形成し、フォトリソグラフィと硼素の高エネルギーイオン注入を行う。
次いで、図４７に示すように、アニーリングによりイオンを活性化させて、ｎ+エミッ
タ領域１３の下にｐ+埋め込み低抵抗領域１４ｂを形成する。そして、ウェハ全面に層間
酸化膜１７（ＨＴＯ＋ＢＰＳＧシリコン酸化膜）を堆積する。その後、層間絶縁膜１７にコンタクトホールを開口し、エミッタバリア層１６とエミッタ電極１５を形成する。また、コレクタ電極１８を形成することによって、図１４に示すＩＧＢＴが完成する。
なお、ゲートスタックを形成する際に、ポリシリコンゲート電極１１を短くしないで、図１３に示す構成としてもよい。また、ゲート側壁スペーサ膜１２の形成工程とｐ+埋め
込み低抵抗領域１４ｂの形成工程を省略してもよい。実施の形態６のＩＧＢＴは、実施の形態１６の製造方法以外の方法でも作製可能である。
ここで、図４１に示す基板の作製方法については、特に限定しないが、例えば次のような方法が挙げられる。まず、ｐ+コレクタ層１ａとなる半導体基板の上に、ｎバッファ層
２とｎ-ドリフト層３をエピタキシャル成長させる。また、別のｎ型のウェハを用意し、
その表面に埋め込み絶縁領域５となる酸化膜を形成する。そして、ｎ-ドリフト層３を有
する半導体基板と、酸化膜を有するｎ型ウェハとを、ｎ-ドリフト層３の表面と酸化膜の
表面を張り合わせることによって、張り合わせＳＯＩウェハを作製する。その張り合わせＳＯＩウェハのｎ型ウェハ側を研磨して薄くした後、その一部に、酸化膜を貫くようにトレンチを形成し、選択エピタキシャル成長を行ってそのトレンチをｎ型半導体で埋める。
あるいは、次のような方法によっても、図４１に示す基板を作製することができる。ｐ+コレクタ層１ａとなる半導体基板の上に、ｎバッファ層２とｎ-ドリフト層３をエピタキシャル成長させた後、ｎ-ドリフト層３の表面に酸化膜マスクを形成し、酸素の注入と熱
処理を行って、埋め込み絶縁領域５を形成する。そして、酸化膜マスクを除去してから、ウェハ全面に対してエピタキシャル成長を行い、埋め込み絶縁領域５の上に所望の厚さのシリコンを堆積する。
実施の形態１６によれば、部分ＳＯＩ構造を有する半導体装置を安価に製造することができる。従って、部分ＳＯＩ構造を有する安価な半導体装置が得られる。実施の形態１６において、ｐ型の半導体基板の代わりに、ｎ+ドレイン層１ｂとなるｎ型の半導体基板を
用いれば、実施の形態１２のＭＯＳＦＥＴを作製することができる。
実施の形態１７．
実施の形態１７は、例えば実施の形態２のように、第１のｎ領域７の厚さが例えば１μｍ以下である薄膜デバイスを製造する際に用いられる基板を製造する方法である。図４８〜図５０は、実施の形態１７の製造方法に従って製造中の半導体装置を示す断面図である。まず、図４８に示すように、ｐ+コレクタ層１ａまたはｎ+ドレイン層１ｂとなる半導体基板（図示省略）の上にｎバッファ層２（図示省略）およびｎ-ドリフト層３（図示省略）を積層したエピタキシャル基板６１を用意する。
そして、そのエピタキシャル基板６１のｎ-ドリフト層３の表面に、第１のｎ領域７の厚さに相当する厚さの酸化膜６２を堆積するか、または成長させ、その酸化膜６２をパターンニングする。その後、埋め込み絶縁領域５となる酸化膜を堆積するか、または成長させる。そして、その酸化膜をパターンニングして、第２のｎ領域６を成長させるための窓を開口する。次いで、図４９に示すように、選択エピタキシャル成長を行って、第２のｎ領域６を形成する。引き続き、横エピタキシャル成長を行って、第１のｎ領域７となる半導体層を、酸化膜６２よりも厚くなるように形成する。
次いで、図５０に示すように、周知の基板研磨方法により酸化膜６２が露出するまで、第１のｎ領域７となる半導体層を研磨する。このとき、酸化膜６２は、研磨を停止させる研磨停止層、または研磨の終了時点を検出するための検出層となる。実施の形態１７によれば、第１のｎ領域７を薄く、かつ均一な厚さに形成することができる。従って、実施の形態１７により製造された基板を用いて、実施の形態１４の製造方法を行うことによって、実施の形態２のような薄膜デバイスを製造することができる。
実施の形態１８．
実施の形態１８は、例えば実施の形態４、実施の形態５、実施の形態１０または実施の形態１１のように、ｐ領域４が第２のｎ領域６に接しているデバイスを製造する際に用いられる基板を製造する方法の一例である。図５１〜図５８は、実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。まず、図５１に示すように、ｐ+コレ
クタ層１ａ（または、ｎ+ドレイン層１ｂ）となる半導体基板に、バッファ層２とｎ-ドリフト層３をエピタキシャル成長させる。
そして、ｎ-ドリフト層３の表面に、イオン注入のためのスクリーン酸化膜７１を形成
し、フォトリソグラフィと硼素のイオン注入を行う。それによって、図５２に示すように、ｎ-ドリフト層３の表面にｐ領域４が形成される。その後、表面に薄い熱酸化膜（図示せず）を形成する。p領域４の拡散を最小限にするため熱酸化膜はできるだけ薄く形成する一方、図５３に示すように、第１のｎ領域７となる別のｎ型のウェハを用意する。そして、図５４に示すように、そのｎ型ウェハの表面に埋め込み絶縁領域５となる酸化膜を熱酸化により形成するか、または堆積する。
次いで、図５５に示すように、図５２のウェハと図５４のウェハを、ｐ領域４と埋め込み絶縁領域５が接するように、張り合わせる。両方のウェハに酸化膜を設けるのは、デバイスに張り合わせ界面の欠陥の悪影響を与えないためである。そして、周知のウェハ研磨法により、第１のｎ領域７を所定の厚さまで研磨する。次いで、図５６に示すように、第１のｎ領域７の研磨面に、シリコン酸化膜７２、ポリシリコン膜７３およびシリコン酸化膜７４を順次積層し、この複合ハードマスクをフォトリソグラフィとＲＩＥでパターニングしてトレンチエッチング用の硬質マスクを形成する。
次いで、図５７に示すように、ＲＩＥにより第１のｎ領域７、埋め込み絶縁領域５およびｐ領域４を貫通して、ｎ-ドリフト層３に達するトレンチを形成し、ｎ-ドリフト層３の一部を除去する。そして、犠牲酸化を行い、トレンチエッチングのダメージを除去する。次いで、図５８に示すように、選択エピタキシャル成長を行って、トレンチ内の下半部を第２のｎ領域６で埋め、さらにウェハ表面までエピタキシャル成長を続けて、トレンチ内の上半部を第１のｎ領域７で埋める。そして、湿式エッチングにより表面の酸化膜を除去する。
なお、実施の形態４、実施の形態５、実施の形態１０または実施の形態１１の半導体装置は、実施の形態１８の製造方法以外の方法でも作製可能である。また、実施の形態１８によって実施の形態１、実施の形態２、実施の形態３、実施の形態７、実施の形態８または実施の形態９の半導体装置を製造することもできる。
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
実施の形態１の半導体装置の構成を示す断面図である。 デバイスのオン抵抗の内訳を説明するための等価回路図である。 デバイスオフ状態における降伏時の内部静電ポテンシャル分布を説明するための図である。 デバイスオフ状態における降伏時の内部の電子濃度分布を説明するための図である。 実施の形態１の半導体装置の別の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の別の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の別の構成を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の別の構成を示す断面図である。 実施の形態６の半導体装置の構成を示す断面図である。 実施の形態６の半導体装置の別の構成を示す断面図である。 実施の形態７の半導体装置の構成を示す断面図である。 実施の形態８の半導体装置の構成を示す断面図である。 実施の形態９の半導体装置の構成を示す断面図である。 実施の形態１０の半導体装置の構成を示す断面図である。 実施の形態１１の半導体装置の構成を示す断面図である。 実施の形態１２の半導体装置の構成を示す断面図である。 実施の形態１３の半導体装置の構成を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１４の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１５の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１６の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１７の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１７の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１７の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 実施の形態１８の製造方法に従って製造中の半導体装置を示す断面図である。 ＩＧＢＴを用いた標準の点火システムの構成を示す回路図である。 縦型ＩＧＢＴと低圧横型ＮＭＯＳトランジスタの集積構造を示す断面図である。 図６０に示す集積構造の寄生サイリスタを示す模式図である。 従来の部分ＳＯＩ構造を有する縦型ＩＧＢＴの構成を示す断面図である。
符号の説明
１ａ 第２導電型低抵抗層（ｐ+コレクタ層（低抵抗層））
１ｂ 第１導電型低抵抗層（ｎ+ドレイン層）
３ 第１導電型ドリフト層（ｎ-ドリフト層）
４ 第２導電型領域（ｐ領域）
５ 埋め込み絶縁領域
６ 第２の第１導電型領域（第２のｎ領域）
７ 第１の第１導電型領域（第１のｎ領域）
８ 第２導電型ボディ領域（ｐボディ領域）
１０ ゲート絶縁膜（ゲート酸化膜）
１１ ポリシリコンゲート電極
１２ ゲート側壁スペーサ膜
１３ 第１導電型低抵抗領域（ｎ+エミッタ領域）
１４ａ 第２導電型コンタクト領域（ｐ+ボディコンタクト領域）
１４ｂ 第２導電型埋め込み低抵抗領域（ｐ+埋め込み低抵抗領域）
１５ 表面電極
１８ 裏面電極

Claims (16)

  1. 第１導電型ドリフト層と、
    前記第１導電型ドリフト層の上に、この第１導電型ドリフト層から離れて設けられ、前記第１導電型ドリフト層よりも抵抗率の低い第１の第１導電型領域と、
    前記第１の第１導電型領域と前記第１導電型ドリフト層の間に部分的に設けられた埋め込み絶縁領域と、
    前記第１の第１導電型領域と前記第１導電型ドリフト層との間であって前記埋め込み絶縁領域以外の領域に設けられた、前記第１の第１導電型領域および前記第１導電型ドリフト層と接する第２の第１導電型領域と、
    前記埋め込み絶縁領域と前記第１導電型ドリフト層の間に同第１導電型ドリフト層に接して設けられた第２導電型領域と、
    前記第１の第１導電型領域に接して設けられた第２導電型ボディ領域と、
    前記第２導電型ボディ領域内に設けられた第１導電型低抵抗領域と、
    前記第２導電型ボディ領域内に設けられた第２導電型コンタクト領域と、
    前記第２導電型コンタクト領域と前記第１導電型低抵抗領域の両方に電気的に接続する表面電極と、
    前記第２導電型ボディ領域の、前記第１の第１導電型領域と前記第１導電型低抵抗領域の間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に設けられたゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第２の第１導電型領域は、前記第１の第１導電型領域よりも抵抗率が低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型領域がフローティング領域であることを特徴とする請求項１または２のいずれかに記載の半導体装置。
  4. 第１導電型ドリフト層と、
    前記第１導電型ドリフト層の上に設けられた、前記第１導電型ドリフト層よりも抵抗率の低い第１の第１導電型領域と、
    前記第１の第１導電型領域と前記第１導電型ドリフト層の間に部分的に設けられた埋め込み絶縁領域と、
    前記埋め込み絶縁領域の上に前記第１の第１導電型領域に接して設けられた第２導電型ボディ領域と、
    前記第２導電型ボディ領域内に設けられた第１導電型低抵抗領域と、
    前記第２導電型ボディ領域内に設けられた第２導電型コンタクト領域と、
    前記第２導電型コンタクト領域と前記第１導電型低抵抗領域の両方に電気的に接続する表面電極と、
    前記第２導電型ボディ領域の、前記第１の第１導電型領域と前記第１導電型低抵抗領域の間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に設けられたゲート電極と、を有し、
    前記埋め込み絶縁領域の一端側の同埋め込み絶縁領域以外の領域で、前記第１の第１導電型領域と前記第１導電型ドリフト層とが接し、
    前記第２導電型ボディ領域は、前記埋め込み絶縁領域の他端においてその下側まで回り込むことを特徴とする半導体装置。
  5. 前記埋め込み絶縁領域に達するトレンチ内に前記ゲート絶縁膜および前記ゲート電極が設けられたトレンチゲート構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２導電型ボディ領域の上に前記ゲート絶縁膜および前記ゲート電極が設けられたプレーナゲート構造を有することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  7. 前記第２導電型ボディ領域内の、前記第１導電型低抵抗領域の下側に第２導電型埋め込み低抵抗領域が設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２導電型ボディ領域が前記埋め込み絶縁領域に接していることを特徴とする請求項１〜４、６および７のいずれか一つに記載の半導体装置。
  9. 前記第２導電型ボディ領域が前記埋め込み絶縁領域の上に該埋め込み領域絶縁から離れて設けられていることを特徴とする請求項１〜３、５〜７のいずれか一つに記載の半導体装置。
  10. 前記第１導電型ドリフト層を挟んで前記第１の第１導電型領域と反対側に第２導電型低抵抗層と、該第２導電型低抵抗層に電気的に接続する裏面電極が設けられていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第１導電型ドリフト層を挟んで前記第１の第１導電型領域と反対側に第１導電型低抵抗層と、該第１導電型低抵抗層に電気的に接続する裏面電極が設けられていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  12. 第１導電型ドリフト層の表面に第２導電型領域を形成する工程と、
    前記第１導電型ドリフト層および前記第２導電型領域の上に埋め込み絶縁領域となる酸化膜を形成する工程と、
    前記酸化膜の一部を除去して第１導電型ドリフト層の一部を露出させる工程と、
    前記第１導電型ドリフト層の露出面から第１導電型半導体をエピタキシャル成長させて、前記酸化膜の除去部分を埋め、さらに前記酸化膜の表面に沿って横方向にエピタキシャル成長させて、同酸化膜上を第１導電型半導体層で覆う工程と、
    前記酸化膜上にエピタキシャル成長した前記第１導電型半導体層を所定の厚さまで研磨する工程と、
    前記第１導電型半導体層の研磨後、同第１導電型半導体層の前記酸化膜上の部分に前記第１導電型半導体層に接して第２導電型ボディ領域を形成する工程と、
    前記第２導電型ボディ領域内に第１導電型低抵抗領域を形成する工程と、
    前記第２導電型ボディ領域内に第２導電型コンタクト領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 第１導電型ドリフト層上に第２導電型領域を介して埋め込み絶縁領域となる酸化膜を有するウェハと、第１導電型半導体層の表面に埋め込み絶縁領域となる酸化膜を有する第１導電型ウェハとを、前記両ウェハの前記酸化膜が接するように、張り合わせる工程と、
    前記第１導電型半導体層を所定の厚さまで研磨する工程と、
    研磨後の前記第１導電型半導体層の表面から前記埋め込み絶縁領域を貫通して前記第１導電型ドリフト層に達するトレンチを形成して、該トレンチの底に前記第１導電型ドリフト層を部分的に露出させる工程と、
    前記第１導電型ドリフト層の露出面から第１導電型半導体をエピタキシャル成長させて、研磨後の前記第１導電型半導体層の表面まで前記第１導電型半導体で前記トレンチを埋める工程と、
    前記第１導電型半導体層の、前記第１導電型半導体で埋められたトレンチ以外の部分に前記第１導電型半導体層に接して第２導電型ボディ領域を形成する工程と、
    前記第２導電型ボディ領域内に第１導電型低抵抗領域を形成する工程と、
    前記第２導電型ボディ領域内に第２導電型コンタクト領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 前記第１導電型半導体層が前記酸化膜の異なる除去部分から互いに横方向にエピタキシャル成長してつながった部分を含むように、研磨後の前記第１導電型半導体層の表面から前記酸化膜に達するトレンチを形成して、前記第１導電型半導体層のつなぎ目部分を除去する工程を、さらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 前記トレンチをシリコン酸化膜とポリシリコンで埋めて、トレンチ分離構造を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記トレンチをゲート絶縁膜とゲート電極で埋めて、トレンチゲート構造を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
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