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DE112011103506T5 - Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung Download PDF

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DE112011103506T5
DE112011103506T5 DE112011103506.3T DE112011103506T DE112011103506T5 DE 112011103506 T5 DE112011103506 T5 DE 112011103506T5 DE 112011103506 T DE112011103506 T DE 112011103506T DE 112011103506 T5 DE112011103506 T5 DE 112011103506T5
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DE
Germany
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semiconductor region
region
semiconductor
wafer
conductivity type
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DE112011103506.3T
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Inventor
Hongfei Lu
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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Abstract

Im Innenumfang eines Chips mit einer Dicke (t21), welche kleiner als die Dicke (122) des Außenumfangs des Chips ist, in welchem eine Abschlussstruktur (26) bereitgestellt ist, ist ein aktives Gebiet (27) bereitgestellt. Ein n-Feldstoppgebiet (4), ein p-Kollektorgebiet (11) und eine Kollektorelektrode (12) sind in dieser Reihenfolge auf der anderen Hauptoberfläche eines n–-Driftgebiets (2) bereitgestellt. Das n-Feldstoppgebiet (4), das p-Kollektorgebiet (11) und die Kollektorelektrode (12) sind so bereitgestellt, dass sie sich vom aktiven Gebiet (27) zur Abschlussstruktur (26) erstrecken. In der Abschlussstruktur (26) ist zwischen dem n-Feldstoppgebiet (4) und dem p-Kollektorgebiet (11) ein Siliciumoxidfilm (3) bereitgestellt. Die Position (L1) des Siliciumoxidfilms (3) ab einer ersten Hauptoberfläche des n–-Driftgebiets (2) in einer ersten Tiefenrichtung ist im wesentlichen die gleiche wie die Position (L2) der Kollektorelektrode (12) ab der ersten Hauptoberfläche des n–Driftgebiets (2) in der ersten Tiefenrichtung im aktiven Gebiet (27).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung einer Halbleitervorrichtung.
  • STAND DER TECHNIK
  • Eine diskrete Leistungsvorrichtung mit einer hohen Durchbruchspannung spielt in einer Stromrichtvorrichtung eine zentrale Rolle. Zum Beispiel war ein Isolierschicht-Bipolartransistor (IGBT) oder ein Isolierschicht-Feldeffekttransistor (MOSFET: Metall-Oxid-Halbleiter-Feldeffekttransistor) mit einer Metall-Oxid-Halbleiter-Struktur als ein Element bekannt, welches für die in der Stromrichtvorrichtung verwendete diskrete Leistungsvorrichtung mit einer hohen Durchbruchspannung geeignet ist.
  • In der Stromrichtvorrichtung für eine hohe Spannung wurde gewöhnlich ein IGBT, der zum Verringern einer Durchlassspannung mittels Leitfähigkeitsmodulation fähig ist, verwendet. Um die Verluste der Stromrichtvorrichtung zu verringern, ist es deshalb wichtig, Leitungsverluste und Schaltverluste des in der Stromrichtvorrichtung verwendeten IGBT zu verringern. Der Schnittaufbau des IGBT nach dem Stand der Technik wird nun anhand zum Beispiel eines IGBT mit dem in 34 veranschaulichten planaren Aufbau beschrieben. 34 ist eine Schnittansicht, welche den Aufbau des IGBT nach dem Stand der Technik veranschaulicht.
  • In dem in 34 veranschaulichten IGBT nach dem Stand der Technik sind eine n-Pufferschicht 104 und ein n–-Driftgebiet 102 auf einer Hauptoberfläche (im folgenden als eine vordere Oberfläche bezeichnet) eines p+-Halbleitersubstrats 101, welches ein p+-Kollektorgebiet ist, bereitgestellt. Der spezifische Widerstand des n–-Driftgebiets 102 ist höher als derjenige der n-Pufferschicht 104. Ein p-Basisgebiet 105 ist in einer dem p+-Halbleitersubstrat 101 gegenüberliegenden Oberflächenschicht (im folgenden als eine vordere Oberflächenschicht bezeichnet) des n–-Driftgebiets 2 selektiv bereitgestellt. Ein n+-Emittergebiet 106 ist in der vorderen Oberflächenschicht des p-Basisgebiets 105 selektiv bereitgestellt.
  • Der spezifische Widerstand des n+-Emittergebiets 106 ist niedriger als derjenige des n–-Driftgebiets 102. Eine Gate-Elektrode 108 ist auf der Oberfläche des p-Basisgebiets 105 zwischen dem n+-Emittergebiet 106 und dem n–-Driftgebiet 102 liegend bereitgestellt, wobei ein Gate-Isolierfilm 107 dazwischenliegt. Eine Emitterelektrode 109 kommt mit dem n+-Emittergebiet 106 und dem p-Basisgebiet 105 in Kontakt. Die Emitterelektrode 109 ist durch einen Zwischenschicht-Isolierfilm (nicht dargestellt) von der Gate-Elektrode 108 isoliert. Eine Kollektorelektrode (nicht dargestellt) kommt mit der anderen Hauptoberfläche (im folgenden als eine hintere Oberfläche bezeichnet) des p+-Halbleitersubstrats 101 in Kontakt.
  • In den letzten Jahren wurde ein Verfahren zum Dünnermachen des Wafers entwickelt und auf den IGBT nach dem Stand der Technik angewendet. Wenn das Verfahren zum Dünnermachen des Wafers verwendet wird, um den IGBT nach dem Stand der Technik zum Beispiel mit einer in 34 veranschaulichten Struktur herzustellen (zu fertigen), wird nicht das p+-Halbleitersubstrat 101, welches ein p+-Kollektorgebiet ist, verwendet, sondern wird ein Halbleiterwafer (im folgenden als FZ-Wafer bezeichnet), welcher das n–-Driftgebiet 102 ist und mittels eines Schwebezonen-Verfahrens (FZ) hergestellt ist, verwendet. Als Verfahren zum Herstellen des IGBT nach dem Stand der Technik unter Verwendung des FZ-Wafers wird zum Beispiel vorwiegend das folgende Verfahren verwendet.
  • Zuerst wird eine Oberflächenelementstruktur, welche zum Beispiel das p-Basisgebiet 105, das n+-Emittergebiet 106, den Gate-Isolierfilm 107 und die Gate-Elektrode 108 enthält, auf der vorderen Oberfläche des FZ-Wafers, welcher das n–-Driftgebiet 102 ist, gebildet. Dann wird der FZ-Wafer von der hinteren Oberfläche des FZ-Wafers her dünner gemacht. Dann werden die n-Pufferschicht 104 und das p+-Kollektorgebiet (nicht dargestellt) auf einer Oberflächenschicht der hinteren Oberfläche des FZ-Wafers gebildet. Auf diese Weise wird der IGBT nach dem Stand der Technik mit dem in 34 veranschaulichten Aufbau fertiggestellt. Wenn der IGBT unter Verwendung des FZ-Wafers hergestellt wird, ist die Dicke des p+-Kollektorgebiets somit kleiner als oder gleich 2 μm, aber wird die Stützfunktion zum Aufrechterhalten der mechanischen Festigkeit des IGBT aus dem p+-Kollektorgebiet entfernt.
  • Zusätzlich zu dem oben erwähnten IGBT nach dem Stand der Technik war ein rückwärts sperrender IGBT (RB-IGBT), in welchem eine Abschlussstruktur zum Aufrechterhalten einer Rückwärts-Durchbruchspannung in einem ein Kollektorgebiet und ein Driftgebiet enthaltenden pn-Übergang bereitgestellt ist, als IGBT nach dem Stand der Technik bekannt. Bei einer an den das Kollektorgebiet und das Driftgebiet enthaltenden pn-Übergang angelegten Rückwärts-Vorspannung hat der RB-IGBT hohe Rückwärts-Durchbruchspannungs-Kennlinien. Nun wird der Schnittaufbau des RB-IGBT nach dem Stand der Technik beschrieben. 35 ist eine Schnittansicht, welche den Aufbau des RB-IGBT nach dem Stand der Technik veranschaulicht.
  • In dem in 35 veranschaulichten RB-IGBT ist ein p-Kollektorgebiet 111 auf der gesamten hinteren Oberfläche eines Halbleiterwafers, welcher ein n–-Driftgebiet 102 ist, bereitgestellt. Eine Kollektorelektrode 112 kommt mit dem p-Kollektorgebiet 111 in Kontakt. Ein p-Isolationsgebiet 124 ist so bereitgestellt, dass es sich von der vorderen Oberfläche des Halbleiterwafers, welcher das n–Driftgebiet 102 ist, zum p-Kollektorgebiet 111 erstreckt. Eine Vielzahl von potentialfreien p-Gebieten (Feldbegrenzungsringen) 114 ist in einer Oberflächenschicht der vorderen Oberfläche des n–Driftgebiets 102 bereitgestellt.
  • Eine Vielzahl von aus Polysilicium bestehenden potentialfreien Gebieten (im folgenden als Feldplattengebiete bezeichnet) 117 ist auf der vorderen Oberfläche des n–-Driftgebiets 102 bereitgestellt. Jedes Feldplattengebiet 117 kommt mit einem hochkonzentrierten p+-Gebiet, welches in der vorderen Oberflächenschicht jedes Feldbegrenzungsrings 114 bereitgestellt ist, in Kontakt. Eine Feldplatte 118, welche im äußersten Umfang der vorderen Oberfläche des n–-Driftgebiets 102 bereitgestellt ist, kommt mit dem hochkonzentrierten p+-Gebiet, welches in der vorderen Oberflächenschicht eines p-Isolationsgebiets 124 bereitgestellt ist, in Kontakt. Jedes Feldplattengebiet 117 und die Feldplatte 118 sind durch einen Zwischenschicht-Isolierfilm voneinander isoliert.
  • Die Feldbegrenzungsringe 114 und die Feldplattengebiete 117 bilden die Abschlussstruktur. Das p-Isolationsgebiet 124 umgibt die Abschlussstruktur, und die Abschlussstruktur umgibt das aktive Gebiet. Bei eingeschalteter Halbleitervorrichtung fließt im aktiven Gebiet ein Strom. Im aktiven Gebiet sind, ähnlich wie beim in 34 veranschaulichten IGBT, ein p-Basisgebiet 105, ein n+-Emittergebiet 106, ein Gate-Isolierfilm 107, eine Gate-Elektrode 108, eine Emitterelektrode 109 und ein Zwischenschicht-Isolierfilm 116, welcher die Gate-Elektrode 108 von der Emitterelektrode 109 isoliert, auf der vorderen Oberfläche des n–-Driftgebiets 102 bereitgestellt.
  • Ein p+-Basiskontaktgebiet 110, welches mit dem n+ Emittergebiet 106 in Kontakt kommt, ist in der Oberflächenschicht des p-Basisgebiets 105 bereitgestellt. Das n+-Emittergebiet 106 und das p+-Basiskontaktgebiet 110 sind durch die Emitterelektrode 109 elektrisch miteinander verbunden. Ein n-Lochbarrieregebiet 113 ist so in einer Oberflächenschicht der vorderen Oberfläche des n–Driftgebiets 102 bereitgestellt, dass es die Oberfläche des p-Basisgebiets 105 nahe dem p-Kollektorgebiet 111 bedeckt. Der spezifische Widerstand des n-Lochbarrieregebiets 113 ist niedriger als derjenige des n–-Driftgebiets 102.
  • Bei dem IGBT und dem RB-IGBT nach dem Stand der Technik, welche in 34 beziehungsweise 35 veranschaulicht sind, war bekannt, dass eine Verringerung der Dicke des n–-Driftgebiets 102 Leitungsverluste und Schaltverluste wirkungsvoll verringert. Darüber hinaus wurde in den letzten Jahren als IGBT nach dem Stand der Technik, welcher unter Verwendung des das n–-Driftgebiet 102 bildenden Wafers hergestellt wird, vorwiegend ein Feldstopp-IGBT verwendet, in welchem die n-Störstellendichte der in einer Oberflächenschicht der hinteren Oberfläche des n–-Driftgebiets 102 bereitgestellten n-Pufferschicht 104 dafür optimiert ist, die Dicke des n–-Driftgebiets 102 auf einen zum Erzielen der gewünschten Durchbruchspannung des Elements erforderlichen Mindestwert zu bringen.
  • Wenn der Wafer dünner gemacht wird, beträgt hinsichtlich der Herstellbarkeit der Grenzwert (im folgenden als Grenzdicke bezeichnet) der Dicke des Wafers ungefähr 80 μm, was auch von einer Herstellungsvorrichtung oder einem Herstellungsverfahren abhängt. Der Grund ist, dass, wenn die Dicke des Wafers so viel dünner gemacht wird, dass sie kleiner als oder gleich 80 μm ist, die mechanische Festigkeit verringert wird und die Ausbeute deutlich verringert wird. Die Durchbruchspannung des Elements hängt von der Dicke des n–-Driftgebiets 102 ab. Daher verringert sich mit dem Verringern der Durchbruchspannung die rechnerische Dicke des n–-Driftgebiets 102 im IGBT. Wie oben beschrieben, ist, da der Wafer hinsichtlich der Herstellbarkeit die Grenzdicke hat, die Dicke des n–-Driftgebiets 102 im IGBT mit einer Durchbruchspannungsklasse von 600 V oder weniger im allgemeinen größer als oder gleich einer zum Erreichen einer gewünschten Durchbruchspannungsklasse erforderlichen rechnerischen Dicke. Daher ist es im IGBT mit einer Durchbruchspannungsklasse von 600 V oder weniger möglich, die Leistungsfähigkeit durch Verringern der Dicke des Wafers stark zu verbessern.
  • Zum Beispiel wird der IGBT mit einer Durchbruchspannungsklasse von 600 V oder weniger für die folgenden verschiedenen Zwecke verwendet. Ein IGBT mit einer Durchbruchspannungsklasse von 400 V wird weitverbreitet in einer gepulsten Stromversorgung für einen Plasmabildschirm (PDP) oder ein Stroboskop eingesetzt. Wenn eine Eingangsspannung einer Stromrichtvorrichtung 220 V (AC: Wechselstrom) beträgt, beträgt darüber hinaus eine Zwischenkreisspannung nach Gleichrichtung 300 V. Daher wird in einem Hauptelement eines Umrichters der Stromrichtvorrichtung ein IGBT mit einer Durchbruchspannungsklasse von 600 V verwendet.
  • Darüber hinaus wurde ein Verfahren vorgeschlagen, bei welchem die Ausgangsspannungspegelsteuerung eines Umrichters einer Stromrichtvorrichtung von zweistufiger Steuerung nach dem Stand der Technik auf dreistufige Steuerung geändert ist, um den Leistungsumwandlungs-Wirkungsgrad der Stromrichtvorrichtung zu verbessern (siehe zum Beispiel folgende Nicht-Patent-Literatur 1 (10)). Wenn die Ausgangsspannungspegelsteuerung des Umrichters der Stromrichtvorrichtung eine dreistufige Steuerung ist, wird in einem Zwischen-Schaltelement einer Drei-Stufen-Umwandlungseinheit, welche die Ausgangsspannung des Umrichters in drei Pegel umwandelt, ein IGBT mit einer Durchbruchspannungsklasse von 400 V verwendet. Darüber hinaus wurde ein Verfahren vorgeschlagen, bei welchem in einem Zwischen-Schaltelement einer Drei-Stufen-Umwandlungseinheit ein RB-IGBT mit einer Durchbruchspannungsklasse von 400 V mit der gleichen Funktion wie derjenige nach dem Stand der Technik, in welchem ein IGBT und eine Diode in Reihe geschaltet sind, verwendet wird (siehe zum Beispiel folgende Nicht-Patent-Literatur 2 (1)).
  • In einem Elektrofahrzeug (EV) ist es wichtig, den Leistungsumwandlungs-Wirkungsgrad der Stromrichtvorrichtung zu verbessern, da Leistung aus einer Antriebsbatterie durch eine Stromrichtvorrichtung an einen Motor, welcher eine Antriebsquelle ist, geliefert wird. Wenn eine Leistung von 80 kW oder weniger aus der Antriebsbatterie an den Motor geliefert wird, ist eine ungefähr im Bereich von 100 V bis 250 V liegende Zwischenkreisspannung der Stromrichtvorrichtung angemessen. Daher wird im Hauptelement des Umrichters der Stromrichtvorrichtung ein IGBT mit einer Durchbruchspannungsklasse von 400 V verwendet.
  • Im IGBT beträgt die zum Erreichen einer Durchbruchspannungsklasse von 400 V erforderliche rechnerische Dicke des n–-Driftgebiets 102 etwa 40 μm, was weniger als die Grenzdicke des Wafers ist. Daher ist es schwierig, die mechanische Festigkeit des Wafers sicherzustellen, wenn die Dicke des n–-Driftgebiets 102 im IGBT etwa 40 μm beträgt. Wenn der IGBT mit einer Durchbruchspannungsklasse von 400 V hergestellt wird, ist es schwierig, die Dicke des n–-Driftgebiets 102 auf 40 μm zu verringern, was eine zum Erzielen einer Durchbruchspannungsklasse von 400 V erforderliche rechnerische Dicke ist.
  • Als Verfahren zum Sicherstellen der mechanischen Festigkeit eines dünnen Wafers wurde das folgende Verfahren vorgeschlagen. Die 36 und 37 sind Schnittansichten, welche den Schnittaufbau einer in Herstellung befindlichen Halbleitervorrichtung nach dem Stand der Technikveranschaulichen. Zuerst, wie in 36 veranschaulicht, bedeckt ein Schutzlackfilm 211 die vordere Oberfläche eines Wafers 200, auf welcher eine Oberflächenelementstruktur 201 gebildet ist. Dann wird eine Backgrinding-(BG-)Folie 212 auf der mit dem Schutzlackfilm 211 bedeckten vorderen Oberfläche des Wafers 200 angebracht. Dann wird, wie in 37 veranschaulicht, nur ein mittlerer Teil 200-2 der hinteren Oberfläche des Wafers 200 poliert und dünner gemacht, so dass ein Teil (im folgenden als Rippenteil bezeichnet) 200-1, welcher ein paar Millimeter innerhalb des Außenumfangsendes des Wafers 200 liegt, verbleibt. Wenn der Wafer 200 auf diese Weise dünner gemacht wird, wird gegenüber einem Fall, in welchem die gesamte hintere Oberfläche des Wafers 200 gleichmäßig poliert wird, die Konzentration mechanischer Belastungen auf den Rippenteil 200-1 des Wafers 200 verhindert und wird die mechanische Festigkeit des Wafers 200 verbessert. Daher wird das Wölben des Wafers 200 verringert und wird zum Beispiel Abplatzen oder Zerbrechen verringert (siehe folgende Nicht-Patent-Literatur 3).
  • Als ein weiteres Verfahren zum Sicherstellen der mechanischen Festigkeit eines dünnen Wafers wurde das folgende Verfahren vorgeschlagen. 38 ist eine Schnittansicht, welche den Schnittaufbau der in Herstellung befindlichen Halbleitervorrichtung nach dem Stand der Technik veranschaulicht. Zuerst bedeckt, wie in 38 veranschaulicht, ein Oxidfilm 221, welcher ein ätzbeständiger Schutzfilm ist, die vordere Oberfläche eines Wafers 200, auf welcher eine Oberflächenelementstruktur 201 gebildet ist, und die hintere Oberfläche desselben. Dann wird eine Abdecklack-Maske 222 so auf der hinteren Oberfläche des Wafers 200 gebildet, dass sie einen Teil des Oxidfilms 221 mit einer vordefinierten Breite vom Außenumfangsende des Wafers 200 bis zur Innenumfangsseite bedeckt. Dann wird der Oxidfilm 221 auf der hinteren Oberfläche des Wafers 200 entfernt, wobei eine Abdecklack-Maske 222 so verwendet wird, dass der Teil des Oxidfilms 221 mit einer vordefinierten Breite vom Außenumfangsende des Wafers 200 bis zur Innenumfangsseite auf der hinteren Oberfläche des Wafers 200 verbleibt. Dann wird, unter Verwendung des Oxidfilms 221 als Maske, Ätzen durchgeführt, um die hintere Oberfläche des Wafers 200 bis zu einer vordefinierten Tiefe zu entfernen. Auf diese Weise wird im Außenumfang des Wafers 200 ein Rippenteil gebildet. Dann wird der auf der vorderen und der hinteren Oberfläche des Wafers 200 verbleibende Oxidfilm 221 entfernt (siehe zum Beispiel folgende Patentliteratur 1).
  • AUFSTELLUNG DER DRUCKSCHRIFTEN
  • PATENTDOKUMENT
    • Patentdokument 1: JP 2007-335659 A
  • NICHT-PATENT-DOKUMENT
    • Nicht-Patent-Dokument 1: A. Naeba et al., ”A New Neutral-Point-Clamped PWM Inverter”, IEEE Transactions on Industry Applications, 1981, Vol. 1A bis 17, Nr. 5, S. 518–523
    • Nicht-Patent-Dokument 2: M. Yatsu et al., ”A Study of High Efficiency UPS Using Advanced Threelevel Topology”, Preliminary Conference Program PCIM Europe 2010, (Nürnberg), Mai 2010, S. 550–555
    • Nicht-Patent-Dokument 3: DISCO Corporation, ”TAIKO Process”, [online], 2001 bis 2011, Internet, [gefunden am 28. Oktober 2011], <URL: http://www.disco.co.jp/jp/solution/library/taiko.html>
  • Kurzbeschreibung
  • OFFENBARUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDES PROBLEM
  • Jedoch wird der Wafer 200 bei den in 36 bis 38 veranschaulichten Techniken nach dem Stand der Technik nur durch den im Außenumfang des Wafers 200 bereitgestellten Rippenteil 200-1 verstärkt. Mit abnehmender Dicke des mittleren Teils 200-2 des Wafers 200 und zunehmendem Durchmesser des Wafers 200 nimmt deshalb die mechanische Festigkeit des Wafers 200 ab. In diesem Fall kann der Wafer 200 leicht zerbrechen. Deshalb ist es wie oben beschrieben schwierig, die Dicke des Wafers 200 so weit zu verringern, dass sie kleiner als oder gleich 80 μm ist, was eine Grenzdicke ist, bei welcher das oben erwähnte Problem hinsichtlich der Herstellbarkeit nicht auftritt.
  • Im Wafer 200, welcher gemäß dem in den 36 bis 38 veranschaulichten, oben beschriebenen Stand der Technik dünner gemacht ist, berührt zum Beispiel bei der Prüfung der elektrischen Eigenschaften des Wafers 200, bevor der Wafer 200 mit einer darin bereitgestellten Vielzahl von Elementen in einzelne Chips zersägt wird, die Kollektorelektrode auf der hinteren Oberfläche des Wafers 200 direkt eine Unterlage, auf welche der Wafer 200 gelegt ist. Deshalb besteht im IGBT nach dem Stand der Technik eine Gefahr, dass das p-Kollektorgebiet 111 oder die n-Pufferschicht 104 zum Beispiel durch an der hinteren Oberfläche des Wafers 200 anhaftende Materialien (Partikel) oder Reibung beschädigt wird, was eine Verringerung der Durchbruchspannung oder eine Erhöhung des Reststroms zur Folge hätte. Darüber hinaus besteht im RB-IGBT nach dem Stand der Technik eine Gefahr, dass das p-Kollektorgebiet 111 zum Beispiel durch an der hinteren Oberfläche des Wafers 200 anhaftende Materialien oder Reibung beschädigt wird und die Rückwärts-Durchbruchspannungs-Kennlinien verschlechtert werden oder die Rückwärts-Durchbruchspannungs-Kennlinien nicht erzielt werden.
  • Um die oben erwähnten Probleme des Stands der Technik zu lösen, besteht eine Zielsetzung der Erfindung darin, eine Halbleitervorrichtung mit hoher mechanischer Festigkeit und ein Verfahren zum Herstellen der Halbleitervorrichtung bereitzustellen. Um die Probleme des Stands der Technik zu lösen, besteht eine weitere Zielsetzung der Erfindung darin, eine Halbleitervorrichtung, die fähig ist, Leitungsverluste und Schaltverluste zu verringern, und ein Verfahren zum Herstellen der Halbleitervorrichtung bereitzustellen. Um die Probleme des Stands der Technik zu lösen, besteht noch eine weitere Zielsetzung der Erfindung darin, eine Halbleitervorrichtung, die fähig ist, die Ausbeute zu verbessern, und ein Verfahren zum Herstellen der Halbleitervorrichtung bereitzustellen.
  • WEG ZUR LÖSUNG DES PROBLEMS
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, enthält eine Halbleitervorrichtung gemäß der Erfindung: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein zweites Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein drittes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches mit einer dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des zweiten Halbleitergebiets in Kontakt kommt und einen höheren spezifischen Widerstand als das zweite Halbleitergebiet hat; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches im vierten Halbleitergebiet bereitgestellt ist und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine Gate-Elektrode, welche auf einer Oberfläche des vierten Halbleitergebiets zwischen dem dritten Halbleitergebiet und dem fünften Halbleitergebiet liegend gebildet ist, wobei ein Gate-Isolierfilm dazwischenliegt; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet, das zweite Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets bis zum zweiten Halbleitergebiet angeordnet ist.
  • Die Halbleitervorrichtung gemäß der Erfindung kann außerdem ein sechstes Halbleitergebiet enthalten, welches vom zweiten Leitfähigkeitstyp ist, selektiv in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets bereitgestellt ist und eine Oberfläche des vierten Halbleitergebiets nahe dem zweiten Halbleitergebiet bedeckt. Die Gate-Elektrode kann auf den Oberflächen des dritten Halbleitergebiets, des sechsten Halbleitergebiets, des vierten Halbleitergebiets und des fünften Halbleitergebiets bereitgestellt sein, wobei der Gate-Isolierfilm dazwischenliegt.
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, enthält eine Halbleitervorrichtung gemäß der Erfindung: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein zweites Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein drittes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches mit einer dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des zweiten Halbleitergebiets in Kontakt kommt und einen spezifischen Widerstand hat, der höher als derjenige des zweiten Halbleitergebiets ist; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches selektiv in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets bereitgestellt ist; einen Graben, welcher sich durch das vierte Halbleitergebiet zum dritten Halbleitergebiet erstreckt; einen Gate-Isolierfilm, welcher entlang einer Seitenwand und eines Bodens des Grabens bereitgestellt ist; eine Gate-Elektrode, welche im Gate-Isolierfilm vergraben ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches so im vierten Halbleitergebiet bereitgestellt ist, dass es mit dem Gate-Isolierfilm auf der Seitenwand des Grabens in Kontakt kommt, und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet, das zweite Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum zweiten Halbleitergebiet angeordnet ist.
  • In der Halbleitervorrichtung gemäß der Erfindung können das erste Halbleitergebiet und die zweite Elektrode so bereitgestellt sein, dass sie sich vom aktiven Gebiet bis zur Abschlussstruktur erstrecken, und kann die Position des isolierenden Gebiets ab der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im wesentlichen die gleiche wie die Position der zweiten Elektrode ab der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet sein.
  • In der Halbleitervorrichtung gemäß der Erfindung kann das zweite Halbleitergebiet so bereitgestellt sein, dass es sich vom aktiven Gebiet zur Abschlussstruktur erstreckt, und kann die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet kleiner als die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung in der Abschlussstruktur sein.
  • In der Halbleitervorrichtung gemäß der Erfindung kann die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet größer als oder gleich 1,5 μm sein.
  • In der Halbleitervorrichtung gemäß der Erfindung kann die Dicke des Außenumfangs des Chips, in welchem die Abschlussstruktur bereitgestellt ist, größer als 80 μm sein.
  • In der Halbleitervorrichtung gemäß der Erfindung kann die Abschlussstruktur enthalten: eine Vielzahl von siebten Halbleitergebieten vom ersten Leitfähigkeitstyp, welche in der dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt sind; eine Vielzahl von Feldplattengebieten, welche jeweils mit der Vielzahl von siebten Halbleitergebieten elektrisch verbunden sind; ein achtes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches in einem dem zweiten Halbleitergebiet gegenüberliegenden Teil der Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und näher am Außenumfang des Chips liegt als das siebte Halbleitergebiet, so dass es vom siebten Halbleitergebiet getrennt ist, und einen kleineren spezifischen Widerstand als das dritte Halbleitergebiet hat; und eine Feldplatte, welche mit dem achten Halbleitergebiet in Kontakt kommt.
  • In der Halbleitervorrichtung gemäß der Erfindung kann das Feldplattengebiet aus Polysilicium bestehen.
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, enthält eine Halbleitervorrichtung gemäß der Erfindung: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein drittes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches im vierten Halbleitergebiet bereitgestellt ist und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine Gate-Elektrode, welche auf einer Oberfläche des vierten Halbleitergebiets zwischen dem dritten Halbleitergebiet und dem fünften Halbleitergebiet liegend gebildet ist, wobei ein Gate-Isolierfilm dazwischenliegt; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum ersten Halbleitergebiet angeordnet ist.
  • Die Halbleitervorrichtung gemäß der Erfindung kann außerdem ein sechstes Halbleitergebiet enthalten, welches vom zweiten Leitfähigkeitstyp ist, in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und eine Oberfläche des vierten Halbleitergebiets nahe dem ersten Halbleitergebiet bedeckt. Die Gate-Elektrode kann auf den Oberflächen des dritten Halbleitergebiets, des sechsten Halbleitergebiets, des vierten Halbleitergebiets und des fünften Halbleitergebiets bereitgestellt sein, wobei der Gate-Isolierfilm dazwischenliegt.
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, enthält eine Halbleitervorrichtung gemäß der Erfindung: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein drittes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; einen Graben, welcher sich durch das vierte Halbleitergebiet zum dritten Halbleitergebiet erstreckt; einen Gate-Isolierfilm, welcher entlang einer Seitenwand und eines Bodens des Grabens bereitgestellt ist; eine Gate-Elektrode, welche im Gate-Isolierfilm vergraben ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches so im vierten Halbleitergebiet bereitgestellt ist, dass es mit dem Gate-Isolierfilm auf der Seitenwand des Grabens in Kontakt kommt, und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum ersten Halbleitergebiet angeordnet ist.
  • In der Halbleitervorrichtung gemäß der Erfindung können das erste Halbleitergebiet und die zweite Elektrode so bereitgestellt sein, dass sie sich vom aktiven Gebiet zur Abschlussstruktur erstrecken, und kann die Position des isolierenden Gebiets ab der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im wesentlichen die gleiche sein wie die Position der zweiten Elektrode ab der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet.
  • Die Halbleitervorrichtung gemäß der Erfindung kann ferner ein neuntes Halbleitergebiet vom ersten Leitfähigkeitstyp enthalten, welches so im dritten Halbleitergebiet bereitgestellt ist, dass es in einer zweiten Tiefenrichtung von der anderen Oberfläche des ersten Halbleitergebiets zum dritten Halbleitergebiet tiefer als das erste Halbleitergebiet liegt und das isolierende Gebiet überlappt.
  • In der Halbleitervorrichtung gemäß der Erfindung kann die Dicke des Außenumfangs des Chips, in welchem die Abschlussstruktur bereitgestellt ist, größer als 80 μm sein.
  • In der Halbleitervorrichtung gemäß der Erfindung kann die Abschlussstruktur enthalten: eine Vielzahl von siebten Halbleitergebieten vom ersten Leitfähigkeitstyp, welche in der dem zweiten Halbleitergebiet gegenüberliegenden vorderen Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt sind; eine Vielzahl von Feldplattengebieten, welche mit der Vielzahl von siebten Halbleitergebieten elektrisch verbunden sind; ein zehntes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einem dem ersten Halbleitergebiet gegenüberliegenden Teil der Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und näher am Außenumfang des Chips liegt als das siebte Halbleitergebiet, so dass es vom siebten Halbleitergebiet getrennt ist, und mit dem neunten Halbleitergebiet in Kontakt kommt; und eine Feldplatte, welche mit dem zehnten Halbleitergebiet in Kontakt kommt.
  • In der Halbleitervorrichtung gemäß der Erfindung kann das Feldplattengebiet aus Polysilicium bestehen.
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, hat ein Verfahren zum Herstellen einer Halbleitervorrichtung, die ein aktives Gebiet enthält, welches im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist, gemäß der Erfindung die folgenden Eigenschaften. Zuerst erfolgt das Bilden eines isolierenden Gebiets auf einer Hauptoberfläche eines ersten Wafers, welcher von einem ersten Leitfähigkeitstyp ist. Dann erfolgt das Bilden eines Halbleitergebiets vom zweiten Leitfähigkeitstyp in einer vorderen Oberflächenschicht einer Hauptoberfläche eines zweiten Wafers, welcher von einem zweiten Leitfähigkeitstyp ist. Dann erfolgt das Kontaktieren der Oberfläche des ersten Wafers, auf welcher das isolierende Gebiet gebildet ist, und der Oberfläche des zweiten Wafers, auf welcher das Halbleitergebiet vom zweiten Leitfähigkeitstyp gebildet ist. Dann erfolgt das Verbinden des kontaktierten ersten und zweiten Wafers mittels einer Wärmebehandlung.
  • Um die oben erwähnten Probleme zu lösen und die Ziele der Erfindung zu erreichen, hat ein Verfahren zum Herstellen einer Halbleitervorrichtung, die ein aktives Gebiet enthält, welches im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist, gemäß der Erfindung die folgenden Eigenschaften. Zuerst erfolgt das Bilden eines isolierenden Gebiets auf einer Hauptoberfläche eines ersten Wafers, welcher von einem ersten Leitfähigkeitstyp ist. Dann erfolgt das Bilden eines Halbleitergebiets vom ersten Leitfähigkeitstyp in einer Oberflächenschicht auf einem Außenumfang des Chips einer Hauptoberfläche eines zweiten Wafers, welcher von einem zweiten Leitfähigkeitstyp ist. Dann erfolgt das Kontaktieren der Oberfläche des ersten Wafers, auf welcher das isolierende Gebiet gebildet ist, und der Oberfläche des zweiten Wafers, auf welcher das Halbleitergebiet vom ersten Leitfähigkeitstyp gebildet ist. Dann erfolgt das Verbinden des kontaktierten ersten und zweiten Wafer mittels einer Wärmebehandlung.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Erfindung kann außerdem das Bilden einer Oberflächenelementstruktur im aktiven Gebiet der dem ersten Wafer gegenüberliegenden Hauptoberfläche des mit dem ersten Wafer verbundenen zweiten Wafers enthalten.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der Erfindung kann außerdem das Durchführen von Nassätzen enthalten, um einen der Oberflächenelementstruktur im mit dem zweiten Wafer verbundenen ersten Wafer entsprechenden Teil selektiv zu entfernen.
  • Gemäß der Erfindung können Teile (im folgenden als Rippenteile bezeichnet) mit einer größeren Dicke als der Dicke des Chips im aktiven Gebiet im Außenumfang jedes einzelnen der Chips, in welchen eine Vielzahl von Elementen so im Wafer angeordnet ist, dass diese das aktive Gebiet umgeben, bereitgestellt sein. Speziell sind zum Beispiel die Rippenteile gitterförmig entlang der Scheuerlinien des Wafers angeordnet. Daher können die im Außenumfang des Chips bereitgestellten Rippenteile, selbst bei auf einen zum Erreichen einer gewünschten Durchbruchspannung erforderlichen rechnerischen Wert verringerter Dicke des Chips im aktiven Gebiet, die Konzentration mechanischer Belastungen auf den Wafer verringern. Infolgedessen zerbricht der Wafer nicht so leicht wie der Wafer nach dem Stand der Technik, in welchem die Rippenteile nur im Außenumfang des Wafers gebildet sind.
  • Da die Dicke des Chips im aktiven Gebiet auf den zum Erzielen einer gewünschten Durchbruchspannung erforderlichen rechnerischen Wert verringert werden kann, ist es gemäß der Erfindung möglich, die Kompromissbeziehung zwischen den Leitungsverlusten und den Schaltverlusten eines Elements zu verbessern.
  • Gemäß der Erfindung wird, bevor zum Beispiel die Oberflächenelementstruktur des Elements gebildet wird, das zweite Halbleitergebiet gebildet. Wenn der erste Wafer und der zweite Wafer aneinander kontaktiert sind und wenn zum Beispiel die Oberflächenelementstruktur des Elements gebildet ist, ist es daher möglich, das zweite Halbleitergebiet thermisch einzudiffundieren. Daher ist es möglich, die Diffusionstiefe des zweiten Halbleitergebiets gegenüber dem Stand der Technik zu vergrößern, bei welchem, nachdem ein Element auf dem Wafer gebildet ist, der Wafer dünner gemacht wird und das zweite Halbleitergebiet im dünnen Wafer gebildet wird. Infolgedessen ist es möglich, einen Reststrom zu verringern, welcher beim Stand der Technik wegen des dünnen zweiten Halbleitergebiets auftritt.
  • Gemäß der Erfindung wird das neunte Halbleitergebiet gebildet, bevor zum Beispiel die Oberflächenelementstruktur des Elements gebildet wird. Deshalb ist es möglich, die zum Bilden des Isolationsgebiets vom ersten Leitfähigkeitstyp, welches durch das dritte Halbleitergebiet hindurchgeht und dabei die Struktur zum Aufrechterhaltender Rückwärts-Durchbruchspannung bildet, erforderliche Thermodiffusionszeit zu verkürzen. Auf diese Weise ist es möglich, durch eine bei einer hohen Temperatur über eine lange Zeit durchgeführte thermische Diffusion verursachte Kristallfehler zu verringern.
  • Gemäß der Erfindung berührt das erste Halbleitergebiet oder die zweite Elektrode, welche im aktiven Gebiet bereitgestellt sind, bei der Prüfung der elektrischen Eigenschaften, welche für den Wafer durchgeführt wird, bevor der Wafer zersägt wird, eine Unterlage, auf welche der Wafer gelegt ist, nicht, da die Rippenteile im Außenumfang jedes einzelnen der Chips bereitgestellt sind, in welchen eine Vielzahl von Elementen im Wafer angeordnet ist. Deshalb ist es möglich, zu verhindern, dass das erste Halbleitergebiet oder die zweite Elektrode beschädigt wird. Auf diese Weise ist es möglich, die Verschlechterung der Durchbruchspannungs- oder Reststrom-Kennlinie des Elements zu verhindern.
  • AUSWIRKUNGEN DER ERFINDUNG
  • Gemäß den Halbleitervorrichtungen und den Halbleitervorrichtungsherstellungsverfahren der Erfindung ist es möglich, die mechanische Festigkeit zu verbessern. Darüber hinaus ist es gemäß den Halbleitervorrichtungen und den Halbleitervorrichtungsherstellungsverfahren der Erfindung möglich, Leitungsverluste und Schaltverluste zu verringern. Ferner ist es gemäß den Halbleitervorrichtungen und den Halbleitervorrichtungsherstellungsverfahren der Erfindung möglich, die Ausbeute zu verbessern.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittansicht, welche den Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht.
  • 2 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 3 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 4 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 5 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 6 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 7 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 8 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 9 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 10 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 11 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 12 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 13 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 14 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 15 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 16 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 17 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 18 ist ein Kennlinien-Schaubild, welches die Störstellendichte-Verteilung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 19 ist ein Kennlinien-Schaubild, welches die Durchbruchspannungs-Kennlinien der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 20 ist ein Schaltbild, welches eine Simulationsschaltung zum Ausschalten der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 21 ist ein Kennlinien-Schaubild, welches die Beziehung zwischen der Stoßspannung und dem Gate-Widerstand der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 22 ist ein Kennlinien-Schaubild, welches die Beziehung zwischen der Stoßspannung und dem Gate-Widerstand der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
  • 23 ist eine Schnittansicht, welche den Aufbau einer Halbleitervorrichtung gemäß einer dritten Ausführungsform veranschaulicht.
  • 24 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 25 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 26 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 27 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 28 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 29 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 30 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 31 ist eine Schnittansicht, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 32 ist ein Kennlinien-Schaubild, welches die Durchbruchspannungs-Kennlinien der Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 33 ist ein Kennlinien-Schaubild, welches die Durchbruchspannungs-Kennlinien der Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
  • 34 ist eine Schnittansicht, welche den Aufbau eines IGBT nach dem Stand der Technik veranschaulicht.
  • 35 ist eine Schnittansicht, welche den Aufbau eines RB-IGBT nach dem Stand der Technik veranschaulicht.
  • 36 ist eine Schnittansicht, welche den Schnittaufbau der in Herstellung befindlichen Halbleitervorrichtung nach dem Stand der Technik veranschaulicht.
  • 37 ist eine Schnittansicht, welche den Schnittaufbau der in Herstellung befindlichen Halbleitervorrichtung nach dem Stand der Technik veranschaulicht.
  • 38 ist eine Schnittansicht, welche den Schnittaufbau der in Herstellung befindlichen Halbleitervorrichtung nach dem Stand der Technik veranschaulicht.
  • BESTE AUSFÜHRUNGSWEISE(N) DER ERFINDUNG
  • Im folgenden werden Halbleitervorrichtungen und Verfahren zum Herstellen der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen ausführlich beschrieben. In der Beschreibung und den beigefügten Zeichnungen ist in den Schichten oder Gebieten mit einem beigefügten ”n” oder ”p” ein Elektron oder ein Loch ein Majoritätsträger. Darüber hinaus bedeuten zu n oder p hinzugefügte Symbole ”+” und ”–”, dass die Störstellendichte höher und niedriger als diejenige der Schicht oder des Gebiets ohne die Symbole ist. In der Beschreibung der folgenden Ausführungsformen und den beigefügten Zeichnungen sind gleiche Komponenten mit gleichen Bezugszeichen bezeichnet und wird deren Beschreibung nicht wiederholt.
  • (Erste Ausführungsform)
  • 1 ist eine Schnittansicht, welche den Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht. Die Halbleitervorrichtung gemäß der ersten Ausführungsform ist ein Feldstopp-Isolierschicht-Bipolartransistor (FS-IGBT) mit planarem Aufbau. Wie in 1 veranschaulicht, enthält die Halbleitervorrichtung gemäß der ersten Ausführungsform eine Abschlussstruktur 26, welche das elektrische Feld einer Hauptoberfläche (im folgenden als eine erste Hauptoberfläche bezeichnet) eines n–-Driftgebiets (dritten Halbleitergebiets) 2, welches ein n-Halbleitersubstrat (vom zweiten Leitfähigkeitstyp) ist, verringert und eine Durchbruchspannung aufrechterhält, und ein aktives Gebiet 27, in welchem bei eingeschalteter Halbleitervorrichtung ein Strom fließt.
  • Die Abschlussstruktur 26 ist im Außenumfang eines Chips bereitgestellt, in welchem der FS-IGBT bereitgestellt ist, welcher die Außenseite des aktiven Gebiets 27 ist. Darüber hinaus kommt die Abschlussstruktur 26 mit dem aktiven Gebiet 27 in Kontakt und umgibt sie das aktive Gebiet 27. Das aktive Gebiet 27 ist im Innenumfang des Chips mit einer Dicke t21 bereitgestellt, welche kleiner ist als die Dicke t22 des Außenumfangs des Chips, in welchem die Abschlussstruktur 26 bereitgestellt ist. Die Abschlussstruktur 26 kann so bereitgestellt sein, dass sie sich von einem Teil des Außenumfangs des Chips, welcher dicker als der Innenumfang des Chips ist, zu einem dünnen Teil des Innenumfangs des Chips erstreckt, oder sie kann nur in dem Teil des Außenumfangs des Chips, welcher dicker als der Innenumfang des Chips ist, bereitgestellt sein.
  • Der Teil des Außenumfangs des Chips, welcher dicker als der Innenumfang des Chips ist, ist so bereitgestellt, dass er sich von der Abschlussstruktur 26 bis zu einer Sägelinie im Außenumfang des Chips erstreckt. Die Breite des Teils des Außenumfangs des Chips, welcher dicker als der Innenumfang des Chips ist, in einer Richtung senkrecht zu einer Richtung (im folgenden als erste Tiefenrichtung bezeichnet) von einer Hauptoberfläche (ersten Hauptoberfläche) zur anderen Hauptoberfläche (im folgenden als zweite Hauptoberfläche bezeichnet) des n–-Driftgebiets 2, welche die Breite (ungefähr 100 μm) einer Sägelinie enthält, beträgt im gesamten Chip zum Beispiel 300 μm. Bevorzugt ist die Dicke des Außenumfangs des Chips größer als zum Beispiel 80 μm.
  • Ein n-Feldstoppgebiet (zweites Halbleitergebiet) 4 ist so auf der zweiten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt, dass es sich vom aktiven Gebiet 27 zur Abschlussstruktur 26 erstreckt. Der spezifische Widerstand des n–-Driftgebiets 2 ist höher als derjenige des n-Feldstoppgebiets 4. Im aktiven Gebiet 27 ist die Tiefe des n-Feldstoppgebiets 4 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung kleiner als diejenige des n-Feldstoppgebiets 4 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung in der Abschlussstruktur 27. Im aktiven Gebiet 27 ist die Tiefe des n-Feldstoppgebiets 4 in der ersten Tiefenrichtung zum Beispiel größer als oder gleich 1,5 μm.
  • Im aktiven Gebiet 27 ist die Dicke t11 des n-Feldstoppgebiets 4 kleiner als die Dicke t12 des n-Feldstoppgebiets 4 in der Abschlussstruktur 27. Speziell ist die Position der Grenzfläche zwischen dem n–-Driftgebiet 2 und dem n-Feldstoppgebiet 4 ab der ersten Hauptoberfläche des n–Driftgebiets 2 in der ersten Tiefenrichtung die gleiche wie vom aktiven Gebiet 27 zur Abschlussstruktur 26. In der Abschlussstruktur 26 liegt die Position einer dem n–-Driftgebiet 2 gegenüberliegenden Oberfläche des n-Feldstoppgebiets 4 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung tiefer als diejenige im aktiven Gebiet 27.
  • Im aktiven Gebiet 27 ist ein p-Kollektorgebiet (erstes Halbleitergebiet) 11 auf der dem n–-Driftgebiet 2 gegenüberliegenden vorderen Oberfläche des n-Feldstoppgebiets 4 bereitgestellt. Eine Kollektorelektrode (zweite Elektrode) 12 kommt mit einer dem n-Feldstoppgebiet 4 gegenüberliegenden Oberfläche des p-Kollektorgebiets 11 in Kontakt. Das p-Kollektorgebiet 11 und die Kollektorelektrode 12 sind so bereitgestellt, dass sie sich vom aktiven Gebiet 27 zur Abschlussstruktur 26 erstrecken. In der Abschlussstruktur 26 ist ein Siliciumoxidfilm (isolierendes Gebiet) 3 zwischen dem n-Feldstoppgebiet 4 und dem p-Kollektorgebiet 11 bereitgestellt.
  • Der Siliciumoxidfilm 3 kommt mit dem n-Feldstoppgebiet 4 in Kontakt. Die erste Position L1 des Siliciumoxidfilms 3 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung ist im wesentlichen die gleiche wie die zweite Position L2 der Kollektorelektrode 12 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung im aktiven Gebiet 27. Darüber hinaus ist ein p-Gebiet 1, welches ein p-Halbleitersubstrat (d. h. vom ersten Leitfähigkeitstyp) ist und dessen eine Hauptoberfläche (im folgenden als eine erste Hauptoberfläche bezeichnet) mit dem Siliciumoxidfilm 3 in Kontakt kommt und dessen andere Hauptoberfläche (im folgenden als eine zweite Hauptoberfläche bezeichnet) mit dem p-Kollektorgebiet 11 in Kontakt kommt, zwischen dem Siliciumoxidfilm 3 und dem p-Kollektorgebiet 11 bereitgestellt. Da das p-Gebiet 1 in der Abschlussstruktur 26 bereitgestellt ist, ist der Außenumfang des Chips dicker als der Innenumfang des Chips, wie oben beschrieben.
  • Im aktiven Gebiet 27 ist eine Oberflächenelementstruktur eines FS-IGBT, welche zum Beispiel ein p-Basisgebiet (viertes Halbleitergebiet) 5, ein n+-Emittergebiet (fünftes Halbleitergebiet) 6, ein p+-Basiskontaktgebiet 10, ein n-Lochbarrieregebiet (sechstes Halbleitergebiet) 13, einen Gate-Isolierfilm 7, eine Gate-Elektrode 8 und eine Emitterelektrode (erste Elektrode) 9 enthält, auf der ersten Hauptoberfläche des n–-Driftgebiets 2 gebildet. Die Oberflächenelementstruktur, das n–-Driftgebiet 2, das n-Feldstoppgebiet 4, das p-Kollektorgebiet 11 und die Kollektorelektrode 12 bilden eine Elementarzelle des aktiven Gebiets 27.
  • Speziell sind das p-Basisgebiet 5 und das n-Lochbarrieregebiet 13 in einer vorderen Oberflächenschicht der ersten Hauptoberfläche des n–-Driftgebiets 2 selektiv bereitgestellt. Das n-Lochbarrieregebiet 13 kommt mit dem p-Basisgebiet 5 in Kontakt und bedeckt die Oberfläche des p-Basisgebiets 5 nahe dem n-Feldstoppgebiet 4. Das n+-Emittergebiet 6 und das p+-Basiskontaktgebiet 10 sind in einer (im folgenden als ”nahe der ersten Hauptoberfläche” bezeichnet) dem n-Feldstoppgebiet 4 gegenüberliegenden vorderen Oberflächenschicht des p-Basisgebiets 5 selektiv bereitgestellt. Der spezifische Widerstand des n+-Emittergebiets 6 ist kleiner als derjenige des n–Driftgebiets 2. Das p+-Basiskontaktgebiet 10 kommt mit dem n+-Emittergebiet 6 in Kontakt und bedeckt eine Oberfläche des n+-Emittergebiets 6 nahe dem n-Feldstoppgebiet 4. Der spezifische Widerstand des p+-Basiskontaktgebiets 10 ist kleiner als derjenige des p-Basisgebiets 5.
  • Die Gate-Elektrode 8 ist auf der vorderen Oberfläche (der dem n-Feldstoppgebiet 4 gegenüberliegenden Oberfläche des n–-Driftgebiets 2) des p-Basisgebiets 5 zwischen dem n–-Driftgebiet 2 und dem n+-Emittergebiet 6 liegend bereitgestellt, wobei der Gate-Isolierfilm 7 dazwischenliegt. Speziell ist der Gate-Isolierfilm 7 auf den Oberflächen des n–-Driftgebiets 2, des n-Lochbarrieregebiets 13, des p-Basisgebiets 5 und des n+-Emittergebiets 6 gebildet und ist die Gate-Elektrode 8 auf dem Gate-Isolierfilm 7 bereitgestellt. Die Emitterelektrode 9 kommt mit dem p-Basisgebiet 5 und dem n+-Emittergebiet 6 auf der ersten Hauptoberflächenseite des n–-Driftgebiets 2 in Kontakt und trennt das p-Basisgebiet 5 und das n+-Emittergebiet 6 elektrisch. Die Emitterelektrode 9 ist durch einen Zwischenschicht-Isolierfilm 16 von der Gate-Elektrode 8 isoliert.
  • In der Abschlussstruktur 26 ist eine Struktur zum Aufrechterhalten der Durchbruchspannung des FS-IGBT in der ersten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt. Speziell ist eine Vielzahl von potentialfreien p-Gebieten (Feldbegrenzungsringen und siebten Halbleitergebieten) 14 in der vorderen Oberflächenschicht der ersten Hauptoberfläche des n–-Driftgebiets 2 selektiv bereitgestellt. Darüber hinaus ist eine Vielzahl von Feldplattengebieten 17 auf der ersten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt. Jedes Feldplattengebiet 17 ist mit einem p+-Gebiet, welches einen kleineren spezifischen Widerstand als der Feldbegrenzungsring 14 hat, elektrisch verbunden und ist in einer vorderen Oberflächenschicht der ersten Hauptoberflächenseite des Feldbegrenzungsrings 14 bereitgestellt. Das Feldplattengebiet 17 besteht aus Polysilicium.
  • Ein n+-Gebiet (achtes Halbleitergebiet) 15 ist so in der vorderen Oberflächenschicht der ersten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt, dass es vom Feldplattengebiet 17 getrennt ist. Das n+-Gebiet 15 ist näher am Außenumfang des Chips bereitgestellt als das Feldplattengebiet 17. Der spezifische Widerstand des n+-Gebiets 15 ist kleiner als derjenige des n–-Driftgebiets 2. Eine Feldplatte 18 kommt mit dem n+-Gebiet 15 in Kontakt. Jedes Feldplattengebiet 17 ist durch einen Zwischenschicht-Isolierfilm von der Feldplatte 18 isoliert. Als solche bilden die Feldbegrenzungsringe 14, das n+-Gebiet 15, die Feldplattengebiete 17 und die Feldplatte 18 die Abschlussstruktur 26 des FS-IGBT.
  • Nun wird ein Verfahren zum Herstellen des in 1 veranschaulichten FS-IGBT beschrieben. Die 2 bis 17 sind Schnittansichten, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen. Zuerst wird, wie in 2 veranschaulicht, ein zum Beispiel durch ein Czochralski-(CZ-)Verfahren hergestellter p-Halbleiterwafer (im folgenden als ein CZ-Wafer; ein erster Wafer bezeichnet) vorbereitet. Der p-CZ-Wafer (im folgenden als ein p-CZ-Wafer 1 bezeichnet) ist ein p-Halbleitersubstrat, welcher das p-Gebiet 1 ist. Dann wird der Siliciumoxidfilm 3 mittels eines thermischen Oxidationsverfahrens oder eines Abscheidungsverfahrens auf der ersten Hauptoberfläche des p-CZ-Wafers 1 gebildet. Die Dicke des Siliciumoxidfilms 3 kann zum Beispiel im Bereich von 100 nm bis 300 nm liegen.
  • Dann wird, wie in 3 veranschaulicht, ein zum Beispiel mittels eines FZ-Verfahrens hergestellter n-FZ-Wafer (zweiter Wafer) getrennt vom p-CZ-Wafer 1 vorbereitet. Der n-FZ-Wafer (im folgenden als ein n-FZ-Wafer 2 bezeichnet) ist ein n-Halbleitersubstrat, welches das n–-Driftgebiet 2 bildet.
  • Der spezifische Widerstand des n-FZ-Wafers 2 kann im Bereich von 13 Ω·cm bis 20 Ω·cm liegen. Dann wird ein Schirm-Oxidfilm 31 auf der zweiten Hauptoberfläche des n-FZ-Wafers 2 gebildet. Die Dicke des Schirm-Oxidfilms 31 kann zum Beispiel ungefähr 30 nm betragen.
  • Dann werden n-Fremdionen wie Arsen-(As)Ionen oder Antimon-(Sb-)Ionen durch den Schirm-Oxidfilm 31 in die zweite Hauptoberfläche des n-FZ-Wafers 2 implantiert. Dann wird, wie in 4 veranschaulicht, ein thermischer Glühprozess durchgeführt, um in der zweiten Hauptoberfläche des n-FZ-Wafers 2 das n-Feldstoppgebiet (Halbleitergebiet vom zweiten Leitfähigkeitstyp) 4 zu bilden. Die Ionenimplantationsbedingungen für das Bilden des n-Feldstoppgebiets 4 können zum Beispiel eine Dosis von 1 × 1012 cm–2 bis 3 × 1012 cm–2 und eine Beschleunigungsenergie von 100 keV sein.
  • Zum Beispiel kann der thermische Glühprozess zum Bilden des n-Feldstoppgebiets 4 bei einer Temperatur von 900°C 30 Minuten lang in einer Stickstoff-(N-)Atmosphäre durchgeführt werden. Der thermische Glühprozess zum Bilden des n-Feldstoppgebiets 4 macht es möglich, zu verhindern, dass die Oberflächenmorphologie des n-FZ-Wafers 2 sich verschlechtert. Dann wird der Schirm-Oxidfilm 31 auf der zweiten Hauptoberfläche des n-FZ-Wafers 2 entfernt.
  • Dann wird, wie in 5 veranschaulicht, die erste Hauptoberfläche des p-CZ-Wafers 1, auf welcher der Siliciumoxidfilm 3 gebildet ist, an die zweite Hauptoberfläche des n-FZ-Wafers 2, in welcher das n Feldstoppgebiet 4 gebildet ist, kontaktiert. In diesem Fall werden die erste Hauptoberfläche des p-CZ-Wafers 1 und die zweite Hauptoberfläche des n-FZ-Wafers 2 mit geringer Kraft aneinander kontaktiert, wobei ein natürlicher Oxidfilm, welcher auf dem n-Feldstoppgebiet 4 des n-FZ-Wafers 2 gebildet ist, dazwischenliegt. Dann wird der thermische Glühprozess für einen durch Kontaktieren des n-FZ-Wafers 2 und des p-CZ-Wafers 1 erhaltenen SOI-(Silicon-on-Insulator-)Wafer durchgeführt. Auf diese Weise wird die Kontaktierung zwischen dem n-FZ-Wafer 2 und dem p-CZ-Wafer 1 gestärkt.
  • Das n-Feldstoppgebiet 4 wird durch den thermischen Glühprozess zum Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2 thermisch eindiffundiert. Auf diese Weise ist die Diffusionstiefe des n-Feldstoppgebiets 4 größer als diejenige vor Durchführung des thermischen Glühprozesses zum Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2. Zum Beispiel kann der thermische Glühprozess zum Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2 bei einer Temperatur von 1000°C bis 1200°C zwei Stunden lang in einer Stickstoffatmosphäre oder einer Argon-(Ar-)Atmosphäre durchgeführt werden.
  • Dann wird, wie in 6 veranschaulicht, der durch Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2 erhaltene SOI-Wafer von der Hauptoberfläche (im folgenden einfach als die erste Hauptoberfläche des n-FZ-Wafers 2 bezeichnet) auf der Seite des n-FZ-Wafers 2 poliert, bis der n-FZ-Wafer 2 eine vordefinierte Dicke t1 hat. Zum Beispiel bei der Herstellung eines FS-IGBT mit einer Durchbruchspannungsklasse von 400 V wird die Dicke t1 des n-FZ-Wafers 2 auf 40 μm verringert. Auf diese Weise wird der SOI-Wafer, in welchem der p-CZ-Wafer 1, der Siliciumoxidfilm 3 und der n-FZ-Wafer 2 geschichtet sind, fertiggestellt.
  • Dann wird, wie in 7 veranschaulicht, im aktiven Gebiet eine Oberflächenelementstruktur 20 des FS-IGBT, welche zum Beispiel das p-Basisgebiet 5, das n+-Emittergebiet 6, das p+-Basiskontaktgebiet 10, das n-Lochbarrieregebiet 13, den Gate-Isolierfilm 7, die Gate-Elektrode 8 und die Emitterelektrode 9 enthält, mittels eines allgemeinen Verfahrens auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildet. In der Abschlussstruktur wird eine Struktur, welche zum Beispiel die Feldbegrenzungsringe 14, das n+-Gebiet 15, die Feldplattengebiete 17 und die Feldplatte 18 enthält und die Durchbruchspannung des FS-IGBT aufrechterhält, mittels eines allgemeinen Verfahrens auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildet.
  • Das an der Grenzfläche zwischen dem n-FZ-Wafer 2 und dem p-CZ-Wafer 1 gebildete n-Feldstoppgebiet 4 wird durch die Wärmebehandlung, welche durchgeführt wird, um die Oberflächenelementstruktur 20 des FS-IGBT und die Struktur zum Aufrechterhalten der Durchbruchspannung zu bilden, thermisch eindiffundiert, und die Diffusionstiefe des n-Feldstoppgebiets 4 nimmt zu. Dann wird auf der gesamten ersten Hauptoberfläche des n-FZ-Wafers 2, auf welcher zum Beispiel die Oberflächenelementstruktur 20 gebildet ist, ein Passivierungsfilm (nicht dargestellt) wie ein Polyimidfilm oder ein Nitridfilm gebildet. Dann wird der Passivierungsfilm so geätzt, dass das Elektrodengebiet der Oberflächenelementstruktur 20 freigelegt wird und ein Elektrodenanschlussfleck-Gebiet gebildet wird.
  • Dann wird, wie in 8 veranschaulicht, ein Schutzlack 32 auf die gesamte erste Hauptoberfläche des n-FZ-Wafers 2 aufgebracht, auf welcher zum Beispiel die Oberflächenelementstruktur 20 gebildet ist. Dann wird der Schutzlack 32 modifiziert und gehärtet und wird eine Backgrinding-Folie (BG-Folie) 33 auf dem Schutzlack 32 angebracht. Zu diesem Zeitpunkt wird, wie in 9 veranschaulicht, der n-FZ-Wafer 2 des SOI-Wafers über den Schutzlack 32 auf der BG-Folie 33 befestigt, wobei die Oberflächenelementstruktur 20 in jedem elementbildenden Gebiet, welches nach dem Zerschneiden des Wafers in Chips ein einzelner Chip sein wird, in der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildet ist.
  • Dann wird, wie in 10 veranschaulicht, die Hauptoberfläche (im folgenden einfach als die zweite Hauptoberfläche des p-CZ-Wafers 1 bezeichnet) des SOI-Wafers auf der Seite des p-CZ-Wafers 1 so poliert, dass die Dicke t2 des SOI-Wafers größer als 80 μm ist, zum Beispiel bis die Dicke t2 100 μm beträgt. Dann wird die BG-Folie 33 von der ersten Hauptoberfläche des n-FZ-Wafers 2 entfernt und wird der SOI-Wafer gereinigt. Dann wird die erste Hauptoberfläche des p-CZ-Wafers 1 so geätzt, dass die Dicke des p-CZ-Wafers 1 zum Beispiel ungefähr 5 μm bis 20 μm beträgt.
  • Dann wird auf der ersten Hauptoberfläche des p-CZ-Wafers 1 eine Abdecklack-Maske 34 mit Öffnungen, durch welche das aktive Gebiet des p-CZ-Wafers 1 freigelegt wird, gebildet. Auf diese Weise werden, wie in 11 veranschaulicht, Teile der zweiten Hauptoberfläche des p-CZ-Wafers 1, welche den auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildeten Oberflächenelementstrukturen 20 gegenüberliegen, durch die Öffnungen der Abdecklack-Maske 34 freigelegt. Dann wird, wie in 12 veranschaulicht, unter Verwendung der Abdecklack-Maske 34 als Maske anisotropes Nassätzen durchgeführt, um Rillen 35 zu bilden, welche sich von der zweiten Hauptoberfläche des p-CZ-Wafers 1 zum Siliciumoxidfilm 3 erstrecken. Das heißt, der Siliciumoxidfilm 3 fungiert als Ätzstopper.
  • Eine Vielzahl von Rillen 35 mit einer Trapezform, bei welcher in einer Schnittansicht die zweite Hauptoberfläche länger als die erste Hauptoberfläche ist, wird im p-CZ-Wafer 1 durch anisotropes Ätzen zum Bilden der Rillen 35 gebildet. Die im p-CZ-Wafer 1 gebildeten Rillen 35 bewirken, dass die Dicke des Chips im aktiven Gebiet kleiner als diejenige des Chips in der Abschlussstruktur nach Fertigstellung des FS-IGBT ist. Eine beim Ätzen zum Bilden der Rillen 35 verwendete Lösung kann zum Beispiel eine Tetramethylammoniumhydroxid-(TMAH-)Lösung als Hauptbestandteil enthalten. Dann wird die zum Bilden der Rillen 35 verwendete Abdecklack-Maske 34 entfernt.
  • Dann wird, wie in 13 veranschaulicht, Nassätzen durchgeführt, um den Siliciumoxidfilm 3, welcher von den Böden der Rillen 35 freigelegt ist, zu entfernen. Zu diesem Zeitpunkt werden, wie in 14 veranschaulicht, Teile der zweiten Hauptoberfläche des n-FZ-Wafers 2, welche den auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildeten Oberflächenelementstrukturen 20 gegenüberliegen, vom Boden jeder Rille 35 freigelegt. Darüber hinaus, wie in 15 veranschaulicht, wird der von den Böden der Rillen 35 freigelegte Siliciumoxidfilm 3 entfernt und ist der Siliciumoxidfilm 3 an der ersten Position L1 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung im aktiven Gebiet 27 angeordnet. Dann wird der die erste Hauptoberfläche des n-FZ-Wafers 2 abdeckende Schutzlack 32 entfernt und der SOI-Wafer gereinigt.
  • Dann werden Bor-(B-)Ionen in die gesamte Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1, das heißt, die zweite Hauptoberfläche des p-CZ-Wafers 1, die von den Seitenwänden der Rillen 35 freigelegte Oberfläche des p-CZ-Wafers 1 und die von den Böden der Rillen 35 freigelegte zweite Hauptoberfläche des n-FZ-Wafers 2, implantiert. Dann erfolgt ein Laserglühprozess für die gesamte Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1, um das in die gesamte Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1 implantierte Bor zu aktivieren. Auf diese Weise wird, wie in 16 veranschaulicht, das p-Kollektorgebiet 11 in der gesamten Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1 gebildet.
  • Da das p-Kollektorgebiet 11 in der von den Böden der Rillen 35 freigelegten zweiten Hauptoberfläche des n-FZ-Wafers 2 gebildet wird, ist die Dicke t11 des n-Feldstoppgebiets 4 im aktiven Gebiet 27 kleiner als die Dicke t12 des n-Feldstoppgebiets 4 in der Abschlussstruktur 26. Die Ionenimplantationsbedingungen für das Bilden des p-Kollektorgebiets 11 können zum Beispiel eine Dosis von 5 × 1012 cm–2 bis 1,5 × 1013 cm–2 und eine Beschleunigungsenergie von 30 keV bis 60 keV sein. Zum Beispiel kann der Laserglühprozess zum Bilden des p-Kollektorgebiets 11 bei einer Energiedichte von 1,0 J/cm2 bis 2,0 J/cm2 durch einen YAG-Laser mit einer Wellenlänge von 532 nm erfolgen.
  • Dann wird ein die Kollektorelektrode 12 bildendes Metall-Elektrodenmaterial auf der gesamten Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1 abgeschieden. Auf diese Weise wird die Kollektorelektrode 12 an der zweiten Position L2 ab der ersten Hauptoberfläche des n–-Driftgebiets 2 in der ersten Tiefenrichtung im aktiven Gebiet 27 angeordnet. Dann wird das auf der gesamten Oberfläche des SOI-Wafers auf der Seite des p-CZ-Wafers 1 abgeschiedene Metall-Elektrodenmaterial thermisch geglüht, um die Kollektorelektrode 12 auf der gesamten Oberfläche des p-Kollektorgebiets 11 zu bilden. Der thermische Glühprozess zum Bilden der Kollektorelektrode 12 kann zum Beispiel bei einer Temperatur von 180°C bis 330°C in einer inerten Atmosphäre durchgeführt werden. Auf diese Weise wird im SOI-Wafer, wie in 17 veranschaulicht, eine Vielzahl von in 1 veranschaulichten FS-IGBTs gebildet. Dann wird der SOI-Wafer entlang Sägelinien 36 in einzelne Chips zersägt. Auf diese Weise wird der in 1 veranschaulichte FS-IGBT fertiggestellt.
  • Nun werden die elektrischen Eigenschaften des in 1 veranschaulichten FS-IGBT beschrieben. Zuerst wird die Störstellendichte-Verteilung des p-Kollektorgebiets 11 beschrieben. 18 ist ein Kennlinien-Schaubild, welches die Störstellendichte-Verteilung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. 18 veranschaulicht die Störstellendichte-Verteilung in der Nähe des p-Kollektorgebiets 11, wenn das n-Feldstoppgebiet 4 und das p-Kollektorgebiet 11 unter den folgenden Bedingungen gebildet werden. Bei der Ionenimplantation zum Bilden des n-Feldstoppgebiets 4 war ein Dotierstoff Antimon (Sb) und betrug dessen Dosis 3 × 1012 cm–2. Bei der Ionenimplantation zum Bilden des p-Kollektorgebiets 11 war ein Dotierstoff Bor, betrug dessen Dosis 1 × 1013 cm–2 und betrug die Beschleunigungsenergie 45 keV.
  • Der Laserglühprozess zum Bilden des p-Kollektorgebiets 11 wurde bei einer Energiedichte von 1,4 J/cm2 durchgeführt. Dann wurde die Störstellendichte in der Nähe des p-Kollektorgebiets 11 gemessen. In 18 ist die Tiefe der Grenzfläche zwischen der Kollektorelektrode 12 und dem p-Kollektorgebiet 11 gleich 0 (horizontale Achse). Die in 18 veranschaulichte Verteilung der Antimonkonzentration ist das Simulationsergebnis. Die in 18 veranschaulichte Verteilung der Borkonzentration ist das mittels eines Ausbreitungswiderstandsverfahrens erhaltene Messergebnis. Die Verteilung der Netto-Dotierungsdichte ist die Netto-Dotierungsdichte bei einem spezifischen Widerstand des n–-Driftgebiets 2 von 17 Ω·cm. Das in 18 veranschaulichte Ergebnis zeigte, dass die Tiefe des aus Antimon bestehenden n-Feldstoppgebiets 4 etwa 3,8 μm betrug und dessen Aktivierungsrate annähernd 100% betrug.
  • Tokura, Norihito et al., ”Milestones Achieved in IGBT Development over the Last 25 Years (1984 to 2009) (8)”, IEEE J Transaction on Al, Band 131, Ausgabe 1, 2011, S. 1 bis 8, offenbart eine Struktur, in welcher, selbst wenn die Beschleunigungsenergie der Ionenimplantation 620 keV beträgt, die Reichweite eines durch Implantieren von Phosphor-(P-)Ionen in einen dünnen Wafer gebildeten n-Feldstoppgebiets nach dem Stand der Technik ungefähr 0,8 μm beträgt. Darüber hinaus ist die Aktivierungsrate des n-Feldstoppgebiets nicht höher als ungefähr 20%, selbst wenn die Erwärmungstemperatur des thermischen Glühprozesses für eine Kollektorelektrode, welche mit einem dazwischenliegenden p-Kollektorgebiet auf der Oberfläche des n-Feldstoppgebiets gebildet ist, 450°C beträgt, was die zulässige Grenztemperatur der Kollektorelektrode ist.
  • Darüber hinaus offenbart Thomas Gutt et al., ”Deep melt activation using laser thermal annealing for IGBT thin wafer technology (5)”, Proceedings of The 22nd International Symposium an Power Semiconductor Devices & IC's, 2011, S. 29 bis 32, eine Struktur, in welcher, selbst wenn die Wellenlänge λ des Lasers 306 nm beträgt und die Energiedichte 3,7 J/cm2 beträgt, die Schmelztiefe von Silicium kleiner als oder gleich 250 nm ist. Die Aktivierungsrate von Phosphor wird in einem Teil, welcher tiefer als die Schmelztiefe liegt, schnell verringert. Gegenüber dem Stand der Technik, bei welchem das n-Feldstoppgebiet gebildet wird, nachdem die Oberflächenelementstruktur gebildet ist, kann deshalb ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform das n-Feldstoppgebiet mit einer großen Diffusionstiefe bilden.
  • Nun werden die Durchbruchspannung des FS-IGBT und der spezifische Widerstand des n–-Driftgebiets 2 gemäß der ersten Ausführungsform beschrieben. 19 ist ein Kennlinien-Schaubild, welches die Durchbruchspannungs-Kennlinien der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. 19 veranschaulicht eine Element-Durchbruchspannung und den spezifischen Widerstand des n–-Driftgebiets 2 für eine halbe Teilung (die Strecke von der Grenzfläche zwischen dem aktiven Gebiet 27 und der Abschlussstruktur 26 zum Ende des der Grenzfläche gegenüberliegenden aktiven Gebiets 27) des aktiven Gebiets von 15 μm und eine Ionenimplantationsdosis zum Bilden des n-Lochbarrieregebiets 13 von 2 × 1012 cm–2. Es sei angenommen, dass eine Strecke TSUB vom Siliciumoxidfilm 3 zur vorderen Oberfläche des Elements (der ersten Hauptoberfläche des n-FZ-Wafers) 37 μm beträgt. Während die Durchbruchspannung bis zur unteren Grenze des Temperaturbereichs (–40°C) garantiert war, der Bereich einer Schwankung der Strecke TSUB vom Siliciumoxidfilm 3 zur vorderen Oberfläche des Elements sich von –3 μm bis +3 μm erstreckte und der Bereich einer Schwankung des spezifischen Widerstands des n–Driftgebiets 2 sich von –8% bis +8% erstreckte, wurde bestätigt, dass die mittlere Dicke des n–-Driftgebiets 2 40 μm betrug und der mittlere spezifische Widerstand ρ des n–-Driftgebiets 2 17 Ω·cm–2 betrug.
  • Mit abnehmender Dicke des n-FZ-Wafers, welcher das n– Driftgebiet 2 sein wird, nimmt die Menge der in einem leitenden Zustand im n–-Driftgebiet 2 gespeicherten Ladung ab. Daher nimmt eine Stromänderung di/dt beim Ausschalten des Elements zu und wird eine Lawinendurchbruchspannung zwischen dem Kollektor und dem Emitter durch die Störinduktivität der Schaltung erhöht. Deshalb ist es erforderlich, die Spitzenspannung des Elements so weit zu verringern, dass sie kleiner als eine oder gleich einer Durchbruchspannung ist. Nun werden eine Stoßspannung und ein Gate-Widerstand beim Ausschalten des Elements beschrieben.
  • 20 ist ein Schaltbild, welches eine Simulationsschaltung zum Ausschalten der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. 21 ist ein Kennlinien-Schaubild, welches die Beziehung zwischen der Stoßspannung und dem Gate-Widerstand der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. Die Stoßspannung ist die Differenz zwischen der Lawinendurchbruchspannung und einer Busspannung. Wie in 20 veranschaulicht, ist ein IGBT 41 als die Halbleitervorrichtung gemäß der ersten Ausführungsform an die Simulationsschaltung angeschlossen. Das Ausschaltverhalten wird unter den folgenden Bedingungen gemessen: die Busspannung VBUS = 200 V; ein Spitzenstrom Ipk = 25 A; Störinduktivität Ls = 80 nH; eine Sperrschichttemperatur Tj = 150°C; die Strecke TSUB vom Siliciumoxidfilm 3 zur vorderen Oberfläche des Elements beträgt 40°C; und der spezifische Widerstand ρ des n–-Driftgebiets 2 beträgt 17 Ω·cm–2.
  • Wie in 19 veranschaulicht, ist es vorzuziehen, dass in dem in 1 veranschaulichten IGBT mit dem planarem Aufbau die Nennstromdichte des aktiven Gebiets 27 kleiner als oder gleich 270 A/cm2 ist und der Widerstand Rg des Gates, welches gewöhnlich aus Polysilicium besteht, größer als oder gleich 40 Ω ist, wenn folgendes berücksichtigt wird: die untere Grenze des Bereichs des spezifischen Widerstands des n–-Driftgebiets 2; die untere Grenze des Bereichs der Strecke TSUB vom Siliciumoxidfilm 3 zur vorderen Oberfläche des Elements; die Durchbruchspannung bei einer Sperrschichttemperatur Tj von 150°C beträgt etwa 520 V; und eine dynamische Durchbruchspannung beim Ausschalten eines Stroms, der größer als der oder gleich dem Nennstrom ist, ist niedriger als eine statische Durchbruchspannung. Darüber hinaus ist gegenüber einem Element mit einer einer großen Substratdicke entsprechenden Durchbruchspannungsklasse eine Verringerung der Störinduktivität der Schaltung erforderlich.
  • Nun wird die Beziehung zwischen Nennstromdichte, Ausschaltverlust Eoff und einer Durchlassspannung Von beschrieben. 22 ist ein Kennlinien-Schaubild, welches die Beziehung zwischen der Stoßspannung und dem Gate-Widerstand der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. Das Ausschaltverhalten wird unter den folgenden Bedingungen gemessen: die Sperrschichttemperatur Tj = 150°C; die Strecke TSUB vom Siliciumoxidfilm 3 zur vorderen Oberfläche des Elements beträgt 40 μm; der spezifische Widerstand ρ des n–-Driftgebiets 2 beträgt 17 Ω·cm–2; und der Nennstrom beträgt 150 A. Das in 22 veranschaulichte Ergebnis zeigte, dass, während die Nennstromdichte im Bereich von 175 A/cm2 bis 275 A/cm2 lag, der Ausschaltverlust Eoff kleiner als oder gleich 22 μJ/A/Impuls war und die Durchlassspannung Von kleiner als oder gleich 2,1 war.
  • Wie oben beschrieben, ist gemäß der Halbleitervorrichtung der ersten Ausführungsform die Dicke t22 des Chips in der Abschlussstruktur 26 größer als die Dicke t21 des Chips im aktiven Gebiet 27. Daher können Teile (im folgenden als Rippenteile bezeichnet) mit einer größeren Dicke als der Dicke t21 des Chips im aktiven Gebiet 27 im Außenumfang jedes einzelnen der Chips, in welchen eine Vielzahl von Elementen so im Wafer angeordnet ist, dass diese das aktive Gebiet 27 umgeben, bereitgestellt sein. Speziell sind zum Beispiel die Rippenteile gitterförmig entlang der Scheuerlinien des Wafers angeordnet. Die Breite des Rippenteils vom Außenumfang des Chips zum Innenumfang des Chips beträgt zum Beispiel ungefähr 300 μm, einschließlich der Breite der Abschlussstruktur und der Scheuerlinie im gesamten Chip. Darüber hinaus kann die Dicke des Rippenteils zum Beispiel größer als oder gleich 80 μm sein, was der Grenzwert (die Grenzdicke) der Dicke des Wafers ist, wenn der Wafer dünner gemacht wird. Daher können die im Außenumfang des Chips bereitgestellten Rippenteile, selbst bei auf einen zum Erreichen einer gewünschten Durchbruchspannung erforderlichen rechnerischen Wert verringerter Dicke des Chips im aktiven Gebiet 27, die Konzentration mechanischer Belastungen auf den Wafer verringern. Infolgedessen zerbricht der Wafer nicht so leicht wie der Wafer nach dem Stand der Technik, in welchem die Rippenteile nur im Außenumfang des Wafers gebildet sind. Deshalb ist es möglich, die mechanische Festigkeit des Wafers zu verbessern.
  • Da die Dicke des Chips im aktiven Gebiet 27 auf einen zum Erzielen einer gewünschten Durchbruchspannung erforderlichen rechnerischen Wert verringert werden kann, ist es gemäß der Erfindung möglich, die Kompromissbeziehung zwischen den Leitungsverlusten und den Schaltverlusten des Elements zu verbessern. Deshalb ist es möglich, Leitungsverluste und Schaltverluste zu verringern.
  • Gemäß der Erfindung wird das n-Feldstoppgebiet 4 gebildet, bevor zum Beispiel die Oberflächenelementstruktur 20 des Elements gebildet wird. Wenn der p-CZ-Wafer 1 an den n-FZ-Wafer 2 kontaktiert ist und wenn zum Beispiel die Oberflächenelementstruktur 20 des Elements gebildet ist, ist es daher möglich, das n-Feldstoppgebiet 4 thermisch einzudiffundieren. Daher ist es möglich, die Diffusionstiefe des n-Feldstoppgebiets 4 gegenüber dem Stand der Technik, bei welchem, nachdem die Oberflächenelementstruktur 20 im Wafer gebildet ist, der Wafer dünner gemacht wird und das n-Feldstoppgebiet 4 im dünnen Wafer gebildet wird, zu vergrößern. Infolgedessen ist es möglich, einen Reststrom zu verringern, welcher wegen des dünnen n-Feldstoppgebiets 4 beim Stand der Technik auftritt. Es ist möglich, Leitungsverluste und Schaltverluste zu verringern.
  • Gemäß der Erfindung berührt das p-Kollektorgebiet 11 oder die Kollektorelektrode 12, welche im aktiven Gebiet 27 bereitgestellt sind, bei der Prüfung der elektrischen Eigenschaften, welche für den Wafer durchgeführt wird, wenn der Wafer zersägt wird, eine Unterlage, auf welche der Wafer gelegt ist, nicht, da die Rippenteile im Außenumfang jedes einzelnen der Chips bereitgestellt sind, in welchen eine Vielzahl von Elementen im Wafer angeordnet ist. Deshalb ist es möglich, zu verhindern, dass das p-Kollektorgebiet 11 oder die Kollektorelektrode 12 beschädigt wird. Auf diese Weise ist es möglich, die Verschlechterung der Durchbruchspannungs- oder Reststrom-Kennlinien des Elements zu verhindern. Infolgedessen ist es möglich, die Ausbeute des Elements zu verbessern.
  • (Zweite Ausführungsform)
  • Nun wird eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform beschrieben. Die Halbleitervorrichtung gemäß der zweiten Ausführungsform unterscheidet sich darin von derjenigen gemäß der ersten Ausführungsform, dass ein IGBT eine Oberflächenelementstruktur aufweist, welche eine Grabenstruktur ist.
  • In der Halbleitervorrichtung gemäß der zweiten Ausführungsform ist ein p-Basisgebiet in einer Oberflächenschicht einer ersten Hauptoberfläche eines n–-Driftgebiets 2 in einem aktiven Gebiet selektiv bereitgestellt. Ein Graben ist so bereitgestellt, dass er sich von der Oberfläche des p-Basisgebiets nahe der ersten Hauptoberfläche durch das p-Basisgebiet bis zu einem n–-Driftgebiet erstreckt. Ein Gate-Isolierfilm ist entlang der Seitenwand und des Bodens des Grabens bereitgestellt. Eine Gate-Elektrode ist im Gate-Isolierfilm vergraben. Ein n+-Emittergebiet ist im p-Basisgebiet selektiv bereitgestellt. Das n+-Emittergebiet ist so bereitgestellt, dass es mit dem Gate-Isolierfilm auf der Seitenwand des Grabens in Kontakt kommt.
  • Die Halbleitervorrichtung gemäß der zweiten Ausführungsform gleicht der Halbleitervorrichtung gemäß der ersten Ausführungsform, abgesehen davon, dass die Oberflächenelementstruktur eine Gatestruktur ist. In einem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform wird die Gatestruktur mittels eines allgemeinen Verfahrens gebildet, wenn die Oberflächenelementstruktur in der Halbleitervorrichtung gemäß der ersten Ausführungsform gebildet wird. Das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform gleicht dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform, abgesehen von einem Prozess zum Bilden der Oberflächenelementstruktur, welche die Gatestruktur ist.
  • Wie oben beschrieben, ist es gemäß der Halbleitervorrichtung der zweiten Ausführungsform möglich, die gleiche Wirkung wie die durch die Halbleitervorrichtung gemäß der ersten Ausführungsform erzielte zu erzielen. Da die Oberflächenelementstruktur die Gatestruktur ist, ist es möglich, den Ausschaltverlust Eoff und die Durchlassspannung Von zu verringern.
  • (Dritte Ausführungsform)
  • Nun wird eine Halbleitervorrichtung gemäß einer dritten Ausführungsform beschrieben. 23 ist eine Schnittansicht, welche den Aufbau der Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht. Die Halbleitervorrichtung gemäß der dritten Ausführungsform unterscheidet sich darin von der Halbleitervorrichtung gemäß der ersten Ausführungsform, dass sie eine Struktur zum Aufrechterhalten einer Rückwärts-Durchbruchspannung aufweist.
  • Die Halbleitervorrichtung gemäß der dritten Ausführungsform ist ein rückwärts sperrender IGBT (RB-IGBT). Wie in 23 veranschaulicht, ist in der Halbleitervorrichtung gemäß der dritten Ausführungsform ein p-Kollektorgebiet 11 in einer zweiten Hauptoberfläche eines n–-Driftgebiets 2 in einem aktiven Gebiet 27 bereitgestellt. Ein n-Feldstoppgebiet 4 ist zwischen dem n–-Driftgebiet 2 und dem p-Kollektorgebiet 11 bereitgestellt.
  • In einer Abschlussstruktur 26 ist eine erste p+-Diffusionstrennschicht (ein neuntes Halbleitergebiet) 24A so in einer Oberflächenschicht der zweiten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt, dass sie tiefer als das p-Kollektorgebiet 11 liegt und einen Siliciumoxidfilm 3 in einer Richtung (im folgenden als eine zweite Tiefenrichtung bezeichnet) vom p-Kollektorgebiet 11 zum n–-Driftgebiet 2 überlappt. Die erste p+-Diffusionstrennschicht 24A kommt mit der gesamten Oberfläche des Siliciumoxidfilms 3 nahe dem n–-Driftgebiet 2 in Kontakt.
  • In der Abschlussstruktur 26 ist eine zweite p+-Diffusionstrennschicht (ein zehntes Halbleitergebiet) 246 so in einer Oberflächenschicht der ersten Hauptoberfläche des n–-Driftgebiets 2 bereitgestellt, dass sie vom Feldplattengebiet 17 getrennt ist und mit der ersten p+-Diffusionstrennschicht 24A in Kontakt kommt. Die zweite p+-Diffusionstrennschicht 24B ist näher am Außenumfang des Chips bereitgestellt als das Feldplattengebiet 17. Eine Feldplatte 18 kommt mit der zweiten p+-Diffusionstrennschicht 24B in Kontakt. Die erste p+-Diffusionstrennschicht 24A und die zweite p+-Diffusionstrennschicht 24B machen es möglich, eine Rückwärts-Durchbruchspannung zu erhalten. Die Halbleitervorrichtung gemäß der dritten Ausführungsform gleicht der Halbleitervorrichtung gemäß der Ausführungsform, abgesehen von der ersten p+-Diffusionstrennschicht 24A und der zweiten p+-Diffusionstrennschicht 246.
  • Nun wird ein Verfahren zum Herstellen des in 23 veranschaulichten RB-IGBT beschrieben. Die 24 bis 31 sind Schnittansichten, welche die in Herstellung befindliche Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulichen. Zuerst wird, wie in 24 veranschaulicht, ähnlich wie bei der ersten Ausführungsform ein Siliciumoxidfilm 3-1 auf der ersten Hauptoberfläche zum Beispiel eines p-CZ-Wafers (im folgenden als p-CZ-Wafer 1 bezeichnet), welcher ein p-Gebiet 1 ist, gebildet. Die Dicke des Siliciumoxidfilms 3-1 kann zum Beispiel im Bereich von 100 nm bis 300 nm liegen. Dann wird, wie in 25 veranschaulicht, ähnlich wie bei der ersten Ausführungsform zum Beispiel ein n-FZ-Wafer (im folgenden als n-FZ-Wafer 2 bezeichnet) getrennt vom p-CZ-Wafer 1 vorbereitet. Dann wird auf der zweiten Hauptoberfläche des n-FZ-Wafers 2 ein Schirm-Oxidfilm 3-2 gebildet. Die Dicke des Schirm-Oxidfilms 3-2 kann zum Beispiel ungefähr 30 nm betragen.
  • Dann wird eine Abdecklack-Maske 41 mit einer Öffnung zum Bilden der ersten p+-Diffusionstrennschicht (des Halbleitergebiets vom ersten Leitfähigkeitstyp) 24A auf der zweiten Hauptoberfläche des n-FZ-Wafers 2 gebildet. Dann werden p-Fremdionen wie Borionen unter Verwendung der Abdecklack-Maske 41 als Maske in die zweite Hauptoberfläche des n-FZ-Wafers 2 implantiert. Die Ionenimplantationsbedingungen für das Bilden der ersten p+-Diffusionstrennschicht 24A können zum Beispiel eine Dosis von 5 × 1014 cm–2 bis 5 × 1015 cm–2 und eine Beschleunigungsenergie von 30 keV bis 100 keV sein. Dann erfolgt Ätzen unter Verwendung der Abdecklack-Maske 41, um den von der Öffnung der Abdecklack-Maske 41 freigelegten Schirm-Oxidfilm 3-2 zu entfernen.
  • Dann wird die Abdecklack-Maske 41 entfernt und wird der n-FZ-Wafer 2 gereinigt. Dann wird ein thermischer Glühprozess durchgeführt, um die erste p+-Diffusionstrennschicht 24A zu bilden, und wird der n-FZ-Wafer 2 gereinigt. Zum Beispiel kann der thermische Glühprozess zum Bilden der ersten p+-Diffusionstrennschicht 24A bei einer Temperatur von 900°C 30 Minuten lang in einer Stickstoff-(N-)Atmosphäre durchgeführt werden. Dann wird, wie in 27 veranschaulicht, ähnlich wie bei der ersten Ausführungsform die erste Hauptoberfläche des p-CZ-Wafers 1, auf welcher der Siliciumoxidfilm 3-1 gebildet ist, an die zweite Hauptoberfläche des n-FZ-Wafers 2, auf welcher der Schirm-Oxidfilm 3-2 gebildet ist, kontaktiert. Auf diese Weise wird ein Markierungsgebiet 25 in einem Teil des p-CZ-Wafers 1 gebildet, von welchem der Siliciumoxidfilm 3-1 entfernt ist.
  • Dann wird, ähnlich wie bei der ersten Ausführungsform, der thermische Glühprozess für einen durch Kontaktieren des n-FZ-Wafers 2 und des p-CZ-Wafers 1 erhaltenen SOI-Wafer durchgeführt. Auf diese Weise wird die Kontaktierung zwischen dem n-FZ-Wafer 2 und dem p-CZ-Wafer 1 gestärkt. Darüber hinaus wird die erste p+-Diffusionstrennschicht 24A durch den thermischen Glühprozess zum Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2 thermisch eindiffundiert. Dann wird, wie in 28 veranschaulicht, der durch Kontaktieren des p-CZ-Wafers 1 und des n-FZ-Wafers 2 erhaltene SOI-Wafer von der Hauptoberfläche (im folgenden einfach als die erste Hauptoberfläche des n-FZ-Wafers 2 bezeichnet) auf der Seite des n-FZ-Wafers 2 poliert, bis der n-FZ-Wafer 2 eine vordefinierte Dicke t3 hat. Zum Beispiel kann die Dicke t3 des n-FZ-Wafers 2 68 μm betragen. Auf diese Weise wird der SOI-Wafer, in welchem der p-CZ-Wafer 1, der Siliciumoxidfilm 3 und der n-FZ-Wafer 2 geschichtet sind, fertiggestellt.
  • Dann wird, wie in 29 veranschaulicht, auf der ersten Hauptoberfläche des n-FZ-Wafers 2 ein thermisch oxidierter Film 42 gebildet. Die Dicke des thermisch oxidierten Films 42 kann zum Beispiel im Bereich von 600 nm bis 1000 nm liegen. Dann wird durch Photolithographie eine Abdecklack-Maske (nicht dargestellt), in welcher ein der ersten p+-Diffusionstrennschicht 24A entsprechender Teil geöffnet ist, auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildet. Der der ersten p+-Diffusionstrennschicht 24A entsprechende Teil ist ein Teil der ersten Hauptoberfläche des n-FZ-Wafers 2, welcher einem Teil der zweiten Hauptoberfläche des n-FZ-Wafers 2, in welchem die erste p+-Diffusionstrennschicht 24A gebildet ist, gegenüberliegt. Beim Bilden der Abdecklack-Maske fungiert das Markierungsgebiet 25 als Positionierungsmarkierung.
  • Dann wird der thermisch oxidierte Film 42 unter Verwendung der auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildeten Abdecklack-Maske als Maske selektiv entfernt und wird der SOI-Wafer gereinigt. Dann wird ein thermischer Oxidationsprozess durchgeführt, um auf der ersten Hauptoberfläche des n-FZ-Wafers 2 einen Schirm-Oxidfilm 43 zu bilden. Auf diese Weise wird der Schirm-Oxidfilm 43 in einem Teil der ersten Hauptoberfläche des n-FZ-Wafers 2, in welchem der thermisch oxidierte Film 42 nicht bereitgestellt ist, gebildet. Die Dicke des Schirm-Oxidfilms 43 beträgt zum Beispiel 30 nm. Dann wird die auf der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildete Abdecklack-Maske entfernt.
  • Dann werden Borionen durch den Schirm-Oxidfilm 43 in die erste Hauptoberfläche des n-FZ-Wafers 2 implantiert, um die zweite p+-Diffusionstrennschicht 24B zu bilden. Da die Dicke des thermisch oxidierten Films 42 so groß ist, dass keine Fremdionen implantiert werden können, werden in diesem Fall keine Borionen in einen Teil der ersten Hauptoberfläche des n-FZ-Wafers 2 implantiert, in welchem der thermisch oxidierte Film 42 gebildet ist. Die Ionenimplantationsbedingungen für das Bilden der zweiten p+-Diffusionstrennschicht 24B können zum Beispiel eine Dosis von 5 × 1014 cm–2 bis 5 × 1015 cm–2 und eine Beschleunigungsenergie von 30 keV bis 60 keV sein. Dann wird der SOI-Wafer gereinigt.
  • Dann werden die in der Oberflächenschicht der zweiten Hauptoberfläche des n-FZ-Wafers 2 gebildete erste p+-Diffusionstrennschicht 24A und die in der Oberflächenschicht der ersten Hauptoberfläche des n-FZ-Wafers 2 gebildete zweite p+-Diffusionstrennschicht 24B durch den thermischen Glühprozess thermisch eindiffundiert und werden sie miteinander verbunden. Zum Beispiel kann der thermische Glühprozess zum Verbinden der ersten p+-Diffusionstrennschicht 24A und der zweiten p+-Diffusionstrennschicht 24B bei einer Temperatur von 1300°C 14 bis 20 Stunden lang in einer Stickstoff-(N-)Atmosphäre oder einer Argonatmosphäre durchgeführt werden. Auf diese Weise wird, wie in 30 veranschaulicht, die zweite p+-Diffusionstrennschicht 24B, welche mit der ersten p+-Diffusionstrennschicht 24A in Kontakt kommt, in der ersten Hauptoberfläche des n-FZ-Wafers 2 an einer der ersten p+-Diffusionstrennschicht 24A entsprechenden Position gebildet. Dann werden der thermisch oxidierte. Film 42 und der Schirm-Oxidfilm 43 ganz entfernt.
  • Wie in 31 veranschaulicht, sind auf der ersten Hauptoberfläche des n-FZ-Wafers 2 eine Oberflächenelementstruktur des RB-IGBT, eine Struktur zum Aufrechterhalten der Durchbruchspannung des RB-IGBT und eine Struktur zum Aufrechterhalten der Rückwärts-Durchbruchspannung des RB-IGBT bereitgestellt. Dann wird, ähnlich wie bei der ersten Ausführungsform, ein Passivierungsfilm (nicht dargestellt) wie ein Polyimidfilm oder ein Nitridfilm auf der gesamten ersten Hauptoberfläche des n-FZ-Wafers 2 gebildet, auf welcher zum Beispiel die Oberflächenelementstruktur gebildet ist. Dann wird der Passivierungsfilm geätzt, so dass das Elektrodengebiet der Oberflächenelementstruktur freigelegt wird und ein Elektrodenanschlussfleck-Gebiet gebildet wird. Nachdem die Oberflächenelementstruktur gebildet ist, werden, falls erforderlich, eine leichte Ionenbestrahlung und thermisches Glühen zum Einstellen einer Lebensdauer durchgeführt.
  • Dann wird die gesamte erste Hauptoberfläche des n-FZ-Wafers 2, auf welcher zum Beispiel die Oberflächenelementstruktur gebildet ist, durch einen Schutzlack geschützt und wird eine BG-Folie auf der ersten Hauptoberfläche des n-FZ-Wafers 2 angebracht, wobei der Schutzlack dazwischenliegt. Dann wird, ähnlich wie bei der ersten Ausführungsform, der anschließende Prozess durchgeführt, um auf der zweiten Hauptoberfläche des p-CZ-Wafers Rillen zu bilden, um die Dicke des aktiven Gebiets kleiner als diejenige der Abschlussstruktur, des p-Kollektorgebiets 11 und der Kollektorelektrode 12 zu machen, und wird der Wafer in Einzelne zersägt. Auf diese Weise wird der in 23 veranschaulichte RB-IGBT fertiggestellt.
  • Nun werden die elektrischen Eigenschaften des in 23 veranschaulichten RB-IGBT beschrieben. Die 32 und 33 sind Kennlinien-Schaubilder, welche die Durchbruchspannungs-Kennlinien der Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulichen. Um bei Verwendung des RB-IGBT bei einer hohen Temperatur einen Rückwärts-Reststrom zu verringern, muss die Strecke d eines Verarmungsschicht-Gebiets, welches sich in das n–-Driftgebiet 2 ausbreitet, wenn eine garantierte Rückwärts-Vorspannung VECS in der zweiten Tiefenrichtung von einer Grenzoberfläche 28 zum p-Basisgebiet 5 oder Feldbegrenzungsring 14 anliegt, größer als die Diffusionslänge des Minoritätsträgers im n–-Driftgebiet 2 sein (siehe 31). Im Fall eines Elements mit einer Durchbruchspannungsklasse von 400 V beträgt die garantierte Rückwärts-Vorspannung VECS 400 V.
  • Deshalb wird die Basisbreite eines pnp-Bipolartransistors, der einen p-Emitter, enthaltend das p-Basisgebiet 5 oder die Feldbegrenzungsring 14, eine n-Basis, welche ein Teil des n–-Driftgebiets 2 ist, der nicht erschöpft ist, und einen p-Kollektor, enthaltend das p-Kollektorgebiet 11, die erste p+-Diffusionstrennschicht 24A und die zweite p+-Diffusionstrennschicht 24B, enthält, als ein vordefinierter Wert sichergestellt und wird ein Stromverstärkungsfaktor verringert. Ein Basisstrom, welcher erzeugt wird, um einen aufgrund der Erzeugung von Ladungsträgern oder der Rekombination der Ladungsträger im Verarmungsschicht-Gebiet erzeugten Elektronenstrom zu rekombinieren, braucht nicht übermäßig verstärkt zu werden.
  • In der Halbleitervorrichtung gemäß der dritten Ausführungsform beträgt die Dicke TSUB des n-Halbleitersubstrats, welches das n–-Driftgebiet 2 sein wird, 65 μm, hat das p-Kollektorgebiet 11 die in 18 veranschaulichte Störstellendichte-Verteilung und beträgt die Strecke d 10 μm. Darüber hinaus wird eine Elektronenstrahl-Bestrahlung unter den Bedingungen von 40 Kgry und 5,4 MeV durchgeführt und wird ein Glühprozess bei einer Temperatur von 330°C bis 350°C 40 bis 80 Minuten lang in einer Wasserstoffatmosphäre durchgeführt. 32 veranschaulicht die Beziehung zwischen der Vorwärts-Durchbruchspannung BVCES der Halbleitervorrichtung gemäß der dritten Ausführungsform und dem spezifischen Widerstand des n–-Driftgebiets 2 in diesem Fall. Darüber hinaus veranschaulicht 33 die Beziehung zwischen der Rückwärts-Durchbruchspannung BVCES der Halbleitervorrichtung gemäß der dritten Ausführungsform und dem spezifischen Widerstand des n–-Driftgebiets 2.
  • Wenn eine Schwankung des spezifischen Widerstands des n–-Driftgebiets 2 sich im Bereich von –8% bis +8% bewegt, liegt eine Schwankung der Dicke des n–-Driftgebiets 2 im Bereich von –3% bis +3% und ist die Durchbruchspannung des Elements im Temperaturbereich von –40° C bis 150°C garantiert, beträgt der mittlere spezifische Widerstand des n-Halbleitersubstrats, welches das n–-Driftgebiet 2 sein wird, 17 Ω·cm und beträgt die mittlere Dicke des n-Halbleitersubstrats, welches das n–-Driftgebiet 2 sein wird, 68 μm. In diesem Fall ist es möglich, in einem RB-IGBT mit einer gewünschten Durchbruchspannungsklasse, zum Beispiel einer Durchbruchspannungsklasse von 400 V, eine hohe Durchbruchspannung zu erzielen. Im Temperaturbereich von –40°C bis 150°C, in welchem die Durchbruchspannung des Elements garantiert ist, müssen die elektrischen Eigenschaften der Halbleitervorrichtung gemäß der dritten Ausführungsform garantiert sein, wenn die Halbleitervorrichtung zum Beispiel in Elektrofahrzeugen verwendet wird.
  • Wie oben beschrieben, ist es gemäß der Halbleitervorrichtung der dritten Ausführungsform im RB-IGBT mit einer Struktur zum Aufrechterhalten der Rückwärts-Durchbruchspannung möglich, die gleiche Wirkung wie die durch die Halbleitervorrichtung gemäß der ersten Ausführungsform erzielte zu erzielen. Darüber hinaus wird gemäß der Halbleitervorrichtung der dritten Ausführungsform die erste p+-Diffusionstrennschicht 24A gebildet, bevor zum Beispiel die Oberflächenelementstruktur 20 des Elements gebildet wird. Deshalb ist es möglich, die zum Bilden des p-Isolationsgebiets, welches durch das n–-Driftgebiet 2 hindurchgeht und dabei die Struktur zum Aufrechterhalten der Rückwärts-Durchbruchspannung bildet, erforderliche Thermodiffusionszeit zu verkürzen. Auf diese Weise ist es möglich, durch eine bei einer hohen Temperatur über eine lange Zeit durchgeführte thermische Diffusion verursachte Kristallfehler zu verringern.
  • (Vierte Ausführungsform)
  • Nun wird eine Halbleitervorrichtung gemäß einer vierten Ausführungsform beschrieben. Die Halbleitervorrichtung gemäß der vierten Ausführungsform unterscheidet sich darin von derjenigen gemäß der dritten Ausführungsform, dass ein IGBT mit einer Oberflächenelementstruktur einer Grabenstruktur gebildet ist.
  • In der Halbleitervorrichtung gemäß der vierten Ausführungsform ist die Oberflächenelementstruktur in einem aktiven Gebiet die gleiche wie die Oberflächenelementstruktur im aktiven Gebiet in der Halbleitervorrichtung gemäß der zweiten Ausführungsform. Die Halbleitervorrichtung gemäß der vierten Ausführungsform gleicht der Halbleitervorrichtung gemäß der dritten Ausführungsform, abgesehen von der Oberflächenelementstruktur.
  • Ein Prozess zum Bilden der Oberflächenelementstruktur im aktiven Gebiet in der Halbleitervorrichtung gemäß der vierten Ausführungsform ist der gleiche wie der Prozess zum Bilden der Oberflächenelementstruktur im aktiven Gebiet in der Halbleitervorrichtung gemäß der zweiten Ausführungsform. Ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vierten Ausführungsform gleicht dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der dritten Ausführungsform, abgesehen von dem Prozess zum Bilden der Oberflächenelementstruktur im aktiven Gebiet.
  • Wie oben beschrieben, ist es gemäß der Halbleitervorrichtung der vierten Ausführungsform möglich, die gleiche Wirkung wie die durch die Halbleitervorrichtungen gemäß der ersten bis dritten Ausführungsform erzielte zu erzielen.
  • Die Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern kann auf Halbleitervorrichtungen angewendet werden, in welchen unter Verwendung eines dünnen Wafers, welcher ein n–-Driftgebiet sein wird, eine Elementstruktur gebildet ist. In den oben beschriebenen Ausführungsformen ist darüber hinaus der erste Leitfähigkeitstyp ein p-Typ und der zweite Leitfähigkeitstyp ein n-Typ. Jedoch kann in der Erfindung der erste Leitfähigkeitstyp ein n-Typ und der zweite Leitfähigkeitstyp ein p-Typ sein. In diesem Fall wird die gleiche Wirkung wie oben beschrieben erzielt.
  • INDUSTRIELLE ANWENDUNGSMÖGLICHKEITEN
  • Wie oben beschrieben, sind die Halbleitervorrichtungen und die Verfahren zum Herstellen der Halbleitervorrichtungen gemäß der Erfindung bei einer Halbleitervorrichtung mit einer niedrigen Durchbruchspannung, welche auf einem dünnen Wafer gebildet ist, nutzbar. Speziell sind zum Beispiel die Halbleitervorrichtungen und die Halbleitervorrichtungsherstellungsverfahren gemäß der Erfindung zum Verbessern des Wirkungsgrads von Halbleitervorrichtungen mit einer niedrigen Durchbruchspannung kleiner als oder gleich 600 V nutzbar, welche in gepulsten Stromversorgungen für PDPs oder Stroboskope und in industriellen Stromrichtern mit einer AC-Eingangsspannung von 200 V verwendet werden. Darüber hinaus sind die Halbleitervorrichtungen und die Halbleitervorrichtungsherstellungsverfahren gemäß der Erfindung zum Verbessern des Wirkungsgrads von Umrichtern, welche Motoren in Elektrofahrzeugen ansteuern, nutzbar.
  • Bezugszeichenliste
    • 1
    p-GEBIET (p-CZ-WAFER)
    2
    n–-DRIFTGEBIET (n-FZ-WAFER)
    3
    SILICIUMOXIDFILM
    4
    n-FELDSTOPPGEBIET
    5
    p-BASISGEBIET
    6
    n+-EMITTERGEBIET
    7
    GATE-ISOLIERFILM
    8
    GATE-ELEKTRODE
    9
    EMITTERELEKTRODE
    10
    p+-BASISKONTAKTGEBIET
    11
    p-KOLLEKTORGEBIET
    12
    KOLLEKTORELEKTRODE
    13
    n-LOCHBARRIEREGEBIET
    14
    FELDBEGRENZUNGSRING
    15
    n+-GEBIET
    16
    ZWISCHENSCHICHT-ISOLIERFILM
    17
    FELDPLATTENGEBIET
    18
    FELDPLATTE
    26
    ABSCHLUSSSTRUKTUR
    27
    AKTIVES GEBIET
    t11
    DICKE DES n-FELDSTOPPGEBIETS IM AKTIVEN GEBIET
    t12
    DICKE DES n-FELDSTOPPGEBIETS IN DER ABSCHLUSSSTRUKTUR

Claims (21)

  1. Halbleitervorrichtung, enthaltend: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein zweites Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein drittes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches mit einer dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des zweiten Halbleitergebiets in Kontakt kommt und einen höheren spezifischen Widerstand als das zweite Halbleitergebiet hat; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches im vierten Halbleitergebiet bereitgestellt ist und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine Gate-Elektrode, welche auf einer Oberfläche des vierten Halbleitergebiets zwischen dem dritten Halbleitergebiet und dem fünften Halbleitergebiet liegend gebildet ist, wobei ein Gate-Isolierfilm dazwischenliegt; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet, das zweite Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum zweiten Halbleitergebiet angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner enthaltend: ein sechstes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und eine Oberfläche des vierten Halbleitergebiets nahe dem zweiten Halbleitergebiet bedeckt, wobei die Gate-Elektrode auf den Oberflächen des dritten Halbleitergebiets, des sechsten Halbleitergebiets, des vierten Halbleitergebiets und des fünften Halbleitergebiets bereitgestellt ist, wobei der Gate-Isolierfilm dazwischenliegt.
  3. Halbleitervorrichtung, enthaltend: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein zweites Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein drittes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches mit einer dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des zweiten Halbleitergebiets in Kontakt kommt und einen höheren spezifischen Widerstand als das zweite Halbleitergebiet hat; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; einen Graben, welcher sich durch das vierte Halbleitergebiet zum dritten Halbleitergebiet erstreckt; einen Gate-Isolierfilm, welcher entlang einer Seitenwand und eines Bodens des Grabens bereitgestellt ist; eine Gate-Elektrode, welche im Gate-Isolierfilm vergraben ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches so im vierten Halbleitergebiet bereitgestellt ist, dass es mit dem Gate-Isolierfilm auf der Seitenwand des Grabens in Kontakt kommt, und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet, das zweite Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum zweiten Halbleitergebiet angeordnet ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 3, wobei das erste Halbleitergebiet und die zweite Elektrode so bereitgestellt sind, dass sie sich vom aktiven Gebiet zur Abschlussstruktur erstrecken, und die Position des isolierenden Gebiets ab der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im wesentlichen die gleiche ist wie die Position der zweiten Elektrode ab der dem zweiten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet.
  5. Halbleitervorrichtung nach Anspruch 1 oder 3, wobei das zweite Halbleitergebiet so bereitgestellt ist, dass es sich vom aktiven Gebiet zur Abschlussstruktur erstreckt, und die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet kleiner als die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung in der Abschlussstruktur ist.
  6. Halbleitervorrichtung nach Anspruch 1 oder 3, wobei die Tiefe des zweiten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet größer als oder gleich 1,5 μm ist.
  7. Halbleitervorrichtung nach Anspruch 1 oder 3, wobei die Dicke des Außenumfangs des Chips, in welchem die Abschlussstruktur bereitgestellt ist, größer als 80 μm ist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 3, wobei die Abschlussstruktur enthält: eine Vielzahl von siebten Halbleitergebieten vom ersten Leitfähigkeitstyp, welche in der dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt sind; eine Vielzahl von Feldplattengebieten, welche mit der Vielzahl von siebten Halbleitergebieten jeweils elektrisch verbunden sind; ein achtes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches in einem dem zweiten Halbleitergebiet gegenüberliegenden Teil der Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und näher am Außenumfang des Chips liegt als das siebte Halbleitergebiet, so dass es vom siebten Halbleitergebiet getrennt ist, und einen kleineren spezifischen Widerstand als das dritte Halbleitergebiet hat; und eine Feldplatte, welche mit dem achten Halbleitergebiet in Kontakt kommt.
  9. Halbleitervorrichtung nach Anspruch 8, wobei das Feldplattengebiet aus Polysilicium besteht.
  10. Halbleitervorrichtung, enthaltend: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein drittes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches im vierten Halbleitergebiet bereitgestellt ist und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine Gate-Elektrode, welche auf einer Oberfläche des vierten Halbleitergebiets zwischen dem dritten Halbleitergebiet und dem fünften Halbleitergebiet liegend gebildet ist, wobei ein Gate-Isolierfilm dazwischenliegt; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum ersten Halbleitergebiet angeordnet ist.
  11. Halbleitervorrichtung nach Anspruch 10, ferner enthaltend: ein sechstes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und eine Oberfläche des vierten Halbleitergebiets nahe dem ersten Halbleitergebiet bedeckt, wobei die Gate-Elektrode auf den Oberflächen des dritten Halbleitergebiets, des sechsten Halbleitergebiets, des vierten Halbleitergebiets und des fünften Halbleitergebiets bereitgestellt ist, wobei der Gate-Isolierfilm dazwischenliegt.
  12. Halbleitervorrichtung, enthaltend: ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp; ein drittes Halbleitergebiet von einem zweiten Leitfähigkeitstyp, welches mit einer Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein viertes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einer dem ersten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist; einen Graben, welcher sich durch das vierte Halbleitergebiet zum dritten Halbleitergebiet erstreckt; einen Gate-Isolierfilm, welcher entlang einer Seitenwand und eines Bodens des Grabens bereitgestellt ist; eine Gate-Elektrode, welche im Gate-Isolierfilm vergraben ist; ein fünftes Halbleitergebiet vom zweiten Leitfähigkeitstyp, welches so im vierten Halbleitergebiet bereitgestellt ist, dass es mit dem Gate-Isolierfilm auf der Seitenwand des Grabens in Kontakt kommt, und einen niedrigeren spezifischen Widerstand als das dritte Halbleitergebiet hat; eine erste Elektrode, welche das vierte Halbleitergebiet und das fünfte Halbleitergebiet elektrisch verbindet; eine zweite Elektrode, welche mit der anderen Oberfläche des ersten Halbleitergebiets in Kontakt kommt; ein aktives Gebiet, welches durch mindestens das erste Halbleitergebiet und das dritte Halbleitergebiet gebildet ist und im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist; eine Abschlussstruktur, welche näher am Außenumfang des Chips bereitgestellt ist als das aktive Gebiet; und ein isolierendes Gebiet, welches in der Abschlussstruktur selektiv bereitgestellt ist und im wesentlichen an der gleichen Position wie derjenigen der zweiten Elektrode in einer ersten Tiefenrichtung von der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets zum ersten Halbleitergebiet angeordnet ist.
  13. Halbleitervorrichtung nach Anspruch 10 oder 12, wobei das erste Halbleitergebiet und die zweite Elektrode so bereitgestellt sind, dass sie sich vom aktiven Gebiet zur Abschlussstruktur erstrecken, und die Position des isolierenden Gebiets ab der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im wesentlichen die gleiche ist wie die Position der zweiten Elektrode ab der dem ersten Halbleitergebiet gegenüberliegenden Oberfläche des dritten Halbleitergebiets in der ersten Tiefenrichtung im aktiven Gebiet.
  14. Halbleitervorrichtung nach Anspruch 10 oder 12, ferner enthaltend: ein neuntes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches so im dritten Halbleitergebiet bereitgestellt ist, dass es in einer zweiten Tiefenrichtung von der anderen Oberfläche des ersten Halbleitergebiets zum dritten Halbleitergebiet tiefer als das erste Halbleitergebiet liegt und das isolierende Gebiet überlappt.
  15. Halbleitervorrichtung nach Anspruch 10 oder 12, wobei die Dicke des Außenumfangs des Chips, in welchem die Abschlussstruktur bereitgestellt ist, größer als 80 μm ist.
  16. Halbleitervorrichtung nach Anspruch 10 oder 12, wobei die Abschlussstruktur enthält: eine Vielzahl von siebten Halbleitergebieten vom ersten Leitfähigkeitstyp, welche in der dem zweiten Halbleitergebiet gegenüberliegenden Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt sind; eine Vielzahl von Feldplattengebieten, welche mit der Vielzahl von siebten Halbleitergebieten jeweils elektrisch verbunden sind; ein zehntes Halbleitergebiet vom ersten Leitfähigkeitstyp, welches in einem dem ersten Halbleitergebiet gegenüberliegenden Teil der Oberflächenschicht des dritten Halbleitergebiets selektiv bereitgestellt ist und näher am Außenumfang des Chips liegt als das siebte Halbleitergebiet, so dass es vom siebten Halbleitergebiet getrennt ist, und mit dem neunten Halbleitergebiet in Kontakt kommt; und eine Feldplatte, welche mit dem zehnten Halbleitergebiet in Kontakt kommt.
  17. Halbleitervorrichtung nach Anspruch 16, wobei das Feldplattengebiet aus Polysilicium besteht.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung, die ein aktives Gebiet enthält, welches im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist, enthaltend: das Bilden eines isolierenden Gebiets auf einer Hauptoberfläche eines ersten Wafers, welcher von einem ersten Leitfähigkeitstyp ist; das Bilden eines Halbleitergebiets vom zweiten Leitfähigkeitstyp in einer Oberflächenschicht einer Hauptoberfläche eines zweiten Wafers, welcher von einem zweiten Leitfähigkeitstyp ist; das Kontaktieren der Oberfläche des ersten Wafers, auf welchem das isolierende Gebiet gebildet ist, und der Oberfläche des zweiten Wafers, auf welchem das Halbleitergebiet vom zweiten Leitfähigkeitstyp gebildet ist; und das Verbinden des kontaktierten ersten und zweiten Wafer mittels einer Wärmebehandlung.
  19. Verfahren zum Herstellen einer Halbleitervorrichtung, die ein aktives Gebiet enthält, welches im Innenumfang eines Chips, welcher dünner als der Außenumfang des Chips ist, bereitgestellt ist, enthaltend: das Bilden eines isolierenden Gebiets auf einer Hauptoberfläche eines ersten Wafers, welcher von einem ersten Leitfähigkeitstyp ist; das Bilden eines Halbleitergebiets vom ersten Leitfähigkeitstyp in einer Oberflächenschicht einer Hauptoberfläche eines zweiten Wafers, welcher von einem zweiten Leitfähigkeitstyp ist, auf einer Außenumfangsseite des Chips; das Kontaktieren der Oberfläche des ersten Wafers, auf welchem das isolierende Gebiet gebildet ist, und der Oberfläche des zweiten Wafers, auf welchem das Halbleitergebiet vom ersten Leitfähigkeitstyp gebildet ist; und das Verbinden des kontaktierten ersten und zweiten Wafer mittels einer Wärmebehandlung.
  20. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 18 oder 19, ferner enthaltend: das Bilden einer Oberflächenelementstruktur im aktiven Gebiet der dem ersten Wafer gegenüberliegenden Hauptoberfläche des mit dem ersten Wafer verbundenen zweiten Wafers.
  21. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 20, ferner enthaltend: das Durchführen von Nassätzen, um einen der Oberflächenelementstruktur entsprechenden Teil im mit dem zweiten Wafer verbundenen ersten Wafer selektiv zu entfernen.
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