JP4983172B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。

なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、及びＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、結晶化した状態で形成されることもある。

近年、強誘電体メモリは、携帯電話等の携帯型情報処理装置に適用されつつある。このため、強誘電体メモリには、低電圧での動作が要求されている。そこで、大きなスイッチング電荷量が必要とされている。ところが、強誘電体膜には、非酸化雰囲気中における処理により容易に酸素欠損が生じ、スイッチング電荷量（反転電荷量）及びリーク電流値等の特性が劣化してしやすいという性質がある。また、強誘電体キャパシタを形成する際には、強誘電体膜に酸素欠損及びダメージ等が生じやすい。このため、これらを回復させるために、酸素雰囲気中での熱処理（回復アニール）を複数回行っている。そこで、上部電極の材料として、Ｐｔ等の酸素雰囲気中でも酸化しにくい金属、並びにＩｒＯ_X及びＲｕＯ_X等の導電性酸化物が用いられている。

その一方で、強誘電体メモリにも、微細化の要求があり、多層配線構造が採用されつつある。しかし、多層配線構造を採用する場合、還元雰囲気又は非酸化雰囲気での処理が必要とされる。例えば、多層配線構造を採用する場合には、水素を含む還元雰囲気中で層間絶縁膜を形成することがある。従って、強誘電体キャパシタを形成する際に回復アニールを行っていても、その後に強誘電体膜の特性が劣化することがある。特に、上部電極の材料としてＰｔ、Ｉｒが用いられている場合に顕著である。これは、Ｐｔには触媒作用があり、Ｐｔを含む上部電極まで拡散してきた水素が活性化されて、その影響により強誘電体膜が還元されるからである。そして、強誘電体膜が還元されると、強誘電体キャパシタの特性は大きく劣化してしまう。このような特性の劣化は、強誘電体キャパシタが微細化され、強誘電体キャパシタ中のキャパシタ絶縁膜が微細化されるに連れて、顕著になってきている。

そこで、導電性酸化物の採用が考えられるが、従来使用されている導電性酸化物では、還元を抑制することは可能となるものの、他の問題が生じてしまう。スタック型の強誘電体キャパシタでは、上部電極上に接続プラグが形成されるが、その下地膜（Ｔｉ膜及び／又はＴｉＮ膜等）が導電性酸化物に含まれる酸素の影響により酸化してしまうのである。このような酸化が生じると、上部電極と接続プラグとの間のコンタクト抵抗が増加してしまう。

このように、従来の技術では、上部電極にＰｔ等を用いた場合には強誘電体膜の還元という問題が生じ、導電性酸化物を用いた場合にはコンタクト抵抗が上昇するという問題が生じている。これらの問題は、特許文献１〜６に記載されている技術においても解決されていない。

特開平１１−１９５７６８号公報 特許第３６６１８５０号公報 特開２０００−９１５３９号公報 特開２０００−１７３９９９号公報 特許第３２９９９０９号公報 特開２００５−９３６０５号公報

本発明は、良好な特性を確保しながら、高い信頼性を得ることができる半導体装置及びその製造方法を提供することを目的とする。

本願発明者は、特許文献２に記載の技術について検証したところ、酸化度が低い第１導電性酸化膜上に形成する、酸化度が高く結晶化している第２導電性酸化膜を厚くすると、その表面において、結晶が異常に成長しやすくなることを見出した。特に、高温で形成した場合、厚さを１５０ｎｍ以上とすると、図５に示すように、異常成長が顕著であった。図５は、第２導電性酸化膜に生じた異常成長を示す顕微鏡写真である。

そこで、第２導電性酸化膜の形成に当たり、低温下でアモルファス状の導電性酸化膜を形成した後、パワを変化させ、且つ基板温度を上昇させながら、導電性酸化膜を連続形成したところ、異常酸化を防止することができた。このような第２導電性酸化膜の最下部はアモルファス状であり、最上部は結晶化していた。また、最上部の酸化度は最下部の酸化度よりも低くなっていた。

但し、異常酸化を防止することができても、上述のように、グルー膜の酸化の問題が残っている。また、接続プラグとしてＷプラグを形成する場合、高温下で、水素を含んだ還元雰囲気中でＷ膜を形成する必要がある。この時、グルー膜（ＴｉＮ膜）が存在するため、水素は第２導電性酸化膜までは拡散できないが、過剰に水素が供給されている場合には、水素が第２導電性酸化膜まで到達することがある。この結果、第２導電性酸化膜（例えば、ＩｒＯ_X膜）が還元され、体積収縮を起こし、グルー膜と第２導電性酸化膜との間に空隙ができてしまう。このような理由からも、コンタクト抵抗が上昇することがある。

コンタクト抵抗を下げるためであれば、Ｉｒ膜等の貴金属膜を第２導電性酸化膜上に形成すればよいが、上述のように、その触媒作用によって強誘電体膜が劣化することがある。更に、貴金属膜の触媒作用によって第２導電性酸化膜が還元されることもある。これらのために、強誘電体キャパシタのスイッチング電荷量が、多層配線を形成した後の方が形成前よりも低くなってしまう。つまり、工程劣化が生じてしまう。

本願発明者が透過型電子顕微鏡（ＴＥＭ）を用いた観察を行ったところ、上述のような工程劣化が生じた場合、図６に示すように、第２導電性酸化膜（ＩｒＯ₂膜）に多くの空孔が生じていることが判明した。空孔の発生原因としては、次のようなことが考えられる。第１に、配線及び層間絶縁膜等の形成の際に加熱されるため、第２導電性酸化膜中のアモルファス状の部分が結晶化し、このときに、酸素欠損等が生じ、空孔が生じる。第２に、貴金属膜の触媒作用によって第２導電性酸化膜が還元され、空孔が発生する。

そして、この空孔の存在により、水素が侵入しやすくなったり、剥がれが生じやすくなったりしていると考えられる。このため、空孔の発生を抑制できれば、特性を向上することができると考えられる。

そして、本願発明者は、これらの知見に基づき鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本願発明に係る半導体装置には、基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、が設けられている。そして、前記上部電極に、前記強誘電体膜上に形成された第１の導電性貴金属酸化膜と、前記第１の導電性貴金属酸化膜上に形成され、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜と、前記第２の導電性貴金属膜上に形成された導電性金属化合物膜と、前記導電性金属化合物膜の上方に形成された貴金属膜と、前記導電性金属化合物膜と前記貴金属膜との間に形成された第３の導電性貴金属酸化膜と、が設けられている。

本願発明に係る半導体装置の製造方法では、基板の上方に下部電極を形成し、その後、前記下部電極上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極を形成する。前記上部電極を形成する際に、前記強誘電体膜上に第１の導電性貴金属酸化膜を形成し、その後、前記第１の導電性貴金属酸化膜上に、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜を形成する。続いて、前記第２の導電性貴金属膜上に導電性金属化合物膜を形成する。前記導電性金属化合物膜上に第３の導電性貴金属酸化膜を形成し、前記第３の導電性貴金属酸化膜の上方に貴金属膜を形成する。

本発明によれば、酸化度が第１の導電性貴金属酸化膜よりも高い第２の導電性貴金属酸化膜及び導電性金属化合物膜が用いられているため、水素の拡散を抑制することができる。また、導電性金属化合物膜が第２の導電性貴金属酸化膜上に形成されているため、第２の導電性貴金属酸化膜を異常酸化が生じるほど厚くする必要がない。従って、工程劣化が抑制され、高い特性を確保することができる。この結果、高い信頼性を得ることもできる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｑは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、ＭＯＳトランジスタのソース及びドレインが構成される。

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応のる高融点金属層をウェットエッチングにより除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から約７００ｎｍとする。

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。その後、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。Ｗ膜１８の厚さは、シリコン酸化膜１６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１６上のグルー膜１７及びＷ膜１８を完全に除去する。

次に、シリコン酸化膜１６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。

次に、ＴｉＡｌＮ２２上に、例えばスパッタ法により厚さが約１００ｎｍのＩｒ膜２３を貴金属膜として形成する。このとき、シリコン基板１の設定温度を５００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．５ｋＷとする。なお、Ｉｒ膜２３の代わりに、白金族に属する金属の膜又はその導電性酸化膜を形成してもよい。即ち、Ｐｔ酸化膜、Ｉｒ酸化膜等を形成してもよい。また、ＳＲＯ膜（ＳｒＲｕＯ₃膜）又はＬＳＣＯ膜（ＬａＳｒＣｏＯ₃膜）等を形成してもよい。更に、これらの積層膜を用いてもよい。

次いで、Ａｒ雰囲気中で６５０℃以上、６０秒間のＲＴＡを行う。この結果、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１間の密着性が向上すると共に、Ｐｔ膜２３の結晶性が向上する。

次に、図１Ｅに示すように、Ｉｒ膜２３上に、例えば２層構造のＰＺＴ膜２４を形成する。

第１層目の形成では、例えばＭＯＣＶＤ法を採用し、その厚さを約１００ｎｍとする。このとき、Ｐｂの原料としてＰｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＰｂ（ＤＰＭ）₂と表記されることがある。また、Ｚｒの原料としてＺｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄を用いる。Ｚｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄はＺｒ（ＤＭＨＤ）₄と表記されることがある。また、Ｔｉの原料としてＴｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂と表記されることがある。そして、これらをＴＨＦ溶媒中にいずれも０．３ｍｏｌ／リットルの濃度で溶解し、３種類の液体原料とする。そして、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、０．２００ｍｌ／分の流量で供給し、気化させる。このようにして、Ｐｂ、Ｚｒ及びＴｉの原料ガスが得られる。

更に、ＭＯＣＶＤチャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）とし、シリコン基板１の設定温度を６２０℃とし、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤチャンバ内に、例えば６２０秒間供給する。

第２層目の形成では、例えばスパッタ法を採用し、その厚さを１ｎｍ〜３０ｎｍ（例えば２０ｎｍ）とする。この場合、第２層目のＰＺＴ膜はアモルファス状態となる。ＭＯＣＶＤ法を採用してもよく、その場合には、第１層目と同様に、Ｐｂの原料としてＰｂ（ＤＰＭ）₂を用い、Ｚｒの原料としてＺｒ（ＤＭＨＤ）₄を用い、Ｔｉの原料としてＴｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂を用いる。

次いで、図１Ｅに示すように、ＰＺＴ膜２４上に、例えばスパッタ法により厚さが５０ｎｍのＩｒＯ_X膜２５を、第１の導電性貴金属酸化膜として形成する。ｘの値は、２未満とする。即ち、不飽和のイリジウム酸化膜を形成する。また、ＩｒＯ_X膜２５として、結晶化したものを形成する。このとき、シリコン基板１の設定温度を３００℃とし、チャンバ内に、Ａｒを１４０ｓｃｃｍの流量で供給すると共に、Ｏ₂を６０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。なお、ＩｒＯ_X膜２５の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、これらを積層したものを用いてもよい。

次に、チャンバ内に、Ｏ₂を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、ＰＺＴ膜２４を完全に結晶化させる。また、このＲＴＡにより、ＩｒＯ_X膜２５のプラズマダメージが回復され、ＰＺＴ膜２４中の酸素欠損が補償される。

その後、ＩｒＯ_X膜２５上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒＯ_Y膜２６を、第２の導電性貴金属酸化膜として形成する。チャンバ内雰囲気をＡｒ及びＯ₂の混合雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、２０秒間程度で、ＩｒＯ_Y膜２６の厚さは５０ｎｍ程度となる。なお、ＩｒＯ_Yの組成はＩｒＯ_Xの組成よりもＩｒＯ₂の化学量論組成に近い組成（Ｘ＜Ｙ≦２）とする。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、ＰＺＴ膜２４が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。なお、ＩｒＯ_Y膜２６の代わりに、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成してもよい。また、これらを積層したものを用いてもよい。また、第１の導電性貴金属酸化膜と第２の導電性貴金属酸化膜との間で、それらを構成する物質が相違していてもよい。

なお、ＩｒＯ_Y膜２６の厚さは１００ｎｍ以下とすることが好ましい。これは、ＩｒＯ_Y膜２６の厚さが１００ｎｍを超える場合、その形成時に、図５に示すような異常酸化が生じる虞があるからである。

ＩｒＯ_Y膜２６の形成後に、チャンバ内に、Ｏ₂を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７００℃、６０秒間のＲＴＡを行うことにより、ＩｒＯ_Y膜２６を完全に結晶化させると共に、ＩｒＯ_X膜２５とＩｒＯ_Y膜２６との密着性を向上させる。また、このＲＴＡにより、ＩｒＯ_Y膜２６を構成する結晶の構造は、正方晶系に属する面心立方構造になる。また、結晶の形状は、チル晶又は柱状晶となる。そして、ＩｒＯ_Y膜２６の性質が安定する。本実施形態では、このように、アモルファス状態のＩｒＯ_Y膜２６を形成し、その直後に酸素を含む雰囲気中で熱処理を行うことにより、ＩｒＯ_Y膜２６を結晶化させるため、酸素欠損が部分的に補償され、図６に示すような空孔が発生しにくい。

次いで、図１Ｆに示すように、ＩｒＯ_Y膜２６上に、例えばスパッタ法により厚さが２０ｎｍ程度でアモルファス状態のＳｒ_XＲｕ_YＯ₃膜（ＳＲＯ膜）２７を、導電性金属化合物膜として形成する。このとき、シリコン基板１の温度は室温とし、チャンバ内にＡｒを１００ｓｃｃｍの流量で供給すると共に、Ｏ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷとする。

その後、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことにより、ＳＲＯ膜２７を結晶化させる。更に、ＳＲＯ膜２７に対して、約５時間の酸素アニールを約４００℃で行う。この酸素アニールは、Ｎ₂又はＡｒ等の非還元性雰囲気中又は酸化性雰囲気中で行う。特に、Ｏ₂ガスを含有する雰囲気中で行うことが好ましい。また、この酸素アニールに当たっては、Ｈ₂等の還元性ガスが混入しないようにする。

次に、ＳＲＯ膜２７上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜２８（金属膜）を、水素の拡散の抑制、導電性の向上及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気（Ａｒ流量：１００ｓｃｃｍ〜２００ｓｃｃｍ）とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜２８を形成する際のシリコン基板１の設定温度は特に限定されないが、Ｉｒ膜２８内の残留応力を低減するために、３５０℃〜４５０℃とすることが好ましい。また、ＳＲＯ膜２７は還元されやすいため、ＳＲＯ膜２７の形成、その後の酸化アニール及びＩｒ膜２８の形成を、真空中で連続して実行することが好ましい。更に、Ｉｒ膜２８を形成した後にも、Ｎ₂又はＡｒ等の不活性ガスとＯ₂との混合雰囲気中、又は希ガス雰囲気中において、５００℃〜７００℃（例えば約６５０℃）のアニールを行うことが好ましい。なお、Ｉｒ膜２８の代わりに、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜又はＰｄ膜等の貴金属膜を形成してもよい。また、ＴｉＮｉ膜、ＴｉＡｌ膜又はＴａＡｌ膜等の合金膜を形成してもよい。

その後、背面洗浄を行う。続いて、図１Ｇに示すように、Ｉｒ膜２８上に窒化チタン膜（ＴｉＮ膜）３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタ法により形成する。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。

次いで、図１Ｈに示すように、シリコン酸化膜３２を島状にパターニングする。

次に、図１Ｉに示すように、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。

次に、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜２８、ＳＲＯ膜２７、ＩｒＯ_Y膜２６、ＩｒＯ_X膜２５、ＰＺＴ膜２４及びＩｒ膜２３に対して行う。この結果、上部電極３３が形成される。

続いて、図１Ｊに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜３２を除去する。

次に、図１Ｋに示すように、Ｉｒ膜２８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をパターニングする。本実施形態では、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１から下部電極３０が構成される。但し、Ｉｒ膜２３のみを下部電極とみなすことも可能である。また、下部電極３０には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄを含有する導電膜（酸化物導電膜を含む）が含まれていてもよい。

次いで、図１Ｌに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１６上に形成する。保護膜３５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

その後、図１Ｍに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のように、強誘電体膜としてＰＺＴ膜２４が形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。

その後、図１Ｎに示すように、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

次に、図１Ｏに示すように、保護膜３６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化物３７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物３７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物３７中の水分が除去されると共に、シリコン酸化物３７の膜質が変化し、シリコン酸化物３７中に水分が入りにくくなる。

その後、シリコン酸化物３７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）３８を形成する。保護膜３８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物３７上に保護膜３８が形成されるため、保護膜３８も平坦となる。

次に、保護膜３８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化物３９を層間絶縁膜として形成する。その後、シリコン酸化物３９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。

次いで、図１Ｐに示すように、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８及びシリコン酸化膜３７をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際にＰＺＴ膜２４に生じた酸素欠損を回復させる。

次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極３３の最表面がＩｒ膜２８となっているため、このプラズマ処理が行われても、上部電極３３は還元されない。また、グルー膜４０として、ＴｉＮ膜のみを形成してもよい。

その後、コンタクトホール内及びシリコン酸化膜３９上にタングステン膜（Ｗ膜）４１を形成する。Ｗ膜４１の厚さは、シリコン酸化膜３９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜３９上のグルー膜４０及びＷ膜４１を完全に除去する。

続いて、シリコン酸化膜３９及びコンタクトプラグ上に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態では、ＳＲＯ膜２７がＩｒＯ_Y膜２６上に形成されているため、酸化度が高いＩｒＯ_Y膜２６を異常成長が生じるほど厚く形成しなくても、ＰＺＴ膜２４への水素の侵入を抑制することができる。この効果は、ＳＲＯ膜２７上にＩｒ膜２８等の貴金属膜が形成されていても損なわれることはない。従って、シリコン酸化膜３７の形成時等に水素が触媒作用によって活性化されても、ＰＺＴ膜２４は還元されにくい。更に、ＳＲＯ膜２７によって水素の拡散が抑制されるため、ＩｒＯ_Y膜２６における空孔の発生も抑制される。つまり、従来生じている工程劣化が抑制される。このため、優れた特性、例えばスイッチング電荷量を確保して高い信頼性を得ることができる。

また、上部電極３３の最下層に酸化度が低いＩｒＯ_X膜２５が位置しているため、上部電極３３とＰＺＴ膜２４との間の界面も良好である。また、上部電極３３の最上層にＩｒ膜２８が位置しているため、その上に形成されるグルー膜４０の酸化及びこれに伴うコンタクト抵抗の上昇も生じない。

なお、ＳＲＯ膜（Ｓｒ_XＲｕ_YＯ₃膜）２７の組成に関し、「ｙ≒２−ｘ」の関係が成り立つことが好ましい。また、Ｘの値は、０．９〜１．１であることが好ましい。十分に水素の拡散を抑制するという効果を安定して得るためである。更に、ＳＲＯ膜の厚さは５ｎｍ〜１００ｎｍであることが好ましい。ＳＲＯ膜２７の厚さが５ｎｍ未満であると、十分な効果が得られない虞がある。一方、ＳＲＯ膜２７の厚さが１００ｎｍを超えると、加工しにくくなると共に、表面モフォロジ（凹凸）が発生しやすくなる。

また、ＳＲＯ膜２７の代わりに、２種以上の金属元素を含む導電性金属化合物膜として、ＬＳＣＯ（Ｌａ_1-XＳｒ_XＣｏＯ₃）膜、ＹＢＣＯ（ＹＢａＣｕＯ₃）膜、ＴｉＡｌＮ膜又はＴａＡｌＮ膜等を形成してもよい。但し、その結晶構造は、ＩｒＯ_Y膜２６のものと異なることが好ましい。これは、水素の拡散を抑えて工程劣化を抑制するためである。例えば層状ペロブスカイト構造のものを用いることができる。

また、導電性金属化合物膜の形成方法はスパッタ法に限定されず、ゾルゲル法又は化学気相成長法（ＣＶＤ）等を用いてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。

このようなリセス５０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、ＰＺＴ膜２４の配向が低下してしまう。そこで、第２の実施形態では、図２Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜５１を形成する。このＴｉ膜５１の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。平坦化後のＴｉ膜５１の厚さは、例えばシリコン酸化膜１６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。

続いて、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第２の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ及び図３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第２の実施形態と同様に、Ｔｉ膜５１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜１６の表面が露出するまでＴｉ膜５１の表面を平坦化する。つまり、第２の実施形態とは異なり、シリコン酸化膜１６上のＴｉ膜５１を完全に除去する。

続いて、第２の実施形態と同様に、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１及び第２の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ乃至図４Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、図４Ａに示すように、第１の実施形態と同様に、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。

次に、シリコン酸化膜１２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、図４Ｂに示すように、ＴｉＮ膜２１をシリコン酸化膜１２及びコンタクトプラグ上に形成する。ＴｉＮ膜２１の形成方法は、第１の実施形態と同様である。その後、ＴｉＡｌＮ膜２２の形成から保護膜３６の形成までの処理を行う。

その後、図４Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜３７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。

続いて、シリコン酸化膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第４の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。

なお、第１〜第４の実施形態において、Ｉｒ膜２８を省略してもよい。この場合、上部電極は、図７Ａに示すように、第１の導電性貴金属酸化膜７１、第２の導電性貴金属酸化膜７２及び導電性金属化合物膜７３から構成された３層構造となる。なお、Ｉｒ膜２８等の金属膜が設けられている場合、上部電極は、図７Ｂに示すように、第１の導電性貴金属酸化膜７１、第２の導電性貴金属酸化膜７２、導電性金属化合物膜７３及び金属膜７４から構成された４層構造となる。

また、ＳＲＯ膜２７とＩｒ膜２８との間に、例えば厚さが２０ｎｍ〜１００ｎｍの第３の導電性貴金属酸化膜を形成することが好ましい。これは、工程劣化を抑制するためである。この場合、上部電極は、図７Ｃに示すように、第１の導電性貴金属酸化膜７１、第２の導電性貴金属酸化膜７２、導電性金属化合物膜７３、第３の導電性貴金属酸化膜７５及び金属膜７４から構成された５層構造となる。第３の導電性貴金属膜としては、例えばＩｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄの酸化膜を形成することができる。第３の導電性貴金属膜は、例えば第２の導電性貴金属酸化膜と同様の条件下で形成すればよい。第３の導電性貴金属膜を形成する場合、ＳＲＯ膜２７の形成、その後の酸化アニール及び第３の導電性貴金属酸化膜の形成を、真空中で連続して実行することが好ましい。

また、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。

また、強誘電体膜の形成方法としては、ＭＯＣＶＤ法の他に、スパッタ法、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、例えば、結晶構造がＢｉ層状構造又はペロブスカイト構造の膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ₃で表される膜が挙げられる。なお、スパッタ法により強誘電体膜を形成する場合には、例えば基板の設定温度を１００℃以下にしてアモルファス状の強誘電体膜を形成する。その後、不活性ガス及び酸素ガスの混合雰囲気中でＲＴＡを行うことにより、強誘電体膜を結晶化させる。このとき、酸素の含有量は１０体積％以下とすることが好ましい。

また、密着膜として、ＴｉＮ膜２１に代えて、Ｔｉ膜、Ａｌ酸化膜、Ａｌ窒化膜、ＴｉＡｌＮ膜、Ｔａ酸化膜、Ｔｉ酸化膜又はＺｒ酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、ＴｉＡｌＮ膜２２に代えて、Ｉｒ膜又はＲｕ膜等を用いてもよい。また、Ｐｔ膜２３に代えて、Ｒｈ膜、Ｐｄ膜又はＲｕ膜等を用いてもよい。また、ＩｒＯ_X膜２４に代えて、Ｒｈ酸化膜、Ｐｄ酸化膜又はＲｕ酸化膜等を用いてもよい。また、結晶性向上膜として、Ｔｉ膜５１に代えて、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜又はＯｓ膜等を用いてもよく、これらの酸化膜を用いてもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記上部電極は、
前記強誘電体膜上に形成された第１の導電性貴金属酸化膜と、
前記第１の導電性貴金属酸化膜上に形成され、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜と、
前記第２の導電性貴金属膜上に形成された導電性金属化合物膜と、
を有することを特徴とする半導体装置。

（付記２）
前記導電性金属化合物膜を構成する物質の結晶構造が、前記第２の導電性貴金属酸化膜を構成する物質の結晶構造と相違していることを特徴とする付記１に記載の半導体装置。

（付記３）
前記導電性金属化合物膜は、Ｓｒ_XＲｕ_YＯ₃膜、Ｌａ_1-XＳｒ_XＣｏＯ₃膜、ＹＢａＣｕＯ₃膜、ＴｉＡｌＮ膜及びＴａＡｌＮ膜からなる群から選択された１種であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記第２の導電性貴金属酸化膜の厚さは、１００ｎｍ以下であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記第２の導電性貴金属酸化膜は、Ｉｒ酸化膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
前記第１の導電性貴金属酸化膜は、Ｉｒ酸化膜であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記上部電極は、前記導電性金属化合物膜の上方に形成された金属膜を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
前記金属膜は、Ｉｒ膜、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜、Ｐｄ膜、ＴｉＮｉ膜、ＴｉＡｌ膜及びＴａＡｌ膜からなる群から選択された１種であることを特徴とする付記７に記載の半導体装置。

（付記９）
前記上部電極は、前記導電性金属化合物膜と前記金属膜との間に形成された第３の導電性貴金属酸化膜を有することを特徴とする付記７又は８に記載の半導体装置。

（付記１０）
前記第３の導電性貴金属酸化膜は、前記第２の導電性貴金属酸化膜と同一の物質から構成されていることを特徴とする付記９に記載の半導体装置。

（付記１１）
基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記上部電極を形成する工程は、
前記強誘電体膜上に第１の導電性貴金属酸化膜を形成する工程と、
前記第１の導電性貴金属酸化膜上に、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜を形成する工程と、
前記第２の導電性貴金属膜上に導電性金属化合物膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１２）
前記導電性金属化合物膜を構成する物質として、その結晶構造が前記第２の導電性貴金属酸化膜を構成する物質の結晶構造と相違しているものを用いることを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３）
前記導電性金属化合物膜として、Ｓｒ_XＲｕ_YＯ₃膜、Ｌａ_1-XＳｒ_XＣｏＯ₃膜、ＹＢａＣｕＯ₃膜、ＴｉＡｌＮ膜及びＴａＡｌＮ膜からなる群から選択された１種を形成することを特徴とする付記１１又は１２に記載の半導体装置の製造方法。

（付記１４）
前記第２の導電性貴金属酸化膜の厚さを、１００ｎｍ以下とすることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記第２の導電性貴金属酸化膜として、Ｉｒ酸化膜を形成することを特徴とする付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法。

（付記１６）
前記第１の導電性貴金属酸化膜として、Ｉｒ酸化膜を形成することを特徴とする付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法。

（付記１７）
前記上部電極を形成する工程は、前記導電性金属化合物膜の上方に金属膜を形成する工程を有することを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）
前記金属膜として、Ｉｒ膜、Ｐｔ膜、Ｒｕ膜、Ｒｈ膜、Ｐｄ膜、ＴｉＮｉ膜、ＴｉＡｌ膜及びＴａＡｌ膜からなる群から選択された１種を形成することを特徴とする付記１７に記載の半導体装置の製造方法。

（付記１９）
前記上部電極を形成する工程は、前記導電性金属化合物膜を形成する工程と前記金属膜を形成する工程との間に、前記導電性金属化合物膜上に第３の導電性貴金属酸化膜を形成する工程を有することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。

（付記２０）
前記第３の導電性貴金属酸化膜として、前記第２の導電性貴金属酸化膜と同一の物質から構成されたものを形成することを特徴とする付記１９に記載の半導体装置の製造方法。

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 導電性酸化膜の異常成長を示す図である。 導電性酸化膜内の空孔を示す図である。 ３層構造の上部電極を示す模式図である。 ４層構造の上部電極を示す模式図である。 ５層構造の上部電極を示す模式図である。

符号の説明

２４：ＰＺＴ膜
２５：ＩｒＯ_X膜
２６：ＩｒＯ_Y膜
２７：ＳＲＯ膜
２８：Ｉｒ膜
３０：下部電極
３３：上部電極
７１：第１の導電性貴金属酸化膜
７２：第２の導電性貴金属酸化膜
７３：導電性金属化合物膜
７４：金属膜
７５：第３の導電性貴金属酸化膜

Claims (6)

1. 基板の上方に形成された下部電極と、
   前記下部電極上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と、
   を有し、
   前記上部電極は、
   前記強誘電体膜上に形成された第１の導電性貴金属酸化膜と、
   前記第１の導電性貴金属酸化膜上に形成され、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜と、
   前記第２の導電性貴金属膜上に形成された導電性金属化合物膜と、
   前記導電性金属化合物膜の上方に形成された貴金属膜と、
   前記導電性金属化合物膜と前記貴金属膜との間に形成された第３の導電性貴金属酸化膜と、
   を有することを特徴とする半導体装置。
2. 前記導電性金属化合物膜は、Ｓｒ_XＲｕ_YＯ₃膜、Ｌａ_1-XＳｒ_XＣｏＯ₃膜、ＹＢａＣｕＯ₃膜、ＴｉＡｌＮ膜及びＴａＡｌＮ膜からなる群から選択された１種であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の導電性貴金属酸化膜の厚さは、１００ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
4. 基板の上方に下部電極を形成する工程と、
   前記下部電極上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に上部電極を形成する工程と、
   を有し、
   前記上部電極を形成する工程は、
   前記強誘電体膜上に第１の導電性貴金属酸化膜を形成する工程と、
   前記第１の導電性貴金属酸化膜上に、前記第１の導電性貴金属酸化膜よりも酸化度が高い第２の導電性貴金属酸化膜を形成する工程と、
   前記第２の導電性貴金属膜上に導電性金属化合物膜を形成する工程と、
   前記導電性金属化合物膜上に第３の導電性貴金属酸化膜を形成する工程と、
   前記第３の導電性貴金属酸化膜の上方に貴金属膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記導電性金属化合物膜として、Ｓｒ_XＲｕ_YＯ₃膜、Ｌａ_1-XＳｒ_XＣｏＯ₃膜、ＹＢａＣｕＯ₃膜、ＴｉＡｌＮ膜及びＴａＡｌＮ膜からなる群から選択された１種を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２の導電性貴金属酸化膜の厚さを、１００ｎｍ以下とすることを特徴とする請求項４又は５に記載の半導体装置の製造方法。

Images