JP5994466B2 - 半導体装置とその製造方法 - Google Patents

Description

本発明は、半導体装置とその製造方法に関する。

半導体記憶装置として、強誘電体ランダムアクセスメモリ（以下、強誘電体メモリと呼ぶ）が開発されている（例えば特許文献１〜３参照）。強誘電体メモリは、上部電極と下部電極との間に強誘電体膜が挟まれた強誘電体キャパシタを有する。半導体装置の高集積化及び高性能化の進展に伴い、強誘電体キャパシタの微細化及び多層配線構造の採用が要求されている。さらに、携帯型情報処理装置への適用に関連して、低電圧動作が要求されている。

強誘電体メモリを低電圧動作させるために、強誘電体キャパシタの強誘電体膜が大きな反転電荷量Ｑｓｗを有することが好ましい。しかし、例えば、多層配線構造を形成する過程で使われる還元雰囲気処理又は非酸化雰囲気処理により、強誘電体膜が劣化する問題が生じる。

より具体的に説明すると、上部電極を、Ｐｔを含む膜またはＩｒを含む膜等により形成した場合、多層配線構造中の層間絶縁膜を形成する際に用いられる還元雰囲気中の水素が上部電極膜中に浸入して、ＰｔやＩｒの有する触媒作用により活性化され、活性化された水素により、強誘電体キャパシタ中の強誘電体膜が還元されてしまう。強誘電体膜が還元されると、強誘電体キャパシタの動作特性は劣化する。このような問題は、微細な強誘電体キャパシタにおいて特に顕著となる。

また、強誘電体キャパシタは、メモリ素子に用いるのみならず、他の用途に用いることもできる。例えば、メモリ素子を駆動するロジック回路の電源配線の平滑用キャパシタに用いることができる。

しかし、メモリ用キャパシタと平滑用キャパシタとでは、異なる特性が求められる。メモリ用キャパシタと平滑用キャパシタとを同時形成し、メモリ用キャパシタと平滑用キャパシタとで共通の構造のキャパシタ誘電体膜を用いれば、例えば以下のような困難が生じる。

強誘電体メモリに用いられるメモリ用キャパシタは、低電圧動作、大きな反転電荷量、優れたリテンション特性、及び良好なインプリント特性が求められ、キャパシタ誘電体膜として、薄い強誘電体膜が適する。一方、平滑用キャパシタは、高い絶縁破壊耐圧が求められる。メモリ用キャパシタに適した薄い強誘電体膜を、平滑用キャパシタのキャパシタ誘電体膜としても用いれば、リーク電流が多く絶縁破壊耐圧が低くなってしまう。

特開２００７−２８１３７３号公報 特開２０１１−１９９０７１号公報 国際公開第０７／１１６４４２号パンフレット

本発明の一目的は、強誘電体キャパシタの水素等に対するバリア性を向上できる新規な技術を提供することである。

本発明の他の目的は、特性の異なる強誘電体キャパシタの同時形成に適した新規な技術を提供することである。

本発明の一観点によれば、半導体基板と、前記半導体基板の第１領域上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有し、前記上部電極は、酸化イリジウムまたは酸化ルテニウムで形成された第１導電膜と、前記第１導電膜上方に形成され、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で形成された、厚みが０．５ｎｍ〜３０ｎｍである第２導電膜と、前記第２導電膜上方に形成され、酸化イリジウムまたは酸化ルテニウムで形成された第３導電膜とを有する半導体装置が提供される。

酸化イリジウムまたは酸化ルテニウムで形成された第１導電膜及び第３導電膜と、第１導電膜と第３導電膜との間に形成され、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で形成された第２導電膜とを有する上部電極により、強誘電体キャパシタの水素等に対するバリア性の向上が図られる。

図１Ａ〜図１Ｃは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｄ〜図１Ｆは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｇ〜図１Ｉは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｊ及び図１Ｋは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｌ及び図１Ｍは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｎ及び図１Ｏは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｐ及び図１Ｑは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｒ及び図１Ｓは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｔは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図１Ｕは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図２Ａは、第１実施例による強誘電体キャパシタ形成工程の概略的なフローである。 図２Ｂは、第１実施例の変形例による強誘電体キャパシタ形成工程の概略的なフローである。 図３は、第２実施例による半導体装置の概略断面図である。 図４Ａ〜図４Ｄは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図４Ｅ〜図４Ｈは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図４Ｉ〜図４Ｋは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。 図５は、第３実施例による半導体装置の全体構造を示す概略断面図である。 図６Ａ及び図６Ｂは、それぞれ、第３実施例によるメモリ用キャパシタ及び平滑用キャパシタの概略断面図である。 図７は、第３実施例によるメモリ用キャパシタ及び平滑用キャパシタ形成工程の概略的なフローである。 図８は、第４実施例による半導体装置の概略断面図である。 図９Ａ及び図９Ｂは、それぞれ、実施例による強誘電体キャパシタの、反転電荷量と読み出し電圧との関係を示すグラフ、及び、リーク電流と印加電圧との関係を示すグラフである。 図１０は、Ｉｒ添加ＰＺＴ膜のＩｒ含量と抵抗率との関係を示すグラフである。

本発明の第１実施例による半導体装置及びその製造方法について説明する。図１Ａ〜図１Ｕは、第１実施例による半導体装置の製造方法の主要工程を示す概略断面図である。

図１Ａを参照する。半導体基板１０に、例えばシャロー・トレンチ・アイソレーション（ＳＴＩ）により、素子領域を画定する素子分離領域１２を形成する。半導体基板１０としては、例えばｎ型またはｐ型のシリコン基板を用いる。なお、素子分離領域１２の形成方法はＳＴＩに限定されるものではない。例えばシリコン局所酸化（ＬＯＣＯＳ）により素子分離領域１２を形成してもよい。

次に、イオン注入により、ドーパント不純物を導入することにより、ウェル１４を形成する。ドーパント不純物としては、例えばｐ型のドーパント不純物を用いる。ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。ドーパント不純物としてｐ型のドーパント不純物を用いた場合には、ｐ型のウェル１４が形成される。

次に、例えば熱酸化により、素子領域上にゲート絶縁膜１６を形成する。次に、例えば化学気相堆積（ＣＶＤ）により、ポリシリコン膜１８を形成する。ポリシリコン膜１８は、ゲート電極（ワード線）となるものである。

なお、ここでは、ゲート電極となる膜としてポリシリコン膜１８を形成する場合を例に説明したが、ゲート電極となる膜は、ポリシリコン膜に限定されるものではない。例えば、ゲート電極となる膜として、アモルファスシリコン膜とタングステンシリサイド膜との積層膜等を形成してもよい。

次に、フォトリソグラフィ及びエッチングにより、ポリシリコン膜１８をパターニングして、ゲート電極（ワード線）１８を形成する。次に、ゲート電極１８をマスクとし、例えばイオン注入により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。ドーパント不純物としては、例えばｎ型のドーパント不純物を用いる。ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。これにより、エクステンションソース／ドレインの浅い領域を形成するエクステンション領域が形成される。

次に、全面に、例えばＣＶＤにより、絶縁膜を形成する。絶縁膜としては、例えばシリコン酸化膜を形成する。次に、この絶縁膜を異方性エッチングする。こうして、ゲート電極１８の側壁部分に、絶縁膜によりサイドウォール絶縁膜２０が形成される。

次に、サイドウォール絶縁膜２０が形成されたゲート電極１８をマスクとし、例えばイオン注入により、ゲート電極１８の両側の半導体基板１０内にドーパント不純物を導入する。ドーパント不純物としては、例えばｎ型のドーパント不純物を用いる。ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。これにより、エクステンションソース／ドレインの深い領域を形成する不純物拡散層が形成される。エクステンション領域と深い不純物拡散層とによりソース／ドレイン拡散層２２が形成される。

次に、全面に、例えばスパッタリングにより、高融点金属膜を形成する。高融点金属膜としては、例えばコバルト膜を形成する。次に、熱処理を行うことにより、半導体基板１０の表層部と高融点金属膜とを反応させるとともに、ゲート電極１８の上部と高融点金属膜とを反応させる。次に、例えばウエットエッチングにより、未反応の高融点金属膜を除去する。

こうして、ソース／ドレイン拡散層２２上に、例えばコバルトシリサイドのシリサイド層２４ｂが形成される。また、ゲート電極１８の上部に、例えばコバルトシリサイドのシリサイド層２４ａが形成される。このようにして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２６が形成される。

図１Ｂを参照する。全面に、例えばプラズマＣＶＤにより、絶縁膜（酸化防止膜）２８を形成する。絶縁膜２８としては、例えばシリコン窒化酸化膜を形成する。次に、絶縁膜２８上に、層間絶縁膜３０を形成する。層間絶縁膜３０の膜厚は、例えば１μｍとする。次に、例えば化学機械研磨（ＣＭＰ）により、層間絶縁膜３０の表面を平坦化する。

図１Ｃを参照する。フォトリソグラフィ及びエッチングにより、ソース／ドレイン拡散層２２上のシリサイド層２４ｂに達するコンタクトホール３２を形成する。

図１Ｄを参照する。コンタクトホール３２の内面を覆って層間絶縁膜３０上に、例えばスパッタリングにより、Ｔｉ膜を形成する。このＴｉ膜上に、例えばスパッタリングにより、ＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とにより密着膜３４が形成される。

密着膜３４上に、例えばＣＶＤにより、導電膜３６を形成する。導電膜３６として、例えばタングステン膜を形成する。次に、例えばＣＭＰにより、層間絶縁膜３０の表面が露出するまで導電膜３６及び密着膜３４を研磨する。こうして、コンタクトホール３２内に、例えばタングステンの導体プラグ３６が埋め込まれる。

図１Ｅを参照する。導体プラグ３６を覆って層間絶縁膜３０上に、例えばプラズマＣＶＤにより、シリコン窒化酸化膜３８を形成する。シリコン窒化酸化膜３８上に、例えば、テトラエトキシシラン（ＴＥＯＳ）を原料としたプラズマＣＶＤ（プラズマＴＥＯＳＣＶＤ）により、シリコン酸化膜４０を形成する。

シリコン窒化酸化膜３８とシリコン酸化膜４０とにより層間絶縁膜４２が形成される。層間絶縁膜４２は、層間絶縁膜３０に導体プラグ３６を埋め込んだ後に、導体プラグ３６の上面が酸化されるのを防止するためのものである。なお、ここでは、層間絶縁膜４２として、シリコン窒化酸化膜３８とシリコン酸化膜４０との積層膜を形成する場合を例に説明したが、かかる層間絶縁膜４２はシリコン窒化酸化膜３８とシリコン酸化膜４０との積層膜に限定されるものではない。例えば、酸化防止膜４２として、シリコン窒化膜や酸化アルミニウム膜を形成してもよい。次に、例えば窒素雰囲気中にて、熱処理を行う。かかる熱処理は、層間絶縁膜４２中に含まれているガスを層間絶縁膜４２中から放出するためのものである（脱ガス）。

次に、層間絶縁膜４２上に、例えばスパッタリングにより密着膜４３を形成する。密着膜４３は、後述するキャパシタ下部電極４８の下地に対する密着性を確保するためのものである。密着膜４３としては、例えば酸化アルミニウム膜を形成する。

図１Ｆを参照する。密着層４３上に、例えばスパッタリングにより、貴金属膜（導電膜）４４を形成する。導電膜４４は、キャパシタ下部電極４８の一部となるものである（図１Ｎも参照）。導電膜４４としては、例えばプラチナ膜を形成する。次に、導電膜４４の結晶性をより向上させるために、ラピッド・サーマル・アニール（ＲＴＡ）により、不活性ガス雰囲気中（例えば、Ａｒガスの雰囲気中）にて熱処理を行う。

導電膜４４上に、例えば、スパッタリングにより、非晶質（アモルファス）の貴金属酸化物膜４５を形成する。貴金属酸化物膜４５に含まれる貴金属と導電膜４４に含まれる貴金属とは、同じ元素とすることが好ましい。貴金属酸化物膜４５は、後工程において還元され、例えば貴金属膜４６となるものである。貴金属酸化物膜４５が還元されることにより形成される貴金属膜４６は、キャパシタ下部電極４８の一部となる。非晶質の貴金属酸化物膜４５としては、例えば酸化プラチナ膜（ＰｔＯ_ｘ膜）を形成する。

図１Ｇを参照する。貴金属酸化物膜４５上に、強誘電体膜５０を形成する。強誘電体膜５０は、例えばチタン酸ジルコン酸鉛（ＰＺＴ）で形成される。なお、必要に応じて、Ｃａ、Ｓｒ、Ｌａのいずれか１つ以上の元素を添加したＰＺＴを用いることもできる。

本実施例では、強誘電体膜５０をＰＺＴで形成する。必要に応じて、Ｌａ等の添加されたＰＺＴを用いることができる。強誘電体膜５０の成膜方法として、例えばスパッタリングを用いる。より具体的には、例えば、ＰＺＴのターゲットを用いた高周波スパッタリングにより、強誘電体膜５０を形成する。強誘電体膜５０の膜厚は、例えば７０ｎｍである。

強誘電体膜５０の成膜温度は、例えば３０℃以上、１００℃以下とすることが好ましい。ここでは、強誘電体膜５０の成膜温度を、例えば５０℃とする。スパッタリングにより強誘電体膜５０を成膜した段階においては、強誘電体膜５０は結晶化しておらず、アモルファスとなっている。

強誘電体膜５０の成膜温度を３０℃より低く設定した場合には、ウェハ面内において膜厚が不均一となってしまう場合がある。また、強誘電体膜５０の成膜温度を３０℃より低く設定した場合には、（１００）配向のばらつきが大きくなり、結晶性が不均一になってしまう場合がある。

一方、強誘電体膜５０の成膜温度を１００℃より高く設定した場合には、強誘電体膜５０において、（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなるため、良好な電気的特性のキャパシタを得ることが困難となる場合がある。

次に、例えばＲＴＡにより、酸素を含む雰囲気中にて、強誘電体膜５０を結晶化する。より具体的には、不活性ガスと酸素ガスとを含む混合ガスの雰囲気中にて、強誘電体膜５０を熱処理する。不活性ガスとしては、例えばアルゴンガスを用いる。

熱処理条件は以下の通りとする。熱処理温度を、例えば６００℃とする。熱処理時間は、例えば９０秒とする。ウェハ面内における強誘電体膜５０の結晶性を均一化すべく、熱処理を行う際におけるアルゴンガスの流量は、１５００ｓｃｃｍ以上とすることが好ましい。

図１Ｈを参照する。非晶質の貴金属酸化物膜４５上に強誘電体膜５０を形成し、かかる強誘電体膜５０を熱処理により結晶化するため、貴金属膜４４の結晶性が十分に均一でない場合であっても、均一な結晶性を有する強誘電体膜５０が得られる。また、この熱処理により非晶質の貴金属酸化物膜４５が還元され、貴金属膜４６となる。

また、この熱処理の際には、貴金属酸化物膜４５中から酸素が放出される。貴金属酸化物膜４５から放出された酸素は、強誘電体膜５０における酸素欠損を補償する。このため、結晶性の良好な強誘電体膜５０が得られる。貴金属酸化物膜４５を形成する段階で酸化プラチナ膜を形成した場合には、プラチナ膜である貴金属膜（導電膜）４６が形成される。

アモルファスのＰＺＴ膜５０を結晶化させる熱処理に伴い、プラチナ膜４６とＰＺＴ膜５０との界面の平坦化が図られる。プラチナ膜４６は、立方晶構造で（１１１）配向している。プラチナ膜４６上のＰＺＴ膜５０は、ペロブスカイト構造で（１１１）配向している。

なお、ここでは、導電膜４４として、プラチナ膜を形成する場合を例に説明したが、導電膜４４はプラチナ膜に限定されるものではない。導電膜４４として、イリジウム膜、ルテニウム膜、酸化ルテニウム（ＲｕＯ_２）膜、ＳｒＲｕＯ_３膜等を形成してもよい。また、これらの積層膜により導電膜４４を形成してもよい。

なお、非晶質の貴金属酸化物膜４５として、例えば酸化イリジウム膜を形成してもよい。この場合、酸化イリジウムの貴金属酸化物膜４５は、後工程において還元され、イリジウム膜となる。

また、金属酸化物膜４５として、ＳｒＲｕＯ_３膜やＬａＳｒＣｏＯ_３膜等を形成してもよい。金属酸化物膜４５として、ＳｒＲｕＯ_３膜やＬａＳｒＣｏＯ_３膜を形成した場合には、ＳｒＲｕＯ_３やＬａＳｒＣｏＯ_３の金属酸化物膜４５は後工程における熱処理において還元されない。

非晶質の貴金属酸化物膜４５として酸化プラチナ膜を形成する場合を例に説明したが、非晶質の貴金属酸化物膜４５は酸化プラチナ膜に限定されるものではない。例えば、非晶質の貴金属酸化物膜４５として、非晶質の酸化イリジウム（ＩｒＯ_ｘ）膜、非晶質の酸化ルテニウム（ＲｕＯ_ｘ）膜、非晶質の酸化パラジウム（ＰｄＯ_ｘ）膜、非晶質のＳｒＲｕＯ_３膜、非晶質のＬａＳｒＣｏＯ_３膜等を形成してもよい。

また、ここでは、スパッタリングにより貴金属酸化物膜４５を形成する場合を例に説明したが、貴金属酸化物膜４５の成膜方法は、スパッタリングに限定されるものではない。例えば、貴金属膜４４を形成した後、熱処理を行い、この後、大気中に例えば６時間以上放置することにより、貴金属膜４４の表面を自然酸化させ、これにより貴金属膜４４の表面に貴金属酸化物膜４５を形成してもよい。

なお、強誘電体膜５０をスパッタリングにより形成する場合を例に説明したが、強誘電体膜５０の成膜方法はスパッタリングに限定されるものではない。例えば、ＭＯＣＶＤ、ゾル・ゲル法、有機金属分解（Ｍｅｔａｌ‐Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ：ＭＯＤ）、化学溶液堆積（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）、ＣＶＤ、エピタキシャル成長により、強誘電体膜５０を形成してもよい。

なお、強誘電体膜５０をＭＯＣＶＤにより成膜した場合には、強誘電体膜５０を成膜した段階で強誘電体膜５０が結晶化されているため、強誘電体膜５０を結晶化するための熱処理は不要である。

しかし、強誘電体膜５０をＭＯＣＶＤにより成膜した場合には、強誘電体膜５０の表面に炭素や有機物が存在する場合がある。従って、このような炭素や有機物等を強誘電体膜５０の表面から十分に除去ための熱処理を行うことが好ましい。熱処理温度は、スパッタリング法により強誘電体膜５０を形成した場合の熱処理温度と同様に、例えば、５５０℃〜６５０℃とする。熱処理を行う際の雰囲気は、スパッタリングにより強誘電体膜５０を形成した場合の熱処理の雰囲気と同様に、酸素を含む雰囲気とする。より具体的には、酸素とアルゴンガスとの混合ガスの雰囲気とする。

図１Ｉを参照する。強誘電体膜５０上に、例えば、スパッタリング、より具体的には高周波スパッタリングにより、強誘電体膜５２を形成して、強誘電体膜５０及び５２の積層構造のキャパシタ誘電体膜５４を形成する。

強誘電体膜５２は、例えば強誘電体膜５０と同一の材料、例えばＰＺＴで形成される。必要に応じて、Ｌａ等の添加されたＰＺＴを用いることができる。なお、強誘電体膜５２の組成は、強誘電体膜５０と同一のものに限定されず、強誘電体膜５０の結晶性を引き継いで結晶化できるようなものであればよい。例えば、ＰＺＴを用いた強誘電体膜５０に対して、Ｃａ、Ｓｒ、Ｌａの添加量を変えたＰＺＴにより強誘電体膜５２を形成することができる。

キャパシタの電気的特性を良好にし、低電圧動作を容易にする観点から、キャパシタ誘電体膜５４において、強誘電体膜５０の膜厚は、例えば３０ｎｍ〜１５０ｎｍ程度、より好ましくは、例えば５０ｎｍ〜１２０ｎｍ程度とし、また、強誘電体膜５２の膜厚は、例えば５ｎｍ〜２０ｎｍ程度とする。

強誘電体膜５２の形成方法としてスパッタリングを例示しているが、強誘電体膜５２の形成方法はスパッタリングに限定されない。例えば、ＭＯＣＶＤ、ゾル・ゲル法、有機金属分解（ＭＯＤ）、化学溶液堆積（ＣＳＤ）、ＣＶＤ、エピタキシャル成長等を用いることもできる。

図１Ｊを参照する。強誘電体膜５２上に、導電膜５６、５７、及び５８の積層構造を有するキャパシタ上部電極６０が形成される（図１Ｋも参照）。まず、強誘電体膜５２上に、例えば酸化イリジウム（ＩｒＯ_ｘ）により、上部電極第１層となる導電膜５６を形成する。

導電膜５６の膜厚は、後工程の熱処理において、導電膜５６を介して強誘電体膜５２に酸素が十分に供給されるように、比較的薄く設定することが好ましい。具体的には、導電膜５６の膜厚を、１０ｎｍ〜７０ｎｍ程度とすることが好ましい。より好ましくは、導電膜５６の膜厚を、２０ｎｍ〜５０ｎｍ程度とする。ここでは、導電膜５６の膜厚を例えば２５ｎｍ程度とする。

導電膜５６は、例えば、イリジウムのターゲットを用いた反応性スパッタリングで、イリジウムを酸化して形成される。例えば以下のような成膜条件で、導電膜５６が形成される。基板温度は、例えば１５０℃〜３５０℃、より好ましくは２００℃〜３５０℃とする。ここでは、基板温度を３００℃とする。

成膜室内に導入するガスは、例えばアルゴンガスと酸素ガスとの混合ガスとする。アルゴンガスの流量は、例えば１４０ｓｃｃｍ程度とする。酸素ガスの流量は、６０ｓｃｃｍ程度とする。Ａｒ流量に対してＯ_２流量の割合が小さいことが好ましい。

導電膜５６の成膜温度は、１５０℃以上３５０℃以下が好ましい。１５０℃〜３５０℃の比較的高温で導電膜５６を形成することにより、結晶粒子の均一性が高く、成膜した時点で結晶化されている導電膜５６を形成することができる。

１５０℃より低温で成膜すると、アモルファスまたはアモルファスと結晶とが混在している導電膜５６となりやすい。その後の熱処理により導電膜５６が再結晶化することにより、結晶粒子が不均一となり、キャパシタ誘電体膜５４との相互拡散が生じやすく、キャパシタ誘電体膜５４と導電膜５６との界面に常誘電体層が生じやすい。一方、３５０℃より高温で成膜すると、導電膜５６の異常成長が生じやすくなり、キャパシタ誘電体膜５４と導電膜５６との界面において欠陥が生じ、良好な電気的特性のキャパシタを得るのが困難となる。

導電膜（ＩｒＯ_ｘ膜）５６における酸素組成比ｘは、例えば１．３＜ｘ＜１．９８と、比較的小さくすることが好ましい（化学量論的組成はｘ＝２）。酸素組成ｘを小さくすることにより、導電膜５６とキャパシタ誘電体膜５４との界面を平坦化しやすくなる。

次に、例えばＲＴＡにより、酸素を含む雰囲気中で熱処理を行う。熱処理条件は、例えば以下の通りとする。基板温度を、例えば７２５℃程度とする。熱処理時間は、例えば１２０秒とする。チャンバ内の雰囲気は、例えば不活性ガスと酸素ガスとの混合ガスの雰囲気とする。不活性ガスとしては、例えばアルゴンガスを用いる。

この熱処理により、成膜時にアモルファス状態であった強誘電体膜５２が、強誘電体膜５０の結晶性を引き継いで結晶化される。それと同時に、キャパシタ誘電体膜５４と導電膜５６との界面が平坦化される。また、キャパシタ誘電体膜５４と導電膜５６との密着性が向上する。成膜時点で結晶化された導電膜５６が形成されていることにより、キャパシタ誘電体膜５４と導電膜５６との相互拡散を抑制して、界面の常誘電体層を薄くすることができる。

なお、熱処理温度が低すぎる場合には、キャパシタ誘電体膜５４と導電膜５６との界面の状態及び拡散状態がウェハ面内において不均一となり、キャパシタ６２のリーク電流のばらつきが大きくなり、キャパシタ６２の反転電荷量のばらつきも大きくなる。このため、熱処理を行う際における基板温度は、例えば７００℃〜７５０℃程度とすることが好ましい。

次に、上部電極第１層である導電膜５６上に、上部電極第２層として、ＡＢＯ_ｘ型酸化物（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）膜５７を形成する。

ＡＢＯ_ｘ型酸化物膜５７として、ペロブスカイト構造あるいはビスマス層状構造のＡＢＯ_ｘ型酸化物強誘電体膜を形成することができる。例えば、ペロブスカイト構造の、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＰｂＴｉＯ_３、Ｐｂ_１−ｘＬａ_ｘＴｉＯ_３、Ｐｂ_１−ｘＬａ_ｘ（Ｚｒ，Ｔｉ）Ｏ_３や、ビスマス層状構造の、（Ｂｉ_１−ｘＲ_ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、等を用いることができる。このような強誘電体のＡＢＯ_ｘ型酸化物膜５７は、成膜時は絶縁性であるが、後の工程でＩｒ等を添加することにより、導電性に変えることができる。

本実施例では、ＡＢＯ_ｘ型酸化物膜５７として、例えば、ＰＺＴ膜をスパッタリングで形成する。より具体的には、例えば、ＰＺＴのターゲットを用いた高周波スパッタリングにより、ＡＢＯ_ｘ型酸化物膜５７を、アモルファス状態で形成する。ＡＢＯ_ｘ型酸化物膜５７の膜厚は、例えば０．５ｎｍ〜３０ｎｍ程度（例えば１０ｎｍ）が望ましい。ＡＢＯ_ｘ型酸化物膜５７は、セラミックス酸化物ＡＢＯ_ｘ（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）のターゲットを用いた高周波スパッタリングにより形成することが好ましい。ＡＢＯ_ｘ型酸化物膜５７の成膜条件は、例えば以下の通りとする。基板温度２０℃〜１００℃（より好ましくは５０℃〜６０℃）、アルゴンガス雰囲気中でＲＦマグネトロンスパッタを行う。

次に、上部電極第２層であるＡＢＯ_ｘ型酸化物膜５７上に、例えば酸化イリジウム（ＩｒＯ_ｙ）により、上部電極第３層となる導電膜５８を形成する。導電膜５８の膜厚は、上部電極６０の、水素等に対するバリア性を向上させるために、比較的厚く（導電膜５６に比べて厚く）設定することが好ましい。具体的には、導電膜５８の膜厚を、例えば７０ｎｍ〜２００ｎｍ程度とすることが好ましい。ここでは、導電膜５８の膜厚を、例えば１５０ｎｍ程度とする。

導電膜５８は、例えば、イリジウムのターゲットを用いた反応性スパッタリングで、イリジウムを酸化して形成される。例えば以下のような成膜条件で、導電膜５８が形成される。基板温度は、例えば１０℃〜１００℃（より好ましくは５０℃〜７５℃）とする。ここでは、基板温度を６０℃とする。１０℃〜１００℃の比較的低温で導電膜５８を形成することにより、アモルファスまたは微結晶の導電膜５８を形成することができる。

導電膜（ＩｒＯ_ｙ膜）５８における酸素組成比ｙは、導電膜（ＩｒＯ_ｘ膜）５６における酸素組成比ｘより大きいことが好ましい。導電膜５８における酸素の組成比ｙは、例えば１．８＜ｙ≦２とすることが好ましく、化学量論的組成である２とすることがより好ましい。酸素組成比ｙを大きくすることにより、導電膜５８の水素バリア性が向上し、キャパシタ誘電体膜５４の水素による還元を防止しやすい。

次に、熱処理を行う。熱処理条件は、例えば以下の通りとする。例えば７００℃〜７５０℃程度とする。ここでは、基板温度を、例えば７２５℃程度とする。熱処理時間は、例えば１２０秒とする。チャンバ内の雰囲気は、例えば不活性ガスと酸素ガスとの混合ガスの雰囲気とする。不活性ガスとしては、例えばアルゴンガスを用いる。

導電膜（ＩｒＯ_ｘ膜）５６は、既に結晶化されている。ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７及び導電膜（ＩｒＯ_ｙ膜）５８は、成膜時にアモルファスである。この熱処理により、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７が結晶化するとともに、導電膜（ＩｒＯ_ｙ膜）５８も結晶化する。

導電膜（ＩｒＯ_ｘ膜）５６及び導電膜（ＩｒＯ_ｙ膜）５８は、ルチル構造（正方晶の一つ）で、（１０１）配向または（２００）配向である。導電膜（ＩｒＯ_ｘ膜）５６と導電膜（ＩｒＯ_ｙ膜）５８との間に配置されたＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７は、ペロブスカイト構造で、ランダム配向している。

この熱処理でまた、導電膜（ＩｒＯ_ｘ膜）５６及び導電膜（ＩｒＯ_ｙ膜）５８から、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７に、Ｉｒが拡散されることにより、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７が導電性となる。Ｉｒの拡散量は、すでに結晶化された導電膜（ＩｒＯ_ｘ膜）５６よりも、アモルファスまたは微結晶である導電膜（ＩｒＯ_ｙ膜）５８からの方が多い。ある程度多くのＩｒが、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７のグレインバウンダリーに入り込んで拡散することにより、Ｉｒの添加された導電性のＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７が形成される。

図１０は、Ｉｒ添加ＰＺＴ膜（ＰＺＴＩ膜）中のＩｒ含量と、Ｉｒ添加ＰＺＴ膜の抵抗率との関係を示すグラフである。ＰＺＴは、イリジウム含量が０．８ｍｏｌ％以下では、絶縁体である。イリジウム含量が１ｍｏｌ％以上になると、導電性酸化物になる。導電性酸化物の抵抗をより低くするために、イリジウム含量は２ｍｏｌ％以上とすることが望ましい。

なお、変形例のＡＢＯ_ｘ型酸化物膜５７として、ペロブスカイト構造のＡＢＯ_ｘ型酸化物導電膜を形成することもできる。例えば、ＣａＲｕＯ_３、ＳｒＲｕＯ_３（ＳＲＯ）、ＢａＲｕＯ_３、Ｌａ_４Ｒｕ_２Ｏ_１０、ＬａＳｒＣｏＲｕＯ_３、ＬａＳｒＲｕＯ_３、ＬａＳｒＭｎＲｕＯ_３、等を用いることができる。また例えば、上記ＡＢＯ_ｘ型酸化物強誘電体（ペロブスカイト構造の、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＰｂＴｉＯ_３、Ｐｂ_１−ｘＬａ_ｘＴｉＯ_３、Ｐｂ_１−ｘＬａ_ｘ（Ｚｒ，Ｔｉ）Ｏ_３や、ビスマス層状構造の、（Ｂｉ_１−ｘＲ_ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、等）に、Ｉｒ、Ｒｕ等を添加し導電性としたＡＢＯ_ｘ型酸化物導電膜を形成することもできる。

例えば、ＳＲＯセラミックターゲットを用いて、ＳＲＯ膜５７を成膜することができる。また例えば、イリジウムを添加したＰＺＴターゲットを用いて、Ｉｒ添加ＰＺＴ膜５７を成膜することができる。

なお、このような場合、ＡＢＯ_ｘ型酸化物膜５７は既に導電性であるので、導電膜（ＩｒＯ_ｙ膜）５８形成後の熱処理は、ＡＢＯ_ｘ型酸化物膜５７を結晶化させる処理となる。

なお、ＡＢＯ_ｘ型酸化物膜５７は、後に導電性に変えられる絶縁膜である場合でも、成膜時から導電性である導電膜である場合でも、成膜時に結晶となるように高温で形成することもできる。なお、成膜時に結晶でＡＢＯ_ｘ型酸化物強誘電体膜５７を形成する場合、すでに結晶化しているので、導電膜（ＩｒＯ_ｙ膜）５８形成後の熱処理は、Ｉｒ拡散によりＡＢＯ_ｘ型酸化物膜５７を導電性に変える処理となる。

以上説明したように、本実施例（変形例含む）では、導電膜（ＩｒＯ_ｘ膜）５６と導電膜（ＩｒＯ_ｙ膜）５８との間に、導電膜５６、５８と結晶構造及び配向の異なる導電膜（例えば、Ｉｒ添加ＰＺＴ膜あるいはＳＲＯ膜）５７が挟まれた構造を有するキャパシタ上部電極が形成される。

導電膜（例えば、Ｉｒ添加ＰＺＴ膜あるいはＳＲＯ膜）５７を介さずに導電膜（ＩｒＯ_ｘ膜）５６と導電膜（ＩｒＯ_ｙ膜）５８とが直接積層された構造を有する上部電極を比較例とする。実施例の上部電極は、比較例の上部電極に比べて、上方の層間絶縁膜から浸入する水や水素に対するバリア性が向上し、浸入パスが長くなる。これにより、キャパシタ誘電体膜の強誘電体が侵食されにくくなり、キャパシタの性能劣化が抑制される。

なお、導電膜５７は、ペロブスカイト構造の材料に限らず、ビスマス層状構造の材料を用いることもできる。

次に、半導体基板１０の下面（裏面）を洗浄する（背面洗浄）。この背面洗浄は、一般のウェハ洗浄とは異なるものであり、ウェハの裏面に付着したキャパシタ誘電体膜材料を除去するためのものである。

次に、導電膜５８上に、保護膜９２を形成する。保護膜９２として、例えば、スパッタリングにより、厚さ３０ｎｍのＴｉＮ膜を形成する。保護膜９２は、上部電極６０をパターニングする際のハードマスクとして機能する。

なお、保護膜９２としてＴｉＮ膜を例示したが、その他、例えば、ＴａＮ膜、ＴｉＯＮ膜、ＴｉＯ_ｘ膜、ＴａＯ_ｘ膜、ＴａＯＮ膜、ＴｉＡｌＯ_ｘ膜、ＴａＡｌＯ_ｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯ_ｘ膜、ＴａＳｉＯ_ｘ膜、ＡｌＯ_ｘ膜、ＺｒＯ_ｘ膜等を用いることもできる。

図１Ｋを参照する。保護膜９２上に、例えばスピンコートにより、フォトレジスト膜９４を形成する。フォトリソグラフィにより、キャパシタ上部電極６０の形状を有するレジストパターン９４を形成する。レジストパターン９４をマスクとして、保護膜９２、導電膜５８、導電膜５７、及び導電膜５６をエッチングする。これにより、導電膜５６、５７、及び５８の積層構造のキャパシタ上部電極６０がパターニングされる。この後、レジストパターン９４を剥離する。この後、例えばドライエッチングにより保護膜９２を除去する。

次に、酸素を含む雰囲気中で熱処理を行う。この熱処理は、キャパシタ誘電体膜５４に加わったダメージを回復するためのものである（回復アニール）。熱処理温度は、例えば６００℃〜７００℃とする。ここでは、熱処理温度は、６００℃とする。熱処理時間は、例えば４０分とする。この熱処理により、さらに、導電膜（ＩｒＯ_ｙ膜）５８中のＩｒが導電性酸化膜５７へ拡散されるので、導電性酸化膜５７の抵抗率がより改善する。

図１Ｌを参照する。全面に、例えばスピンコートにより、フォトレジスト膜９６を形成する。フォトリソグラフィにより、キャパシタ誘電体膜５４の形状を有するレジストパターン９６を形成する。レジストパターン９６をマスクとしたエッチングにより、キャパシタ誘電体膜５４をパターニングする。この後、レジストパターン９６を剥離する。次に、酸素雰囲気中にて熱処理を行う。熱処理条件は、例えば３００℃〜６５０℃とする。熱処理時間は、例えば３０分〜１２０分とする。

図１Ｍを参照する。例えばスパッタリングまたはＣＶＤにより、保護膜６４を形成する。保護膜６４としては、例えば酸化アルミニウム膜を形成する。次に、酸素雰囲気中にて熱処理を行う。熱処理条件は、例えば４００℃〜６００℃とする。熱処理時間は、例えば３０分〜１２０分とする。

図１Ｎを参照する。全面に、例えばスピンコートにより、フォトレジスト膜９８を形成する。フォトリソグラフィによりキャパシタ下部電極４８の形状を有するレジストパターン９８を形成する。レジストパターン９８をマスクとし、保護膜６４、導電膜４６、導電膜４４、及び密着膜４３をエッチングして、導電膜４４及び４６の積層構造のキャパシタ下部電極４８をパターニングする。

このようにして、下部電極４８とキャパシタ誘電体膜５４と上部電極６０とを有するキャパシタ６２が形成される。保護膜６４は、上部電極６０及びキャパシタ誘電体膜５４を覆うように残存する。この後、レジストパターン９８を剥離する。次に、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば３００〜４００℃とする。熱処理時間は、例えば３０〜１２０分間とする。

図１Ｏを参照する。例えばスパッタリングまたはＣＶＤにより、保護膜６６を形成する。保護膜６６として、例えば酸化アルミニウム膜を形成する。次に、酸素雰囲気中にて熱処理を行う。この熱処理は、キャパシタ誘電体膜５４に酸素を供給し、キャパシタ６２の電気的特性を向上するためのものである。熱処理条件は、例えば５００℃〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。

図１Ｐを参照する。例えばプラズマＴＥＯＳＣＶＤにより、層間絶縁膜６８を形成する。層間絶縁膜６８として、例えばシリコン酸化膜を形成する。次に、例えばＣＭＰにより、層間絶縁膜６８の表面を平坦化する。

図１Ｑを参照する。例えばスパッタリングまたはＣＶＤにより、保護膜７０を形成する。保護膜７０として、例えば酸化アルミニウム膜を形成する。次に、例えばプラズマＴＥＯＳＣＶＤにより、層間絶縁膜７２を形成する。層間絶縁膜７２として、例えばシリコン酸化膜を形成する。

図１Ｒを参照する。フォトリソグラフィ及びエッチングにより、層間絶縁膜７２、保護膜７０、層間絶縁膜６８、保護膜６６、及び保護膜６４に、下部電極４８に達するコンタクトホール７４ａと、上部電極６０に達するコンタクトホール７６ｂとを形成する。

次に、酸素雰囲気中にて熱処理を行う。この熱処理は、キャパシタ誘電体膜５４に酸素を供給し、キャパシタ６２の電気的特性を向上させるためのものである。熱処理条件は、例えば４００℃〜６００℃とする。熱処理時間は、例えば３０分〜１２０分とする。

なお、ここでは、酸素雰囲気中にて熱処理を行う場合を例に説明したが、オゾン雰囲気中にて熱処理を行ってもよい。オゾン雰囲気中にて熱処理を行った場合にも、キャパシタ誘電体膜５４に酸素が供給され、キャパシタ６２の電気的特性を向上させることができる。

図１Ｓを参照する。フォトリソグラフィ及びエッチングにより、層間絶縁膜７２、保護膜７０、層間絶縁膜６８、保護膜６６、及び層間絶縁膜４２に、導体プラグ３６に達するコンタクトホール７６を形成する。次に、不活性ガス雰囲気中または真空中にて熱処理を行う。この熱処理は、層間絶縁膜７２、６８、及び４２中からガスを放出するためのものである（脱ガス）。次に、高周波エッチングにより、コンタクトホール７４ａ、７４ｂ、及び７６の内壁面に対して表面処理を行う。

図１Ｔを参照する。全面に、例えばスパッタリングにより、密着膜７８を形成する。密着膜７８として、例えばＴｉＮ膜を形成する。次に、全面に、例えばＣＶＤにより、導電膜を形成する。導電膜としては、例えばタングステン膜を形成する。

次に、例えばＣＭＰにより、層間絶縁膜７２の表面が露出するまで、導電膜及び密着膜７８を研磨する。こうして、導電膜により導体プラグ８０ａ〜８０ｃが形成される。次に、プラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、導体プラグ８０ａ〜８０ｃの表面に存在する自然酸化膜等が除去される。

図１Ｕを参照する。例えばスパッタリングにより、例えばＴｉＮ膜８２と、ＡｌＣｕ合金膜８４と、Ｔｉ膜８６と、ＴｉＮ膜８８とを順次積層することにより、積層膜を形成する。次に、フォトリソグラフィ及びエッチングにより、この積層膜をパターニングして、配線９０を形成する。この後、必要に応じてさらに、上方に多層配線構造を形成する。このようにして、第１実施例による半導体装置が製造される。

図２Ａ及び図２Ｂに、第１実施例及びその変形例による強誘電体キャパシタ形成の主なプロセスのフローを示す。

図２Ａは、上部電極第２層（ＡＢＯ_ｘ型酸化物膜５７）として強誘電体膜を形成する場合（実施例）のプロセスフローである。下部電極膜（導電膜４４、４６）を形成し、非結晶（アモルファス）で第１強誘電体膜（強誘電体膜５０）を形成する。熱処理により、第１強誘電体膜を結晶化する。結晶化した第１強誘電体膜の上に、非結晶で第２強誘電体膜（強誘電体膜５２）を形成する。第２強誘電体膜上に、上部電極第１層（ＩｒＯ_ｘ膜５６）を形成する。熱処理により、第２強誘電体膜を、第１強誘電体膜の結晶性を引き継ぐように結晶化させる。

上部電極第１層上に、上部電極第２層として第３強誘電体膜（ＡＢＯ_ｘ型酸化物強誘電体膜５７）を非晶質で形成する。上部電極第２層／第３強誘電体膜上に、上部電極第３層（ＩｒＯ_ｙ膜５８）を形成する。熱処理により、上部電極第２層／第３強誘電体膜を結晶化させると同時に、上部電極第１層及び第３層から上部電極第２層／第３強誘電体膜にＩｒを拡散させて、上部電極第２層／第３強誘電体膜を導電膜に変換する。

図２Ｂは、上部電極第２層（ＡＢＯ_ｘ型酸化物膜５７）として導電膜を形成する場合（変形例）のプロセスフローである。第２強誘電体膜の結晶化までは図２Ａの実施例と同様である。

上部電極第１層上に、上部電極第２層（ＡＢＯ_ｘ型酸化物導電膜５７）を非晶質で形成する。上部電極第２層上に、上部電極第３層（ＩｒＯ_ｙ膜５８）を形成する。熱処理により、上部電極第２層を結晶化させる。

なお、図２Ａの実施例及び図２Ｂの変形例の場合とも、上部電極第２層の結晶化の熱処理で、上部電極第３層も結晶化させている。

次に、第２実施例による半導体装置及びその製造方法について説明する。第１実施例ではプレーナ型構造のメモリセルを形成したのに対し、第２実施例ではスタック型構造のメモリセルを形成する。

図３は、第２実施例による半導体装置の概略断面図である。半導体基板１０にトランジスタ２６を形成し、トランジスタ２６を覆う層間絶縁膜３０及び絶縁膜２８にコンタクトホール３２を形成し、コンタクトホール３２に導体プラグ３６を形成する工程までは、第１実施例と同様である。説明の煩雑さを避けるため、第１実施例と対応する部材、構造等には同一の参照符号を付している。なお、各部材の膜厚等は、必要に応じて第１実施例から変更することができる。

次に、導体プラグ３６を覆って層間絶縁膜３０上に、例えばプラズマＣＶＤにより、シリコン窒化酸化膜１００を形成する。なお、ここではシリコン窒化酸化膜１００を形成したが、シリコン窒化酸化膜１００の代わりに、シリコン窒化膜や酸化アルミニウム膜等を形成してもよい。次に、全面に、例えばプラズマＴＥＯＳＣＶＤにより、シリコン酸化膜１０２を形成する。シリコン窒化酸化膜１００とシリコン酸化膜１０２とにより層間絶縁膜１０４が形成される。

次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜１０４に導体プラグ３６に達するコンタクトホール１０６を形成する。次に、全面に、例えばスパッタリングにより、Ｔｉ膜を形成する。次に、全面に、例えばスパッタリングにより、ＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とにより密着膜１０８が形成される。次に、全面に、例えばＣＶＤにより、導電膜１１０を形成する。導電膜１１０としては、例えばタングステン膜を形成する。次に、例えばＣＭＰにより、層間絶縁膜１０４の表面が露出するまで導電膜１１０及び密着膜１０８を研磨する。

次に、例えばＮＨ_３ガスを用いて発生させたプラズマ雰囲気に層間絶縁膜１０４の表面を暴露することにより、層間絶縁膜１０４の表面を処理する（プラズマ処理）。次に、全面に、例えばスパッタリングにより、Ｔｉ膜を形成する。層間絶縁膜１０４の表面が上記のように処理されているため、層間絶縁膜１０４上に堆積されたＴｉ原子は酸素原子により捕捉されることなく、層間絶縁膜１０４の表面を自在に移動することができる。このため、（００２）の方向に自己配向された良質なＴｉ膜が層間絶縁膜１０４上に形成される。

次に、例えばＲＴＡにより、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、上述したＴｉ膜がＴｉＮ膜１１４となる。こうして、（１１１）配向のＴｉＮ膜である下地膜１１４が得られる。なお、ここでは、下地膜１１４としてＴｉＮ膜を用いる場合を例に説明したが、かかる下地膜１１４はＴｉＮ膜に限定されるものではない。例えば、タングステン膜、シリコン膜、銅膜等により下地膜１１４を形成してもよい。

次に、ＣＭＰにより、下地膜１１４の表面を研磨する。こうして、表面が平坦化された平坦化層１１４が形成される。本実施形態において、下地膜１１４の表面を平坦化するのは、平坦化された下地膜１１４上には、配向性の良好な下部電極４８ａ、キャパシタ誘電体膜５４ａ及び上部電極６０ａを形成することが可能なためである。

次に、例えばＮＨ_３ガスを用いて発生させたプラズマ雰囲気に下地膜（平坦化層）１１４の表面を暴露することにより、下地膜１１４の表面を処理する（プラズマ処理）。次に、全面に、例えばスパッタリングにより、Ｔｉ膜を形成する。プラズマ処理が行われた下地膜１１４上にＴｉ膜を形成するため、良質なＴｉ膜が形成される。

次に、例えばＲＴＡにより、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理により、下地膜１１４上に形成されたＴｉ膜がＴｉＮ膜となる。こうして、（１１１）配向のＴｉＮ膜により密着膜１１６が形成される。かかる密着膜１１６は、後工程で形成される酸素バリア膜１１８の結晶性を向上させるとともに、かかる酸素バリア膜１１８と下地膜１１４との密着性を向上させるためのものである。

なお、ここでは、ＴｉＮ膜より成る密着膜１１６を形成する場合を例に説明したが、かかる密着膜１１６はＴｉＮ膜に限定されるものではない。酸素バリア膜１１８の結晶性を向上させるとともに、かかる酸素バリア膜１１８と下地膜１１４との密着性を向上させ得る材料を、密着膜１１６の材料として適宜用いることができる。例えば、Ｉｒ膜、Ｐｔ膜等により密着膜１１６を形成してもよい。

次に、全面に、例えば反応性スパッタリングにより、酸素バリア膜（酸素拡散防止膜）１１８を形成する。酸素バリア膜１１８の膜厚は、例えば１００ｎｍ程度とする。酸素バリア膜１１８としては、例えばＴｉＡｌＮ膜を形成する。かかる酸素バリア膜１１８は、層間絶縁膜１０４に導体プラグ１１０を埋め込んだ後に、導体プラグ１１０の上面が酸化されるのを防止するためのものである。

なお、ここでは、酸素バリア膜１１８の材料としてＴｉＡｌＮを用いる場合を例に説明したが、酸素バリア膜１１８の材料はＴｉＡｌＮに限定されるものではない。酸素の拡散を防止し得る導電体を酸素バリア膜１１８の材料として適宜用いることができる。例えば、ＴｉＡｌＯＮ、ＴａＡｌＮ又はＴａＡｌＯＮ等を酸素バリア膜１１８の材料として用いてもよい。

次に、全面に、例えばスパッタリングにより、貴金属膜（導電膜）４４ａを形成する。導電膜４４ａとしては、例えばイリジウム膜を形成する。次に、例えばＲＴＡにより、アルゴン雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０秒とする。この熱処理は、貴金属膜４４ａ中の結晶粒を成長させるとともに、貴金属膜４４ａ中の結晶粒のサイズを均一化するためのものである。

次に、全面に、例えばスパッタリングにより、アモルファスの貴金属酸化物膜を形成する。貴金属酸化物膜としては、例えば酸化イリジウム膜（ＩｒＯ_ｘ膜）を形成する。

次に、全面に、例えばＭＯＣＶＤにより、強誘電体膜５０ａを形成する。強誘電体膜５０ａとしては、例えばＰＺＴ膜を形成する。強誘電体膜５０ａの膜厚は、例えば７０ｎｍとする。

ＭＯＣＶＤで形成する場合、成膜時に結晶化された強誘電体膜５０ａが形成される。強誘電体膜５０ａをＭＯＣＶＤにより形成する際には、還元性の比較的強い雰囲気に非晶質の貴金属酸化物膜が曝されるため、非晶質の貴金属酸化物膜が還元され、貴金属膜４６ａとなる。貴金属酸化物膜から放出された酸素は、強誘電体膜５０ａにおける酸素欠損を補償する。貴金属酸化物膜を形成する段階で酸化イリジウム膜を形成した場合には、イリジウム膜である貴金属膜（導電膜）４６ａが形成される。なお、強誘電体膜５０ａの成膜方法は、ＭＯＣＶＤに限定されず、例えば第１実施例と同様に、スパッタリングを用いることもできる。

次に、強誘電体膜５０ａ上に、例えばスパッタリングにより、強誘電体膜５２を形成する。より具体的には、例えば、高周波スパッタリングにより、強誘電体膜５２を形成する。強誘電体膜５２の膜厚は、例えば５ｎｍ〜２０ｎｍ程度とする。強誘電体膜５０ａ及び５２の積層構造でキャパシタ誘電体膜５４ａが形成される。

その後、第１実施例と同様な方法で、導電膜５６、５７、及び５８の積層構造を含むキャパシタ上部電極を形成することができる。つまり、まず、強誘電体膜５２上に、例えば酸化イリジウムで導電膜５６を形成する。次に、熱処理により、強誘電体膜５２を結晶化する。次に、導電膜５６上に、例えばＰＺＴでＡＢＯ_ｘ型酸化膜５７を形成する。次に、ＡＢＯ_ｘ型酸化膜５７上に、例えば酸化イリジウムで導電膜５８を形成する。次に、熱処理により、導電膜（酸化イリジウム膜）５６、５８から、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７にＩｒを拡散することにより、ＡＢＯ_ｘ型酸化膜５７を導電膜に変える。なお、第１実施例で説明したように、成膜時に導電性のＡＢＯ_ｘ型酸化膜５７を用いることもできる。導電膜５６、５７、及び５８の積層構造を含むキャパシタ上部電極により、第１実施例と同様に、水や水素に対するバリア性が向上する。

次に、導電膜５８上に、例えばスパッタリングにより、導電膜１２０を形成する。導電膜１２０は、上部電極６０ａの一部となるものである。導電膜１２０の膜厚は、例えば５０ｎｍ程度とする。導電膜１２０としては、例えばイリジウム膜を形成する。導電膜１２０は、キャパシタ誘電体膜５４ａが水素により還元されるのを防止するためのものである。導電膜１２０の成膜条件は、例えば以下の通りとする。成膜室内に導入するガスは、例えばＡｒガスとする。成膜室内の圧力は、例えば１Ｐａ程度とする。スパッタパワーは、例えば１．０Ｗ程度とする。

なお、ここでは、導電膜１２０としてイリジウム膜を用いる場合を例に説明したが、導電膜１２０はイリジウム膜に限定されるものではない。例えば、Ｐｔ膜、ＳｒＲｕＯ_３膜等を水素バリア膜１２０として用いてもよい。

次に、半導体基板１０の下面（裏面）を洗浄する（背面洗浄）。次に、全面に、スパッタリングにより、第１保護膜を形成する。第１保護膜は、ハードマスクの一部として機能するものである。第１保護膜としては、例えばＴｉＮ膜を形成する。ここでは、第１保護膜としてＴｉＮ膜を形成する場合を例に説明したが、第１保護膜はＴｉＮ膜に限定されるものではない。第１保護膜として、例えば、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴａＮ膜等を用いてもよい。また、これらの積層膜により第１保護膜を形成してもよい。次に、全面に、例えばプラズマＴＥＯＳＣＶＤにより、第２保護膜を形成する。第２保護膜は、第１保護膜と相俟ってハードマスクとして機能するものである。

次に、全面に、例えばスピンコートにより、フォトレジスト膜を形成する。次に、フォトリソグラフィにより、キャパシタ６２ａの平面形状を有するレジストパターンを形成する。次に、このレジストパターンをマスクとして、第２保護膜をエッチングする。次に、エッチングされた第２保護膜をマスクとして、第１保護膜をエッチングする。こうして、エッチングされた第１、第２保護膜によりハードマスクが形成される。

次に、第１、第２保護膜をマスクとして、例えばプラズマエッチングにより、導電膜１２０、導電膜５８、導電膜５７、導電膜５６、強誘電体膜５４ａ、導電膜４６ａ、及び導電膜４４ａをエッチングする。エッチングガスとしては、例えばＨＢｒガスとＯ_２ガスとＡｒガスとＣ_４Ｆ_８ガスとの混合ガスを用いる。

こうして、導電膜４４ａと導電膜４６ａとにより下部電極４８ａが形成される。また、強誘電体膜５０ａと強誘電体膜５２ａとによりキャパシタ誘電体膜５４ａが形成される。また、導電膜５６、導電酸化膜５７、導電膜５８と導電膜１２０とにより上部電極６０ａが形成される。下部電極４８ａと強誘電体膜５４ａと上部電極６０ａとによりキャパシタ６２ａが形成される。

次に、例えばドライエッチングまたはウエットエッチングにより、第２保護膜を除去する。次に、例えばドライエッチングにより、酸化防止膜１１８、密着膜１１６及び下地膜１１４をエッチングする。この際、第１保護膜もエッチング除去される。エッチングを行う際には、例えばダウンフロー型のプラズマエッチング装置を用いる。チャンバ内に導入するガスは、例えばＣＦ_４ガスとＯ_２ガスとの混合ガスとする。

次に、全面に、例えばスパッタリングにより、保護膜１２２を形成する。保護膜１２２は、水素や水分等によりキャパシタ誘電体膜５４ａが還元されるのを防止するためのものである。保護膜１２２としては、例えば酸化アルミニウム膜を形成する。

なお、ここでは、スパッタリングにより保護膜１２２を形成する場合を例に説明したが、保護膜１２２の成膜方法はスパッタリングに限定されるものではない。例えば、ＭＯＣＶＤにより保護膜１２２を形成してもよい。

次に、酸素雰囲気中にて熱処理を行う。この熱処理は、キャパシタ誘電体膜５４ａに酸素を供給し、キャパシタ６２ａの電気的特性を向上するためのものである。熱処理条件は、例えば５００℃〜７００℃とする。キャパシタ誘電体膜５４ａがＰＺＴ膜の場合には、基板温度を例えば６００℃とし、熱処理時間を例えば６０分とする。

次に、全面に、例えばＣＶＤにより、保護膜１２４を形成する。保護膜１２４は、水素や水分等によりキャパシタ誘電体膜５４ａが還元されるのを防止するためのものである。保護膜１２４としては、例えば酸化アルミニウム膜を形成する。

また、ここでは、保護膜１２４として酸化アルミニウム膜を形成する場合を例に説明したが、保護膜１２４は酸化アルミニウム膜に限定されるものではない。保護膜１２４として、例えば、チタン酸化膜、タンタル酸化膜、ジルコニウム酸化膜、アルミニウム窒化膜、タンタル窒化膜又はアルミニウム酸窒化膜等を形成してもよい。

次に、例えばプラズマＴＥＯＳＣＶＤにより、層間絶縁膜６８を形成する。層間絶縁膜６８としては、例えばシリコン酸化膜を形成する。なお、ここでは、層間絶縁膜６８としてシリコン酸化膜を形成する場合を例に説明したが、層間絶縁膜６８はシリコン酸化膜に限定されるものではない。例えば、絶縁性を有する無機膜等を適宜用いることが可能である。次に、例えばＣＭＰにより、層間絶縁膜６８の表面を平坦化する。

次に、例えばスパッタリングまたはＣＶＤにより、保護膜７０を形成する。保護膜７０としては、例えば酸化アルミニウム膜を形成する。保護膜７０は、水素や水分等によりキャパシタ誘電体膜５４ａが還元されるのを防止するためのものである。表面が平坦な層間絶縁膜６８上に保護膜７０が形成されるため、保護膜７０は平坦となる。

次に、例えばプラズマＴＥＯＳＣＶＤにより、層間絶縁膜７２を形成する。層間絶縁膜７２としては、例えばシリコン酸化膜を形成する。なお、ここでは、層間絶縁膜７２としてシリコン酸化膜を形成する場合を例に説明したが、層間絶縁膜７２はシリコン酸化膜に限定されるものではない。例えば、シリコン窒化酸化膜又はシリコン窒化膜を層間絶縁膜７２として用いてもよい。次に、例えばＣＭＰにより、層間絶縁膜７２の表面を平坦化する。

次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜７２、保護膜７０、層間絶縁膜６８、保護膜１２４、保護膜１２２、及び層間絶縁膜１０４に、導体プラグ３６に達するコンタクトホール１２６ａを形成する。また、フォトリソグラフィ及びエッチングにより、層間絶縁膜７２、保護膜７０、層間絶縁膜６８、保護膜１２４、及び保護膜１２２に、上部電極６０ａに達するコンタクトホール１２６ｂを形成する。

次に、酸素雰囲気中にて熱処理を行う。この熱処理は、キャパシタ誘電体膜５４ａに酸素を供給し、キャパシタ誘電体膜５４ａにおける酸素欠損を補償し、キャパシタ６２ａの電気的特性を回復するためのものである。熱処理を行う際の基板温度は、例えば４５０℃とする。次に、高周波エッチングにより、コンタクトホール１２６ａ、１２６ｂの内壁面に対して表面処理を行う。

次に、全面に、例えばスパッタリングにより、密着膜１２８を形成する。密着膜１２８としては、例えばＴｉＮ膜を形成する。密着膜１２８の膜厚は、例えば１２５ｎｍ程度とする。次に、全面に、例えばＣＶＤにより、導電膜を形成する。導電膜としては、例えばタングステン膜を形成する。次に、例えばＣＭＰにより、層間絶縁膜７２の表面が露出するまで、導電膜及び密着膜１２８を研磨する。こうして、導電膜により導体プラグ１３０ａ、１３０ｂが形成される。次に、プラズマ洗浄を行う。プラズマ洗浄を行う際に用いるガスは、例えばＡｒガスとする。これにより、導体プラグ１３０ａ、１３０ｂの表面に存在する自然酸化膜等が除去される。

次に、例えばスパッタリングにより、例えばＴｉＮ膜８２と、ＡｌＣｕ合金膜８４と、Ｔｉ膜８６と、ＴｉＮ膜８８とを順次積層することにより、積層膜を形成する。次に、フォトリソグラフィ及びエッチングにより、この積層膜をパターニングして、配線９０を形成する。この後、必要に応じてさらに、上方に多層配線構造を形成する。このようにして、第２実施例による半導体装置が製造される。

次に、第３実施例による半導体装置及びその製造方法について説明する。第３実施例では、第１実施例による強誘電体キャパシタ形成方法を応用して、強誘電体メモリ素子に用いるメモリ用キャパシタと、電源配線の平滑容量素子に用いる平滑用キャパシタとを、同時形成する。図４Ａ〜図４Ｋは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。

半導体基板１０に、ＭＯＳトランジスタ２６を形成し、酸化防止膜４２を形成する工程までは、第１実施例と同様である。図４Ａ〜図４Ｋは、特に、酸化防止膜４２上方に、メモリ用キャパシタと平滑用キャパシタを作り分ける工程を示す。

図４Ａを参照する。（酸化防止膜４２上の）全面に、下部電極密着層４３、下部電極膜４４、強誘電体膜５０、強誘電体膜５２、導電膜５６を積層する。次に、ＲＴＡにより、酸素を含む雰囲気中で熱処理し、強誘電体膜５０の結晶性を引き継ぐように、強誘電体膜５２を結晶化させる。

第１実施例と同様に、強誘電体膜５０及び５２は、例えばＰＺＴ膜で形成されており、導電膜５６は、例えば酸化イリジウムで形成されている。導電膜（ＩｒＯ_ｘ膜）５６の膜厚、成膜条件、酸素組成ｘは、第１実施例と同様である。

図４Ｂを参照する。導電膜５６は、メモリ用キャパシタにおいて上部電極の一部として用いられる。導電膜５６上に、レジストパターンＲＰを形成し、レジストパターンＲＰをマスクとして、導電膜５６をパターニングする。メモリ用キャパシタの外側では、導電膜５６が除去されて、強誘電体膜５２が露出する。なお、強誘電体膜上にレジストパターンを形成しない工程であるので、フォトレジストとの接触に起因する強誘電体膜へのダメージが抑制されている。その後、レジストパターンＲＰを剥離する。

図４Ｃを参照する。パターニングされた導電膜５６を覆って強誘電体膜５２上に、ＡＢＯ_ｘ型酸化物（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）膜５３を形成する。ＡＢＯ_ｘ型酸化物膜５３は、最終的に、メモリ用キャパシタにおいては上部電極の一部として用いられ、平滑用キャパシタにおいてはキャパシタ誘電体膜の一部として用いられる。ＡＢＯ_ｘ型酸化物膜５３として、強誘電体膜５２の結晶性を引き継いで結晶化できるような強誘電体膜が形成される。ＡＢＯ_ｘ型酸化物膜５３として、例えば、第１実施例のＡＢＯ_ｘ型酸化物膜５７と同様にして、例えば厚さ１０ｎｍのＰＺＴ膜を形成することができる。

図４Ｄを参照する。次に、例えばＲＴＡにより、酸素を含む雰囲気中で熱処理を行う。この熱処理により、ＡＢＯ_ｘ型酸化物膜５３を結晶化させる。導電膜（ＩｒＯ_ｘ膜）５６の外側で強誘電体膜（ＰＺＴ膜）５２上にＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３が形成されている領域、つまり、平滑用キャパシタ形成部では、強誘電体膜（ＰＺＴ膜）５２の結晶性を引き継いで、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３が結晶化される。

導電膜（ＩｒＯ_ｘ膜）５６上、つまり、メモリ用キャパシタ形成部では、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３がランダム配向で結晶化する。なお、この熱処理により、導電膜（ＩｒＯ_ｘ膜）５６から、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３の、導電膜（ＩｒＯ_ｘ膜）５６近傍に形成された部分５７ｐへ、ある程度Ｉｒが拡散する。

メモリ用キャパシタ形成部では、強誘電体膜５０及び５２が積層された構造のキャパシタ誘電体膜が形成される。一方、平滑用キャパシタ形成部では、強誘電体膜５０及び５２上に、さらに強誘電体膜５３が積層された構造のキャパシタ誘電体膜が形成される。

図４Ｅを参照する。ＡＢＯ_ｘ型酸化物膜５３を覆って、全面に、例えばスパッタリングにより、導電膜５８を形成する。導電膜５８は、メモリ用キャパシタ形成部では、導電膜５６、５７、及び５８が積層された構造の上部電極を形成するとともに、平滑用キャパシタ形成部では、導電膜５８単層で上部電極を形成する。第１実施例と同様に、導電膜５８は、例えば酸化イリジウム（ＩｒＯ_ｙ）で形成される。導電膜（ＩｒＯ_ｙ膜）５８の膜厚、成膜条件、酸素組成ｙは、第１実施例と同様である。

次に、熱処理を行う。熱処理条件は、例えば以下の通りとする。基板温度を、例えば７００℃〜７５０℃程度とする。熱処理時間は、例えば１２０秒とする。チャンバ内の雰囲気は、例えば不活性ガスと酸素ガスとの混合ガスの雰囲気とする。

この熱処理により、導電膜（ＩｒＯ_ｙ膜）５８が結晶化される。また、この熱処理により、メモリ用キャパシタ形成部では、導電膜（ＩｒＯ_ｘ膜）５６及び導電膜（ＩｒＯ_ｙ膜）５８から、導電膜（ＩｒＯ_ｘ膜）５６及び導電膜（ＩｒＯ_ｙ膜）５８に挟まれた部分のＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７ｐにＩｒが拡散されることにより、Ｉｒが添加されたＰＺＴによる導電膜５７が形成される。

なお、平滑用キャパシタ形成部でも、導電膜（ＩｒＯ_ｙ膜）５８からＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３へ、Ｉｒが拡散する。ただし、平滑用キャパシタ形成部では、強誘電体膜５０、５２、及び５３が積層された厚いキャパシタ誘電体膜の全体へ、Ｉｒが拡散する。このため、平滑用キャパシタのキャパシタ誘電体膜が導電性になってしまうことは抑制される。

図４Ｆを参照する。第１実施例と同様にして、半導体基板１０の下面（裏面）を洗浄する（背面洗浄）。そして、保護膜９２、フォトレジスト膜９４を形成する。フォトリソグラフィにより、メモリ用キャパシタの上部電極、及び平滑用キャパシタの上部電極の形状のレジストパターン９４を形成する。

レジストパターン９４をマスクとしたエッチングにより、保護膜９２及び導電膜５８をパターニングする。この後、レジストパターン９４を剥離する。また、例えばドライエッチングにより保護膜９２を除去する。

次に、酸素を含む雰囲気中で熱処理を行う。この熱処理は、強誘電体膜５０、５２、及び５３に加わったダメージを回復するためのものである（回復アニール）。熱処理温度は、例えば６００℃〜７００℃とする。ここでは、熱処理温度は、６００℃とする。熱処理時間は、例えば４０分とする。

この熱処理は、酸化イリジウム膜５６及び５８からさらにＩｒを拡散させて、メモリ用キャパシタの上部電極におけるＡＢＯ_ｘ型酸化物膜（Ｉｒ添加ＰＺＴ膜）５７の抵抗率を改善させる。

図４Ｇを参照する。全面に、例えばスピンコートにより、フォトレジスト膜９６を形成する。フォトリソグラフィにより、メモリ用キャパシタのキャパシタ誘電体膜、及び、平滑用キャパシタのキャパシタ誘電体膜の形状のレジストパターン９６を形成する。レジストパターン９６をマスクとし、強誘電体膜５３、５２、及び５０をエッチングする。この後、レジストパターン９６を剥離する。

図４Ｈを参照する。例えばスパッタリングまたはＣＶＤにより、全面に保護膜６４を形成する。保護膜６４としては、例えば酸化アルミニウム膜を形成する。次に、全面に、例えばスピンコートにより、フォトレジスト膜９８を形成する。次に、フォトリソグラフィにより、下部電極４８の形状を有するレジストパターン９８を形成する。

図４Ｉを参照する。レジストパターン９８をマスクとして、保護膜６４、下部電極膜４４をエッチングする。導電膜４４により下部電極４８が形成される。

このようにして、導電膜４４による下部電極と、強誘電体膜５０及び５２の積層されたキャパシタ誘電体膜と、導電膜５６、５７、及び５８の積層された上部電極とを有するキャパシタとして、メモリ用キャパシタが形成される。

また、導電膜４４による下部電極と、強誘電体膜５０、５２、及び５３の積層されたキャパシタ誘電体膜と、導電膜５８による上部電極とを有するキャパシタとして、平滑用キャパシタが形成される。

キャパシタ保護膜６４は、これらの上部電極及びキャパシタ誘電体膜を覆うように残存する。この後、レジストパターン９８を剥離する。

メモリ用キャパシタのキャパシタ誘電体膜は、強誘電体膜５０及び５２の厚さを調整することによって、所望の薄さに形成できる。これにより、低電圧動作に適したメモリ用キャパシタを形成することができる。

一方、平滑用キャパシタのキャパシタ誘電体膜は、強誘電体膜５３を有し、メモリ用キャパシタのキャパシタ誘電体膜よりも厚く形成される。これにより、リーク電流の抑制された平滑用キャパシタを形成することができる。

メモリ用キャパシタの上部電極は、導電膜（ＩｒＯ_ｘ膜）５６、導電膜（Ｉｒ添加ＰＺＴ膜）５７、導電膜（ＩｒＯ_ｙ膜）５８の積層構造を含み、第１実施例で説明したように、水や水素に対するバリア性が高められている。

一方、平滑用キャパシタの上部電極は、単層の導電膜（ＩｒＯ_ｙ膜）５８で形成されており、メモリ用キャパシタの上部電極に比べれば、水や水素に対するバリア性は低くなる。しかし、平滑用キャパシタは、単にキャパシタとして機能すればよいので、メモリ用キャパシタに比べて、強誘電体の侵食は問題になりにくい。

なお、第１実施例では、導電膜（ＩｒＯ_ｙ膜）５８の積層後の熱処理を、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５７がアモルファスの状態で行った。一方、第３実施例では、導電膜（ＩｒＯ_ｙ膜）５８の積層前に、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３が熱処理されて結晶化されている。つまり、導電膜（ＩｒＯ_ｙ膜）５８の積層後の熱処理を、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３が結晶化された状態で行っている。

結晶化されたＰＺＴ膜は上面が粗くなっているので、結晶化されたＰＺＴ膜上に電極膜を積層して熱処理を行う場合、電極膜とＰＺＴ膜との界面は粗く形成される。

一方、アモルファスのＰＺＴ膜上に電極膜を積層して熱処理を行う場合、電極膜とＰＺＴ膜との界面は平坦化される。なお、酸化イリジウム電極膜が結晶化されている方が、電極膜とＰＺＴ膜との界面が平坦化されやすい。また、酸化イリジウム電極膜の酸素組成が小さい方が、電極膜とＰＺＴ膜との界面が平坦化されやすい。

第３実施例では、導電膜（ＩｒＯ_ｙ膜）５８とＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３との界面、すなわち、平滑用キャパシタにおける上部電極とキャパシタ誘電体膜との界面が、粗く形成されている。これは、平滑用キャパシタのリーク電流低減の観点から好ましい。

一方、導電膜（ＩｒＯ_ｘ膜）５６と強誘電体膜５２との界面、すなわち、メモリ用キャパシタの上部電極とキャパシタ誘電体膜との界面は、第１実施例と同様に、平坦に形成されている。上部電極とキャパシタ誘電体膜との界面が平坦な方が、界面が粗い場合に比べて、常誘電体層が薄くなり、キャパシタの反転電荷量を大きくすることができる。メモリ用キャパシタでは、反転電荷量を大きくすることが好ましい。

なお、変形例として、図４Ｄを参照して説明したような導電膜５８形成前の熱処理を省略し、図４Ｅを参照して説明したような導電膜５８形成後の熱処理により、メモリ用キャパシタ形成部でＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３を導電膜に変換するとともに、ＡＢＯ_ｘ型酸化物膜（ＰＺＴ膜）５３を結晶化させるようにすることもできる。

図４Ｊを参照する。例えばスパッタリングまたはＣＶＤにより、保護膜６６を形成する。保護膜６６としては、例えば酸化アルミニウム膜を形成する。次に、酸素雰囲気中にて熱処理を行う。この熱処理は、メモリ用キャパシタ及び平滑用キャパシタのキャパシタ誘電体膜に酸素を供給し、キャパシタの電気的特性を向上するためのものである。熱処理条件は、例えば５００℃〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。

図４Ｋに示すように、保護膜６６上を覆うように、ステップカバレッジが良好な酸化アルミニウム膜６７を形成する。本実施形態では、バッチ式の成膜装置を用いた原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）により、酸化アルミニウム膜６７を形成する。

図５を参照して、その後の工程について説明する。図５は、第３実施例による半導体装置の全体構造を示す概略断面図である。酸化アルミニウム膜６７上に、例えばプラズマＴＥＯＳＣＶＤにより、例えば、シリコン酸化膜を堆積して、層間絶縁膜６８を形成する。次に、例えばＣＭＰにより、層間絶縁膜６８の表面を平坦化する。

次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜６８、保護膜６７、６６、及び保護膜６４に、キャパシタ下部電極に達するコンタクトホールと、キャパシタ上部電極に達するコンタクトホールとを形成する。次に、酸素雰囲気中にて熱処理を行う。次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜６８、保護膜６７、６６、密着膜４３、及び層間絶縁膜４２に、導体プラグ３６に達するコンタクトホールを形成する。

全面に、例えばスパッタリングにより、密着膜７８を形成する。密着膜７８としては、例えばＴｉＮ膜を形成する。次に、全面に、例えばＣＶＤにより、例えばタングステン膜を形成する。次に、例えばＣＭＰにより、層間絶縁膜６８の表面が露出するまで、導電膜及び密着膜７８を研磨する。こうして、導電膜により導体プラグ８０が形成される。

次に、プラズマ洗浄を行い、スパッタリングにより、例えばＴｉＮ膜と、ＡｌＣｕ合金膜と、Ｔｉ膜と、ＴｉＮ膜とを順次積層することにより、積層膜を形成する。次に、フォトリソグラフィ及びエッチングにより、積層膜をパターニングして、配線９０を形成する。この後、必要に応じてさらに、上方に多層配線構造を形成する。このようにして、第３実施例による半導体装置が製造される。

図６Ａ及び図６Ｂは、それぞれ、第３実施例によるメモリ用キャパシタ及び平滑用キャパシタの概略断面図である。

メモリ用キャパシタと平滑用キャパシタとは、下部電極膜（Ｐｔ膜）４４から強誘電体膜（ＰＺＴ膜）５２までの積層構造は、共通である。下部電極膜（Ｐｔ膜）４４は、立方晶構造で（１１１）配向した柱状の結晶である。強誘電体膜（ＰＺＴ膜）５０は、下部電極膜（Ｐｔ膜）４４の柱状結晶の間に（横方向位置をずらして）、引き続き柱状で成長し、ペロブスカイト構造で（１１１）配向している。強誘電体膜（ＰＺＴ膜）５２は、強誘電体膜（ＰＺＴ膜）５０の結晶性を引き継いで柱状に成長し、ペロブスカイト構造で（１１１）配向している。

図６Ａに示すように、メモリ用キャパシタでは、強誘電体膜（ＰＺＴ膜）５２上に、上部電極の第１層である導電膜（ＩｒＯ_ｘ膜）５６、上部電極の第２層である導電膜（Ｉｒ添加ＰＺＴ膜）５７、及び上部電極の第３層である導電膜（ＩｒＯ_ｙ膜）５８が積層されている。

導電膜（ＩｒＯ_ｘ膜）５６及び導電膜（ＩｒＯ_ｙ膜）５８は、ルチル構造で、（１０１）配向または（２００）配向である。導電膜（ＩｒＯ_ｘ膜）５６は、成膜時にすでに柱状結晶として形成されている。導電膜（Ｉｒ添加ＰＺＴ膜）５７は、ペロブスカイト構造で、ランダム配向している。

導電膜（ＩｒＯ_ｘ膜）５６と導電膜（ＩｒＯ_ｙ膜）５８との間に、結晶構造及び配向の異なる導電膜（Ｉｒ添加ＰＺＴ膜）５７が挟まれていることにより、上部電極の水や水素に対するバリア性が向上しており、強誘電体膜５０、５２の侵食が抑制されている。

図６Ｂに示すように、平滑用キャパシタでは、強誘電体膜（ＰＺＴ膜）５２上に、さらに、強誘電体膜（ＰＺＴ膜）５３が積層され、強誘電体膜（ＰＺＴ膜）５３上に、上部電極である導電膜（ＩｒＯ_ｙ膜）５８が積層されている。

強誘電体膜（ＰＺＴ膜）５３は、強誘電体膜（ＰＺＴ膜）５２の結晶性を引き継いで成長し、平滑用キャパシタでは、強誘電体膜（ＰＺＴ膜）５０、５２、及び５３が、厚いキャパシタ誘電体膜を形成している。

以上説明したように、第３実施例の方法によれば、メモリ用キャパシタ及び平滑用キャパシタを、同時形成することができる。

メモリ用キャパシタは、キャパシタ誘電体膜が薄く形成されて低電圧動作に適し、キャパシタ誘電体膜と上部電極との界面が平坦に形成され反転電荷量が大きく、上述のような積層構造の上部電極により、水や水素に対するバリア性が高められている。

一方、平滑用キャパシタは、キャパシタ誘電体膜が厚く形成されて、リーク電流が抑制され、絶縁破壊耐圧が高められている。

図７に、第３実施例によるメモリ用キャパシタ及び平滑用キャパシタ形成の主なプロセスのフローを示す。第２強誘電体膜（強誘電体膜５２）の結晶化までは、第１実施例における図２Ａのフローと同様である。第２強誘電体膜の結晶化の後、上部電極第１層（ＩｒＯ_ｘ膜５６）をパターニングして、メモリ用キャパシタ形成部で残す。

メモリ用キャパシタ形成部の上部電極第１層を覆って第２強誘電体膜上に、上部電極第２層／第３強誘電体膜（ＡＢＯ_ｘ型酸化物強誘電体膜５７）を非晶質で形成する。熱処理により、上部電極第２層／第３強誘電体膜を結晶化させる。

上部電極第２層／第３強誘電体膜上に、上部電極第３層（ＩｒＯ_ｙ膜５８）を形成する。熱処理により、メモリ用キャパシタ形成部で、上部電極第１層及び第３層から上部電極第２層／第３強誘電体膜にＩｒを拡散させて、上部電極第２層／第３強誘電体膜を導電膜に変換する。なお、この熱処理で、上部電極第３層も結晶化させている。

その後、上部電極第３層、及びその他の層をパターニングして、メモリ用キャパシタと平滑用キャパシタとを分離する。

次に、第４実施例による半導体装置及びその製造方法について説明する。第４実施例では、第２実施例によるスタック型構造のメモリセル形成技術と、第３実施例によるメモリ用キャパシタと平滑用キャパシタとの作り分け技術とを組み合わせて、スタック型構造のメモリセルを形成する。

図８は、第４実施例による半導体装置の概略断面図である。キャパシタ下部電極膜４８の形成工程までは、第２実施例と同様である。キャパシタ下部電極膜４８上の全面上に、強誘電体膜５０、強誘電体膜５２、導電膜５６を積層する。

次に、第３実施例で、図４Ｂを参照して説明した工程と同様にして、メモリ用キャパシタ形成部に導電膜５６を残す。

次に、第３実施例で、図４Ｃ、図４Ｄを参照して説明した工程と同様にして、ＡＢＯ_ｘ型酸化物膜５３を形成し、熱処理を行う。

次に、第３実施例で、図４Ｅを参照して説明した工程と同様にして、ＡＢＯ_ｘ型酸化物膜５３上に、導電膜５８を形成する。さらに、熱処理を行い、メモリ用キャパシタでは、ＡＢＯ_ｘ型酸化物膜５３を導電膜５７に変え、平滑用キャパシタでは、ＡＢＯ_ｘ型酸化物膜５３を、強誘電体膜５２の結晶性を引き継いで結晶化した強誘電体膜５３とする。

次に、導電膜５８上に、第２実施例と同様に、導電膜１２０を形成する。導電膜１２０の形成後、第２実施例と同様にして、一括エッチングにより各キャパシタのパターニングを行い、保護膜を形成し、回復熱処理を行い、配線形成を行う。このようにして、メモリ用キャパシタと平滑用キャパシタとが同時形成された、スタック型構造のメモリセルを有する、第４実施例による半導体装置が形成される。

次に、図９Ａ及び図９Ｂを参照して、強誘電体キャパシタの特性を調べた実験結果について説明する。図９Ａ及び図９Ｂに示すＡ−Ｃａｐａｃｉｔｏｒ及びＢ−Ｃａｐａｃｉｔｏｒは、以下のようなものである。

Ａ−Ｃａｐａｃｉｔｏｒは、厚さ７５ｎｍの強誘電体膜５０と、厚さ１０ｎｍの強誘電体膜５２とが積層されたキャパシタ誘電体膜を有し、第１実施例と同様な上部電極構造を持つキャパシタである。

Ｂ−Ｃａｐａｃｉｔｏｒは、厚さ７５ｎｍの強誘電体膜５０と、厚さ１０ｎｍの強誘電体膜５２と、厚さ１０ｎｍの強誘電体膜５３とが積層されたキャパシタ誘電体膜を有し、６０℃で形成されたＩｒＯ_２膜を上部電極としたキャパシタである。

Ａ−ＣａｐａｃｉｔｏｒとＢ−Ｃａｐａｃｉｔｏｒとは同時形成され、Ａ−Ｃａｐａｃｉｔｏｒが、メモリ用キャパシタに対応し、Ｂ−Ｃａｐａｃｉｔｏｒが、平滑用キャパシタに対応する。

図９Ａは、キャパシタの反転電荷量Ｑｓｗと読み出し電圧との関係を示すグラフである。Ａ−Ｃａｐａｃｉｔｏｒの反転電荷量Ｑｓｗは、読み出し電圧に対して、立ち上がりが非常に急峻となっている。飽和反転電荷量も非常に大きい。これに対し、Ｂ−Ｃａｐａｃｉｔｏｒの反転電荷量Ｑｓｗは、立ち上がりが緩やかであり、飽和反転電荷量もＡ−Ｃａｐａｃｉｔｏｒの半分程度である。

Ａ−Ｃａｐａｃｉｔｏｒでは、上部電極と強誘電体膜の界面が平坦に形成されていることにより、界面の常誘電体層が薄く、大きな反転電荷量が得られているものと考えられる。なお、Ｂ−Ｃａｐａｃｉｔｏｒでは、上部電極と強誘電体膜の界面が粗く形成されていることに起因して、界面の常誘電体層が厚く、Ａ−Ｃａｐａｃｉｔｏｒに比べて反転電荷量が小さくなっているものと考えられる。なお、メモリ用キャパシタに対し、平滑用キャパシタでは、容量を使用するため、反転電荷量は大きくなくても特に問題とはならない。

図９Ｂは、キャパシタのリーク電流と印加電圧との関係を示すグラフである。Ｂ−Ｃａｐａｃｉｔｏｒのリーク電流は、Ａ−Ｃａｐａｃｉｔｏｒのそれより２桁以上小さくなっている。

Ｂ−Ｃａｐａｃｉｔｏｒでは、強誘電体膜が３層積層された厚いキャパシタ誘電体膜により、上部電極からある程度イリジウムの拡散があっても、リーク電流が抑制されているものと考えられる。なお、Ａ−Ｃａｐａｃｉｔｏｒでは、強誘電体膜が２層積層された薄いキャパシタ絶縁膜に、上部電極からイリジウムが拡散していることに起因して、Ｂ−Ｃａｐａｃｉｔｏｒに比べてリーク電流が大きくなっているものと考えられる。なお、平滑用キャパシタに対し、メモリ用キャパシタでは、ある程度リーク電流が大きくても特に問題とはならない。

なお、上述の第１実施例〜第４実施例では、キャパシタ強誘電体膜５０、５２としてＰＺＴ（Ｌａ等が添加されたものも含む）を用いる場合を例示したが、強誘電体材料は、ＰＺＴに限定されない。例えば、ペロブスカイト構造を有する他の強誘電体材料を用いることもできる。また、ビスマス層状構造の強誘電体材料を用いてもよい。

ビスマス層状構造の強誘電体材料として、（Ｂｉ_１−ｘＲ_ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５や、これらにＣａ、Ｓｒ、Ｌａのいずれか一つ以上の元素を添加したものや、Ｌａが添加されたＢｉＦｅＯ_３、Ｌａが添加されたＢｉＴｉＯ_３等を用いることができる。

なお、Ｌａが添加されたＳｒＢｉ_４Ｔｉ_４Ｏ_１５やＬａが添加されたＢｉＴｉＯ_３の結晶化温度は、Ｌａが添加されたＰＺＴの結晶化温度より高い。Ｌａが添加されたＳｒＢｉ_４Ｔｉ_４Ｏ_１５やＬａが添加されたＢｉＴｉＯ_３を用いる場合には、熱処理温度を例えば６００℃〜６５０℃程度とすることが好ましい。

なお、上述の第１〜第４実施例では、上部電極第１層の導電膜５６、上部電極第３層の５８としてイリジウム酸化物を用いる場合を例示したが、導電膜５６または５８の材料は、イリジウム酸化物に限定されるものではない。例えば、ルテニウム（Ｒｕ）の酸化物を用いることもできる。例えば、ルテニウムのターゲットを用いた反応性スパッタリングで、酸化ルテニウム膜５６、５８を形成することができる。

なお、酸化ルテニウムも酸化イリジウムと同様に正方体構造（ルチル構造）である。上部電極第１層の導電膜５６として酸化ルテニウムを用いる場合も、例えば、十分に高い成膜温度のスパッタリングで形成することにより、成膜時に柱状結晶となった導電膜５６を形成することができる。なお、導電膜５６、５８を酸化イリジウムで形成する場合について説明した好ましい膜厚の関係や、好ましい酸素組成比の関係は、導電膜５６、５８を酸化ルテニウムで形成する場合についても同様である。

上部電極第２層のＡＢＯ_ｘ型酸化物膜５７に強誘電体膜を形成し、上部電極第１層、第３層の導電膜５６、５８に酸化ルテニウム膜を形成した場合は、強誘電体膜５７にルテニウムを拡散させることにより、導電膜に変換することができる。なお、組み合わせとしては、上部電極第１層、第３層の導電膜５６、５８の一方が酸化イリジウム膜、他方が酸化ルテニウム膜、という構造もあり得る。

以上説明したように、強誘電体キャパシタの上部電極において、酸化イリジウム膜または酸化ルテニウム膜の間に、ペロブスカイト構造あるいはビスマス層状構造を持つＡＢＯ_ｘ型酸化物導電膜を挟んだ構造を採用することにより、水や水素等に対するバリア性向上が図られる。

ペロブスカイト構造あるいはビスマス層状構造を持つＡＢＯ_ｘ型酸化物導電膜は、例えば、キャパシタ誘電体膜に用いる強誘電体材料に、上部電極を形成する導電膜からイリジウムまたはルテニウムを拡散させることで形成できる。

メモリ用キャパシタでは、ＡＢＯ_ｘ型酸化物強誘電体膜を導電性に変換して上部電極の一部として用いることができ、平滑用キャパシタでは、ＡＢＯ_ｘ型酸化物強誘電体膜をキャパシタ誘電体膜の一部として用いることができる。これにより、メモリ用キャパシタでは、相対的に、薄い強誘電体膜で厚い上部電極を持つキャパシタ構造が得られる。一方、平滑用キャパシタでは、相対的に、厚い強誘電体膜で薄い上部電極を持つキャパシタ構造が得られる。例えば、メモリ用キャパシタの薄い強誘電体膜は、動作電圧低減に好ましく、平滑用キャパシタの厚い強誘電体膜は、リーク電流低減に好ましい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上説明した第１実施例〜第４実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板の第１領域上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と
を有し、
前記上部電極は、
酸化イリジウムまたは酸化ルテニウムで形成された第１導電膜と、
前記第１導電膜上方に形成され、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で形成された第２導電膜と、
前記第２導電膜上方に形成され、酸化イリジウムまたは酸化ルテニウムで形成された第３導電膜と
を有する半導体装置。
（付記２）
前記第２導電膜は、強誘電体材料にイリジウムまたはルテニウムが添加されて導電性となった材料で形成されている付記１に記載の半導体装置。
（付記３）
前記第２導電膜の厚さは、０．５ｎｍ〜３０ｎｍである付記１または２に記載の半導体装置。
（付記４）
さらに、
前記半導体基板の第２領域上方に形成された他の下部電極と、
前記他の下部電極上に形成された他の強誘電体膜と、
前記他の強誘電体膜上に形成された他の上部電極と
を有し、
前記他の強誘電体膜は、前記強誘電体膜よりも厚く、
前記上部電極の前記第２導電膜は、前記他の強誘電体膜の上層部分と共通な強誘電体材料に、イリジウムまたはルテニウムが添加されて導電性となった材料で形成されている付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
前記他の強誘電体膜のうち前記上層部分より下方の下層部分は、前記強誘電体膜と共通な強誘電体材料で形成されている付記４に記載の半導体装置。
（付記６）
前記他の上部電極は、前記上部電極の前記第３導電膜と共通な導電材料で形成されている付記４または５に記載の半導体装置。
（付記７）
前記上部電極は、前記他の上部電極よりも厚い付記４〜６のいずれか１つに記載の半導体装置。
（付記８）
前記上部電極と前記強誘電体膜との界面は、前記他の上部電極と前記他の強誘電体膜との界面に比べて平坦性が高い付記４〜７のいずれか１つに記載の半導体装置。
（付記９）
前記下部電極、前記強誘電体膜、及び前記上部電極を有する強誘電体キャパシタは、メモリ素子の一部を形成し、前記他の下部電極、前記他の強誘電体膜、及び前記他の上部電極を有する強誘電体キャパシタは、平滑容量素子の一部を形成する付記４〜８のいずれか１つに記載の半導体装置。
（付記１０）
前記第３導電膜の膜厚は、前記第１導電膜の膜厚よりも厚い付記１〜９のいずれか１つに記載の半導体装置。
（付記１１）
前記第３導電膜の材料の酸素組成比は、前記第１導電膜の材料の酸素組成比よりも大きい付記１〜１０のいずれか１つに記載の半導体装置。
（付記１２）
半導体基板上方に、下部電極膜を形成する工程と、
前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に、酸化イリジウムまたは酸化ルテニウムで第１導電膜を形成する工程と、
前記第１導電膜上方に、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で第２導電膜を形成する工程と、
前記第２導電膜上方に、酸化イリジウムまたは酸化ルテニウムで第３導電膜を形成する工程と
を有する半導体装置の製造方法。
（付記１３）
前記第２導電膜を形成する工程は、
前記第１導電膜上方に、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物強誘電体膜を形成する工程と、
前記第３導電膜の形成後、熱処理により、前記第１導電膜及び前記第３導電膜から、前記ＡＢＯ_ｘ型酸化物強誘電体膜へイリジウムまたはルテニウムを拡散させて、前記ＡＢＯ_ｘ型酸化物強誘電体膜を、導電性の前記第２導電膜に変換する工程と
を有する付記１２に記載の半導体装置の製造方法。
（付記１４）
さらに、前記第１導電膜を、第１領域で残すようにパターニングする工程を有し、
前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成する工程は、前記第１領域では前記第１導電膜上に、前記第１領域の外側では前記強誘電体膜上に、前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成し、
前記ＡＢＯ_ｘ型酸化物強誘電体膜を、導電性の前記第２導電膜に変換する工程は、前記第１導電膜の近傍で、前記ＡＢＯ_ｘ型酸化物強誘電体膜を前記第２導電膜に変換し、前記第２導電膜の外側では、前記ＡＢＯ_ｘ型酸化物強誘電体膜を強誘電体のまま残し、
前記第２導電膜上方に、前記第３導電膜を形成する工程は、前記第２導電膜の外側では、強誘電体のまま残される前記ＡＢＯ_ｘ型酸化物強誘電体膜上に、前記第３導電膜を形成する、付記１３に記載の半導体装置の製造方法。
（付記１５）
さらに、前記第３導電膜を形成する工程の前に、熱処理を行なって、前記ＡＢＯ_ｘ型酸化物強誘電体膜を結晶化させる工程を有する付記１４に記載の半導体装置の製造方法。
（付記１６）
さらに、パターニングにより、
前記下部電極膜、前記強誘電体膜、及び、前記第１導電膜と前記第２導電膜と前記第３導電膜との積層を有する上部電極膜、を含む強誘電体キャパシタと、
前記下部電極膜、前記強誘電体膜と前記ＡＢＯ_ｘ型酸化物強誘電体膜との積層を有する積層強誘電体膜、及び、前記第３導電膜を有する上部電極膜、を含む強誘電体キャパシタと
を形成する工程を有する付記１４または１５に記載の半導体装置の製造方法。
（付記１７）
前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成する工程は、高周波スパッタリングで、前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成する付記１３〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記１８）
前記第１導電膜を形成する工程は、成膜時に柱状に結晶化されているように、前記第１導電膜を形成する付記１２〜１７のいずれか１つに記載の半導体装置の製造方法。
（付記１９）
前記第３導電膜を形成する工程は、成膜時にアモルファスまたは微結晶であるように、前記第３導電膜を形成する付記１２〜１８のいずれか１つに記載の半導体装置の製造方法。

４２ 層間絶縁膜
４３ 密着膜
４４、４６ 導電膜
４８ キャパシタ下部電極
５０、５２ 強誘電体膜
５３ 強誘電体膜（ＡＢＯ_ｘ型酸化物膜）
５４ キャパシタ給電体膜
５６、５８ 導電膜（酸化イリジウム膜）
５７ ＡＢＯ_ｘ型酸化物膜
６０ キャパシタ上部電極
６４、６６ 保護膜

Claims (9)

1. 半導体基板と、
   前記半導体基板の第１領域上方に形成された下部電極と、
   前記下部電極上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と
   を有し、
   前記上部電極は、
   酸化イリジウムまたは酸化ルテニウムで形成された第１導電膜と、
   前記第１導電膜上方に形成され、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で形成された、厚みが０．５ｎｍ〜３０ｎｍである第２導電膜と、
   前記第２導電膜上方に形成され、酸化イリジウムまたは酸化ルテニウムで形成された第３導電膜と
   を有する半導体装置。
2. 前記第２導電膜は、強誘電体材料にイリジウムまたはルテニウムが添加されて導電性となった材料で形成されている請求項１に記載の半導体装置。
3. さらに、
   前記半導体基板の第２領域上方に形成された他の下部電極と、
   前記他の下部電極上に形成された他の強誘電体膜と、
   前記他の強誘電体膜上に形成された他の上部電極と
   を有し、
   前記他の強誘電体膜は、前記強誘電体膜よりも厚く、
   前記上部電極の前記第２導電膜は、前記他の強誘電体膜の上層部分と共通な強誘電体材料に、イリジウムまたはルテニウムが添加されて導電性となった材料で形成されている請求項１または２に記載の半導体装置。
4. 前記下部電極、前記強誘電体膜、及び前記上部電極を有する強誘電体キャパシタは、メモリ素子の一部を形成し、前記他の下部電極、前記他の強誘電体膜、及び前記他の上部電極を有する強誘電体キャパシタは、平滑容量素子の一部を形成する請求項３に記載の半導体装置。
5. 半導体基板上方に、下部電極膜を形成する工程と、
   前記下部電極上に、強誘電体膜を形成する工程と、
   前記強誘電体膜上に、酸化イリジウムまたは酸化ルテニウムで第１導電膜を形成する工程と、
   前記第１導電膜上方に、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物で第２導電膜を、厚み０．５ｎｍ〜３０ｎｍで形成する工程と、
   前記第２導電膜上方に、酸化イリジウムまたは酸化ルテニウムで第３導電膜を形成する工程と
   を有する半導体装置の製造方法。
6. 前記第２導電膜を形成する工程は、
   前記第１導電膜上方に、ペロブスカイト構造あるいはビスマス層状結晶構造を持つＡＢＯ_ｘ型酸化物強誘電体膜を形成する工程と、
   前記第３導電膜の形成後、熱処理により、前記第１導電膜及び前記第３導電膜から、前記ＡＢＯ_ｘ型酸化物強誘電体膜へイリジウムまたはルテニウムを拡散させて、前記ＡＢＯ_ｘ型酸化物強誘電体膜を、導電性の前記第２導電膜に変換する工程と
   を有する請求項５に記載の半導体装置の製造方法。
7. さらに、前記第１導電膜を、第１領域で残すようにパターニングする工程を有し、
   前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成する工程は、前記第１領域では前記第１導電膜上に、前記第１領域の外側では前記強誘電体膜上に、前記ＡＢＯ_ｘ型酸化物強誘電体膜を形成し、
   前記ＡＢＯ_ｘ型酸化物強誘電体膜を、導電性の前記第２導電膜に変換する工程は、前記第１導電膜の近傍で、前記ＡＢＯ_ｘ型酸化物強誘電体膜を前記第２導電膜に変換し、前記第２導電膜の外側では、前記ＡＢＯ_ｘ型酸化物強誘電体膜を強誘電体のまま残し、
   前記第２導電膜上方に、前記第３導電膜を形成する工程は、前記第２導電膜の外側では、強誘電体のまま残される前記ＡＢＯ_ｘ型酸化物強誘電体膜上に、前記第３導電膜を形成する、請求項６に記載の半導体装置の製造方法。
8. さらに、前記第３導電膜を形成する工程の前に、熱処理を行なって、前記ＡＢＯ_ｘ型酸化物強誘電体膜を結晶化させる工程を有する請求項７に記載の半導体装置の製造方法。
9. さらに、パターニングにより、
   前記下部電極膜、前記強誘電体膜、及び、前記第１導電膜と前記第２導電膜と前記第３導電膜との積層を有する上部電極膜、を含む強誘電体キャパシタと、
   前記下部電極膜、前記強誘電体膜と前記ＡＢＯ_ｘ型酸化物強誘電体膜との積層を有する積層強誘電体膜、及び、前記第３導電膜を有する上部電極膜、を含む強誘電体キャパシタと
   を形成する工程を有する請求項７または８に記載の半導体装置の製造方法。
   

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