JP5076890B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置（ＤＲＡＭ）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。

また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ）についても、盛んに研究及び開発が行われている。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリには、動作が高速であり、消費電力が低く、書き込み／読み出しの耐久性が優れている等の特徴がある。

従来、強誘電体キャパシタの上部電極としては導電性酸化物膜が用いられており、これに接続される配線として、バリアメタル膜及びＡｌ膜から構成されたものが公知である。この配線では、バリアメタル膜に１００ｎｍ以上の厚さが要求され、厚さが１５０ｎｍのチタン窒化膜が用いられることがある。一方、ロジック回路部では、厚さが６０ｎｍのチタン膜と厚さが３０ｎｍのチタン窒化膜の積層体がバリアメタル膜として用いられることがある。このように、強誘電体メモリ部とロジック回路部との間では、バリアメタル膜の構成が相違している。

また、強誘電体メモリに対しても微細化の要請がある。しかし、Ａｌ膜を含む配線を用いてこの要請に応えることは困難である。

そこで、これらの不都合を解消すべく、タングステンを含むプラグを用いることが検討されている。

しかしながら、このようなプラグを形成するためには、グルー膜としてチタン膜又はチタン窒化膜を形成した後に、高温の還元雰囲気中でタングステン膜を形成することが必要であり、この時に水素が発生する。この水素の多くはチタン窒化膜によりブロックされるが、水素が大量に発生した場合には、上部電極まで到達することがある。そして、上部電極を構成する導電性酸化物膜、例えばイリジウム酸化膜を還元してしまう。この結果、図６に示すように、体積収縮に伴って上部電極とプラグとの間に空隙が発生し、コンタクト抵抗が不安定になる。

また、チタン膜又はチタン窒化膜が導電性酸化物膜中の酸素によって酸化されて、コンタクト抵抗が上昇することもある。

これらの課題を解決すべく種々の上部電極の構造が提案されている（特許文献１〜５）。しかしながら、これらの構造によっても、コンタクト抵抗の上昇を十分に抑えて安定したものとすることは困難である。

特開２０００−３４９２４６号公報 特開２０００−３４９２５３号公報 特開平９−２５１９８３号公報 特開２０００−１３３６３３号公報 特開２００４−８７９７８号公報

本発明の目的は、強誘電体キャパシタと配線との間のコンタクト抵抗を安定させることができる半導体装置及びその製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本願発明に係る半導体装置には、半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、前記強誘電体キャパシタを覆い、前記上部電極まで到達するコンタクトホールが形成された層間絶縁膜と、前記コンタクトホール内に形成され、タングステンを含有する導体プラグと、前記層間絶縁膜上に形成され、前記導体プラグを介して前記上部電極に電気的に接続された配線と、が設けられている。そして、前記上部電極には、導電性酸化物膜と、前記導電性酸化物膜上に形成され、イリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜からなる群から選択された１種であり、厚さが１５０ｎｍ以下であるキャップ膜と、が設けられている。前記導電性酸化物膜は、第１のイリジウム酸化膜と、前記第１のイリジウム酸化膜上に形成され、前記第１のイリジウム酸化膜より酸素の組成比が大きい第２のイリジウム酸化膜と、からなる。

本願発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後に、前記強誘電体キャパシタを覆う層間絶縁膜を形成する。次に、前記層間絶縁膜に、前記上部電極まで到達するコンタクトホールを形成する。また、前記コンタクトホール内に、タングステンを含有する導体プラグを形成する。次いで、前記層間絶縁膜上に、前記導体プラグを介して前記上部電極に電気的に接続される配線を形成する。そして、前記強誘電体キャパシタを形成する際に、前記上部電極を形成するに当たり、導電性酸化物膜を形成した後に、前記導電性酸化物膜上にイリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜からなる群から選択された１種の膜からなり、厚さが１５０ｎｍ以下であるキャップ膜を形成する。前記導電性酸化物膜として、第１の酸化物膜及び第２の酸化物膜を形成する。前記第１の酸化物膜として、第１のイリジウム酸化膜を形成し、前記第２の酸化物膜として、前記第１のイリジウム酸化膜上に、前記第１のイリジウム酸化膜より酸素の組成比が大きい第２のイリジウム酸化膜を形成する。

図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 図２Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂは、図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃは、図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄは、図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅは、図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆは、図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇは、図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈは、図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｉは、図２Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｊは、図２Ｉに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｋは、図２Ｊに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｌは、図２Ｋに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｍは、図２Ｌに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図３は、Ｉｒ膜の厚さとタングステンプラグの異常酸化との関係を示すグラフである。 図４は、本発明の第２の実施形態に係る強誘電体メモリを示す断面図である。 図５Ａは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｂは、図５Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｃは、図５Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｄは、図５Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｅは、図５Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図５Ｆは、図５Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。 図６は、上部電極とプラグとの間の空隙を示す電子顕微鏡写真である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１及びＭＯＳトランジスタ（スイッチング部）２が設けられている。

ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線３、ワード線４及びプレート線５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｌは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

先ず、図２Ａに示すように、シリコン基板等の半導体基板１０に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４を形成する。次いで、素子領域に、ゲート絶縁膜１６、ゲート電極（ゲート配線）１８、絶縁膜１９、サイドウォール絶縁膜２０及びソース／ドレイン拡散層２２を備えたトランジスタ２４を形成する。このトランジスタ２４が、図１中のＭＯＳトランジスタ２に相当する。

次いで、全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚が２００ｎｍのＳｉＯＮ膜（シリコン酸化窒化膜）を形成する。更に、全面にプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が６００ｎｍのシリコン酸化膜を形成する。これらのＳｉＯＮ膜及びシリコン酸化膜から層間絶縁膜２６が構成される。次に、例えばＣＭＰ法により、層間絶縁膜２６の表面を平坦化する。

次いで、図２Ｂに示すように、フォトリソグラフィー技術を用いて層間絶縁膜２６に、ソース／ドレイン拡散層２２に達するコンタクトホール３２と、ゲート電極（ゲート配線）１８に達するコンタクトホール（図示せず）とを形成する。次に、全面に、例えばスパッタ法により、膜厚が２０ｎｍ〜６０ｎｍのＴｉ膜を形成する。その後、例えばスパッタ法又はＣＶＤ法により、膜厚が３０ｎｍ〜５０ｎｍのＴｉＮ膜を形成する。Ｔｉ膜及びＴｉＮ膜からバリアメタル膜（図示せず）が構成される。

次に、全面に、例えばＣＶＤ法により、膜厚が５００ｎｍのタングステン膜（図示せず）を形成する。ＣＭＰ法により、層間絶縁膜２６の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール３２等内に埋め込まれ、タングステンを含有する導体プラグ３４が形成される。

次いで、図２Ｃに示すように、全面に、例えばプラズマＣＶＤ法により、膜厚が１００ｎｍの酸化防止膜２８を形成する。酸化防止膜２８としては、例えばＳｉＯＮ膜又はシリコン窒化膜を形成する。次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、膜厚が１３０ｎｍのシリコン酸化膜３０を形成する。続いて、窒素（Ｎ_２）雰囲気中で熱処理を行う。例えば、熱処理温度は６５０℃とし、熱処理時間は３０分間〜６０分間とする。

次に、図２Ｄに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、膜厚が２０ｎｍ〜１００ｎｍ（例えば２０ｎｍ）のチタン膜３６ａをＰｔ膜密着層として形成する。更に、全面に、例えばスパッタ法により、膜厚が１００ｎｍ〜３００ｎｍ（例えば１７５ｎｍ）のＰｔ膜３６ｂを下部電極膜として形成する。チタン膜３６ａ及びＰｔ膜３６ｂから強誘電体キャパシタの下部電極膜３６が構成される。

次いで、同じく図２Ｄに示すように、全面に、例えばスパッタ法により、強誘電体膜３８を形成する。強誘電体膜３８としては、例えば膜厚が１００ｎｍ〜２５０ｎｍ（例えば２００ｎｍ）のＰＺＴ膜を形成する。なお、強誘電体膜３８の形成方法はスパッタ法に限定されるものではない。例えば、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等により強誘電体膜３８を形成してもよい。

次いで、例えばＲＴＡ（Rapid Thermal Annealing）法により、酸素雰囲気中にて熱処理を行う。例えば、熱処理温度を６５０℃〜８００℃（例えば７５０℃）とし、熱処理時間を３０秒間〜１２０秒間（例えば６０秒間）とする。

次いで、同じく図２Ｄに示すように、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚が１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）のＩｒＯ_Ｘ膜４０ａ及び膜厚が１００ｎｍ〜３００ｎｍのＩｒＯ_Ｙ膜４０ｂを連続して形成する。この際、工程劣化を抑えるために、ＩｒＯ_Ｙ膜４０ｂの酸素の組成比Ｙが、ＩｒＯ_Ｘ膜４０ａの酸素の組成比Ｘより高くなるようにする。

更に、同じく図２Ｄに示すように、例えばスパッタ法又はＭＯＣＶＤ法により、膜厚が５ｎｍ〜１５０ｎｍ（例えば３０ｎｍ）の貴金属キャップ膜４０ｃを形成する。貴金属キャップ膜４０ｃとしては、触媒作用がＰｔよりも小さい貴金属からなる膜、例えばイリジウム（Ｉｒ）膜、ルテニウム（Ｒｕ）膜、ロジウム（Ｒｈ）膜又はパラジウム（Ｐｄ）膜を形成することが好ましい。貴金属キャップ膜４０ｃとしてＩｒ膜を形成する場合の成膜温度は、例えば４３０℃とする。Ｒｕ膜を形成する場合の成膜温度は、例えば４００℃とする。ＩｒＯ_Ｘ膜４０ａ、ＩｒＯ_Ｙ膜４０ｂ及び貴金属キャップ膜４０ｃから強誘電体キャパシタの上部電極膜４０が構成される。

なお、ＩｒＯ_Ｙ膜４０ｂ上にＰｔ膜を形成した場合には、Ｐｔの触媒作用により、後にプラズマＴＥＯＳＣＶＤ法等のＣＶＤ法で層間絶縁膜を形成する際に、原料中の水から水素が発生し、強誘電体膜３８の特性が劣化してしまう。また、後に、上部電極膜４０をエッチングした後に回復アニールを行うが、この際にＰｔ膜の表面に突起（ヒロック）が発生することもある。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィーにより、フォトレジスト膜を強誘電体キャパシタの上部電極の平面形状にパターニングする。続いて、図２Ｅに示すように、上部電極膜４０をエッチングする。エッチングガスとしては、例えばＡｒガス及びＣｌ_２ガスを用いる。その後、フォトレジスト膜を除去する。なお、チタン窒化膜からなるハードマスクを用いて上部電極膜４０のエッチングを行ってもよい。次いで、例えば酸素雰囲気にて、４００℃〜７００℃（例えば６５０℃）、３０分間〜１２０分間（例えば６０分間）の熱処理（回復アニール）を行う。この熱処理は、強誘電体膜３８の膜質を向上するためのものである。貴金属キャップ膜４０ｃが薄いので、酸素を強誘電体膜３８まで十分に到達させることが可能であり、上部電極の大きさに拘わらず、強誘電体膜３８を十分に回復させることができる。また、貴金属キャップ膜４０ｃの表面にヒロックが発生することもない。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィーにより、フォトレジスト膜を容量絶縁膜の平面形状にパターニングする。続いて、強誘電体膜をエッチングする。その後、フォトレジスト膜を除去する。次いで、酸素雰囲気にて、３００℃〜４００℃（例えば３５０℃）、３０分間〜１２０分間（例えば６０分間）の熱処理を行う。

次いで、同じく図２Ｅに示すように、例えばスパッタ法又はＣＶＤ法により、バリア膜４４を形成する。バリア膜４４としては、例えば膜厚が２０ｎｍ〜１５０ｎｍの酸化アルミニウム膜を形成する。酸化アルミニウム膜を形成する方法はスパッタ法又はＣＶＤ法に限定されないが、強誘電体膜３８へのダメージを考慮すると、ＭＯＣＶＤ法以外の方法を採用することが好ましい。次いで、酸素雰囲気にて、例えば４００℃〜６００℃、３０分間〜１２０分間の熱処理を行う。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィーにより、フォトレジスト膜を強誘電体キャパシタの下部電極の平面形状にパターニングする。続いて、バリア膜４４及び下部電極膜３６をエッチングする。この結果、下部電極が形成される。パターニングされた上部電極膜４６、強誘電体膜３８及び株電極膜３６から強誘電体キャパシタ４２が構成され、この強誘電体キャパシタ４２が図１中の強誘電体キャパシタ１に相当する。また、バリア膜４４は、上部電極膜４０及び強誘電体膜３８を覆うように残存する。その後、フォトレジスト膜を除去する。次いで、酸素雰囲気にて、例えば３５０℃〜６００℃（例えば３５０℃）、３０分間〜６０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜４６を形成する。バリア膜４６としては、例えば膜厚が２０ｎｍ〜５０ｎｍの酸化アルミニウム膜を形成する。バリア膜４６により強誘電体キャパシタ４２の全体が覆われる。

バリア膜４６の形成後には、酸素雰囲気にて、例えば５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。この結果、強誘電体膜３８に酸素が供給され、強誘電体キャパシタ４２の電気的特性が回復する。

次いで、図２Ｆに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１５００ｎｍのシリコン酸化物から構成される層間絶縁膜４８を形成する。層間絶縁膜４８としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、層間絶縁膜５０として、例えば、絶縁性を有する無機膜等を形成してもよい。層間絶縁膜５０の形成後、例えばＣＭＰ法により、層間絶縁膜４８の表面を平坦化する。

次いで、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、層間絶縁膜４８中の水分が除去されると共に、層間絶縁膜４８の膜質が変化し、層間絶縁膜４８中に水分が入りにくくなる。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば７．６２ｍｍ（０．３インチ）とする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば約４００Ｐａ（３Ｔｏｒｒ）とする。なお、熱処理を行った後に、Ｎ_２Ｏガス等を用いて発生させたプラズマ雰囲気に層間絶縁膜４８を暴露してもよい。熱処理により、層間絶縁膜４８中に存在する水分が除去される。そして、Ｎ_２Ｏガス等を用いて発生させたプラズマ雰囲気に層間絶縁膜４８を暴露すると、層間絶縁膜４８の膜質が変化し、層間絶縁膜４８中に水分が入り込みにくくなる。

次に、図２Ｇに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜５０を形成する。バリア膜５０としては、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された層間絶縁膜４８上にバリア膜５０が形成されるため、バリア膜５０は平坦となる。

次に、図２Ｈに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、層間絶縁膜５２を形成する。層間絶縁膜５２としては、例えば膜厚が１００ｎｍ〜３００ｎｍのシリコン酸化膜を形成する。なお、層間絶縁膜５２として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。次に、例えばＣＭＰ法により、層間絶縁膜５２の表面を平坦化する。

次いで、図２Ｉに示すように、フォトリソグラフィー技術を用い、層間絶縁膜５２、バリア膜５０及び層間絶縁膜４８に、強誘電体キャパシタ４２の上部電極４０まで達するコンタクトホール５３と、強誘電体キャパシタ４２の下部電極３６まで達するコンタクトホール（図示せず）とを形成する。

次いで、酸素雰囲気にて、４００℃〜６００℃、３０分間〜１２０分間（６０分間）の熱処理を行う。基板温度は、例えば５００℃〜６００℃とする。この結果、強誘電体膜３８に酸素が供給され、強誘電体キャパシタ４２の電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行ってもよい。オゾン雰囲気中にて熱処理が行われた場合にも、強誘電体膜３８に酸素が供給されて、強誘電体キャパシタ４２の電気的特性が回復する。

その後、図２Ｊに示すように、フォトリソグラフィー技術を用い、層間絶縁膜５２、バリア膜５０、層間絶縁膜４８、バリア膜４６、シリコン酸化膜３０及び酸化防止膜２８に、導体プラグ３４まで達するコンタクトホール５４を形成する。続いて、Ａｒガスを用いたプラズマ洗浄を行う。この結果、導体プラグ３４の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が１０ｎｍ除去されるような条件とする。但し、後述のように、プラズマ洗浄を省略してもよい。

次に、全面に、例えばスパッタ法により、膜厚が２０ｎｍ〜１００ｎｍのＴｉＮ膜５６ａをグルー膜として形成する。なお、グルー膜の形成に当たっては、スパッタ法によりＴｉ膜を形成した後に、ＭＯＣＶＤ法によりＴｉＮ膜を形成してもよい。なお、ＭＯＣＶＤ法によりＴｉＮ膜を形成した後には、脱炭素除去処理として、４００℃以上でＮ_２及びＨ_２のプラズマを用いたアニール処理を行う必要がある。但し、本実施形態では耐水素防止膜として機能する貴金属キャップ膜４０ｃが形成され、その表面の異常凹凸の程度が極めて小さいため、Ｔｉ膜の異常酸化及び上部電極の還元という問題は生じない。

次いで、全面に、例えばＣＶＤ法により、膜厚が３００ｎｍ〜６００ｎｍのタングステン膜５６ｂを形成する。タングステン膜５６ｂの形成に当たっては、例えば初期よりも後期において水素の供給量を多くする。その後、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、タングステン膜５６ｂ及びＴｉＮ膜５６ａを研磨する。この結果、図２Ｋに示すように、コンタクトホール５３、５４等内に埋め込まれ、タングステンを含有する導体プラグ５６が形成される。

次いで、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、タングステン膜５６ｂ等の研磨の際に層間絶縁膜５２及び５０中に入り込んだ水分が除去されると共に、層間絶縁膜５２の膜質が変化し、層間絶縁膜５２中に水分が入りにくくなる。また、この熱処理により、層間絶縁膜５２の表面が窒化され、層間絶縁膜５２の表面にＳｉＯＮ膜（図示せず）が形成される。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば７．６２ｍｍ（０．３インチ）とする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば約４００Ｐａ（３Ｔｏｒｒ）とする。続いて、Ａｒガスを用いたプラズマ洗浄を行う。この結果、導体プラグ５６の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が１０ｎｍ除去されるような条件とする。

次に、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＮ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜、及び、膜厚が７０ｎｍのＴｉＮ膜（いずれも図示せず）を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層膜をパターニングする。この結果、図２Ｍに示すように、積層膜からなる配線（第１金属配線層）５８が形成される。

次に、例えば高密度プラズマＣＶＤ（High Density Plasma enhanced
Chemical Vapor Deposition）法により、膜厚が７５０ｎｍのシリコン酸化膜６０を形成する。次いで、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１１００ｎｍのシリコン酸化膜６２を形成する。原料ガスとしては、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、シリコン酸化膜６０及び６２の形成方法は、上述のものに限定されるものではない。例えば、シリコン酸化膜６０及び６２の両方を、プラズマＴＥＯＳＣＶＤ法により形成してもよい。

次に、例えばＣＭＰ法により、シリコン酸化膜６２の表面を平坦化する。続いて、Ｎ_２Ｏガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、シリコン酸化膜６２及び６０中の水分が除去されると共に、シリコン酸化膜６２及び６０の膜質が変化し、シリコン酸化膜６２及び６０中に水分が入り込みにくくなる。この熱処理における基板温度は、例えば３５０℃とする。

次いで、フォトリソグラフィー技術を用い、シリコン酸化膜６２及び６０に、配線５８まで達するコンタクトホール６３を形成する。その後、Ａｒガスを用いたプラズマ洗浄を行う。この結果、配線５８の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が２５ｎｍ除去されるような条件とする。

次に、例えばスパッタ法により、膜厚が１０ｎｍのＴｉ膜（図示せず）を形成する。更に、例えばＭＯＣＶＤ法により、膜厚が３．５μｍ〜７μｍのＴｉＮ膜（図示せず）を形成する。Ｔｉ膜及びＴｉＮ膜からバリアメタル膜が構成される。次いで、例えばＣＶＤ法により、膜厚が３００ｎｍ〜６００ｎｍのタングステン膜（図示せず）を形成する。

続いて、例えばＣＭＰ法により、シリコン酸化膜６２の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール６３内に埋め込まれ、タングステンを含有する導体プラグ６４が形成される。

次に、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、タングステン膜等の研磨の際にシリコン酸化膜６２及び６０中に入り込んだ水分が除去されると共に、シリコン酸化膜６２及び６０の膜質が変化し、シリコン酸化膜６２及び６０中に水分が入り込みにくくなる。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば７．６２ｍｍ（０．３インチ）とする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば約４００Ｐａ（３Ｔｏｒｒ）とする。

次に、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＮ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜、及び、膜厚が７０ｎｍのＴｉＮ膜（いずれも図示せず）を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層膜をパターニングする。この結果、積層膜からなる配線（第２金属配線層）６６が形成される。

次に、例えば高密度プラズマＣＶＤ法により、膜厚が７５０ｎｍのシリコン酸化膜６８を形成する。次いで、プラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１１００ｎｍのシリコン酸化膜７０を形成する。なお、シリコン酸化膜６８及び７０の形成方法は、上述のものに限定されるものではない。例えば、シリコン酸化膜６８及び７０の両方を、プラズマＴＥＯＳＣＶＤ法により形成してもよい。

次に、例えばＣＭＰ法により、シリコン酸化膜７０の表面を平坦化する。続いて、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、シリコン酸化膜６８及び７０中の水分が除去されると共に、シリコン酸化膜６８及び７０の膜質が変化し、シリコン酸化膜６８及び７０中に水分が入り込みにくくなる。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。対向電極のギャップは、例えば７．６２ｍｍ（０．３インチ）とする。印加する高周波電力は、例えば５２５Ｗとする。チャンバ内の気圧は、例えば約４００Ｐａ（３Ｔｏｒｒ）とする。

次いで、フォトリソグラフィー技術を用い、シリコン酸化膜６８及び７０に、配線６６まで達するコンタクトホール７２を形成する。その後、Ａｒガスを用いたプラズマ洗浄を行う。この結果、配線６６の表面に存在する自然酸化膜等が除去される。プラズマ洗浄の条件は、例えば熱酸化膜が２５ｎｍ除去されるような条件とする。

次に、例えばスパッタ法により、膜厚が１０ｎｍのＴｉ膜（図示せず）を形成する。更に、例えばＭＯＣＶＤ法により、膜厚が３．５μｍ〜７μｍのＴｉＮ膜（図示せず）を形成する。Ｔｉ膜及びＴｉＮ膜からバリアメタル膜が構成される。次いで、例えばＣＶＤ法により、膜厚が３００ｎｍ〜６００ｎｍのタングステン膜（図示せず）を形成する。

続いて、例えばＣＭＰ法により、シリコン酸化膜７０の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。この結果、コンタクトホール７２内に埋め込まれ、タングステンを含有する導体プラグ７４が形成される。

次に、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、タングステン膜等の研磨の際にシリコン酸化膜７０及び６８中に入り込んだ水分が除去されると共に、シリコン酸化膜７０及び６８の膜質が変化し、シリコン酸化膜７０及び６８中に水分が入り込みにくくなる。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。

次に、例えばスパッタ法により、膜厚が６０ｎｍのＴｉ膜、膜厚が３０ｎｍのＴｉＮ膜、膜厚が３６０ｎｍのＡｌＣｕ合金膜、膜厚が５ｎｍのＴｉ膜、及び、膜厚が７０ｎｍのＴｉＮ膜（いずれも図示せず）を順次形成する。この結果、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜からなる積層膜が形成される。次に、フォトリソグラフィー技術を用い、積層膜をパターニングする。この結果、積層膜からなる配線（第３金属配線層）７６が形成される。

次に、例えば高密度プラズマＣＶＤ法により、膜厚が７００ｎｍのシリコン酸化膜７８を形成する。なお、シリコン酸化膜７８の形成方法は、上述のものに限定されるものではない。例えば、シリコン酸化膜７８を、プラズマＴＥＯＳＣＶＤ法により形成してもよい。

次に、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、シリコン酸化膜７８中の水分が除去されると共に、シリコン酸化膜７８の膜質が変化し、シリコン酸化膜７８中に水分が入り込みにくくなる。この熱処理における基板温度は、例えば３５０℃とする。Ｎ_２Ｏガスの流量は、例えば１０００ｓｃｃｍとする。Ｎ_２ガスの流量は、例えば２８５ｓｃｃｍとする。

次に、例えばＣＶＤ法により、膜厚が５００ｎｍのシリコン窒化膜８０をシリコン酸化膜７８上に形成する。シリコン窒化膜８０により、水分の侵入が遮断され、水分により配線７６、６６及び５８等が腐食するという弊害が防止される。

次に、フォトリソグラフィー技術を用い、シリコン窒化膜８０及びシリコン酸化膜７８に、電極パッドに達する開口部（図示せず）を形成する。その後、例えばスピンコート法により、例えば膜厚が２μｍ〜１０μｍのポリイミド膜８２を形成する。次に、フォトリソグラフィー技術を用い、ポリイミド膜８２に、電極パッドに達する開口部（図示せず）を形成する。このようにして、本実施形態に係る半導体装置を完成させる。

このようにして製造された半導体装置においては、触媒作用がＰｔよりも低い貴金属からなる貴金属キャップ膜４０ｃが上部電極の最上部に存在している。このため、タングステン膜５６ｂを形成する際に水素が発生しても、この水素はＩｒＯ_Ｙ膜４０ｂ及びＩｒＯ_Ｘ膜４０ａまで到達することはない。このため、上部電極の還元が抑制され、上部電極のコンタクト抵抗を安定させることができる。

また、本実施形態では、バリア膜５０上に層間絶縁膜５２が形成され、層間絶縁膜５２上に配線５８が形成されている。従って、バリア膜５０の劣化が層間絶縁膜５２によって抑制され、バリア膜５０の機能が十分に発揮し得る。また、バリア膜５０上に層間絶縁膜５２を形成されているため、配線５８を形成するためのパターニングの際に、バリア膜５０までもがエッチングされるという事態を防止することができる。更に、配線５８についても高い信頼性を得ることができる。

また、本実施形態では、導体プラグ５６が、ソース／ドレイン拡散層１４に直接接続されておらず、導体プラグ３４を介してソース／ドレイン拡散層１４に接続されている。

仮に、導体プラグ５６をソース／ドレイン拡散層１４に直接接続しようとする場合には、層間絶縁膜５２及び４８等のみならず、バリア膜５０をもエッチングして、ソース／ドレイン拡散層１４まで達するコンタクトホールを形成する必要がある。しかし、酸化アルミニウム膜等のバリア膜５０のエッチング特性は層間絶縁膜５２及び４８等と大きく相違しているため、ソース／ドレイン拡散層１４にダメージを与えることなく、かかるコンタクトホールを形成することは極めて困難である。

これに対し、本実施形態では、導体プラグ３４を介しているため、ソース／ドレイン拡散層１４にダメージを与えることなく、配線５８とソース／ドレイン拡散層１４とを電気的に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留りで製造することができる。

また、本実施形態では、層間絶縁膜２６上に酸化防止膜２８が形成されている。このため、シリコン酸化膜３０等の形成の際に、導体プラグ３４の表面の酸化を防止することができ、導体プラグ５６と導体プラグ３４との間のコンタクト抵抗を低く抑えることができる。

なお、本実施形態では、下部電極膜３６の表面がＰｔ膜３６ｂであるため、自然酸化膜は生じにくく、コンタクトホール５４を形成した後にプラズマ洗浄を行わなくとも、この部分ではコンタクト抵抗が上昇しにくい。また、上部電極膜４０の表面が貴金属キャップ膜４０ｃであるため、この部分でも自然酸化膜は生じにくく、コンタクト抵抗が上昇しにくい。従って、コンタクトホール５４を形成した後のプラズマ洗浄を省略してもよい。プラズマ洗浄を省略する場合には、貴金属キャップ膜４０ｃの膜厚が減少しないため、この減少を考慮して貴金属キャップ膜４０ｃを厚めに形成しておく必要はない。従って、貴金属キャップ膜４０ｃの加工が容易になる。なお、貴金属キャップ膜４０ｃが形成されておらず、ＩｒＯ_Ｙ膜４０ｂが露出している場合には、プラズマ洗浄を行わなければ、上部電極のコンタクト抵抗が約３倍まで上昇してしまう。

ここで、貴金属キャップ膜４０ｃの厚さについて説明する。貴金属キャップ膜４０ｃには一定の酸素透過性が必要とされる。これは、上部電極形成時等に強誘電体膜３８に生じたダメージを回復させるために、例えば６００℃〜８００℃の酸素雰囲気中で３０分間〜６０分間のアニール処理を行うためである。このアニール処理では、強誘電体メモリのメモリセルを構成するような小さい強誘電体キャパシタでは、上方及び側方から酸素が強誘電体膜３８中に浸透する。一方、平滑キャパシタ等の大きい強誘電体キャパシタでは、側方からの浸透は不十分であるため、上方からの浸透が重要である。このため、このような大きな強誘電体キャパシタへの本発明の適用を考慮すると、貴金属キャップ膜４０ｃに一定の酸素透過性が必要とされるのである。また、貴金属キャップ層Ｉｒ膜４２ｃが厚すぎると、そのエッチングによる加工が困難となることもある。

そこで、本願発明者は、Ｉｒ膜の厚さと酸素透過性との関係について試験を行った。この試験では、ウェーハ上にタングステンプラグを形成し、その上に厚さが２０ｎｍ〜１９０ｎｍのＩｒ膜を形成した。次に、ウェーハに対して４００℃〜７００℃の酸素雰囲気でのアニール処理を３０分間行った。そして、タングステンプラグの異常酸化（突起状態）の有無の観察を行った。この結果を図３に示す。図３の横軸はＩｒ膜の厚さを示している。また、縦軸は、タングステンプラグに異常酸化が生じない上限の温度（Ｉｒが酸素をバリアする温度）を示している。

図３に示すように、厚さが２０ｎｍの場合、４３０℃以下ではタングステンプラグは酸化しなかったが、４３０℃を超えると酸化した。一方、厚さが１９０ｎｍの場合、６５０℃でもタングステンプラグは酸化しなかった。また、６５０℃では、Ｉｒ膜の厚さが約１５０ｎｍ以上では、タングステンプラグが酸化しなかった。このため、Ｉｒ膜の厚さは１５０ｎｍ以下とすることが好ましい。

例えば、一辺の長さが５０μｍの強誘電体キャパシタにおいては、貴金属キャップ膜４０ｃの厚さが２００ｎｍの場合のスイッチング電荷量は、貴金属キャップ膜４０ｃの厚さが７５ｎｍ以下の場合の２０％程度である。このことは、厚さが２００ｎｍの場合には強誘電体膜３８が２０％しか回復していないことを意味している。一方、貴金属キャップ膜４０ｃが７５ｎｍ以下の場合は、強誘電体キャパシタのサイズに拘わらず、そのスイッチング電荷量は貴金属キャップ膜４０ｃがない場合と同程度となり、十分な回復が行われているといえる。従って、酸素を十分に透過させるためには、貴金属キャップ膜４０ｃの厚さは７５ｎｍ以下であることがより好ましい。このような傾向は、他の元素からなる貴金属キャップ膜４０ｃにおいても同様である。

一方、貴金属キャップ膜４０ｃが薄すぎると、従来のように、コンタクト抵抗が上昇したり、不安定となったりすることがある。このため、貴金属キャップ膜４０ｃの厚さは５ｎｍ以上であることが好ましい。特に、コンタクトホール形成時のオーバーエッチングを考慮すると、１５ｎｍ以上であることがより好ましい。つまり、貴金属キャップ膜４０ｃの厚さは、１５ｎｍ〜７５ｎｍであることが最も好ましい。

また、貴金属キャップ膜４０ｃの成膜温度は、内部応力が生じにくいものとすることが好ましい。例えば、成膜温度が４００℃以下であると、圧縮方向の応力が作用しやすくなる。また、成膜温度が５００℃以上であると、引張方向の応力が作用しやすくなる。従って、成膜温度は４００℃乃至５００℃とすることが好ましい。

なお、Ａｌ膜を含む配線の代わりに、例えばダマシン法を採用してＣｕ配線を形成してもよい。

また、Ｐｔ膜密着層としてチタン膜３６ａの代わりに、例えばスパッタ法又はＣＶＤ法により、膜厚が２０ｎｍ〜１００ｎｍ（例えば２０ｎｍ）の酸化アルミニウム膜を形成してもよい。

また、強誘電体膜３８を形成した後の熱処理を、アルゴンと酸素との混合ガスの雰囲気中で行ってもよい。この場合、例えば、熱処理温度を５５０℃〜６５０℃（例えば５５０℃）とし、熱処理時間を３０秒間〜１２０秒間（例えば９０秒間）とする。

また、ＩｒＯ_Ｘ膜４０ａを形成した後でＩｒＯ_Ｙ膜４０ｂを形成する前に、ＲＴＡ法により、アルゴンと酸素との混合ガスの雰囲気中で熱処理を行ってもよい。この場合、例えば、熱処理温度を６５０℃〜８００℃とし、熱処理時間を１０秒間〜１２０秒間とする。この熱処理により、ＩｒＯ_Ｘ膜４０ａが完全に結晶化すると共に、ＩｒＯ_Ｘ膜４０ａと強誘電体膜３８との界面がより良好なものとなる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。

第２の実施形態では、配線（第１金属配線層）５８と配線（第２金属配線層）６６との間にバリア膜８４が形成され、配線（第２金属配線層）６６と配線（第３金属配線層）７６との間にバリア膜８６が形成されている。即ち、平坦化されたシリコン酸化膜６２上にバリア膜８４及びシリコン酸化膜６５が順次形成され、その上に配線６６が形成されている。また、平坦化されたシリコン酸化膜７０上にバリア膜８６及びシリコン酸化膜７１が順次形成され、その上に配線７６が形成されている。バリア膜８４及び８６は、例えば膜厚が５０ｎｍの酸化アルミニウム膜である。また、シリコン酸化膜６５及び７１の膜厚は、例えば１００ｎｍである。

第２の実施形態に係る半導体装置を製造するに当たっては、第１の実施形態と同様にしてシリコン酸化膜６２の平坦化までの一連の処理を行った後、バリア膜８４及びシリコン酸化膜６５を順次形成する。その後、第１の実施形態と同様にして、配線６６の形成からシリコン酸化膜７０の平坦化までの一連の処理を行う。次いで、バリア膜８６及びシリコン酸化膜７１を順次形成する。

その後、第１の実施形態と同様にして、配線７６の形成から、パッド開口部の形成までの処理を行い、半導体装置を完成させる。

このような第２の実施形態によれば、より多数のバリア膜が形成されているため、より高い水素バリア性を得ることができる。従って、歩留まりをより向上させることができる。

従って、特に加速寿命試験の一つであるＰＴＨＳ（Pressure Temperature Humidity
Stress）試験（ＪＥＤＥＣ規格等）においても、良好な試験結果を得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第１及び第２の実施形態では、強誘電体キャパシタ４２の構造がプレーナ型とされているが、第３の実施形態には、構造がスタック型の強誘電体キャパシタが設けられている。以下、第３の実施形態について詳細に説明するが、便宜上、その断面構造については、その製造方法と共に説明する。図５Ａ乃至図５Ｆは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態では、先ず、図５Ａに示すように、シリコン基板等の半導体基板３１１の表面にウェル３１２を形成する。次いで、半導体基板３１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域３１３を形成する。続いて、ゲート絶縁膜３１４、ゲート電極３１５、キャップ膜３１６、サイドウォール３１７、ソース／ドレイン拡散層３１８及びシリサイド層３１９をウェル３１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ３２０を形成する。このＭＯＳトランジスタ３２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ３２０には、ソース及びドレイン用に２個のソース／ドレイン拡散層３１８を形成するが、その一方は、２個のＭＯＳトランジスタ３２０間で共有させる。

次に、全面にシリコン酸窒化膜３２１（厚さ：２００ｎｍ）を、ＭＯＳトランジスタ３２０を覆うようにして形成し、更に全面に層間絶縁膜としてシリコン酸化膜３２２（厚さ：１０００ｎｍ）を形成し、ＣＭＰ（化学機械的研磨）等によりシリコン酸化膜３２２を平坦化する。シリコン酸窒化膜３２１は、シリコン酸化膜３２２を形成する際のゲート絶縁膜３１４等の水素劣化を防止するために形成されている。その後、各シリサイド層３１９まで到達するコンタクトホールをシリコン酸化膜３２２及びシリコン酸窒化膜３２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜３２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、導体プラグ３２４を形成する。

続いて、図５Ｂに示すように、シリコン酸化膜３２２上に、イリジウム膜３２５を、例えばスパッタ法で形成する。このときの条件としては、例えば基板温度を５００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３５Ｐａとし、成膜時間を１７６秒間とする。この結果、厚さが２５０ｎｍ程度のイリジウム膜３２５が得られる。

次に、イリジウム膜３２５上に酸化イリジウム膜３２６を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を６０ｓｃｃｍとし、Ｏ_２ガスの流量を６０ｓｃｃｍとし、チャンバ内の圧力を０．３７Ｐａとし、成膜時間を１０秒間とする。この結果、厚さが２８ｎｍ程度の酸化イリジウム膜３２６が得られる。

次いで、酸化イリジウム膜３２６上に白金膜３２７を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３８Ｐａとし、成膜時間を８秒間とする。この結果、厚さが１５ｎｍ程度の白金膜３２７が得られる。

その後、白金膜３２７上に白金酸化物膜３２８を、例えばスパッタ法で形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を３６ｓｃｃｍとし、Ｏ_２ガスの流量を１４４ｓｃｃｍとし、チャンバ内の圧力を６．２Ｐａとし、成膜時間を２２秒間とする。この結果、厚さが２５ｎｍ程度の白金酸化物膜３２８が形成される。そして、白金酸化物膜３２８上に白金膜３２９を、例えばスパッタ法で形成する。このときの条件としては、例えば基板温度を１００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．４Ｐａとし、成膜時間を３２秒間とする。この結果、厚さが５０ｎｍ程度の白金膜３２９が形成される。

これらのイリジウム膜３２５、酸化イリジウム膜３２６、白金膜３２７、白金酸化物膜３２８及び白金膜３２９からバリアメタル膜及び下部電極膜が構成される。バリアメタル膜及び下部電極膜として、次のような積層体を用いてもよい。例えば、（ａ）Ｔｉ膜上にＩｒ膜が形成された積層体、（ｂ）ＴｉＡｌＮ膜上に、Ｔｉ膜及びＩｒ膜が順次形成された積層体、（ｃ）Ｔｉ膜上にＰｔ膜が形成された積層体、（ｄ）ＩｒＯ_２膜上にＰｔ膜が形成された積層体、（ｅ）ＲｕＯ_２膜上にＰｔ膜が形成された積層体、（ｆ）ＬＳＣＯ（Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３）膜上にＰｔ膜が形成された積層体、（ｇ）ＴｉＡｌＮ膜上に、Ｔｉ膜及びＰｔ膜が順次形成された積層体等を用いてもよい。つまり、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、ＳｒＲｕＯ_３及びＴｉＡｌＮからなる群から選択された少なくとも１種を含む金属又は金属酸化物の、単膜及び積層導電性膜を用いることができる。

上記の積層体を形成した後、例えば７５０℃で、Ａｒ雰囲気中の急速加熱処理（ＲＴＡ）を６０秒間施すことにより、白金膜３２９を結晶化させる。次いで、図５Ｃに示すように、白金膜３２９上に強誘電体膜、例えばＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）膜３３０を、例えばスパッタ法で形成し、その結晶化アニールを行う。ＰＬＺＴ膜３３０は、例えばＭＯＣＶＤ法により形成することもできるが、ＭＯＣＶＤ法を用いる場合には、下部電極膜の構成を他のものに変更することが望ましい。

結晶化アニールの後、ＰＬＺＴ膜３３０上に上部電極膜３３１をスパッタリングにより形成する。上部電極膜３３１は、例えば互いに組成の異なる２層の酸化イリジウム膜と貴金属キャップ膜とから構成する。１層目の酸化イリジウム膜３３１ａの形成では、例えば基板温度を室温とし、成膜パワを２ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、Ｏ_２ガスの流量を５９ｓｃｃｍとする。そして、酸化イリジウム膜３３１ａは、例えば５０ｎｍ程度とする。酸化イリジウム膜３３１ａを形成した後には、アニールを行い、その後、２層目の酸化イリジウム膜３３１ｂを形成する。酸化イリジウム膜３３１ｂは、例えば７５乃至１２５ｎｍ程度とする。続いて、例えばスパッタ法により、貴金属キャップ膜３３１ｃを酸化イリジウム膜３３１ｂ上に形成する。このときの条件としては、例えば、基板温度を４２５℃以上とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、成膜時間を２１秒間とする。この結果、厚さが３０ｎｍ程度の貴金属キャップ膜３３１ｃが形成される。続いて、半導体基板（ウェーハ）３１１の背面（裏面）の洗浄を行う。

そして、上部電極膜３３１、ＰＬＺＴ膜３３０、白金膜３２９、白金酸化物膜３２８、白金膜３２７、酸化イリジウム膜３２６及びイリジウム膜３２５をパターニングする際にハードマスクとして用いる窒化チタン膜（図示せず）及びＴＥＯＳを用いたシリコン酸化膜（図示せず）を順次形成する。窒化チタン膜は、例えば２００℃で形成し、その厚さは２００ｎｍ程度である。また、シリコン酸化膜は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。

次に、シリコン酸化膜及び窒化チタン膜をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。次いで、シリコン酸化膜及び窒化チタン膜をハードマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３３１、ＰＬＺＴ膜３３０、白金膜３２９、白金酸化物膜３２８、白金膜３２７、酸化イリジウム膜３２６及びイリジウム膜３２５を一括して加工することにより、図５Ｄに示すように、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。その後、ハードマスク（シリコン酸化膜及び窒化チタン膜）を除去する。続いて、酸素雰囲気にて、例えば３００℃〜５００℃、３０分間〜１２０分間の熱処理を行う。

次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜３３５を形成する。バリア膜３３５としては、例えばスパッタ法又はＣＶＤ法により膜厚が５０ｎｍの酸化アルミニウム膜を形成する。続いて、成膜やエッチングプロセス等によるＰＬＺＴ膜３３０へのダメージを回復するために、回復アニールを施す。例えば酸素雰囲気にて、５００℃〜７００℃、３０分間〜１２０分間の熱処理を行う。

次に、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚が１５００ｎｍのシリコン酸化物から構成される層間絶縁膜３３６を形成する。層間絶縁膜３３６としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、層間絶縁膜３３６として、例えば、絶縁性を有する無機膜等を形成してもよい。層間絶縁膜３３６の形成後、例えばＣＭＰ法により、層間絶縁膜３３６の表面を平坦化する。

続いて、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。熱処理の結果、層間絶縁膜３３６中の水分が除去されると共に、層間絶縁膜３３６の膜質が変化し、層間絶縁膜３３６中に水分が入りにくくなる。

その後、図５Ｅに示すように、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜３３８を形成する。バリア膜３３８としては、例えば、膜厚が５０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。平坦化された層間絶縁膜３３６上にバリア膜３３８が形成されるため、バリア膜３３８は平坦となる。

次に、図５Ｆに示すように、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、層間絶縁膜３３９を形成する。層間絶縁膜３３９としては、例えば膜厚が８００ｎｍ〜１０００ｎｍのシリコン酸化膜を形成する。なお、層間絶縁膜３３９として、ＳｉＯＮ膜又はシリコン窒化膜等を形成してもよい。次に、例えばＣＭＰ法により、層間絶縁膜３３９の表面を平坦化する。

その後、パターニング及びエッチング技術を用いて導体プラグ３２４まで到達するコンタクトホールを層間絶縁膜３３９、バリア膜３３８、層間絶縁膜３３６及びバリア膜３３５に形成する。

その後、第１の実施形態における導体プラグ５６の形成と同様にして、導体プラグ５６及び配線５８を形成する。続いて、第２の実施形態と同様にして、シリコン酸化膜６０の形成から、パッド開口部の形成までの処理を行い、半導体装置を完成させる。なお、強誘電体キャパシタに接続される配線５６はプレート線に接続され、導体プラグ５６を介してＭＯＳトランジスタ３２０に接続される配線はビット線に接続される。

このようなスタック型の強誘電体キャパシタに応用した実施形態においても、第１の実施形態等と同様に、コンタクト抵抗を安定させることができると共に、強誘電体膜３３０のダメージを十分に回復させることができる。従って、歩留まりが向上すると共に、より厳しい条件下での寿命が向上する。

なお、本発明において、バリア膜は、酸化アルミニウム膜及び酸化チタン膜に限定されず、金属酸化膜又は金属窒化膜等の、少なくとも水素又は水の拡散を防止することができる膜であればよい。例えば、Ａｌ窒化膜、Ａｌ酸窒化膜、Ｔａ酸化膜、Ｔａ窒化膜及びＺｒ酸化膜、Ｓｉ酸窒化膜等を用いることができる。但し、金属酸化膜は緻密であるため、比較的薄い場合であっても、水素の拡散を確実に防止することが可能である。従って、微細化の観点からはバリア膜として金属酸化物を用いることが好ましい。

また、強誘電体膜を構成する物質の結晶構造は、ペロブスカイト型構造に限定されるものではなく、例えばＢｉ層状構造であってもよい。また、強誘電体膜を構成する物質の組成も特に限定されるものではない。例えば、アクセプタ元素として、Ｐｂ（鉛）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｂｉ（ビスマス）、Ｂａ（バリウム）、Ｌｉ（リチウム）及び／又はＹ（イットリウム）が含有されていてもよく、ドナー元素として、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｂｉ（ビスマス）及び／又はＳｒ（ストロンチウム）が含有されていてもよい。

強誘電体膜を構成する物質の化学式としては、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ_３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ_３、ＳｒＢｉ_２（Ｔａ_ｘＮｂ_１−Ｘ）_２Ｏ_９、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｂｉ_４Ｔｉ_２Ｏ_１２、Ｂｉ_４Ｔｉ_３Ｏ_９、及びＢａＢｉ_２Ｔａ_２Ｏ_９が挙げられるが、これらに限定されない。また、これらにＳｉが添加されていてもよい。

また、本発明は強誘電体メモリへの適用に限定されるものではなく、例えば、ＤＲＡＭ等に適用されてもよい。ＤＲＡＭに適用される場合には、強誘電体膜の代わりに、例えば、（ＢａＳｒ）ＴｉＯ_３膜（ＢＳＴ膜）、ＳｒＴｉＯ_３膜（ＳＴＯ膜）、Ｔａ_２Ｏ_５膜等の高誘電体膜を用いればよい。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体膜のことである。

また、上部電極及び下部電極の組成も特に限定されない。下部電極は、例えば、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及び／又はＰｄ（パラジウム）から構成されていてもよく、これらの酸化物から構成されていてもよい。上部電極の貴金属キャップ膜より下の層は、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及び／又はＰｄの酸化物から構成されていてもよい。また、上部電極は、複数の膜が積層されて構成されていてもよい。

更に、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体が、記憶部及びスイッチング部を兼用する構成となっていてもよい。この場合、ＭＯＳトランジスタのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。

また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法、エピタキシャル成長法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を採用することができる。

以上詳述したように、本発明によれば、強誘電体キャパシタの特性を低下させることなく、強誘電体キャパシタと配線との間のコンタクト抵抗を安定させることができる。

Claims (5)

1. 半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
   前記強誘電体キャパシタを覆い、前記上部電極まで到達するコンタクトホールが形成された層間絶縁膜と、
   前記コンタクトホール内に形成され、タングステンを含有する導体プラグと、
   前記層間絶縁膜上に形成され、前記導体プラグを介して前記上部電極に電気的に接続された配線と、
   を有し、
   前記上部電極は、
   導電性酸化物膜と、
   前記導電性酸化物膜上に形成され、イリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜からなる群から選択された１種であり、厚さが１５０ｎｍ以下であるキャップ膜と、
   を有し、
   前記導電性酸化物膜は、
   第１のイリジウム酸化膜と、
   前記第１のイリジウム酸化膜上に形成され、前記第１のイリジウム酸化膜より酸素の組成比が大きい第２のイリジウム酸化膜と、
   からなることを特徴とする半導体装置。
2. 前記導体プラグは、前記コンタクトホールの内面に沿って形成され、チタン又はタンタルを含有するグルー膜を有することを特徴とする請求項１に記載の半導体装置。
3. 半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜に、前記上部電極まで到達するコンタクトホールを形成する工程と、
   前記コンタクトホール内に、タングステンを含有する導体プラグを形成する工程と、
   前記層間絶縁膜上に、前記導体プラグを介して前記上部電極に電気的に接続される配線を形成する工程と、
   を有し、
   前記強誘電体キャパシタを形成する工程は、
   前記上部電極を形成するに当たり、導電性酸化物膜を形成した後に、前記導電性酸化物膜上にイリジウム膜、ルテニウム膜、ロジウム膜及びパラジウム膜からなる群から選択された１種の膜からなり、厚さが１５０ｎｍ以下であるキャップ膜を形成する工程を有し、
   前記導電性酸化物膜として、第１の酸化物膜及び第２の酸化物膜を形成する工程を有し、
   前記第１の酸化物膜として、第１のイリジウム酸化膜を形成し、
   前記第２の酸化物膜として、前記第１のイリジウム酸化膜上に、前記第１のイリジウム酸化膜より酸素の組成比が大きい第２のイリジウム酸化膜を形成することを特徴とする半導体装置の製造方法。
4. 前記導体プラグを形成する工程は、前記コンタクトホールの内面に沿って、チタン又はタンタルを含有するグルー膜を形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記強誘電体キャパシタを形成する工程は、
   前記第１の酸化物膜を形成した後で前記第２の酸化物膜を形成する前に、酸素を含有する雰囲気中で前記第１の酸化物膜及び前記強誘電体膜のアニール処理を行う工程を有することを特徴とする請求項３又は４に記載の半導体装置の製造方法。

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