JP4974507B2

JP4974507B2 - 表示装置

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Publication number: JP4974507B2
Application number: JP2005312195A
Authority: JP
Inventors: 匡史尾崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-10-29
Filing date: 2005-10-27
Publication date: 2012-07-11
Anticipated expiration: 2025-10-27
Also published as: JP2006154781A

Description

本発明は、画素部に発光素子を用いた表示装置に関し、特に画素部に有機エレクトロルミネッセンス（ＥＬ）素子をはじめとする発光素子を使用し、発光素子の劣化に対応してビデオデータを補正するビデオデータ補正回路とを備えた表示装置に関する。また、本発明はＥＬ素子等の発光素子を画素ごとに配置した表示パネルと、発光素子の劣化を補正するビデオデータ補正回路とを備えた表示装置に関する。また、本発明は表示装置を備えた電子機器に関する。

近年、ガラス基板上等の絶縁体上に半導体薄膜を形成した発光素子を用いた表示装置、特にＴＦＴ（薄膜トランジスタ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を用いたアクティブマトリクス型発光装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型発光装置は、画素がマトリクス状に配置された画素部に数十万〜数百万のＴＦＴを有しており、各画素の電荷を制御し、画像の表示を行っている。

さらに、画素を構成する画素ＴＦＴの他に、画素部の周辺にＴＦＴを用いて駆動回路を同時形成し、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、発光素子を用いた表示装置は不可欠なデバイスとなってきている。また、ガラス基板上のアモルファスシリコン等の半導体膜を結晶化するための低温での結晶化技術により、ガラス基板上にＣＰＵやその他モジュールを搭載したいわゆるＳＯＧ（ＳｙｓｔｅｍＯｎＧｌａｓｓ）などの高付加価値化が進んでいる。

また、液晶表示装置（ＬＣＤ：ＬｉｑｉｕｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）に代わる表示装置として、発光素子を画素ごとに配置した表示パネルと、パネルに信号を入力する周辺回路によって構成され、発光素子の発光を制御することによって画像の表示を行う表示装置がある。

このような表示装置は、受信したビデオ信号を表示パネルの画素における階調表現が可能となるように変換したビデオデータとして、パネル制御信号とともにパネルに出力する制御回路を有し、また表示装置の表示パネルにおいては、画素１つずつに対して、典型的には２個または３個のＴＦＴ（薄膜トランジスタ）が配置され、それらのＴＦＴのオンオフを制御することによって各画素の発光素子に供給される電流、即ち各画素の発光素子の輝度や発光・非発光が制御される。さらにパネルの画素部の周辺部には各画素のＴＦＴのオンオフを制御するための駆動回路が設けられる。この駆動回路は、画素部のＴＦＴと同時形成されたＴＦＴで構成されたものである。これらのＴＦＴはｎチャネル型またはｐチャネル型の何れでもよい。

このとき、発光素子としてＥＬ素子等を用いた場合、ＥＬ素子が点灯している期間は、常に電流が供給されＥＬ素子内を電流が流れている。電流を供給することによってＥＬ素子の発光を行う場合、Ｒ（Ｒｅｄ：赤色），Ｇ（Ｇｒｅｅｎ：緑色），Ｂ（Ｂｌｕｅ：青色）の駆動電流に対する発光効率は、使用される有機ＥＬ素子の材料によって異なる。しかも、発光効率は、経時的に変化をして、発光時間の累積期間（発光のトータル動作時間）が長くなればなるほど悪くなる上に、それぞれの発光材料に応じてその経時劣化特性は異なっている。これにより、長時間の点灯によってＥＬ素子自体の性質が劣化し、これを原因として輝度特性が変化することとなる。つまり、劣化したＥＬ素子と劣化していないＥＬ素子とでは、同じ電流供給源から同じ電圧で電流を供給したとしても、その輝度に差が生ずることになる。ＥＬ素子等を用いた表示装置においては、Ｒ・Ｇ・Ｂの３原色をすべて発光させた状態で白色を表現するため、それぞれの色の経時劣化による発色具合の変化により、白が赤に偏ったり、もしくは青に偏ったりする。結果としてホワイトバランスが崩れてしまうといった不具合が生じることとなる。

そのため、ＥＬ素子等の発光素子を用いた表示装置のなかには、一部の画素におけるＥＬ素子が劣化しても輝度ムラを生ずることなく画面の均一性を保つため、各画素のＲ，Ｇ、Ｂのそれぞれについて点灯時間または点灯時間と点灯強度とを、ビデオデータ信号を定期的にサンプリングすることによって検出し、その検出値の累積と、あらかじめ記憶してあるＥＬ素子の輝度特性の経時変化のデータとを参照して、ＥＬ素子の劣化した画素を駆動するためのビデオデータ信号をそのつど補正するビデオデータ補正回路を用いたものがある。

なお、本明細書においてサンプリングとは、各画素の各色（本明細書ではＲ，Ｇ、Ｂ）のそれぞれについて点灯時間または点灯時間と点灯強度とをビデオデータ信号より定期的に検出し、その検出値を累積していく動作のことを示す。

このようなビデオデータ補正回路としては、例えば本出願人によってなされた特許文献１に記載の劣化補正機能を有する自発光表示装置があり、そのビデオデータ補正回路のブロック図を図１３に示す。図１３のビデオデータ補正回路は、Ｉ：カウンタ部、ＩＩ：記憶回路部、ＩＩＩ：信号補正部からなる。Ｉはカウンタ１３０２を有し、ＩＩは揮発性メモリ１３０３及び不揮発性メモリ１３０４を有し、ＩＩＩは補正回路１３０５および補正データ格納部１３０６を有している。このビデオデータ補正回路では、補正前のビデオデータ信号である第１の映像信号１３０１Ａ（ＥＬ素子の劣化した画素を駆動するビデオデータ）が、信号補正部ＩＩＩによって補正され、補正後のビデオデータ信号である第２の映像信号１３０１Ｂとして表示装置１３０７に供給される。

また、このビデオデータ補正回路では、定期的に（例えば１秒毎に）表示装置１３０７に供給される補正後のビデオデータ信号である第２の映像信号１３０１Ｂをサンプリングし、その信号より、各画素での点灯、非点灯をカウンタ１３０２がカウントする。ここでカウントされた各画素における点灯回数即ち点灯累積時間は、順次、記憶回路部に記憶される（以下、累積時間データという）。この点灯回数は累積していくことから、記憶回路は不揮発性メモリを用いて構成するのが望ましいが、不揮発性メモリは一般的にその書き込みの回数が限られているため、図１３の装置では、自発光装置の動作中は揮発性メモリ１３０３を用いて記憶を行い、一定時間毎に（例えば１時間毎、あるいは電源のシャットダウン時など）不揮発性メモリ１３０４に書き込むようにしている。即ち、次回の電源投入後、継続してＥＬ素子の点灯時間または、点灯時間と点灯強度の累積カウントが行われる。

特開２００２−１７５０４１号公報

ここで受信クロック（本明細書においては、ビデオデータ補正回路においてビデオデータを受信するためのクロックのことをいう）の１周期において、カウンタ１３０２からの累積時間データを揮発性メモリ１３０３に書き込む際のメモリへのアクセスタイミングは、揮発性メモリへの累積時間データの書き込み動作、及びＲについての揮発性メモリからの累積時間データの信号補正部への出力を行うことによる読み出し動作、Ｇについての揮発性メモリからの累積時間データの信号補正部への出力を行うことによる読み出し動作、及びＢについての揮発性メモリからの累積時間データの信号補正部への出力を行うことによる読み出し動作、の４回である。このとき、累積時間データの揮発性メモリへの書き込みと、揮発性メモリからの累積時間データの信号補正部への出力のタイミングが手狭になるが、書き込みと出力のタイミングが重複しないようにするために、データの混在を避けるための時間的なマージン（ブランク期間）を取ることが必要となる。

上述のように、発光素子の発光時間を累積・加算、乗算を行う場合、書き込み動作、及び累積時間データの出力が行われる受信クロックの１周期においては各動作のタイミングをとることが難しくなる。そのため、データの混在を避けるためにも時間的なマージンを設けることが望ましい。また、近年のパネルの大画面化に伴い、ビデオデータ信号の情報量が増え、より高速動作が可能な記憶媒体が要求されるため、時間的なマージンを設けることが必要となってくる。

このマージンをとるためには、回路に実装する揮発性メモリ、不揮発性メモリをより大容量にし、高速で動作させることが要求される。しかしながら、実装される回路に接続ピン数が増えると共に、ビット数の増加に伴い回路の占有面積が大きくなり、製品の小型化・低製造コスト化の障害となる。また、大容量のＲＡＭを用いる数が増えるほど低消費電力化が困難となるといった問題もある。

本発明は、このような従来技術の問題点を解消すべく案出されたものであり、その主な目的は、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることによって、ビデオデータ信号の情報量が増えたとしても、高速動作ができ、製品の小型化・低製造コスト化、低消費電力化を実現するビデオデータ補正回路、及びそれを内蔵した表示装置・電子機器を提供することである。

本発明においては、ビデオデータ補正回路に入力された各画素の累積使用度データ（点灯時間または、点灯時間と点灯強度等の累積度のデータ）を複数のデータ部分に分割し、前記複数のデータ部分は、複数の記憶手段に、発光素子の各色毎にあわせて格納されるようにすることによって、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることができるビデオデータ補正回路を提供するものである。

より具体的には、本発明のビデオデータ補正回路は、複数の画素を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは複数のデータに分割され、前記複数のデータは、前記複数の記憶手段のいずれかに、前記画素の各色毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは第１の累積使用度データと第２の累積使用度データに分割され、前記第１の累積使用度データおよび前記第２の累積使用度データは、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記画素の各色毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは第１の累積使用度データと第２の累積使用度データに分割され、前記第１の累積使用度データおよび前記第２の累積使用度データは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは前記累積使用度データの上位ビットと下位ビットに分割され、前記上位ビットおよび前記下位ビットは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは前記累積使用度データの上位ビットと下位ビットに分割され、前記上位ビットおよび前記下位ビットは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納され、前記補正部で前記ビデオデータを補正するための劣化補正係数は、前記累積使用度データの上位ビットのみと乗算される構成とした。

また、前記各画素の累積使用度データは、各画素の点灯時間、又は各画素の点灯時間と点灯強度の累積に基づく累積使用度データであってもよい。

また、前記画素は各画素毎に、赤、青、緑のいずれか１色の発光素子が設けられている構成であってもよい。

また、前記赤、青、緑の３色の発光素子のうち、２色の累積使用度データが前記第１の揮発性記憶手段に格納され、１色の累積使用度データが前記第２の揮発性記憶手段に格納される構成であってもよい。

また、本発明は画素部とビデオデータ補正回路を有する表示装置に適用することによって、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることができる表示装置を提供することができる。

より具体的には、本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給される前記ビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを複数のデータに分割し、前記複数のデータを、前記複数の記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給される前記ビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納し、前記補正部で前記ビデオデータを補正するための劣化補正係数を、前記累積使用度データの上位ビットのみに基づいて乗算することによってビデオデータを補正する構成とした。

また、前記画素は、赤、青、緑のいずれか１色の発光素子が設けられている構成であってもよい。

また、本発明は表示パネルとビデオデータ補正回路を有する電子機器に適用することによって、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることができる電子機器を提供することができる。

より具体的には、本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給される前記ビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを複数のデータに分割し、前記複数のデータを、前記複数の記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給される前記ビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データ部と第２の累積使用度データ部に分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を有する画素部とを備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記画素の各色毎に格納し、前記補正部で前記ビデオデータを補正するための劣化補正係数を、前記累積使用度データの上位ビットのみに基づいて乗算することによってビデオデータを補正する構成とした。

また、本発明の電子機器は、テレビ受像器、コンピュータ、携帯電話、デジタルスチルカメラ、デスクトップまたは床置きまたは壁掛け型のディスプレイ、ビューファインダ型及び／またはモニタ直視型のビデオレコーダ、ナビゲーションシステム、テレビ電話、ゴーグル型ディスプレイ、音響再生装置、遊技機、携帯情報端末、または記録媒体を備えた画像再生装置である。

別の実施形態の本発明においては、ビデオデータ補正回路に入力された各画素の累積使用度データ（点灯時間または、点灯時間と点灯強度等の累積度のデータ）を複数のデータ部分に分割し、前記複数のデータ部分は、前記複数の記憶手段に、表示領域の画素毎にあわせて格納されるようにすることによって、大容量・高速動作のメモリを必要とすることなく、メモリアクセスタイミングのマージンをとることができ、より少ないフレームクロックのフレーム数でのサンプリングが行うことができる。

より具体的には、本発明のビデオデータ補正回路は、複数の画素を含み、複数の表示領域を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは複数のデータに分割され、前記複数のデータは、前記複数の記憶手段のいずれかに、前記表示領域の画素毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を含み、第１の表示領域と第２の表示領域を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは第１の累積使用度データ部と第２の累積使用度データ部に分割され、前記第１の累積使用度データおよび前記第２の累積使用度データは、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を含み、第１の表示領域と第２の表示領域を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは第１の累積使用度データと第２の累積使用度データに分割され、前記第１の累積使用度データおよび前記第２の累積使用度データは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎にあわせて格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を含み、第１の表示領域と第２の表示領域を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは前記累積使用度データの上位ビットと下位ビットに分割され、前記上位ビットおよび前記下位ビットは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納される構成とした。

さらに別の本発明のビデオデータ補正回路は、複数の画素を含み、第１の表示領域と第２の表示領域を有する表示装置に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示装置に出力する補正部とを有し、前記累積使用度データは前記累積使用度データの上位ビットと下位ビットに分割され、前記上位ビットおよび前記下位ビットは、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納され、前記補正部で前記ビデオデータを補正するための劣化補正係数は、前記累積使用度データの上位ビットのみに基づいて乗算される構成とした。

また、前記第１の表示領域は、前記表示装置に奇数番目に入力されたビデオデータが表示する領域であること、前記第２の表示領域は、前記表示装置に偶数番目の入力されたビデオデータが表示する領域であることを含む構成であってもよい。

より具体的には、本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、複数の表示領域を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、複数のデータに分割し、前記複数のデータを、前記複数の記憶手段のいずれかに、前記表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の表示装置は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部と、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記画素部に出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納し、前記補正部で前記ビデオデータを補正するための劣化補正係数を、前記累積使用度データの上位ビットのみに基づいて乗算することによってビデオデータを補正する構成とした。

また、第１の表示領域は、前記画素部に奇数番目の入力されたビデオデータが表示する領域であること、前記第２の表示領域は、前記画素部に偶数番目の入力されたビデオデータが表示する領域である構成であってもよい。

より具体的には、本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、複数の表示領域を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部を備えた表示パネルと、複数の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、複数のデータに分割し、前記複数のデータを、前記複数の記憶手段のいずれかに、前記表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の記憶手段、第２の記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、前記第１の記憶手段及び前記第２の記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、前記複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、第１の累積使用度データと第２の累積使用度データに分割し、前記第１の累積使用度データおよび前記第２の累積使用度データを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納することによってビデオデータを補正する構成とした。

さらに別の本発明の電子機器は、ゲート信号線駆動回路と、ソース信号線駆動回路と、前記ゲート信号線駆動回路と、前記ソース信号線駆動回路とに接続され、表示を行う複数の画素を含み、第１の表示領域と第２の表示領域を有する画素部を備えた表示パネルと、前記ゲート信号線駆動回路及び前記ソース信号線駆動回路に入力するためのビデオデータを補正するビデオデータ補正回路と、を有し、前記ビデオデータ補正回路は、複数の画素に供給されるビデオデータをサンプリングして、前記各画素の累積使用度データを検出する検出部と、第１の揮発性記憶手段、第２の揮発性記憶手段に、前記各画素の累積使用度データを保持する累積データ保持部と、前記検出部で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算部と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを前記表示パネルに出力する補正部と、を含み、前記累積使用度データを、前記累積使用度データの上位ビットと下位ビットに分割し、前記上位ビットおよび前記下位ビットを、第１の揮発性記憶手段及び第２の揮発性記憶手段のいずれかに、前記第１の表示領域の画素、及び前記第２の表示領域の画素毎に格納し、前記補正部で前記ビデオデータを補正するための劣化補正係数を、前記累積使用度データの上位ビットのみに基づいて乗算することによってビデオデータを補正する構成とした。

また、前記第１の表示領域は、前記表示パネルに奇数番目の入力されたビデオデータが表示する領域であること、前記第２の表示領域は、前記表示パネルに偶数番目の入力されたビデオデータが表示する領域である構成であってもよい。

本発明では、発光素子の発光時間をカウントして、揮発性メモリに発光累積時間データを記憶させる際に、受信クロックの１フレームごとに揮発性メモリから発光累積時間データの上位数ビットを読み出す動作において、ＲＧＢ３色のうち２色と１色とに分けそれぞれ２個の揮発性メモリから同時に読み出す。そのため、受信クロックの１フレーム間にメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができる。これにより、回路の信頼性が大幅に改善できる。また本発明は、受信周期が短くなっても対応可能であり、メモリの大型化、高速化を図る必要がない。故に本発明によって、製品の小型化、低消費電力化、低コスト化に貢献することができる。

また本発明では、発光素子の発光時間をカウントして、揮発性メモリに発光累積時間データを記憶させる際に、受信クロックの１フレームごとに揮発性メモリから発光累積時間データの上位数ビットを読み出す動作において、奇数番目のビデオデータが入力された画素の累積時間データと偶数番目のビデオデータが入力された画素の累積時間データを２個の揮発性メモリから同時に読み出すため、この動作においては受信クロックの１フレーム間にメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができるため、メモリの大型化、高速化を図る必要がない。さらに、フレームクロックの１フレーム間に奇数番目のビデオデータが入力された画素の発光時間、及び偶数番目のビデオデータが入力された画素の発光時間のカウントを平行して行うことができるため、メモリへのアクセス回数を大幅に削減することもできる。故に本発明によって、製品の小型化、低消費電力化、低コスト化に貢献することができる。

本発明は、表示部に入力されるビデオデータの大容量化に対して特に有効であるため、パネル化の大型化に大きく貢献することができる。

（実施形態１）
図１に、本発明によるビデオデータ補正回路の発光時間累積部の構成例の概略を示す。この発光時間累積部は、サンプリングするビデオデータをラッチするラッチ回路１０１と、サンプリングしたビデオデータから予想される発光素子の点灯時間（発光時間）とそれまでの累積時間データ（発光素子の発光（点灯）時間の累積（発光累積時間、累積点灯時間ともいう）に対応）とを加算して新たな累積時間データを発生する加算器１０２と、累積時間データを記憶する第１の揮発性の記憶手段であるＲＧ用揮発性記憶部１０３Ａ、及び第２の揮発性の記憶手段であるＢ用揮発性記憶部１０３Ｂとを有する。なお、記憶部である第１の揮発性記憶部及び第２の揮発性記憶部には、揮発性メモリを用いる例を示すが、不揮発性メモリを用いた記憶部を双方、もしくは一方のメモリに用いてもよい。また、記憶部のメモリをさらに複数設ける構成であってもよい。なお、ラッチ回路１０１に入力されるビデオデータは、実際に表示部に出力される補正されたビデオデータ（図１中、「（補正後の）ビデオデータ」と表記）のことをいう。

また、ＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂの両方の制御手段として揮発性記憶部アドレス生成回路１０５及び揮発性記憶部制御回路１０６が設けられている。さらに、加算器１０２において、サンプリングされた補正後のビデオデータと加算される累積時間データをＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂから読み出して一時保存しておく上位ビット保持用レジスタ１０４Ａ、及び下位ビット保持用レジスタ１０４Ｂが設けられる。なお、本実施形態において、補正後のビデオデータを供給する表示装置は、複数の画素を有し、画素においては、Ｒ（Ｒｅｄ：赤）、Ｇ（Ｇｒｅｅｎ：緑）、Ｂ（Ｂｌｕｅ：青）の発光素子を有し、各画素におけるＲＧＢの各発光素子の発光によって画像を表示する。

本発明のビデオデータ補正回路では、画素の点灯時間の累積に用いる揮発性記憶手段であるＲＧ用揮発性記憶部１０３ＡとＢ用揮発性記憶部１０３Ｂに、画素のＲ、Ｇの累積時間データと、Ｂの累積時間データとが割り当てられ、累積時間データを格納していく。なお、本実施形態では、累積時間データを上位ビットと下位ビットに分割し、ＲＧ用揮発性記憶部１０３ＡにはＲ、Ｇの累積時間データの上位ビット及び下位ビットを格納し、Ｂ用揮発性記憶部１０３ＢにはＢの累積時間データの上位ビット、下位ビットを格納している。しかし、累積時間データをどのように分割して各揮発性記憶部に割り当てるかは、ＲＧの累積時間データ及びＢの累積時間データに分割する形態には限定されず、例えば、累積時間データを画素のＧＢの累積時間データとＲの累積時間データとに分割して、それぞれＧＢ用揮発性記憶部及びＲ用揮発性記憶部に割り当てる形態でもよい。なお、ビデオデータがＲＧＢの３色のデータに限らずに、表示装置の各画素にその他の色の発光素子加わり、４色以上の色で画像を表示する場合でも本願発明は有効であり、いずれかの揮発性記憶手段に累積時間データを格納することで対応できる。

図２には、本発明によるビデオデータ補正回路のビデオデータ補正部の構成例の概略を示す。このビデオデータ補正部は、劣化補正係数を格納し、かつ電源オフ時にＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂの内容をバックアップする不揮発性の記憶手段である不揮発性記憶部１０７と、各画素について累積点灯時間（発光累積時間、累積時間データ、時間累積データ等ともいう）に応じた劣化補正係数とビデオデータ（補正前のビデオデータに相当）を乗じて補正ビデオデータ（補正後のビデオデータ）を発生する乗算器１１０が設けられている。また、不揮発性記憶部１０７の制御手段として不揮発性記憶部アドレス生成回路１０８及び不揮発性記憶部制御回路１０９が設けられており、それぞれアドレスバス及びメモリ制御信号にて、不揮発性記憶部１０７を制御する。なお、補正前ビデオデータに劣化補正係数を乗算器１１０にて乗算する際に遅延回路１１１を設けてもよい。遅延回路１１１を設ける構成を有することによって、乗算器１１０へのビデオデータの入力を劣化補正係数の出力と同期させることができる。

上記のビデオデータ補正回路の動作について説明する。まずＥＬ素子を初めとする表示装置の発光素子の輝度特性の経時変化のデータを、その劣化の程度に従って劣化の影響をなくすようにビデオデータの補正を行うための劣化補正係数として、不揮発性記憶部１０７に予め記憶させておく。

なお、本実施形態において、発光素子の輝度の補正するための劣化補正係数は数１を用いて算出されるものとする。数１において、ｔは発光累積時間、Ｋ０は理想輝度、Ｋ（ｔ）は発光累積時間ｔの時の輝度、α（ｔ）は発光累積時間ｔの時の劣化補正係数である。
（数１）
Ｋ０＝α（ｔ）×Ｋ（ｔ）

ビデオデータ補正回路の発光時間累積部（図１）に入力された補正後のビデオデータ（ＶＤ）は、ラッチ回路１０１において定期的にサンプリングされ、そのビデオデータに基づいてカウントされた各画素での点灯・非点灯の回数は、順次、分割されたデータの形でＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂに記憶されてゆく。上記の定期的なサンプリングは、本実施形態においては１秒間に１回行われるものとする。

ここで、図３には、本発明の発光時間累積部における受信クロック（以下、受信ＣＫ）、補正前ビデオデータ信号（以下、補正前ＶＤ：Ｖｂ１、Ｖｂ２・・・）、補正後ビデオデータ信号（以下、補正後ＶＤ：Ｖａ１、Ｖａ２・・・）、ＲＧ用読み出し制御信号（以下、ＲＧ＿ＯＥＢ）、Ｂ用読み出し制御信号（以下、Ｂ＿ＯＥＢ）、ＲＧ用書き込み制御信号（以下、ＲＧ＿ＷＥＢ）、Ｂ用書き込み制御信号（以下、Ｂ＿ＷＥＢ）、ＲＧ用揮発性記憶部アドレス（以下、ＲＧ用アドレス：ＡＲ、ＡＧ）、Ｂ用揮発性記憶部アドレス（以下、Ｂ用アドレス：ＡＢ）、ＲＧ用揮発性記憶部１０３ＡからのＲＧ用発光時間累積データの出力（以下、ＲＧデータ出力：ＤＲ、ＤＧ）、Ｂ用揮発性記憶部１０３ＢからのＢ用発光時間累積データの出力（以下、Ｂデータ出力：ＤＢ）についてのタイミングチャートを示す。

ＲＧ用揮発性記憶部１０３Ａ、またはＢ用揮発性記憶部１０３Ｂへの書き込み・読み出し動作について簡単に説明すると、ＲＧ＿ＯＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）でＲＧ用揮発性記憶部１０３Ａからの累積時間データの読み出しが可能となり、Ｂ＿ＯＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）でＢ用揮発性記憶部１０３Ｂからの累積時間データの読み出しが可能となり、ＲＧ＿ＷＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）でＲＧ用揮発性記憶部１０３Ａへの累積時間データの書き込みが可能となり、Ｂ＿ＷＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）でＢ用揮発性記憶部１０３Ｂへの累積時間データの書き込みが可能となる。図３に示すように、ＲＧ用アドレスを指定し、かつＲＧ＿ＯＥＢをＬｏｗといている期間にＲＧ用揮発性記憶部１０３ＡからのＲについての上位ビット時間累積データを読みだす。

なお、本実施形態においては画素の色のサンプリングの順序をＲ→Ｇ→Ｂの順に行う場合について示すが、勿論この順番でサンプリングを行うことに限らず、適宜順番を変えてサンプリングを行っても良い。例えば、Ｇ→Ｒ→Ｂであってもよいし、適宜設定すればよい。

補正後ＶＤのサンプリングについて、図１〜図３を経時的に見ていくと、まず受信ＣＫの第１周期において、所定の色（本実施の形態においてはＲ）の所定の画素についての上位ビット時間累積データを、ＲＧ用揮発性記憶部１０３Ａより読み出すため、ＲＧ＿ＯＥＢをＬｏｗにする。それと同期してＲＧ用アドレスで上位ビット時間累積読み出しアドレス３０１を指定し、Ｒの上位ビット時間累積読み出しデータ３０２は上位ビット保持用レジスタ１０４Ａに保持される。

次に受信ＣＫの第２周期において、当該画素についての下位ビット時間累積データをＲＧ用揮発性記憶部１０３Ａより読み出すため、ＲＧ＿ＯＥＢをＬｏｗにする。それと同期してＲＢ用アドレスで下位ビット時間累積読み出しアドレス３０３を指定し、Ｒの下位ビット時間累積読み出しデータ３０４は下位ビット保持用レジスタ１０４Ｂに保持される。

次に受信ＣＫの第３周期において、上位ビット保持用レジスタ１０４Ａに保持されたＲについての上位ビット時間累積読み出しデータ３０２を加算器１０２に入力する。ラッチ回路１０１によって、当該画素に対応する補正後のビデオデータを、上位ビット時間累積読み出しデータ３０２と同期させて加算器１０２に入力する。こうして、補正後のビデオデータと上位ビット時間累積読み出しデータ３０２とを加算する。また、加算したＲについての上位ビット時間累積書き込みデータ３０６をＲＧ用揮発性記憶部１０３Ａに書き込むため、ＲＧ用アドレスで上位ビット時間累積書き込みアドレス３０５を指定し、それと同期してＲＧ＿ＷＥＢをＬｏｗにする。

次に受信ＣＫの第４周期において、下位ビット保持用レジスタ１０４Ｂに保持されたＲについての下位ビット時間累積読み出しデータ３０４を加算器１０２に入力する。ラッチ回路１０１によって、当該画素に対応する補正後のビデオデータを、下位ビット時間累積読み出しデータ３０４と同期させて加算器１０２に入力する。こうして、補正後のビデオデータと下位ビット時間累積読み出しデータ３０４とを加算する。また、加算したＲについての下位ビット時間累積書き込みデータ３０８をＲＧ用揮発性記憶部１０３Ａに書き込むため、ＲＧ用アドレスで下位ビット時間累積書き込みアドレス３０７を指定し、それと同期してＲＧ＿ＷＥＢをＬｏｗにする。

以上、受信クロックの第１〜４の周期を使って、所定の画素のＲの色についての累積時間データをＲＧ用揮発性記憶部１０３Ａに累積する。Ｇについてのサンプリングを行う際には、Ｒをサンプリングした際と同様の動作を行えばよい。またＢをサンプリングする際には、Ｂ＿ＯＥＢ、Ｂ＿ＷＥＢによって、Ｂ用揮発性記憶部１０３Ｂからの累積時間データの読み出し、Ｂ用揮発性記憶部１０３Ｂへの累積時間データの書き込みをそれぞれ上位ビット、下位ビットに分けて適宜サンプリングを行えばよい。

上記の補正後ビデオデータのサンプリングを全ての画素の全ての色について行い、サンプリングされた時間累積データ（累積時間データ）を劣化補正係数と乗じて表示部に入力されるビデオデータを得るため、ＲＧ用揮発性記憶部１０３Ａ、Ｂ用揮発性記憶部１０３Ｂから受信クロックの周期毎に図１におけるノード１１２を介して、ビデオデータ補正部の不揮発性記憶部アドレス生成回路１０８に入力する。

ここで、Ｒについての上位ビット時間累積データをＲＧ用揮発性記憶部１０３Ａに書き込む際、ノード１１２において、ＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂからの時間累積データのビデオデータ補正部（図２）への出力について説明する。

Ｒについての上位ビット時間累積データを、ＲＧ用揮発性記憶部１０３Ａに書き込む際のメモリへのアクセスタイミングは、ＲＧ用揮発性記憶部１０３ＡへのＲについての上位ビット累積時間データの書き込み動作、ＲについてのＲＧ用揮発性記憶部１０３Ａからの時間累積データのビデオデータ補正部（図２）への出力、並びにそれと並行して行われる、ＢについてのＢ用揮発性記憶部１０３Ｂからの時間累積データのビデオデータ補正部（図２）への出力を行うことによる読み出し動作、及びＧについてのＲＧ用揮発性記憶部１０３Ａからの時間累積データのビデオデータ補正部（図２）への出力を行うことによる読み出し動作、の３回であり、従来例の４回に比べ少ないアクセスタイミングでよい。またこのとき、ＲＧ用揮発性記憶部１０３Ａ、Ｂ用揮発性記憶部１０３Ｂに分けて設けたことにより、ＲＧ用揮発性記憶部１０３ＡからＲについての時間累積データ、Ｂ用累積用揮発性記憶部１０３ＢからＢについての時間累積データは同時にビデオデータ補正部（図２）へ出力できる。また、図３に示したように残りのＧのデータについても、Ｒの発光時間累積データを出力した後に、適宜出力すればよい。そのため従来のアクセスタイミングに比べ、図３に図示したようにブランク時間ができる。

また、図１４、及び図１５、図１６を用いて発光時間累積データのサンプリングについて、フレームクロックの周期毎に説明をする。図１４で示す表示部の各画素に左上から順にＡ１１、Ｂ２１、Ｃ３１、Ｄ４１、Ａ５１・・・Ａ（ｍ−３）ｎ、Ｂ（ｍ−２）ｎ、Ｃ（ｍ−１）ｎ、Ｄｍｎと番地をつけたものを用いて説明する。

図１５は、フレームクロック、受信クロックの周期を拡大したものについて示したものである。ここでフレームクロックは上述の通り、１秒間に６０フレーム行われる。このフレームクロックの１周期つまり１フレーム期間Ｔｆで、受信ＣＫのビデオデータ信号受信回数はｍ×ｎ回となる。

なおここで１フレーム期間とは、図１４に示した画素のＡ１１からＤｍｎまでビデオデータ信号が受信される期間のことをいう。また、受信クロック（受信ＣＫともいう）は、Ｔｆをビデオデータ信号受信回数ｍ×ｎ回で割った期間Ｔｆ／（ｍ×ｎ）を一周期とする信号のことをいう。また、フレームクロック（フレームＣＫともいう）は、１フレーム期間を１周期とする信号のことをいう。

ここで、図１６にフレームクロックの各フレームにおいてサンプリングされる画素データについて示し、図１４、図１５とあわせて見ていく。フレームクロックの第１フレームにおいてまず画素のＡ１１をサンプリングを開始したとすると、図１５に示した通り、上位ビットの読み出し動作、下位ビットの読み出し動作、上位ビットの書き込み動作、下位ビットの書き込み動作に受信クロックの１〜４周期分を要するため、次にサンプリングされる画素データはＡ５１となる。同様に次のフレームクロックの第２フレームにおいては、Ｂ２１から順にサンプリングされる。以下、図示した通り順にフレームクロックの第３フレームにおいてＣ３１からサンプリングされ、フレームクロックの第４のフレームではＤ４１からサンプリングが順次行われる。なお、サンプリングは各色それぞれ素子が異なるため分けて行われるため、例えば上記第１〜第４フレームにおいては、Ｒについて全ての画素についてのサンプリングがおこなわれる。ここではＲＧＢの３原色で画像を表示した例を示しており、Ｒ，Ｇ，Ｂの各色を別々にサンプリングし、全ての画素のＲＧＢについてサンプリングを行うには、フレームクロックの１２フレーム費やされることとなる。

本実施形態の構成を有するビデオデータ補正回路を具備することによって、受信クロックの１周期の間のメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができるため、メモリの大型化、高速化を図ることなく、製品の小型化、低消費電力化、低コスト化を実現することができる。

さらには、定期的に発光素子の点灯時間のサンプリングを行い、累積時間データを記憶しておき、予め記憶してある発光素子の経時変化のデータを参照してビデオデータをその都度補正することで、劣化した発光素子が劣化していないものと同等の輝度が達成できる補正ビデオデータを供給し、表示装置において輝度ムラを生じさせずに画面の均一性を保つことができる。

尚、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、ＥＬ素子の点灯時間とともに点灯強度を検出し、点灯時間と点灯強度との両方から発光素子の劣化状態を判断するのが望ましい。この場合は、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータをＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂに記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化補正係数を予め不揮発性記憶部に格納しておく。

また、ビデオデータがＲＧＢの３色のデータに限らずに、表示装置の画素にその他の色の発光素子が加わる構成を有する構成とし、４色以上の色で画像を表示する場合でも、適宜サンプリングをおこなえばよい。例えば、ＲＧＢにＷ（白色）を加えた４色で表示を行う場合には、ＲＧ用揮発性記憶部、またはＢＷ用揮発性記憶部を設け、Ｒ→Ｇ→Ｂ→Ｗの順にサンプリングを行い、ＲＧ用揮発性記憶部、またはＢＷ用揮発性記憶部から各色における累積使用度データをビデオデータ補正部（図２）へ出力すればよい。

また、ＲＧ用揮発性記憶部１０３Ａ及びＢ用揮発性記憶部１０３Ｂの記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）を用いることができる。また、不揮発性記憶部１０７の記憶手段に用いる素子としては、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられる。ただし、これらに限定されず、一般に用いられる記憶素子を用いることができる。但し、揮発性記憶部にＤＲＡＭを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。

なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施形態２）

図４に、本実施形態によるビデオデータ補正回路の発光時間累積部の構成例の概略を示す。この発光時間累積部は、サンプリングするビデオデータを保持するラッチ回路４０１と、サンプリングしたビデオデータから予想される点灯時間とそれまでの累積時間データとを加算して新たな累積時間データを発生する加算器４０２と、累積時間データを記憶する第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂ、とを有する。なお、記憶部である第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部には、揮発性メモリを用いる例を示すが、不揮発性メモリを用いた記憶部を双方、もしくは一方のメモリに用いてもよい。また、記憶部のメモリをさらに複数設ける構成であってもよい。なお、ラッチ回路４０１に入力されるビデオデータは、実際に表示部に出力される補正されたビデオデータのことをいう。

また発光時間累積部には、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂの両方の制御手段として揮発性記憶部アドレス生成回路４０５及び揮発性記憶部制御回路４０６が設けられている。さらに、加算器４０２において、サンプリングされたビデオデータと加算される累積時間データを第１の表示領域用揮発性記憶部４０３Ａから読み出して一時保存しておく第１の表示領域用上位ビット保持用レジスタ４０４Ａ、及び第１の表示領域用下位ビット保持用レジスタ４０４Ｂ、並びにサンプリングされたビデオデータと加算される累積時間データを第２の表示領域用揮発性記憶部４０３Ｂから読み出して一時保存しておく第２の表示領域用上位ビット保持用レジスタ４０４Ｃ、及び第２の表示領域用下位ビット保持用レジスタ４０４Ｄが設けられる。また、加算器４０２に入力される第１の表示領域または第２の表示領域の累積時間データを順次切り替えるためのセレクタ４１３を設ける構成とする。また、加算器によって加算された累積時間データを、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂに書き込むタイミングを制御するためのレジスタ４１４、トライステートバッファ４１５を設ける構成とする。なお、累積時間データを保持するための記憶部にはレジスタを設ける構成にしているが、これに限定されず、累積時間データを一旦保持できれば、他の記憶手段を設けても構わない。

本実施形態においては、ビデオデータを供給する表示装置は、複数の画素を有し、画素においては、Ｒ（Ｒｅｄ：赤）、Ｇ（Ｇｒｅｅｎ：緑）、Ｂ（Ｂｌｕｅ：青）の発光素子を有し、各画素におけるＲＧＢの各発光素子の発光によって画像を表示するものとする。また、本実施形態においては、ビデオデータが供給される表示装置は第１の表示領域と第２の表示領域を有し、第１の表示領域は表示装置に奇数番目に入力されたビデオデータが表示する領域（ＯｄｄＶｉｄｅｏＤａｔａＡｒｅａ：ＯＶＤＡ）とし、前記第２の表示領域は、表示装置に偶数番目に入力されたビデオデータが表示する領域（ＥｖｅｎＶｉｄｅｏＤａｔａＡｒｅａ：ＥＶＤＡ）とする。

本実施形態のビデオデータ補正回路では、画素の点灯時間累積に用いる揮発性記憶手段である第１の表示領域用揮発性記憶部４０３Ａと第２の表示領域用揮発性記憶部４０３Ｂは、第１の表示領域の画素の発光素子についてのビデオデータ用と、第２の表示領域の画素の発光素子についてのビデオデータ用とが割り当てられ、累積時間データを格納していく。なお、本実施形態では、累積時間データを上位ビットと下位ビットに分割し、第１の表示領域用揮発性記憶部４０３Ａには第１の表示領域の画素の発光素子についてのビデオデータの上位ビット及び下位ビットを格納し、第２の表示領域用揮発性記憶部４０３Ｂには第２の表示領域の画素の発光素子についてのビデオデータの上位ビット、下位ビットを格納している。なお、ビデオデータが供給される表示装置は第１の表示領域と第２の表示領域に限らず、第３の表示領域を有する場合であっても、いずれかの揮発性記憶手段に格納すること、または対応するメモリを増設することで対応すればよい。

図５には、本発明によるビデオデータ補正回路のビデオデータ補正部の構成例の概略を示す。このビデオデータ補正部は、劣化補正係数を格納し、かつ電源オフ時に第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部の内容をバックアップする不揮発性の記憶手段である不揮発性記憶部４０７と、各画素について累積点灯時間に応じた劣化補正係数と補正前ビデオデータを乗じて補正ビデオデータを発生する乗算器４１０が設けられている。また、不揮発性記憶部４０７の制御手段として不揮発性記憶部アドレス生成回路４０８及び不揮発性記憶部制御回路４０９が設けられており、それぞれアドレスバス及びメモリ制御信号にて、不揮発性記憶部４０７を制御する。なお、補正前ビデオデータに劣化補正係数を乗算器４１０にて乗算する際に遅延回路４１１を設けて、ビデオデータの入力と劣化補正係数の出力を同期させる構成であってもよい。

上記のビデオデータ補正回路の動作について説明する。まずＥＬ素子を初めとする表示装置の発光素子の輝度特性の経時変化のデータを、その劣化の程度に従って劣化の影響をなくすようにビデオデータの補正を行うための劣化補正係数として不揮発性記憶部４０７に予め記憶させておく。また、このほかの構成として、別に表示装置の発光素子の輝度特性の経時変化のデータの格納する劣化補正係数保持用レジスタのようにあらかじめ劣化補正係数を記憶する回路部を設けてもよい。

なお、本実施形態において、発光素子の輝度の補正するための劣化補正係数は数２を用いて算出されるものとする。数２において、ｔは発光累積時間、Ｋ０は理想輝度、Ｋ（ｔ）は発光累積時間ｔの時の輝度、α（ｔ）は発光累積時間ｔの時の劣化補正係数である。
（数２）
Ｋ０＝α（ｔ）×Ｋ（ｔ）

ビデオデータ補正回路に入力されたビデオデータ（ＶＤ）は、ラッチ回路４０１において定期的にサンプリングされ、そのビデオデータに基づいてカウントされた各画素での点灯・非点灯の回数は、順次、分割されたデータの形で第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂに記憶されてゆく。上記の定期的なサンプリングは、本実施形態においては１秒間に１回行われるものとする。

ここで、図６には、本発明の発光時間累積部における受信クロック（受信ＣＫ）、補正前ビデオデータ信号（補正前ＶＤ：Ｖｂ１、Ｖｂ２・・・）、補正後ビデオデータ信号（補正後ＶＤ：Ｖａ１、Ｖａ２・・・）、奇数番目に入力されたビデオデータが表示する領域用の読み出し制御信号（ＯＶＤＡ＿ＯＥＢ）、偶数番目に入力されたビデオデータが表示する領域用の読み出し制御信号（ＥＶＤＡ＿ＯＥＢ）、奇数番目に入力されたビデオデータ用の書き込み制御信号（ＯＶＤＡ＿ＷＥＢ）、偶数番目に入力されたビデオデータ用の書き込み制御信号（ＥＶＤＡ＿ＷＥＢ）、奇数番目に入力されたビデオデータ用の揮発性記憶部アドレス（ＯＶＤＡアドレス：ＡＲ、ＡＧ、ＡＢ）、偶数番目に入力されたビデオデータ用の揮発性記憶部メモリアドレス（ＥＶＤＡアドレス：ＡＲ、ＡＧ、ＡＢ）、奇数番目に入力されたビデオデータ用の発光時間累積データの出力（ＯＶＤＡデータ出力：ＤＲ、ＤＧ、ＤＢ）、偶数番目に入力されたビデオデータ用の発光時間累積データの出力（ＥＶＤＡデータ出力：ＤＲ、ＤＧ、ＤＢ）についてのタイミングチャートを示す。

第１の表示領域用揮発性記憶部４０３Ａ、または第２の表示領域用揮発性記憶部４０３Ｂへの書き込み・読み出し動作について簡単に説明すると、ＯＶＤＡ＿ＯＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）で第１の表示領域用揮発性記憶部４０３Ａからのビデオデータ読み出しが可能となり、ＥＶＤＡ＿ＯＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）で第２の表示領域用揮発性記憶部４０３Ｂからのビデオデータ読み出しが可能となり、ＯＶＤＡ＿ＷＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）で第１の表示領域用揮発性記憶部４０３Ａへの書き込みが可能となり、ＥＶＤＡ＿ＷＥＢが、Ｈｉｇｈ又はＬｏｗ（本明細書中ではＬｏｗ）で第２の表示領域用揮発性記憶部４０３Ｂへの書き込みが可能となる。図６に示すように、ＯＶＤＡアドレスを指定し、かつＯＶＤＡ＿ＯＥＢをＬｏｗといている期間に第１の表示領域用揮発性記憶部４０３Ａからの第１の表示領域のＲについての上位ビット時間累積データを読みだす。

なお、本実施形態においては、画素の色のサンプリングの順序をＲ→Ｇ→Ｂの順に行う場合のタイミングチャートについて示すが、勿論この順番でサンプリングを行うことに限らず、適宜順番を変えてサンプリングを行っても良い。例えば、Ｇ→Ｒ→Ｂであってもよいし、適宜設定すればよい。

補正前ＶＤのサンプリングについて、図４〜図６を経時的に見ていくと、まず受信クロックの第１周期、及び第２周期において、補正前ＶＤ１の所定の色（本実施の形態においてはＲ）の奇数番目の画素及び偶数番目の画素についての上位ビット時間累積データを、第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部より読み出すため、ＯＶＤＡ＿ＯＥＢ及びＥＶＤＡ＿ＯＥＢをＬｏｗにする。それと同期してＯＶＤＡアドレス及びＥＶＤＡアドレスで上位ビット時間累積読み出しアドレス６０１Ａ、上位ビット時間累積読み出しアドレス６０１Ｂを指定し、奇数番目に入力された画素のビデオデータのＲについての上位ビット時間累積読み出しデータ６０２Ａ、および偶数番目に入力された画素のビデオデータのＲについての上位ビット時間累積読み出しデータ６０２Ｂは、第１の表示領域用上位ビット保持用レジスタ４０４Ａ、及び第２の表示領域用上位ビット保持用レジスタ４０４Ｃに保持される。

また引き続いて、補正前ＶＤ１の所定の色（本実施の形態においてはＲ）の奇数番目の画素及び偶数番目の画素についての下位ビット時間累積データを、第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部より読み出すため、ＯＶＤＡ＿ＯＥＢ及びＥＶＤＡ＿ＯＥＢを再度Ｌｏｗにする。それと同期してＯＶＤＡアドレス及びＥＶＤＡアドレスで下位ビット時間累積読み出しアドレス６０３Ａ、下位ビット時間累積読み出しアドレス６０３Ｂを指定し、奇数番目に入力された画素のビデオデータのＲについての下位ビット時間累積読み出しデータ６０４Ａ、および偶数番目に入力された画素のビデオデータのＲについての下位ビット時間累積読み出しデータ６０４Ｂは、第１の表示領域用下位ビット保持用レジスタ４０４Ｂ、及び第２の表示領域用下位ビット保持用レジスタ４０４Ｄに保持される。

次に受信クロックの第３周期、及び第４周期において、第１の表示領域用上位ビット保持用レジスタ４０４Ａ及び第２の表示領域用上位ビット保持用レジスタ４０４Ｃに保持された、補正前ＶＤ１の所定の色（本実施の形態においてはＲ）の奇数番目の画素及び偶数番目の画素についての上位ビット時間累積読み出しデータ６０２Ａ、６０２Ｂを、加算器に出力し、ラッチ等（図示せず）でＶｂ１のＲについての上位ビット時間累積データに同期させて加算器に入力されたＲについての上位ビット時間累積データを加算する。また、加算したＲの奇数番目の画素及び偶数番目の画素についての上位ビット時間累積書き込みデータ６０６Ａ、６０６Ｂはそれぞれ、レジスタ４１４に一旦保持され、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂに書き込むため、ＯＶＤＡアドレス及びＥＶＤＡアドレスで上位ビット時間累積読み出しアドレス６０５Ａ、上位ビット時間累積読み出しアドレス６０５Ｂを指定し、それと同期してＯＶＤＡ＿ＷＥＢ及びＥＶＤＡ＿ＷＥＢをＬｏｗにする。

また引き続いて、第１の表示領域用下位ビット保持用レジスタ４０４Ｂ及び第２の表示領域用下位ビット保持用レジスタ４０４Ｄに保持された補正前ＶＤ１の所定の色（本実施の形態においてはＲ）の奇数番目の画素及び偶数番目の画素についての下位ビット時間累積読み出しデータ６０４Ａ、６０４Ｂを加算器４０２に出力し、ラッチ等（図示せず）でＶｂ１のＲについての下位ビット時間累積データに同期させて加算器に入力されたＲについての下位ビット時間累積データを加算する。また、加算したＲの奇数番目の画素及び偶数番目の画素についての上位ビット時間累積書き込みデータ６０８Ａ、６０８Ｂは、レジスタ４１４に一旦保持し、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂに書き込むため、ＯＶＤＡアドレス及びＥＶＤＡアドレスで下位ビット時間累積書き込みアドレス６０７Ａ、下位ビット時間累積書き込みアドレス６０７Ｂを指定し、それと同期してＯＶＤＡ＿ＷＥＢ及びＥＶＤＡ＿ＷＥＢをＬｏｗにする。

なお、上記の読み出し、書き込み動作について本実施形態においては、上位ビット、下位ビットの順におこなったが、どちらの動作からおこなってもよい。

以上、受信クロックの第１〜４周期を使って、奇数番目に入力されたビデオデータが表示する画素と偶数番目に入力されたビデオデータが表示する画素のＲの発光素子についての発光時間累積データを、揮発性記憶部に並行して累積していく。奇数番目に入力されたビデオデータが表示する画素と偶数番目に入力されたビデオデータが表示する画素のＢ、Ｇの発光素子についてのサンプリングを行う際には、Ｒをサンプリングした際と同様の動作を行えばよい。

上記の補正前ビデオデータのサンプリングを全ての画素の全ての色について行い、サンプリングされた時間累積データを劣化補正係数を乗じて表示部に入力されるビデオデータを得るため、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂより、各画素についての上位ビットの時間累積データを、受信クロックのフレーム毎にノード４１６、ノード４１７を介して、ビデオデータ補正部の不揮発性記憶部アドレス生成回路に出力する。

ここでノード４１６において、Ｒについての上位ビット時間累積データ及び下位ビット時間累積データを、第１の表示領域用揮発性記憶部に書き込む際、Ｒについての上位ビット時間累積データ、及び下位ビット時間累積データの第１の表示領域用揮発性記憶部への書き込みと、第１の表示領域用揮発性記憶部からの上位ビット時間累積データの乗算部への出力について説明する。またノード４１７において、Ｒについての上位ビット時間累積データ及び下位ビット時間累積データを、第２の表示領域用揮発性記憶部に書き込む際、Ｒについての上位ビット時間累積データの第２の表示領域用揮発性記憶部への書き込みと第２の表示領域用揮発性記憶部からの上位ビット時間累積データの乗算部への出力について説明する。

第１の表示領域用揮発性記憶部、第２の表示領域用揮発性記憶部に分けて設けたことにより、第１の表示領域用揮発性記憶部から第１の表示領域のＲについての上位ビットの発光時間累積データ、第２の表示領域用揮発性記憶部から第２の表示領域のＲについての上位ビット時間累積データは同時にビデオデータ補正部へ出力できる。また、図６に示したように残りのＧのデータについても、Ｒの発光時間累積データを出力した後に、適宜出力すればよく、従来のアクセスタイミングに比べ、図６に図示したようにブランク時間ができる。

図７、及び図８、図９を用いてさらに詳細な説明をする。図７で示す表示部の各画素に左上から順にＡ１１、Ｂ２１、Ａ３１、Ｂ４１、Ａ５１・・・Ａ（ｍ−３）ｎ、Ｂ（ｍ−２）ｎ、Ａ（ｍ−１）ｎ、Ｂｍｎと番地をつけたものを用いて説明する。

図８には、フレームクロック（以下、フレームＣＫ）、受信クロック（以下、受信ＣＫ）の周期を拡大したものについて示したものである。ここでフレームＣＫは上述の通り、１秒間に６０フレーム行われる。このフレームＣＫの１周期つまり１フレーム期間Ｔｆで、受信ＣＫのビデオ信号受信回数はｍ×ｎ回となる。

なおここで１フレーム期間とは、図７に示した画素のＡ１１からＤｍｎまでビデオデータ信号が受信される期間のことをいう。また、受信クロック（受信ＣＫともいう）は、Ｔｆをビデオデータ信号受信回数ｍ×ｎ回で割った期間Ｔｆ／（ｍ×ｎ）を一周期とする信号のことをいう。また、フレームクロック（フレームＣＫともいう）は、１フレーム期間を１周期とする信号のことをいう。

ここで、図９にフレームＣＫの各フレームにおいてサンプリングされる画素データについて示し、図７、図８とあわせて見ていく。フレームＣＫの第１フレームにおいて、まず画素のＡ１１、Ｂ２１からサンプリングを開始したとすると、第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部からの読み出し動作（例えばＡ１１番地の画素、及びＢ２１番地の画素についての読み出し動作）、第１の表示領域用揮発性記憶部及び第２の表示領域用揮発性記憶部の書き込み動作（例えばＡ１１番地の画素、及びＢ２１番地の画素についての書き込み動作）に受信クロックの１〜４周期分を要し、次にサンプリングされる画素データはＡ５１及びＢ６１となる。同様にフレームクロックの第２フレームにおいては、Ａ３１番地の画素、及びＢ４１番地の画素から順にサンプリングされる。なお、サンプリングは各色それぞれ素子が異なるため分けて行われる。ここではＲＧＢの３原色で画像を表示した例を示しており、Ｒ，Ｇ，Ｂの各色を別々にサンプリングされ、上記第１〜第２フレームにおいては、Ｒについて全ての画素についてのサンプリングがおこなわれる。そのため、全ての画素のＲＧＢについてサンプリングを行うには、フレームＣＫの６フレーム分費やされる。実施形態１ではフレームＣＫの１２フレーム分費やされていたのに比べ、より効率よくサンプリングを行うことができる。

以上のように、定期的に発光素子の点灯時間のサンプリングを行い、累積時間データを記憶しておき、予め記憶してある発光素子の経時変化のデータを参照してビデオデータをその都度補正することで、劣化した発光素子が劣化していないものと同等の輝度が達成できる補正ビデオデータを供給し、表示装置において輝度ムラを生じさせずに画面の均一性を保つことができる。

尚、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、ＥＬ素子の点灯時間とともに点灯強度を検出し、点灯時間と点灯強度との両方からＥＬ素子の劣化状態を判断するのが望ましい。この場合は、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータを第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂに記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化補正係数を予め不揮発性記憶部に格納しておく。

また、ビデオデータがＲＧＢの３色のデータに限らずに、表示装置の画素にその他の色の発光素子が加わる構成を有する構成とし、４色以上の色で画像を表示する場合でも、適宜サンプリングをおこなえばよい。例えば、ＲＧＢにＷ（白色）を加えた４色で表示を行う場合には、ＲＧ用揮発性記憶部、またはＢＷ用揮発性記憶部を設け、Ｒ→Ｇ→Ｂ→Ｗの順にサンプリングを行い、第１の表示領域用揮発性記憶部、第２の表示領域用揮発性記憶部から各色における累積使用度データを乗算部へ出力すればよい。

また、第１の表示領域用揮発性記憶部４０３Ａ及び第２の表示領域用揮発性記憶部４０３Ｂの記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）等を用いることができる。また、不揮発性記憶部４０７の記憶手段に用いる素子としては、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられる。ただし、これらに限定されず、一般に用いられる記憶素子を用いることができる。但し、揮発性記憶部にＤＲＡＭを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。

上記のように、累積時間データを上位ビットと下位ビット等の部分に分割し、それぞれのデータ部分に対して累積時間データを記憶する記憶手段を設けて時間累積を行うことによって、揮発性記憶手段として使用するメモリを大容量にする必要がなくなり、接続ピン数も少なくなるので、回路の占有面積が小さくなり、低製造コスト化や小型化に資するという利点が得られる。

なお、本実施の形態は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。

本発明のビデオデータ補正回路は、表示部とは別に表示部の外部に設け、表示部に入力されるビデオデータ信号を補正することができる。或いは、図１０に示すように、本発明のビデオデータ補正回路を表示部と同一の基板上に形成することもできる。

図１０に示した表示装置は、同一の基板２００上に、フォーマット変換部２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路２０３、画素部２０５、ビデオデータ補正回路２０６、コネクタ２０８が形成されており、コネクタ２０８に接続されたフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔ）２０７を介してビデオデータが入力される。前述のフレキシブルプリント基板２０７は異方導電性フィルム（ＡＣＦ：ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）であってもよい。ビデオデータ補正回路２０６として本発明の、加算器２１２を含む加算部２０９、第１の揮発性記憶部２１３及び第２の揮発性記憶部２１４を含む記憶部２１０、並びに不揮発性記憶部２１５及び乗算器２１６を含む補正部２１１、を有するビデオデータ補正回路を用いることができる。基板２００としては好適にはガラス基板を用いることができるが、ガラス基板の他に耐熱性のプラスチック基板など別の基板を用いることも可能である。ソース信号線駆動回路２０２及びゲート信号線駆動回路２０３は公知のものを用いることができ、また、回路の構成によってはゲート信号線駆動回路は複数設けられていてもよい。

本発明は、発光素子の発光時間をカウントして、揮発性記憶部に発光累積時間データを記憶させる際に、受信クロックの１フレームごとに揮発性記憶部から発光累積時間データの上位数ビットを読み出す動作において、受信クロックの１フレーム間にメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができるため、メモリの大型化、高速化を図る必要がない。故に本発明によって、製品の小型化、低消費電力化、低コスト化でき、ビデオデータ補正回路を表示部と同一の基板上に形成した場合においては、ビデオデータ補正回路自体の占有面積を低減することができるため、狭額縁化を達成することができる。

また本発明では、発光素子の発光時間をカウントして、揮発性メモリに発光累積時間を記憶させる際に、受信クロックの１フレームごとに揮発性メモリから発光累積時間の上位数ビットを読み出す動作において、奇数番目のビデオデータが入力された画素の累積時間データと偶数番目のビデオデータが入力された画素の累積時間データを２個の揮発性メモリから同時に読み出すため、この動作においては受信クロックの１フレームの間にメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができるため、メモリの大型化、高速化を図る必要がない。さらに、フレームクロックの１フレームの間に奇数番目のビデオデータが入力された画素の発光時間、及び偶数番目のビデオデータが入力された画素の発光時間のカウントを平行して行うことができるため、メモリへのアクセス回数を大幅に削減することもできる。故に本発明によって、製品の小型化、低消費電力化、低コスト化に貢献することができる。

なお、本実施例は、本明細書中の実施例または実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。

本実施例においては、上述の実施例１で述べた本発明を適用した表示装置を含む電子機器について述べる。テレビ受像器、コンピュータ、携帯電話、デジタルスチルカメラ、デスクトップまたは床置きまたは壁掛け型のディスプレイ、ビューファインダ型及び／またはモニタ直視型のビデオレコーダ、ナビゲーションシステム、テレビ電話、ゴーグル型ディスプレイ、音響再生装置（カーオーディオ、オーディオコンポ等）、表示装置を具備した遊技機、携帯情報端末（モバイルコンピュータ、クイックキャスト、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１１に示す。

本発明を適用した表示装置を、折り畳み式であって携帯型の電話機やＰＤＡなどの情報端末に適用した事例を説明する。折り畳み式携帯電話の斜視図を図１１（Ａ）に示す。図１１（Ａ）に示す携帯電話機は、本体１１０１、第１の表示部１１０２、音声入力部１１０３、音声出力部１１０４、ヒンジ部１１０５、操作キー１１０６等を含む。同図に示す携帯電話機はヒンジ部１１０５を利用して二つ折りにすることができるが、図１１（Ａ）には折り畳まずに開いた状態を示す。

本発明は、第１の表示部１１０２の周辺回路であるビデオデータ補正回路に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化または挟額縁化、低製造コスト化が容易になる。

また、本実施例で示す携帯電話機は、デジタルカメラ内蔵型であってもよい。

また、図１１（Ａ）で示す携帯電話機はヒンジ部１１０５を利用して折り畳むことができる。図１１（Ｂ）に折り畳んだ形状の携帯電話機を示す。折り畳んだ形状の携帯電話機１１０７は、第２の表示部１１０８、スピーカー部１１０９、操作キー１１１０等を含む。この形状の場合、使用者は第２の表示部１１０８を視認して情報を認識することができる。

本発明を適用した表示装置をこの第２の表示部に適用することも非常に有効である。表示部が複数も受けてある場合には、本願発明による表示部の小型化及び装置全体の小型化または挟額縁化、低製造コスト化の効果はより大きくなる。

また、上述した以外の箇所に、表示部が設けられている場合であっても本発明は有用である。

図１１（Ｃ）はデジタルスチルカメラであり、本体１１２１、表示部１１２２、受像部１１２３、操作キー１１２４、シャッター１１２５等を含む。本実施例のデジタルスチルカメラは、被写体の光像をＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）の撮像素子により光電変換して撮像信号を生成する。表示部１１２２はＣＣＤによる撮像信号に基づいて表示を行う構成になっており、表示装置は被写体を表示するファインダとして機能する。勿論、ＣＭＯＳ等の他の撮像素子であっても本発明は有用である。本発明は、表示部１１２２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化または挟額縁化及び装置全体の小型化、低製造コスト化が容易になる。

図１２（Ａ）はデスクトップ、床置き、または壁掛け型のディスプレイであり、筐体１２０１、表示部１２０２、スピーカー部１２０３等などを含む。本発明は、表示部１２０２の周辺回路であるビデオデータ補正回路に適用が可能であり、本発明を適用することによって、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化または挟額縁化及び装置全体の小型化、低製造コスト化が可能となる。

図１２（Ｂ）は携帯型の情報端末装置であり、本体１２１１、表示部１２１２、スイッチ１２１３、操作キー１２１４、赤外線ポート１２１５等を含む。表示部１２１２は主として画像情報、文字情報を表示するが、本発明は、表示部１２１２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図１２（Ｃ）はゴーグル型ディスプレイであり、本体１２２１、表示部１２２２、イヤホン１２２３、支持体１２２４等を含む。本発明は、表示部１２２２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図１２（Ｄ）はコンピュータであり、本体１２３１、筐体１２３２、表示部１２３３、キーボード１２３４、外部接続ポート１２３５、ポインティングマウス１２３６等を含む。本発明は、表示部１２３３の周辺回路（ビデオデータ補正回路または制御回路）に適用することができ、その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が本体及び筐体に内蔵された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。

なお、本発明のビデオデータ補正回路を具備する表示装置が適用される電子機器としては、図１１（Ａ）、（Ｂ）の携帯電話や、図１１（Ｃ）のデジタルスチルカメラ、図１２（Ａ）のディスプレイ、図１２（Ｂ）の携帯型の情報端末装置、図１２（Ｃ）のゴーグル型ディスプレイ、図１２（Ｄ）のコンピュータの他にも、ビューファインダ型、モニタ直視型のビデオレコーダ、ナビゲーションシステム、クイックキャスト、電子手帳、電卓、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器、電子書籍などが挙げられる。そして、これらの各種電子機器の表示部として、前述したビデオデータ補正回路を具備する表示装置が適用可能なのは言うまでもない。

なお、これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

本発明を適用しうるこれら実施例は例示を目的としたものであって、本発明はそれに限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。例えば上記実施例は、各実施形態及び実施例を自由に組み合わせて実施することが可能である。

すなわち、本実施例では、発光素子の発光時間をカウントして、揮発性メモリに発光累積時間を記憶させる際に、受信クロックの１フレームごとに揮発性メモリから発光累積時間の上位数ビットを読み出す動作において、奇数番目のビデオデータが入力された画素の累積時間データと偶数番目のビデオデータが入力された画素の累積時間データを２個の揮発性メモリから同時に読み出すため、この動作においては受信クロックの１フレームの間にメモリの読み出しアクセスを減らしてアクセスタイミングのマージンをとることができるため、メモリの大型化、高速化を図る必要がない。さらに、フレームクロックの１フレームの間に奇数番目のビデオデータが入力された画素の発光時間、及び偶数番目のビデオデータが入力された画素の発光時間のカウントを平行して行うことができるため、メモリへのアクセス回数を大幅に削減することもできる。故に本発明によって、製品の小型化、低消費電力化、低コスト化に貢献することができる。

実施形態１の発光時間累積部の構成例を示すブロック図。実施形態１のビデオデータ補正部の構成例を示すブロック図。実施形態１のタイミングチャート図。実施形態２の発光時間累積部の構成例を示すブロック図。実施形態２のビデオデータ補正部の構成例を示すブロック図。実施形態２のタイミングチャート図。実施形態２の表示部の画素の番地を示す模式図。実施形態２のタイミングチャート図。実施形態２の各フレームクロックにおけるサンプリングについて示す図。実施例１の、本発明のビデオデータ補正回路を内蔵する表示装置を示す模式図。実施例２の、本発明のビデオデータ補正回路を内蔵する電子機器。実施例２の、本発明のビデオデータ補正回路を内蔵する電子機器。従来例のビデオデータ補正回路の構成例を示すブロック図。実施形態１の表示部の画素の番地を示す模式図。実施形態１のタイミングチャート図実施形態１の各フレームクロックにおけるサンプリングについて示す図。

符号の説明

１０１ラッチ回路
１０２加算器
１０３ＡＲＧ用揮発性記憶部
１０３ＢＢ用揮発性記憶部
１０４Ａ上位ビット保持用レジスタ
１０４Ｂ下位ビット保持用レジスタ
１０５揮発性記憶部アドレス生成回路
１０６揮発性記憶部制御回路
１０７不揮発性記憶部
１０８不揮発性記憶部アドレス生成回路
１０９不揮発性記憶部制御回路
１１０乗算器
１１１遅延回路
１１２ノード
２００基板
２０１フォーマット変換部
２０２ソース信号線駆動回路
２０３ゲート信号線駆動回路
２０５画素部
２０６ビデオデータ補正回路
２０７フレキシブルプリント基板
２０８コネクタ
２０９加算部
２１０記憶部
２１１補正部
２１２加算器
２１３揮発性記憶部
２１４揮発性記憶部
２１５不揮発性記憶部
２１６乗算器
３０１上位ビット時間累積読み出しアドレス
３０２上位ビット時間累積読み出しデータ
３０３下位ビット時間累積読み出しアドレス
３０４下位ビット時間累積読み出しデータ
３０５上位ビット時間累積書き込みアドレス
３０６上位ビット時間累積書き込みデータ
３０７下位ビット時間累積書き込みアドレス
３０８下位ビット時間累積書き込みデータ
４０１ラッチ回路
４０２加算器
４０３Ａ表示領域用揮発性記憶部
４０３Ｂ表示領域用揮発性記憶部
４０４Ａ表示領域用上位ビット保持用レジスタ
４０４Ｂ表示領域用下位ビット保持用レジスタ
４０４Ｃ表示領域用上位ビット保持用レジスタ
４０４Ｄ表示領域用下位ビット保持用レジスタ
４０５揮発性記憶部アドレス生成回路
４０６揮発性記憶部制御回路
４０７不揮発性記憶部
４０８不揮発性記憶部アドレス生成回路
４０９不揮発性記憶部制御回路
４１０乗算器
４１１遅延回路
４１３セレクタ
４１４レジスタ
４１５トライステートバッファ
４１６ノード
４１７ノード
６０１Ａ上位ビット時間累積読み出しアドレス
６０１Ｂ上位ビット時間累積読み出しアドレス
６０２Ａ上位ビット時間累積読み出しデータ
６０２Ｂ上位ビット時間累積読み出しデータ
６０３Ａ下位ビット時間累積読み出しアドレス
６０３Ｂ下位ビット時間累積読み出しアドレス
６０４Ａ下位ビット時間累積読み出しデータ
６０４Ｂ下位ビット時間累積読み出しデータ
６０５Ａ上位ビット時間累積読み出しアドレス
６０５Ｂ上位ビット時間累積読み出しアドレス
６０６Ａ上位ビット時間累積書き込みデータ
６０６Ｂ上位ビット時間累積書き込みデータ
６０７Ａ下位ビット時間累積書き込みアドレス
６０７Ｂ下位ビット時間累積書き込みアドレス
６０８Ａ上位ビット時間累積書き込みデータ
６０８Ｂ上位ビット時間累積書き込みデータ
１１０１本体
１１０２表示部
１１０３音声入力部
１１０４音声出力部
１１０５ヒンジ部
１１０６操作キー
１１０７携帯電話機
１１０８表示部
１１０９スピーカー部
１１１０操作キー
１１２１本体
１１２２表示部
１１２３受像部
１１２４操作キー
１１２５シャッター
１２０１筐体
１２０２表示部
１２０３スピーカー部
１２１１本体
１２１２表示部
１２１３スイッチ
１２１４操作キー
１２１５赤外線ポート
１２２１本体
１２２２表示部
１２２３イヤホン
１２２４支持体
１２３１本体
１２３２筐体
１２３３表示部
１２３４キーボード
１２３５外部接続ポート
１２３６ポインティングマウス
１３０１Ａ第１の映像信号
１３０１Ｂ第２の映像信号
１３０２カウンタ
１３０３揮発性メモリ
１３０４不揮発性メモリ
１３０５補正回路
１３０６補正データ格納部
１３０７表示装置

Claims

第１の揮発性記憶部と、第２の揮発性記憶部と、上位ビット保持用レジスタと、下位ビット保持用レジスタと、加算器と、不揮発性記憶部と、不揮発性記憶部アドレス生成回路と、乗算器と、互いに異なる色に発光する発光素子を有する複数の画素と、を含み、
第１の期間において、前記第１の揮発性記憶部及び前記第２の揮発性記憶部の一方から前記上位ビット保持用レジスタへ、前記複数の画素のうち第ｍ（ｍは自然数）の画素の第１の色に対応する累積時間データの上位ビットを出力した後、前記第１の揮発性記憶部及び前記第２の揮発性記憶部から前記不揮発性記憶部アドレス生成回路へ、前記複数の画素のうち第ｎ（ｎは自然数）の画素が有する互いに異なる色に発光する発光素子の発光した時間の累積を示す累積時間データを出力し、
第２の期間において、前記第１の揮発性記憶部及び前記第２の揮発性記憶部の一方から前記下位ビット保持用レジスタへ、前記複数の画素のうち第ｍの画素の前記第１の色に対応する累積時間データの下位ビットを出力した後、前記第１の揮発性記憶部及び前記第２の揮発性記憶部から前記不揮発性記憶部アドレス生成回路へ、第（ｎ＋１）の画素が有する互いに異なる色に発光する発光素子の発光した時間の累積を示す累積時間データを出力し、
第３の期間において、前記加算器によって、前記第ｍの画素の前記第１の色に対応する補正後のビデオデータと、前記上位ビット保持用レジスタに保持された累積時間データの上位ビットを加算することによって、新たな累積時間データの上位ビットを生成し、
前記新たな累積時間データの上位ビットを、前記第１の揮発性記憶部及び前記第２の揮発性記憶部の一方へ入力した後、前記第１の揮発性記憶部及び前記第２の揮発性記憶部から前記不揮発性記憶部アドレス生成回路へ、第（ｎ＋２）の画素が有する互いに異なる色に発光する発光素子の発光した時間の累積を示す累積時間データを出力し、
第４の期間において、前記加算器によって、前記第ｍの画素の前記第１の色に対応する補正後のビデオデータと、前記下位ビット保持用レジスタに保持された累積時間データの下位ビットを加算することによって、新たな累積時間データの下位ビットを生成し、
前記新たな累積時間データの下位ビットを、前記第１の揮発性記憶部及び前記第２の揮発性記憶部の一方へ入力した後、前記第１の揮発性記憶部及び前記第２の揮発性記憶部から前記不揮発性記憶部アドレス生成回路へ、第（ｎ＋３）の画素が有する互いに異なる色に発光する発光素子の発光した時間の累積を示す累積時間データを出力し、
前記第１の期間乃至前記第４の期間それぞれの後、前記不揮発性記憶部アドレス生成回路において、入力された前記累積時間データに応じて前記不揮発性記憶部のアドレスを指定することによって、当該アドレスに対応する劣化補正係数を前記不揮発性記憶部から前記乗算器に出力し、前記乗算器は当該劣化補正係数とビデオデータとを乗算し、
前記乗算器から、前記第ｎの画素、前記第（ｎ＋１）の画素、前記第（ｎ＋２）の画素、及び前記第（ｎ＋３）の画素に対応する補正後のビデオデータを順に出力し、
当該補正後のビデオデータを前記複数の画素のうち対応する画素に入力することによって画像表示を行うことを特徴とする表示装置。
請求項１において、
前記第１の色は、赤色、緑色、及び青色のいずれか一であることを特徴とする表示装置。