JP4705764B2

JP4705764B2 - ビデオデータ補正回路及び表示装置の制御回路並びにそれを内蔵した表示装置・電子機器

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Publication number: JP4705764B2
Application number: JP2004206882A
Authority: JP
Inventors: 匡史尾崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-07-14
Filing date: 2004-07-14
Publication date: 2011-06-22
Anticipated expiration: 2024-07-14
Also published as: CN1722208A; US7663576B2; US20060011846A1; KR20060049949A; CN100452154C; KR101148179B1; JP2006030429A

Description

本発明は、画素部に発光素子を用いた表示装置に関する。本発明は、特に、画素部に有機エレクトロルミネッセンス(ＥＬ)素子をはじめとする発光素子を使用し、発光素子の劣化に対応してビデオデータを補正するビデオデータ補正回路とを備えた表示装置に関する。本発明はまた、ＥＬ素子等の発光素子を画素ごとに配置した表示パネルと、ビデオデータを記憶する記憶手段を備えた制御回路と、発光素子の劣化を補正するビデオデータ補正回路とを備えた表示装置に関する。

ＬＣＤ（液晶ディスプレイ）に代わる表示装置として、発光素子を画素ごとに配置した表示パネルと、パネルに信号を入力する周辺回路によって構成され、発光素子の発光を制御することによって画像の表示を行う表示装置がある。

このような表示装置は、受信したビデオ信号を表示パネルの画素における階調表現が可能となるように変換したビデオデータとして、パネル制御信号とともにパネルに出力する制御回路を有し、また表示装置の表示パネルにおいては、画素１つずつに対して、典型的には２個または３個のＴＦＴ（薄膜トランジスタ）が配置され、それらのＴＦＴのオンオフを制御することによって各画素の発光素子に供給される電流、即ち各画素の発光素子の輝度や発光・非発光が制御される。さらにパネルの画素部の周辺部には各画素のＴＦＴのオンオフを制御するための駆動回路が設けられる。この駆動回路は、画素部のＴＦＴと同時形成されたＴＦＴで構成されたものであり得る。これらのＴＦＴはｎチャネル型またはｐチャネル型の何れでもよい。

また、上記のような構成の画素において、階調を表現する手法には、大きくわけてアナログ方式とデジタル方式の二つがあり、デジタル方式はＴＦＴの特性のばらつきに強いという点で有利である。デジタル方式の階調表現方法として、時間階調方式及び面積階調方式が挙げられる。

時間階調方式とは、表示装置の各画素が発光する期間を制御することによって階調を表現する手法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は複数のサブフレーム期間に分割される。サブフレーム期間毎に各画素を点灯もしくは非点灯とし（即ち各画素の発光素子を発光もしくは非発光とし）、かつそれぞれのサブフレーム期間に重みをつけて（即ちサブフレーム期間毎の表示期間を変えて）、その選択（即ち画素を点灯させるサブフレーム期間の組み合わせの選択）により発光する累計期間を制御することによって、各画素の階調が表現される。

面積階調方式とは、表示装置の各画素における発光する部分の面積を制御することによって階調を表現する手法である。具体的には、各画素をサブ画素に分け、発光するサブ画素の数を変えることで各画素の階調が表現される。

ところで、ＥＬ素子等の発光素子を用いた場合、ＥＬ素子が点灯している期間は、常に電流が供給されＥＬ素子内を電流が流れている。これにより、長時間の点灯によってＥＬ素子自体の性質が劣化し、これを原因として輝度特性が変化する。つまり、劣化したＥＬ素子と劣化していないＥＬ素子とでは、同じ電流供給源から同じ電圧で電流を供給したとしても、その輝度に差が生ずることになる。

そのため、ＥＬ素子等の発光素子を用いた表示装置のなかには、一部の画素におけるＥＬ素子が劣化しても輝度ムラを生ずることなく画面の均一性を保つため、各画素の点灯時間または点灯時間と点灯強度とを、ビデオデータ信号を定期的にサンプリングすることによって検出し、その検出値の累積と、あらかじめ記憶してあるＥＬ素子の輝度特性の経時変化のデータとを参照して、ＥＬ素子の劣化した画素を駆動するためのビデオデータ信号をそのつど補正するビデオデータ補正回路を用いたものがある。

このような表示装置としては、例えば特許文献１に記載の劣化補正機能を有する自発光表示装置があり、その劣化補正装置のブロック図を図１０に示す。図１０の劣化補正装置は、Ｉ：カウンタ部、ＩＩ：記憶回路部、ＩＩＩ：信号補正部からなる。Ｉはカウンタ１００２を有し、ＩＩは揮発性メモリ１００３及び不揮発性メモリ１００４を有し、ＩＩＩは補正回路１００５および補正データ格納部１００６を有している。この劣化補正装置では、補正前のビデオデータ信号である第１の映像信号１００１ＡにおけるＥＬ素子の劣化した画素を駆動するビデオデータが、信号補正部ＩＩＩによって補正され、補正後のビデオデータである第２の映像信号１００１Ｂとして表示装置１００７に供給される。

また、この劣化補正装置では、定期的に（例えば１秒毎に）第１の映像信号１００１Ａをサンプリングし、その信号より、各画素での点灯、非点灯をカウンタ１００２がカウントする。ここでカウントされた各画素における点灯回数即ち点灯累積時間は、順次、記憶回路部に記憶される（以下、累積時間データという）。この点灯回数は累積していくことから、記憶回路は不揮発性メモリを用いて構成するのが望ましいが、不揮発性メモリは一般的にその書き込みの回数が限られているため、図１０の装置では、自発光装置の動作中は揮発性メモリ１００３を用いて記憶を行い、一定時間毎に（例えば１時間毎、あるいは電源のシャットダウン時など）不揮発性メモリ１００４に書き込むようにしている。即ち、次回の電源投入後、継続してＥＬ素子の点灯時間または、点灯時間と点灯強度の累積カウントが行われる。

特開２００２−１７５０４１号公報

しかし、上記のような従来のビデオデータ補正装置の構成では、回路に実装する揮発性メモリ、不揮発性メモリともに大容量となり、接続ピン数が増加する。また、ビット数の増加に伴い回路の占有面積が大きくなり、製品の小型化・低製造コスト化の障害となる。また、大容量のＲＡＭを用いる数が増えるほど低消費電力化が困難となる。

本発明は、このような従来技術の問題点を解消すべく案出されたものであり、その主な目的は、大容量のメモリを不要とし、かつ回路に実装されるメモリ数を減らすことができる構成を有するビデオデータ補正回路、及びそれを内蔵した表示装置・電子機器並びにその駆動方法を提供することである。

上記目的を達成するために、本発明においては、ビデオデータ補正回路の各画素の累積使用度データ（点灯時間または、点灯時間と点灯強度等の累積度のデータ）を複数のデータ部分に分割し、前記複数のデータ部分のそれぞれが複数の記憶手段に別々に格納されるようにすることによって、大容量の記憶素子を用いる必要をなくした。

より具体的には、本発明のビデオデータ補正回路は、発光素子を用いた画素を有する表示装置に供給されるビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、複数の記憶手段を含み、前記各画素の累積使用度データを保持する累積データ保持手段と、前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算手段と、前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを発生する補正手段とを有し、前記累積使用度データは複数のデータ部分に分割されて、前記複数のデータ部分のそれぞれが前記複数の記憶手段から選択された１つに別々に格納される構成とした。

これによれば、表示装置のビデオデータ補正回路において、各画素の累積使用度データの各データ部分のそれぞれが別の記憶手段に格納されるため、各記憶手段を構成する記憶素子の容量を小さくすることが可能となり、従って接続ピン数の低減による回路の構造の単純化、省スペース化と低製造コスト化を実現できる。

また、前記各画素の累積使用度データは、各画素の点灯時間、又は各画素の点灯時間と点灯強度の累積に基づく累積使用度データであってもよい。

また、前記補正手段が、各画素について前記補正ビデオデータを得るため、各累積使用度に応じた劣化係数の組のなかから前記累積使用度データに基づき選択された劣化係数を前記ビデオデータに乗ずる乗算手段を有する構成とし得る。

また、前記補正手段が、前記乗算手段のビデオデータの入力端において、対応する劣化係数の選択と前記ビデオデータの入力との時間的ずれを補正するための遅延回路を有する構成とし得る。

また、前記複数のデータ部分が第１データ部分と第２データ部分からなり、前記複数の記憶手段は第１記憶手段と第２記憶手段とから構成され、前記第１データ部分が前記第１記憶手段に格納され、前記第２データ部分が前記第２記憶手段に格納される構成とし得る。

そして、前記複数のデータ部分が第１データ部分と第２データ部分からなる場合、前記累積データ保持手段の前記第１記憶手段が第１揮発性記憶手段で、前記第２記憶手段が第２揮発性記憶手段である構成とし得る。この場合、前記累積データ保持手段が、不揮発性記憶手段をさらに有し、前記不揮発性記憶手段が、電源オフ時に前記第１揮発性記憶手段及び前記第２揮発性記憶手段の内容を格納し、電源オン時にその内容を前記第２揮発性記憶手段及び前記第２揮発性記憶手段に転送するバックアップ領域を有する構成とし得る。また、前記不揮発性記憶手段が、前記劣化係数の組を予め記憶させておくための劣化係数記憶領域をさらに含んでいてもよい。さらに、前記第１データ部分が前記累積使用度データの下位ビットで、前記第２データ部分が前記累積使用度データの上位ビットとしてもよい。

或いは、前記複数のデータ部分が第１データ部分と第２データ部分からなる場合、前記累積データ保持手段の前記第１記憶手段が揮発性記憶手段で、前記第２記憶手段が不揮発性記憶手段である構成とし得る。この場合、前記不揮発性記憶手段が、電源オフ時に前記揮発性記憶手段の内容を格納し、電源オン時にその内容を前記揮発性記憶手段に転送するバックアップ領域をさらに有する構成とし得る。また、前記不揮発性記憶手段が、前記劣化係数の組を予め記憶させておくための劣化係数記憶領域をさらに含んでいてもよい。さらに、前記第１データ部分が前記累積使用度データの下位ビットで、前記第２データ部分が前記累積使用度データの上位ビットとしてもよい。この場合、前記加算手段が、前記検出手段で検出された各画素の累積使用度データの下位ビットと、前記揮発性記憶手段に保持された各画素の累積使用度データの下位ビットとを加算して、加算結果を新たな累積使用度データ下位ビットとして前記揮発性記憶手段に書き込む第１加算手段と、前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発性記憶手段に保持された各画素の累積使用度データの上位ビットとを加算して、加算結果を新たな累積使用度データ上位ビットとして前記不揮発性記憶手段に書き込む第２加算手段とを有する構成とし得る。さらにこの場合、前記第１加算手段での加算の結果生じたハーフキャリを保持しておくためのハーフキャリ記憶手段を有する構成とし得る。さらに、前記乗算手段で前記ビデオデータと乗ずるための劣化係数が、前記累積使用度データの上位ビットのみに基づいて選択されてもよい。

本発明の別の実施形態として、上記のようなビデオデータ補正回路を、供給されたビデオ信号を表示装置での階調表現が可能なビデオデータに変換する表示装置の制御回路に一体に組み込んだ一体型制御回路を提供する。

より具体的には、本発明の第１の制御回路は、発光素子を用いた画素を有する表示装置に供給されるビデオデータを記憶する領域を有する第１の揮発性記憶手段及び第２の揮発性記憶手段と、前記第１及び第２の揮発性記憶手段の何れか一方から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段であって、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う記憶手段を第１及び第２の揮発性記憶手段との間で切り替える、該読み出し手段と、前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、前記第１及び第２揮発性記憶手段の前記ビデオデータを記憶する領域以外の領域である揮発領域と不揮発性記憶手段の領域である不揮発領域とから構成され、前記各画素の累積使用度データを保持する累積データ保持手段と、前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算手段と、供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して、前記第１揮発性記憶手段及び前記第２揮発性記憶手段のうちビデオデータの読み出しが行われていない記憶手段に書き込むための書き込み手段とを有し、前記累積使用度データは第１データ部分と第２データ部分に分割されて、前記第１データ部分が前記揮発領域に格納され、前記第２データ部分が前記不揮発領域に格納され、前記加算手段が第１加算手段と第２加算手段とを有し、前記第１加算手段は前記揮発領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記揮発領域に書き込み、前記第２加算手段は前記不揮発領域から前記第２データ部分を読み出し前記第２データ部分の加算を行って加算結果を前記第不揮発領域に書き込む構成とした。

このような第１の制御回路を用いることによって、上記のような本発明のビデオデータ補正回路の利点が得られることに加えて、表示装置の周辺回路及び表示装置全体をより一層小型化、低製造コスト化することが可能となる。

また、前記補正手段が、前記乗算手段の劣化係数の入力端に接続された、読み出された劣化係数を一時保持しておくための読み出し劣化係数記憶手段を有する構成とし得る。

また、前記補正手段が、前記乗算手段のビデオデータの入力端に接続された、対応する劣化係数の選択と前記ビデオデータの入力との時間的ずれを補正するための遅延回路を有する構成とし得る。

また、前記不揮発性記憶手段が、電源オフ時に前記揮発性記憶手段の内容を格納し、電源オン時にその内容を前記揮発性記憶手段に転送するバックアップ領域をさらに有する構成とし得る。さらに、前記不揮発性記憶手段が、前記劣化係数の組を予め記憶させておくための劣化係数記憶領域をさらに含んでいてもよい。

また、前記第１データ部分が前記累積使用度データの下位ビットで、前記第２データ部分が前記累積使用度データの上位ビットとしてもよい。この場合、前記第２加算手段が、前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発性記憶手段に保持された各画素の累積使用度データの上位ビットとを加算して、加算結果を新たな累積使用度データ上位ビットとして前記不揮発性記憶手段に書き込む構成とし得る。更にこの場合、前記第１加算手段での加算の結果生じたハーフキャリを保持しておくためのハーフキャリ記憶手段を有する構成とし得る。さらに、前記乗算手段で前記ビデオデータと乗ずるための劣化係数が、前記累積使用度データの上位ビットのみに基づいて選択されてもよい。

本発明の更に別の実施形態では、上記のような表示装置の制御回路において、ビデオデータ及び累積使用度データの第１データ部分を記憶する記憶手段を１個の記憶素子で構成し、ビデオデータの読み出しを、表示装置の表示パネルの表示タイミングに適合した一定量のビデオデータ（例えばパネル一行分のビデオデータ）を、複数のクロック周期にわたって連続して読み出す形で行い、余った時間に記憶素子への書き込みを行うものとした。

より具体的には、本発明の第２の制御回路は、発光素子を用いた画素を有する表示装置に供給されるビデオデータを記憶する第１の領域と第２の領域とを有する揮発性記憶手段と、前記揮発性記憶手段の前記第１の領域または前記第２の領域の何れか一方から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段であって、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替え、前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記揮発性記憶手段から読み出す、該読み出し手段と、前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、前記揮発性記憶手段の前記第１及び第２の領域以外の領域である第３の領域と不揮発性記憶手段の領域である第４及び第５の領域とから構成され、前記各画素の累積使用度データを保持する累積データ保持手段と、前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算手段と、供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを補正して、前記第１の領域及び前記第２の領域のうちビデオデータの読み出しが行われていない領域に書き込むための補正・書き込み手段とを有し、
前記累積使用度データは第１データ部分と第２データ部分に分割されて、前記第１データ部分が前記揮発性記憶手段の前記第３の領域に格納され、前記第２データ部分が前記不揮発性記憶手段の前記第４の領域及び前記第５の領域に格納され、前記加算手段が第１加算手段と第２加算手段とを有し、前記第１加算手段は前記第３の領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記第３の領域に書き込み、前記第２加算手段は前記第４の領域または前記第５の領域の何れか一方から前記第２データ部分を読み出し前記第２データ部分の加算を行って加算結果を前記第４の領域または前記第５の領域の読み出しが行われていない方の領域に書き込み、１又は複数の画像を表示する期間毎に前記第２データ部分の読み出しを行う領域を前記第４の領域と前記第５の領域との間で切り替える構成とした。

このような第２の制御回路を用いることによって、揮発性記憶手段を構成する記憶素子は１個で済むことになり、上記のような本発明のビデオデータ補正回路及び第１の制御回路の利点が得られることに加えて、表示装置の周辺回路及び表示装置全体をより一層小型化、低製造コスト化することが可能となる。加えて、ビデオデータの読み出しを、表示装置の表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して読み出す形で行うことによって、揮発性記憶手段を構成する１個の記憶素子へのアクセスタイミングへの制約が最小となり、また揮発性記憶手段の１アドレスに格納すべきビデオデータのフォーマットに対する制約も最小となって記憶手段の物理的な利用効率を高めることができる。

また、第２の制御回路において、前記各画素の累積使用度データは、各画素の点灯時間、又は各画素の点灯時間と点灯強度の累積に基づく累積使用度データであってもよい。

また、前記補正・書き込み手段が、各画素について補正されたビデオデータを得るため、各累積使用度に応じた劣化係数の組のなかから前記累積使用度データに基づき選択された劣化係数を前記ビデオデータに乗ずる乗算手段を有する構成とし得る。

また、前記補正・書き込み手段が、前記乗算手段の劣化係数の入力端に接続された、読み出された劣化係数を一時保持しておくための読み出し劣化係数記憶手段を有する構成とし得る。

また、前記読み出し劣化係数記憶手段が、前記乗算手段で一度に乗算されるｎ個の画素（ｎは正の整数）のビデオデータに対応する劣化係数を一時保持しておく第１読み出し劣化係数記憶手段と、ｊ個の画素（ｊは正の整数）を受信する期間に１回、前記第１読み出し劣化係数記憶手段に記憶されたｎ個の画素のビデオデータに対応する劣化係数を受け取って保持し、ビデオ信号の受信のタイミングに同期して劣化係数を前記乗算手段に供給する第２読み出し劣化係数記憶手段とを含む構成とし得る。

また、前記不揮発性記憶手段が、電源オフ時に前記揮発性記憶手段の内容を格納し、電源オン時にその内容を前記揮発性記憶手段に転送するバックアップ領域をさらに有する構成とし得る。この場合、前記バックアップ領域が、前記第４の領域及び前記第５の領域のうち電源オフ時直前に前記第２データ部分の読み出しが行われていた領域としてもよい。さらに、前記不揮発性記憶手段が、前記劣化係数の組を予め記憶させておくための劣化係数記憶領域を含んでいてもよい。この場合、電源オン時に前記不揮発性記憶手段の前記劣化係数記憶領域に格納された劣化係数を読み出して、前記乗算手段に供給するためにキャッシュしておく劣化係数記憶手段を有する構成とし得る。

また、前記第１データ部分が前記累積使用度データの下位ビットで、前記第２データ部分が前記累積使用度データの上位ビットとしてもよい。この場合、前記第２加算手段が、前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発性記憶手段に保持された各画素の累積使用度データの上位ビットとを加算して、加算結果を新たな累積使用度データ上位ビットとして前記不揮発性記憶手段に書き込む構成とし得る。さらにこの場合、前記補正・書き込み手段が、前記第１加算手段での加算の結果生じたハーフキャリを、前記ビデオデータとともに前記第１の領域及び前記第２の領域のうちビデオデータの読み出しが行われていない領域に書き込む構成とし得る。さらにこの場合、前記読み出し手段が、前記第１の領域または前記第２の領域から前記ハーフキャリを前記ビデオデータとともに読み出し、前記ビデオデータとともに読み出された前記ハーフキャリを一時保持しておくためのハーフキャリ一時記憶手段を有する構成とし得る。

そしてこの場合、前記ハーフキャリ一時記憶手段が、全画素をＫ分の１（Ｋは正の整数）の画素に対応するハーフキャリの組を保持する構成とし得る。これによって、ハーフキャリ一時記憶手段に大容量の記憶素子を用いる必要がなくなり、回路の省スペース化及び低製造コスト化に資する。

また、前記第２加算手段による前記第２データ部分の加算結果の書き込みは、前記第１加算手段による加算の結果ハーフキャリが発生してから次のハーフキャリが発生するまでの最短時間に１回行われる構成とし得る。さらに、前記乗算手段で前記ビデオデータと乗ずるための劣化係数が、前記累積使用度データの上位ビットのみに基づいて選択されてもよい。

一方、前記読み出し手段が、前記一定量のビデオデータを一定の保持期間だけ保持しておく読み出しビデオデータ記憶手段を有する構成とし得る。

さらに、前記補正・書き込み手段が、前記揮発性記憶手段への書き込みのために、前記揮発性記憶手段への書き込みに適合した所定量の前記ビデオデータを一定の書き込みビデオデータ保持期間だけ保持しておく書き込みビデオデータ記憶手段を有する構成とし得る。

また、前記補正・書き込み手段が、前記書き込みビデオデータ記憶手段が保持する前記所定量のビデオデータのうち、前記書き込みビデオデータ保持期間の間に前記揮発性記憶手段に書き込めなかった内容を一時保持しておき、前記ビデオデータの読み出しが行われないときに前記揮発性記憶手段に書き込むための過剰ビデオデータ記憶手段を有する構成とし得る。

更に別の実施形態として、発光素子を用いた画素を有する表示装置に供給されるビデオデータを補正した補正ビデオデータに変換する本発明のビデオデータ補正回路の駆動方法は、前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出過程と、前記累積使用度データを複数のデータ部分に分割し、複数の記憶手段を含む累積データ保持手段に格納する格納過程と、前記検出過程で検出された各画素の累積使用度データと、前記累積データ保持手段に格納された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算過程と、前記累積データ保持手段に格納された累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを発生する補正過程とを有し、前記格納過程が、前記複数のデータ部分のそれぞれを前記複数の記憶手段のなかの対応する１つに別々に格納する過程を含む構成とした。

このビデオデータ補正回路の駆動方法を用いることによって、ビデオデータ補正回路において、各画素の累積使用度データの各データ部分のそれぞれが別の記憶手段に格納されるため、各記憶手段を構成する記憶素子の容量を小さくすることが可能となり、従って接続ピン数の低減による回路の構造の単純化、省スペース化と低製造コスト化を実現できる。

更に別の実施形態として、供給されたビデオ信号を発光素子を用いた画素を有する表示装置での階調表現が可能なビデオデータに変換し、かつ補正した補正ビデオデータに変換する、前記補正ビデオデータを記憶する第１の揮発性記憶手段及び第２の揮発性記憶手段を備えた本発明の第１の制御回路の駆動方法は、前記第１及び第２の揮発性記憶手段の何れか一方から前記補正ビデオデータを読み出す読み出し過程と、前記第１及び第２の揮発性記憶手段の何れか一方から読み出した前記補正ビデオデータを表示パネルに供給する過程と、前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出過程と、前記累積使用度データを第１データ部分と第２データ部分とに分割し、前記第１及び第２揮発性記憶手段の前記ビデオデータを記憶する領域以外の領域である揮発領域と不揮発性記憶手段の領域である不揮発領域を含む累積データ保持手段に格納する格納過程と、前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に格納された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算過程と、供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを前記補正ビデオデータに変換して、前記第１揮発性記憶手段及び前記第２揮発性記憶手段うちビデオデータの読み出しが行われていない記憶手段に書き込む補正・書き込み過程とを有し、前記格納過程が、前記第１データ部分を前記揮発領域に格納し、前記第２データ部分を前記不揮発領域に格納する過程を含み、前記加算過程が、前記揮発領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記第揮発領域に書き込む第１加算過程と、前記第不揮発領域から前記第２データ部分を読み出し前記第２データ部分の加算を行って加算結果を前記第不揮発領域に書き込む第２加算過程とを含み、前記読み出し過程が、１又は複数の画像を表示する期間毎に、前記補正ビデオデータの読み出しを行う記憶手段を第１及び第２の揮発性記憶手段との間で切り替える過程を含む構成とした。

この第１の制御回路の駆動方法を用いることによって、上記のような本発明のビデオデータ補正回路の駆動方法の利点が得られることに加えて、表示装置の周辺回路及び表示装置全体をより一層小型化、低製造コスト化することが可能となる。

更に別の実施形態として、供給されたビデオ信号を発光素子を用いた画素を有する表示装置での階調表現が可能なビデオデータに変換し、かつ補正した補正ビデオデータに変換する、前記補正ビデオデータを記憶する第１の領域と第２の領域とを有する揮発性記憶手段を備えた本発明の第２の制御回路の駆動方法は、前記表示パネルの表示タイミングに適合した一定量の補正ビデオデータを、複数のクロック周期にわたって連続して前記揮発性記憶手段の前記第１の領域または前記第２の領域の何れか一方から読み出す読み出し過程と、前記揮発性記憶手段から読み出した補正ビデオデータを表示パネルに供給する過程と、前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出過程と、前記累積使用度データを第１データ部分と第２データ部分とに分割し、前記揮発性記憶手段の前記第１及び第２の領域以外の領域である第３の領域と不揮発性記憶手段の領域である第４及び第５の領域を含む累積データ保持手段に格納する格納過程と、前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に格納された各画素の累積使用度データとを加算して、加算結果を新たな累積使用度データとして前記累積データ保持手段に書き込む加算過程と、供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に記憶された累積使用度データに基づいて前記ビデオデータを前記補正ビデオデータに変換して、前記第１の領域及び前記第２の領域のうちビデオデータの読み出しが行われていない領域に書き込む補正・書き込み過程とを有し、前記格納過程が、前記第１データ部分を前記第３の領域に格納し、前記第２データ部分を前記第４の領域及び前記第５の領域に格納する過程を含み、前記加算過程が、前記第３の領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記第３の領域に書き込む第１加算過程と、前記第４の領域または前記第５の領域の何れか一方から前記第２データ部分を読み出し前記第２データ部分の加算を行って加算結果を前記第４の領域または前記第５の領域の読み出しが行われていない方の領域に書き込む第２加算過程とを含み、前記読み出し過程が、１又は複数の画像を表示する期間毎に、前記補正ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替える過程を含み、前記第２加算過程が、１又は複数の画像を表示する期間毎に前記第２データ部分の読み出しを行う領域を前記第４の領域と前記第５の領域との間で切り替える過程を含む構成とした。

この第２の制御回路の駆動方法を用いることによって、揮発性記憶手段を構成する記憶素子は１個で済むことになり、上記のような本発明のビデオデータ補正回路及び第１の制御回路の駆動方法の利点が得られることに加えて、表示装置の周辺回路及び表示装置全体をより一層小型化、低製造コスト化することが可能となる。加えて、揮発性記憶手段を構成する１個の記憶素子へのアクセスタイミングへの制約が最小となり、また揮発性記憶手段の１アドレスに格納すべきビデオデータのフォーマットに対する制約も最小となって記憶手段の物理的な利用効率を高めることができる。

また、本発明のビデオデータ補正回路または制御回路を内蔵した表示装置は、本発明のビデオデータ補正回路または制御回路と、画素ごとに発光素子を配置した表示パネルとを有するものとし得る。

これによれば、ビデオデータ補正回路または制御回路を含む周辺回路を小型化、低製造コスト化することができ、従って表示装置を小型化・低製造コスト化することが可能となる。尚、本発明の制御回路を内蔵した表示装置は、面積階調方式または時間階調方式で階調を表現するものであり得、ＥＬ素子を代表とする発光素子は、一対の電極間に発光材料を含む層が設けられた構造を有する。発光素子は、一重項励起状態から基底状態に遷移する際の発光（蛍光）と、三重項励起状態から基底状態に遷移する際の発光（燐光）の何れか一方又は両方を含む。

このように、本発明によれば、表示装置のビデオデータ補正回路において、各画素の累積使用度データ（点灯時間または、点灯時間と点灯強度等の累積度のデータ）を複数のデータ部分に分割し、前記複数のデータ部分のそれぞれが複数の記憶手段に別々に格納されるような構成とすることによって、大容量のメモリを用いる必要をなくし、実装ピンの数の低減、構造の単純化、回路の省スペース化を図ることが可能となる。結果として、本発明のビデオデータ補正回路を備える表示装置及び電子機器の小型化、低製造コスト化、信頼性の向上及び低消費電力化を実現することができる。

（実施の形態１）
図１に、本発明によるビデオデータ補正回路の構成例の概略を示す。このビデオデータ補正回路は、サンプリングするビデオデータをラッチするビデオデータラッチ回路１０１と、サンプリングしたビデオデータから予想される点灯時間とそれまでの累積時間データとを加算して新たな累積時間データを発生する加算器１０２と、累積時間データを記憶する揮発性の記憶手段である第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂと、劣化係数を格納しかつ電源オフ時に第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂの内容をバックアップする不揮発性の記憶手段である不揮発性記憶部１０７と、各画素について累積点灯時間に応じた劣化係数とビデオデータを乗じて補正ビデオデータを発生する乗算器１１０とを有する。

また、第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂの両方の制御手段として揮発性記憶部アドレス生成回路１０５及び揮発性記憶部制御回路１０６が設けられ、不揮発性記憶部１０７の制御手段として不揮発性記憶部アドレス生成回路１０８及び不揮発性記憶部制御回路１０９が設けられている。さらに、加算器１０２において、サンプリングされたビデオデータと加算される累積時間データを第１揮発性記憶部１０３Ａから読み出して一時保存しておく第１読み出し累積時間データ記憶部１０４Ａ、及び同様に第２揮発性記憶部１０３Ｂから読み出して一時保存しておく第２読み出し累積時間データ記憶部１０４Ｂが設けられる。

従来型のビデオデータ補正回路と異なる点として、本発明のビデオデータ補正回路では、図１に示すように、画素の点灯時間累積に用いる揮発性記憶手段を１個ではなく第１揮発性記憶部１０３Ａと第２揮発性記憶部１０３Ｂの２個使用し、累積時間データを２個の部分に分割して各揮発性記憶部に累積時間データの各部分を格納している点が挙げられる。本実施例では一例として、累積時間データを上位ビットと下位ビットに分割し、第１揮発性記憶部１０３Ａには累積時間データの上位ビットを格納し、第２揮発性記憶部１０３Ｂには累積時間データの下位ビットを格納している。しかし、累積時間データをどのように部分に分割して各揮発性記憶部に割り当てるかは、上位ビット及び下位ビットに分割する形態には限定されず、例えば累積時間データを画素のＲＧのビデオデータとＢのビデオデータとに分割してそれぞれを第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに割り当てる形態も可能である。

上記のビデオデータ補正回路の動作について説明する。まずＥＬ素子を初めとする表示装置の発光素子の輝度特性の経時変化のデータを、その劣化の程度に従って劣化の影響をなくすようにビデオデータの補正を行うための劣化係数として不揮発性記憶部１０７に予め記憶させておく。

ビデオデータ補正回路に入力されたビデオデータ（ＶＤ）は、ビデオデータラッチ回路１０１において定期的にサンプリングされ、そのビデオデータに基づいてカウントされた各画素での点灯・非点灯の回数は、順次、分割されたデータの形で第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに記憶されてゆく。即ち、ビデオデータラッチ回路１０１でサンプリングされたビデオデータに基づく各画素の点灯時間のデータと、その上位ビットが第１揮発性記憶部１０３Ａから第１読み出し累積時間データ記憶部１０４Ａに読み出され、その下位ビットは第２揮発性記憶部１０３Ｂから第２読み出し累積時間データ記憶部１０４Ｂに読み出された累積点灯時間を表す累積時間データ（ＡＴ）とが加算器１０２において加算される。この結果得られた新たな点灯累積時間を表す累積時間データは、上位ビット及び下位ビットに分割されてそれぞれ第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに記憶される。

一方、ビデオデータは乗算器１１０にも供給され、乗算器１１０において不揮発性記憶部１０７から供給された劣化係数と乗じられることによって、各画素の経時劣化の程度に合わせて点灯時間を補正した補正ビデオデータに変換されてビデオデータ補正回路から出力される。このような各画素の劣化の程度に合わせて点灯時間を補正するための劣化係数は、第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに記憶された累積時間データを参照し、それに基づいて各画素の累積点灯時間に対応する劣化係数の格納された不揮発性記憶部１０７のアドレスを指定することによって供給される。

また電源オフ時に第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに格納された累積時間データが失われないようにするため、電源供給停止直前に不揮発性記憶部１０７に転送（ストア）し、電源オン時には不揮発性記憶部１０７に保持された累積時間データを第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに転送（リコール）するバックアップ方法が用いられている。

なお、本実施例では、ビデオデータを補正する際、不揮発性記憶部１０７から直接劣化係数を読み出すと説明したが、第１揮発性記憶部１０３Ａ又は第２揮発性記憶部１０３Ｂに劣化係数を書き込み、ビデオデータを補正する際に第１揮発性記憶部１０３Ａ又は第２揮発性記憶部１０３Ｂから劣化係数を読み出すようにしても良い。

以上のように、定期的に発光素子の点灯時間のサンプリングを行い、累積時間データを記憶しておき、予め記憶してある発光素子の経時変化のデータを参照してビデオデータをその都度補正することで、劣化した発光素子が劣化していないものと同等の輝度が達成できる補正ビデオデータを供給し、表示装置において輝度ムラを生じさせずに画面の均一性を保つことができる。

尚、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、ＥＬ素子の点灯時間とともに点灯強度を検出し、点灯時間と点灯強度との両方から発光素子の劣化状態を判断するのが望ましい。この場合は、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータを第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂに記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化係数を予め不揮発性記憶部に格納しておく。

また、第１揮発性記憶部１０３Ａ及び第２揮発性記憶部１０３Ｂや不揮発性記憶部１０７等の記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられるが、これらに限定されず、一般に用いられる記憶素子を用いることができる。但し、揮発性メモリにＤＲＡＭを用いる場合には、定期的なリフレッシュ機能を付加する必要がある。

上記のように、累積時間データを上位ビットと下位ビット等の部分に分割し、それぞれのデータ部分に対して累積時間データを記憶する記憶手段を設けて時間累積を行うことによって、揮発性記憶手段として使用するメモリを大容量にする必要がなくなり、接続ピン数も少なくなるので、回路の占有面積が小さくなり、低製造コスト化や小型化に資するという利点が得られる。

（実施の形態２）
図２に、実施の形態１との別の本発明によるビデオデータ補正回路の構成例の概略を示す。この実施の形態２のビデオデータ補正回路は、実施の形態１のビデオデータ補正回路と類似した構成を有するが、揮発性記憶部が２個でなく１個とされて、そこには累積時間データの下位ビット及びハーフキャリ（桁上がり）が格納され、累積時間の上位ビットは不揮発性記憶部の余ったアドレス領域に格納される点が異なっている。

以下、図２を参照して本実施の形態のビデオデータ補正回路の構成及び動作をさらに詳細に説明する。このビデオデータ補正回路は、まず点灯時間の累積部として、サンプリングするビデオデータをラッチするビデオデータラッチ回路２０１と、累積時間データ下位ビット及びハーフキャリ（１ビットまたは数ビット分）を記憶する揮発性の記憶手段である揮発性記憶部２０３と、累積時間データ上位ビットを格納する不揮発性記憶部２０７と、揮発性記憶部２０３から累積時間データ下位ビット及びハーフキャリ（ＨＣ）を読み出して一時保存する読み出し累積時間データ記憶部２０４と、読み出し累積時間データ記憶部２０４に読み出した累積時間データ下位ビット及びハーフキャリとビデオデータラッチ回路２０１でサンプリングしたビデオデータから予想される点灯時間とを加算する第１加算器２０２とを有する。ビデオデータの取り込みは、例えば６０フレームに一度の周期で行われ得るが、これに限定されない。ハーフキャリは、累積時間データ下位ビットの加算動作において桁上がりが発生したとき”１”となる。また、揮発性記憶部２０３の制御手段として揮発性記憶部アドレス生成回路２０５及び揮発性記憶部制御回路２０６が設けられ、不揮発性記憶部２０７の制御手段として不揮発性記憶部アドレス生成回路２０８及び不揮発性記憶部制御回路２０９が設けられている。

第１加算器２０２での加算動作で生成されたハーフキャリは、加算結果の累積時間データ下位ビットとともに揮発性記憶部２０３に書き込まれるか、またはハーフキャリ記憶部２１１に転送されてそこに保持される。ハーフキャリがハーフキャリ記憶部２１１に転送された場合は、揮発性記憶部２０３に格納されているハーフキャリはリセットされる。

また、ハーフキャリ記憶部２１１に全画素分のハーフキャリを格納しようとすると、画素数が大きい場合にはハーフキャリ記憶部に用いる記憶素子の容量を大きくする必要がある。この記憶素子の大容量化を避けるために、画素領域をＫ個（Ｋは自然数）に分割し、その１つの画素領域のハーフキャリのみをハーフキャリ記憶部２１１に転送する方式をとることができる。これによってハーフキャリ記憶部２１１の容量が１／Ｋで済むことになる。

例えば、今ｋ番目（ｋは１以上Ｋ以下の整数）の画素領域のハーフキャリのみをハーフキャリ記憶部に転送する場合を考える。不揮発性記憶部制御回路２０９は、定期的に不揮発性記憶部２０７に格納されたｋ番目の画素領域に対応する累積時間データ上位ビットを読み出し、一方ハーフキャリをハーフキャリ記憶部２１１から読み出して、第２加算器２１２で加算し、加算結果を不揮発性記憶部２０７に書き込む。但し、このときハーフキャリ記憶部２１１の全ビットが”０”であった場合はこの加算・書き込み動作は行われない。このようにｋ番目の画素領域について上記の動作が全て終了すると、ｋ＋１番目（ｋ＝Ｋの場合は１番目）の領域について同様な動作が行なわれる。

不揮発性記憶部２０７には、上記のように累積時間データの上位ビットが格納されるほか、実施の形態１の場合と同様に劣化係数が予め格納される。ビデオデータの受信周期ごとに不揮発性記憶部２０７から累積時間データ上位ビットが読み出されて不揮発性記憶部アドレス生成回路２０８に入力されると、その累積時間データ上位ビットで表される累積点灯時間に対応する劣化係数が格納された不揮発性記憶部２０７のアドレスが生成されて、劣化係数が読み出される。乗算器２１０において、ビデオデータと読み出された劣化係数とが乗じられて、経時劣化の影響をなくすように補正された補正ビデオデータが得られる。尚、累積時間データの読み出しから乗算器２１０に劣化係数を入力するまでにかかる時間のため、乗算器２１０におけるビデオデータの入力と、劣化係数の入力との間に時間的なずれが生ずることがある。この時間的なずれを補正するためにはビデオデータを乗算器２１０に入力する前に遅延回路２１３を設ければよい。この点は、ビデオデータ同期制御信号についても同様に行う。但し、時間的なずれの補正の必要がなければこのような遅延回路２１３は設けなくてよい。

尚、別形態として、上記のように不揮発性記憶部から読み出した累積時間データ上位ビットのみを補正動作に用いるのではなく、不揮発性記憶部から読み出した累積時間データ上位ビットとともに、揮発性累積時間データ記憶部から累積時間データ下位ビットも読み出して、劣化係数を特定するための累積時間データとして用いてもよい。

さらに、電源オフ時に揮発性記憶部２０３に格納された累積時間データ下位ビットが失われないようにするため、実施の形態１の場合と同様に、電源供給停止直前に不揮発性記憶部２０７に転送（ストア）し、電源オン時には不揮発性記憶部２０７に保持された累積時間データ下位ビットを揮発性記憶部２０３に転送（リコール）するバックアップ方法が用いられている。

なお、本実施例では、ビデオデータを補正する際、不揮発性記憶部２０７から直接劣化係数を読み出すと説明したが、揮発性記憶部２０３に劣化係数を書き込み、ビデオデータを補正する際に揮発性記憶部２０３から劣化係数を読み出すようにしても良い。

以上のようにして、定期的に発光素子の点灯時間のサンプリングを行って累積点灯時間を蓄積し、それに基づいて補正した補正ビデオデータを供給し、表示装置において輝度ムラを生じさせずに画面の均一性を保つことができる。

尚、実施の形態１と同様に、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、点灯時間と点灯強度との両方から発光素子の劣化状態を判断するために、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータを揮発性記憶部２０３及び不揮発性記憶部２０７に記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化係数を予め不揮発性記憶部２０７に格納しておく。

また、揮発性記憶部２０３や不揮発性記憶部２０７等の記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられるほか、一般に用いられる記憶素子を用いることができる。

上記のように、累積時間データを上位ビットと下位ビット等の部分に分割して、下位ビットのみを揮発性記憶部に格納し、上位ビットを不揮発性記憶部の余ったアドレス領域に書き込んで保存し時間累積を行うことによって、揮発性記憶手段のビット数を半分に減らすことができ、さらにバックアップ動作においても上位ビットは不揮発性メモリにバックアップする必要がなくなって電源ＯＦＦ時のバックアップ動作の所要時間及び消費電力を半分以下に抑えることができ、回路規模を全体として小さくすることができ、製品の小型化、低消費電力化、低製造コスト化、及び回路の信頼性向上を実現できるという利点が得られる。

（実施の形態３）
ここでは、表示制御回路で使用するビデオメモリ等の記憶手段の未使用のアドレス領域にビデオデータ補正回路で作成する累積点灯時間データの下位ビットを蓄え、一方累積点灯時間データの上位ビットは不揮発性記憶手段に格納して、これを随時読み出してビデオデータを補正する。すなわち、実施の形態１及び２で上記したようなビデオデータ補正回路と表示装置の制御回路とを一体に作成する。尚、表示装置の制御回路とは、表示パネルの画素における階調表現が可能となるように受信したビデオ信号をフォーマット変換して記憶手段に書き込み、表示のために記憶手段から読み出したビデオデータとパネル制御信号をパネルに出力するものである。

図３は、本発明のビデオデータ補正回路を表示装置の制御回路とを一体に組み込んだ一体型制御回路の概略構成図である。図３の制御回路は、主要な記憶手段として、第１揮発性記憶部３０３Ａ、第２揮発性記憶部３０３Ｂ、揮発性のハーフキャリ記憶部３１１、及び書き換え可能な不揮発性記憶手段である不揮発性記憶部３０７を有する。不揮発性記憶部３０７には累積時間データの上位ビット（ＵＢ）が格納される。また、第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂには、それぞれ時間階調表示用にフォーマット変換された１フレーム分のビデオデータを格納するアドレス領域が存在する。また、第２揮発性記憶部３０３Ｂには、累積時間データ下位ビット（ＬＢ）及びハーフキャリ（１ビットまたは数ビット分）が格納される。ハーフキャリ（ＨＣ）は、累積時間データ下位ビットの加算動作において桁上がりが発生したとき”１”となる。

図３の一体型回路において主として表示装置の制御回路を構成する部分は、受信されたビデオ信号を表示パネルの画素における階調表現が可能となるように（例えば時間階調表示用に）変換するフォーマット変換部３１４、ビデオデータを記憶する第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂ、及び第１及び第２揮発性記憶部に記憶したビデオデータを読み出して表示パネルに送信する表示制御回路３１７である。それ以外の部分は、主としてビデオデータ補正回路を構成する部分である。また、表示装置の制御回路とビデオデータ補正回路での書き込み動作や読み出し動作を制御する両回路に共通の部分として、ビデオデータ書き込み・累積時間データ蓄積制御回路３１５、及びビデオデータ読み出し・累積時間データ読み出し制御回路３１６が設けられる。以下、上記の図３の一体型回路の構成及び動作について、（１）表示装置の制御回路としての動作と、（２）ビデオデータ補正回路としての動作とに分けて説明する。

（１）表示回路の制御回路としての動作
まず、補正ビデオデータを表示パネルに送信するまでの動作について説明すると、あるフレームで、補正されたビデオデータは、フォーマット変換部３１４で表示パネルの画素における階調表現が可能となるように（例えば時間階調表示用に）変換され、３ステートバッファＴＢ２またはＴＢ３を介して主ビデオメモリである第１揮発性記憶部３０３Ａまたは第２揮発性記憶部３０３Ｂの何れか一方に書き込まれる。同時に、第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂのうち書き込みが行われてない方からは、セレクタＳＥＬ１を介してビデオデータを読み出し、表示制御回路３１７から表示パネル側に送信する。あるフレームで第１揮発性記憶部３０３Ａに書き込みが行われ、第２揮発性記憶部３０３Ｂから読み出しが行われている場合、次のフレームでは第２揮発性記憶部３０３Ｂに書き込みが行われ、第１揮発性記憶部３０３Ａから読み出しが行われる。即ち、両揮発性記憶部のうち書き込みが行われる方と、読み出しが行われる方はフレームが変わるごとに切り替えられる。

（２）ビデオデータ補正回路としての動作
次に、累積点灯時間データの蓄積動作について説明する。まず、累積時間データ下位ビットについては、第２揮発性記憶部３０３Ｂにビデオデータの書き込みが行われるフレーム期間において、第２揮発性記憶部３０３Ｂから累積時間データ下位ビット及びハーフキャリを読み出し、累積時間データ下位ビット記憶部３０４に格納する。続いて第１加算器３０２において、累積時間データ下位ビット記憶部３０４に格納された累積時間データ下位ビット及びハーフキャリと、ビデオデータラッチ回路３０１にサンプリングされたビデオデータから予想される点灯時間とを加算する。このとき生成されたハーフキャリは、後述の期間に３ステートバッファＴＢ５を介してハーフキャリ記憶部３１１に格納される。尚、第２揮発性記憶部に格納されているハーフキャリは、前記ハーフキャリ記憶部に転送されたときにリセットされる。（転送されない間はリセットされない。）第１加算器で得られた累積時間データ下位ビットは、３ステートバッファＴＢ４を介して第２揮発性記憶部３０３Ｂに格納される。

尚、ここでは第２揮発性記憶部３０３Ｂ即ち２つの揮発性記憶部の一方に累積時間データ下位ビット及びハーフキャリの書き込みを行っているが、第２揮発性記憶部３０３Ｂのメモリ領域に余裕がないときには、第１揮発性記憶部３０３Ａと第２揮発性記憶部３０３Ｂとに分けて格納するようにしてもよい。この場合、第１揮発性記憶部３０３Ａについての累積時間データの蓄積動作は上記の第２揮発性記憶部３０３Ｂの場合と同様である。

ハーフキャリ記憶部３１１は、回路を実装するデバイスに組み込まれた記憶要素で構成してもよいし、１個または複数個のラインバッファ等で構成された小容量のメモリを用いてもよいし、第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂの空き領域を利用してもよい。

一方、累積点灯時間データ上位ビットは不揮発性記憶部３０７に蓄積される。ビデオデータ読み出し・累積時間データ読み出し制御回路３１６は定期的に、累積時間データ上位ビットを不揮発性記憶部３０７から累積時間データ上位ビット記憶部３１９に読み出し、一方ハーフキャリをハーフキャリ記憶部３１１からハーフキャリ一時記憶部３２０に読み出し、両者を第２加算器３１２で加算して、加算結果を３ステートバッファＴＢ６を介して不揮発性記憶部３０７に書き込む。ハーフキャリ記憶部３１１に格納されたハーフキャリは、読み出されて第２加算器３１２で加算されたときに”０”にリセットされる。尚、ハーフキャリ記憶部３１１のデータが全て”０”だった場合（桁上がりが無かった場合）は、上記の加算動作は行なわれない。

また、全画素分のハーフキャリの有無の情報を格納しようとするとハーフキャリ記憶部３１１に用いる記憶素子の容量が大きくなってしまう場合には、上記の実施の形態２の場合と同様に、記憶素子の大容量化を避けるために画素領域をＫ個（Ｋは自然数）の分割し、その１つの画素領域のハーフキャリのみをハーフキャリ記憶部３１１に格納する方式をとることができる。即ち、ｋ番目（ｋは１以上Ｋ以下の整数）の画素領域のハーフキャリのみをハーフキャリ記憶部３１１に転送し、それ以外のデータは第２揮発性記憶部３０３Ｂに保持したままにしておく。ｋ番目の画素領域についてハーフキャリの格納及び累積時間データ上位ビットの累積が終了すると、ｋ＋１番目（ｋ＝Ｋの場合は１番目）の画素領域について同様の動作が行なわれる。これによってハーフキャリ記憶部３１１の容量が１／Ｋで済むことになる。

次にビデオデータの補正動作について説明する。ビデオデータ書き込み・累積時間データ蓄積制御回路３１５は受信されたビデオデータに対応する累積時間データ上位ビットを、不揮発性記憶部３０７から読み出し、これに基づいて不揮発性記憶部アドレス生成回路３０８で不揮発性記憶部３０７のアドレスを生成させ、不揮発性記憶部３０７のそのアドレスに格納されている劣化係数を読み出し劣化係数記憶部３１８に読み出す。補正対象となるビデオデータは上記の動作に要する時間的遅延の補正のために遅延回路３１３に入力され、遅延回路３１３から出力されたビデオデータに、読み出し劣化係数記憶部３１８に読み出された劣化係数を乗算器３１０において乗ずることによって補正ビデオデータが得られる。

さらに、電源オフ時に揮発性記憶部に格納された内容が失われないようにするため、第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂの何れか一方または両方に書き込まれた累積時間データ下位ビット及びハーフキャリを不揮発性記憶部３０７にバックアップし、電源オン時には不揮発性記憶部３０７に保持されたバックアップデータを第１揮発性記憶部３０３Ａ等に転送（リコール）するようにする。

尚、実施の形態１及び２と同様に、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、点灯時間と点灯強度との両方から発光素子の劣化状態を判断するために、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータを第２揮発性記憶部３０３Ｂ及び不揮発性記憶部３０７に記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化係数を予め不揮発性記憶部３０７に格納しておく。

また、第１揮発性記憶部３０３Ａ及び第２揮発性記憶部３０３Ｂや不揮発性記憶部３０７等の記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられるほか、一般に用いられる記憶素子を用いることができる。

上記のように、累積時間データを上位ビットと下位ビットに分割して、下位ビットを表示制御回路で使用するビデオメモリ等の記憶手段の未使用のアドレス領域に格納し、一方累積点灯時間データの上位ビットは不揮発性記憶手段に格納するという形で、ビデオデータ補正回路と表示装置の制御回路とを一体に作成することによって、時間累積用の揮発性メモリを別途用いる必要がなくなり、さらに表示制御回路とビデオデータ補正回路を同一デバイスに実装できるため、実装面積、実装ピン数を大幅に削減することができ、製品の小型化、低製造コスト化、及び回路の信頼性向上を実現できる。また、累積時間データの上位ビットは不揮発性記憶手段に蓄えられることから、電源ＯＦＦ時のバックアップ動作の所要時間及び消費電力を半分以下に抑えることができる。

（実施の形態４）
ここでは、実施の形態３の場合と同様に、累積点灯時間データの上位ビットを揮発性記憶手段に格納し、一方表示制御回路で使用するビデオメモリ等の記憶手段の未使用のアドレス領域にビデオデータ補正回路で生成された累積点灯時間データの下位ビットを蓄える構成として、ビデオデータ補正回路と表示装置の制御回路とを一体に作成する。これに加えて、本実施の形態４では、フォーマット変換後のビデオデータ及び累積時間データの下位ビット等を格納するビデオメモリ等の揮発性記憶手段を２つ用いずに１つの揮発性記憶素子のみで構成し、フォーマット変換後のビデオデータを格納する領域を２つ設けて、或る時点で一方の領域を読み出し用に他方の領域を書き込み用に使用し、一定期間ごとに読み出し領域と書き込み領域を切り替えるものとした。

また、単にビデオデータの記憶手段を１個に統合してアドレス領域を読み出し用と書き込み用に分けて用いると、例えばソースクロック半周期のうちにメモリアクセスを行う場合にはソースクロック半周期のうちに最低３回のメモリアクセス（読み出し２回と書き込み１回）が必要となりメモリアクセスのタイミングが厳しくなるため、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くする必要が生じる等の制約が生じる。この制約を回避するために、ビデオデータ記憶部からの読み出しをソースクロックの半周期に同期させて行わずに、表示装置の表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して読み出して、読み出しビデオデータ用の記憶手段に一時保持した上で随時表示パネル側に送信するものとし、書き込み動作は、書き込みビデオデータ記憶部が書き換わるまでの間で読み出し動作が行なわれていない期間に行うものとした。

この方法を用いることによって、ビデオデータ補正回路を表示装置の制御回路に一体に組み込んだ一体型制御回路において、揮発性記憶手段に用いる記憶素子は１個で済むことになり、またメモリアクセスタイミングの問題も生じないので、消費電力の大きいメモリを用いる必要や、高性能なデバイスを用いて内部クロック周波数を速くしなければならない等の制約を生じさせることなく、実装ピンの数の低減、構造の単純化、回路の省スペース化を図ることが可能となる。また、読み出しビデオデータ用の記憶手段（図４の読み出しビデオデータ記憶部４２４参照）が読み出しビデオデータのバッファリングを行うことから、揮発性記憶部の各アドレスに格納できるビデオデータ量に対する制約を最小にできるので、揮発性記憶部の物理的な利用効率を高めることが可能となる。

図４は、上記のようなビデオデータ補正回路を表示装置の制御回路に一体に組み込んだ一体型制御回路の概略構成図である。図４の制御回路は、主要な記憶手段として、１個の記憶素子からなる揮発性記憶部４０３と書き換え可能な不揮発性記憶手段である不揮発性記憶部４０７とを有する。揮発性記憶部４０３は３つの領域Ｒ１〜Ｒ３を有し、そのうちの１つの領域Ｒ３が累積時間データ（ＡＴ）の下位ビットを保持し、他の領域Ｒ１及びＲ２には、表示パネルにおける階調表現が可能となるようにフォーマット変換された後のビデオデータ（ＶＤ）が記憶されるとともに、累積時間データの下位ビットの累積計算の結果生じたハーフキャリ（ＨＣ）も格納される。不揮発性記憶部４０７は、劣化係数バックアップ用の劣化係数領域ＲＣと、累積時間データ（ＡＴ）の上位ビットを格納し、かつ累積時間データの下位ビットのバックアップ用にも用いる領域Ｒ４及びＲ５を有する。

図４の一体型回路において主として表示装置の制御回路を構成する部分は、ビデオデータ書き込み部ＶＷ、揮発性記憶部４０３の２つの領域Ｒ１及びＲ２、及びビデオデータ読み出し部ＶＲである。それ以外の部分は、主としてビデオデータ補正回路を構成する部分である。ビデオデータ補正回路部分においては、点灯時間の累積時間データを上位ビットと下位ビットに分けて処理している。

以下、上記の図４の一体型回路の構成及び動作について、制御回路の構成部分である（１）ビデオデータ書き込み部及び（２）ビデオデータ読み出し部と、ビデオデータ補正回路の構成部分である（３）累積時間データ下位ビット累積部、（４）累積時間データ上位ビット累積部、（５）ビデオデータ補正部、及び（６）累積時間データバックアップ部の各部分に分けて説明する。

（１）ビデオデータ書き込み部ＶＷ
図４の制御回路において、ビデオデータ書き込み部ＶＷは、受信したビデオ信号を表示パネルにおける階調表現が可能となるようにフォーマット変換するフォーマット変換部４１４を含み、上述のように、揮発性記憶部４０３の領域Ｒ１及びＲ２のうち読み出しが行われていない方の領域に、揮発性記憶部４０３からの読み出し動作が行なわれていない時間に書き込みを行う。このためフォーマット変換部４１４は、揮発性記憶部４０３への書き込みに適合した所定量のビデオデータを一定の期間（書き込みビデオデータ保持期間と称する。）だけ保持しておく書き込みビデオデータ記憶部４２３を内蔵している。書き込みビデオデータ記憶部に格納された前記所定量のビデオデータは、トライステートバッファやアナログスイッチ等の接続制御手段を介して適切なタイミングで揮発性記憶部４０３の２つの領域Ｒ１及びＲ２に一方に書き込まれるが、所定量のビデオデータのうち書き込みビデオデータ保持期間内に書き込み切れなかった過剰ビデオデータが生じ得る場合には、ビデオデータ書き込み部ＶＷに図４に示すような小容量の過剰ビデオデータ記憶部４２４を設けて過剰ビデオデータを一時記憶させておき、フレーム期間中の読み出し・書き込み動作が行われない余った期間（猶予期間）等に書き込みを行うようにする。また、この制御回路では、フォーマット変換部４１４内に、ビデオデータと劣化係数とを乗じて補正ビデオデータを得るための乗算器等からなる補正部４２２も内蔵している。つまり、フォーマット変換部４１４において、ビデオ信号のフォーマット変換と同時に劣化補正を行う。

図５に、フォーマット変換部４１４の回路構成例を示す。フォーマット変換部４１４は、ｎ個（ｎは正の整数）のシフトレジスタ５０１、第１レジスタ５０２、乗算器５０３、第２レジスタ５０４、及び揮発性記憶部４０３に書き込まれるビデオデータを書き込みビデオデータ記憶部５０２から選択するためのセレクタ５０５を有する。ＨＣＬＫはハードウェア組み込みクロック信号を表し、ＲＥＧ１＿ＥＮは第２レジスタ５０２のイネーブル信号を、ＲＥＧ２＿ＥＮは第２レジスタ５０４のイネーブル信号を、data_selectはセレクタの制御信号を表す。

ここでは、一例として、シフトレジスタ５０１の個数を３０（ｎ＝３０）とし、ビデオビット数を６（２^６＝６４階調）として、１画素×ＲＧＢ分の１ビデオビットが並列に受信される場合が示されている。ビデオデータ（Video Data）はクロック信号ＨＣＬＫに同期して受信され、この周期を受信周期と称する。即ち１受信周期に１画素分（ここでは１８ビット）のビデオデータが受信される。受信されたビデオデータは、３０個のシフトレジスタ５０１に順次受け渡され、続けて一斉に第１レジスタ５０２に受け渡される。第１レジスタ５０２に格納されたビデオデータは、乗算器５０３で各画素のビデオデータごとに劣化係数を乗じられ、次のｎ受信周期後（ここでは３０受信周期後）に一斉に第２レジスタ５０４に受け渡される。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分けてビデオデータを１ビットずつ表示させるため、各ビデオビットを分けて揮発性メモリに格納する。従って、第２レジスタ５０４に受け渡されたビデオデータは、セレクタ５０５によって選択された１個以上の画素のビデオビットを書き込み単位として揮発性記憶部４０３（図４）に書き込まれる。ここでは一例として、５画素分のビデオビット、即ち５画素×ＲＧＢの１５ビットを書き込み単位（ＶＤ１〜ＶＤ３６）としている。即ち、３０受信周期内に３６回のビデオデータの書き込みが行われる。尚、揮発性記憶部４０３への書き込み動作は、後述するビデオデータ読み出し部ＶＲによる揮発性記憶部４０３からの読み出しが行われていない期間に行われる。

揮発性記憶部４０３への書き込みタイミングは、後に詳細に説明する図６に示されている。簡単に説明すると、ＳＲＡＭ＿ＯＥＢは読み出し制御信号で、Ｈレベル又はＬレベル（ここではＬレベル）で揮発性記憶部４０３からのビデオデータ読み出しが可能となり、ＳＲＡＭ＿ＷＥＢは書き込み制御信号で、Ｈレベル又はＬレベル（ここではＬレベル）で揮発性記憶部４０３への書き込みが可能となる。図６に示すように、３０受信周期のビデオデータを保持期間中で、かつ読み出し制御信号ＳＲＡＭ＿ＯＥＢがイネーブル状態（Ｌレベル）となっていない期間に、ＳＲＡＭ＿ＷＥＢが３６回イネーブル状態となり、ＶＤ１〜ＶＤ３６の書き込みが行われる。

上記したように、第２レジスタ５０４等で構成される書き込みビデオデータ記憶部４２３（図４）のビデオデータ一時保持期間（ここでは３０受信周期）内に書き込みきれなかった場合には、過剰ビデオデータ記憶部４２４（図４）にその過剰ビデオデータが一時保持され、フレーム期間中の読み出し・書き込み動作が行われない猶予期間、サブフレーム終了時の表示休止期間や、フレーム間の受信休止期間等のタイミング的に余裕があるときに揮発性記憶部４０３に書き込まれる。

（２）ビデオデータ読み出し部ＶＲ
図４の一体型制御回路において、ビデオデータ読み出し部ＶＲは、読み出しデータ記憶部４２５と表示制御回路４１７とを有する。読み出しデータ記憶部４２５は、揮発性記憶部４０３の領域Ｒ１またはＲ２からセレクタＳＥＬ１を介して読み出した一定量のビデオデータを一定期間保持しておき、表示制御部４１７は、読み出しビデオデータ記憶部４０３に記憶されたビデオデータを表示タイミングに同期して表示パネルに送信する。上記のように、読み出しビデオデータ記憶部４２５は読み出しをソースクロックの半周期に同期させて行わずに、前記一定量のビデオデータを、複数のクロック周期にわたって連続して読み出す。読み出しビデオデータ記憶部４２５に一定期間保持される前記一定量のビデオデータは、表示パネルの表示タイミングに適合した量のビデオデータである。そのようなビデオデータ量として例えば表示パネル一行分のビデオデータ量が挙げられるが、読み出しビデオデータ記憶部４２５のビデオデータ保持量はこれに限定されない。

（３）累積時間データ下位ビット累積部
図４の制御回路は、ビデオデータ補正回路の累積時間データの下位ビット累積部として、累積時間データ下位ビットを記憶する揮発性記憶部４０３の領域Ｒ３、及びサンプリングしたビデオデータから予想される各画素の点灯時間と、サンプリングしたビデオデータに対応する揮発性記憶部４０３の領域Ｒ３に記憶された累積時間データ下位ビットとを加算する第１加算器４０２を有する。第１加算器４０２での加算動作の結果は揮発性記憶部の領域Ｒ３に書き込まれ、また、加算動作の結果生じたハーフキャリ（ＨＣ）はビデオデータ書き込み部ＶＷによりビデオデータと一緒に揮発性記憶部４０３の領域Ｒ１またはＲ２に書き込まれる。例えば揮発性記憶部４０３の１アドレスが１６ビットの場合で、１アドレスに１５ビット（５×ＲＧＢ）のビデオデータを書き込む場合を考えると、揮発性記憶部４０３の１アドレス分あたり１ビット分余るので、この余ったビットにハーフキャリを書き込んむようにしてもよい。また、ＨＣ書き込み領域には、揮発性記憶部４０３の領域Ｒ１及びＲ２の両方を用いても、何れか一方を用いてもよい。

点灯時間の累積計算に用いるビデオデータには、ビデオデータ書き込み部ＶＷに受信されて１行分ｎ個のシフトレジスタに格納されるビデオデータのうちのｍ組（ｍは１以上ｎの整数）のビデオデータをサンプリングする。例えば、図５に示すフォーマット変換部のように、１行分に対応するシフトレジスタの個数を３０（ｎ＝３０）とし、ビデオビット数を６（２^６＝６４階調）として、１画素×ＲＧＢ分の１ビデオビットが並列に受信される場合を考えると、累積時間データ計算のためのサンプリングされるビデオデータは、１組＝１８ビット（ＲＧＢ×６）で１組〜３０組の範囲にあるｍ組のビデオデータである。即ち、累積時間データとサンプリングされたビデオデータとの加算動作は、ビデオデータ書き込み部ＶＷでのｎ受信周期分のビデオデータ保持期間中にｍ回行うことから、１フレーム分の累積時間データとサンプリングビデオデータとの加算処理を行うには、例えばフレーム周波数が６０Ｈｚの表示パネルであれば、１秒間に表示される６０フレームのｎ分のｍフレーム分を用いて行う。

図６は揮発性記憶部４０３のアクセスタイミング図であり、受信周期１６０ｎｓ、ｎ＝３０、ｍ＝１、内部クロック（ＣＬＫ）周波数４０ＭＨｚの場合の例を示している。前記したように、ＳＲＡＭ＿ＯＥＢは読み出し制御信号で、Ｈレベル又はＬレベル（ここではＬレベル）で揮発性記憶部４０３からのビデオデータ読み出しが可能となり、ＳＲＡＭ＿ＷＥＢは書き込み制御信号で、Ｈレベル又はＬレベル（ここではＬレベル）で揮発性記憶部４０３への書き込みが可能となる。ＨＣＬＫは上述のように１周期が１受信周期となるハードウェア組み込みクロック信号を表し、ＳＳＰはある行の表示サイクルをスタートさせるスタートパルスを表し、ＳＣＫはソースクロックを表し、ＳＲＡＭ＿ＡＤＤＲは揮発性記憶部のアドレス発生回路が発生するアドレスが、特に特定画素の特定のビデオデータを書き込むアドレスを指定しているところをＶＤ１〜ＶＤ３６として表現している。もちろん、揮発性記憶部のアドレス発生回路は、特定のビデオデータを読み出すアドレスや、発行素子の累積時間上位ビットの読み出しや書き込みをするアドレスも指定している。

図６において、累積時間データの（揮発性記憶部４０３の領域Ｒ３からの）読み出し、累積計算、加算後の累積時間データの書き込みのタイミングについてみると、３０受信周期のうち１受信周期分を使ってビデオデータをサンプリングし、同時に揮発性記憶部４０３からの累積累積時間データの読み出し（累積時間読み出し）を行い、累積時間の加算（発光累積時間カウント期間）を行った後に、加算結果を書き込んでいる（累積時間カウント結果書き込み）。

また、ビデオデータ書き込み部ＶＷに関連して前述したように、表示用ビデオデータの書き込み及び読み出しのタイミングについては、３０受信周期のビデオデータを保持期間中で、かつ読み出し制御信号ＳＲＡＭ＿ＯＥＢがイネーブル状態（Ｌレベル）となっていない期間に、ＳＲＡＭ＿ＷＥＢが３６回イネーブル状態となり、１行分の書き込みビデオデータの書き込みが行われる。図６においては、第ｎ行のビデオデータ表示用の読み出しが行われている期間（ｎ行ビデオデータ表示用読み出し）及び上記の（累積時間読み出し）及び（発光累積時間カウント期間）以外の期間に、第ｍ−２行のビデオデータＶＤ１〜ＶＤ３６の書き込み（ビデオデータｍ−２書き込み）が行われる。また、第ｎ行ビデオデータの読み出しが行われている間に第ｎ−１行のビデオデータのサンプリングが行われ、第ｍ−２行の書き込みが行われている間に、第ｍ−１行のビデオデータと劣化係数との乗算が行われる。

（４）累積時間データ上位ビット累積部
図４の制御回路は、ビデオデータ補正回路の累積時間データの上位ビット累積部として、累積時間データの上位ビットを記憶する不揮発性記憶部の領域Ｒ４及びＲ５と、揮発性記憶部４０３の領域Ｒ１またはＲ２から読み出されたハーフキャリを一時記憶するハーフキャリ一時記憶部４２０と、不揮発性記憶部の領域Ｒ４またはＲ５の一方からセレクタＳＥＬ２を介して読み出した累積時間データの上位ビットと、ハーフキャリ一時記憶部４２０に転送されたハーフキャリとを加算する第２加算器４１２とを有する。ハーフキャリの読み出しは、ビデオデータ読み出し部ＶＲによるビデオデータの読み出しと同時に行われ、揮発性記憶部４０３の領域Ｒ１またはＲ２のうちのビデオデータの読み出しの行われている方からセレクタＳＥＬ１を介してハーフキャリの読み出しが行われる。また上記の実施の形態２及び３の場合と同様に、記憶素子の大容量化を避けるために画素領域をＫ個（Ｋは自然数）に分割し、その１つの画素領域のハーフキャリのみをハーフキャリ一時記憶部４２０に格納する方式をとる。即ち、ｋ番目（ｋは１以上Ｋ以下の整数）の画素領域のハーフキャリのみがハーフキャリ記憶部４２０に読み出され、ｋ番目の画素領域を保持する一定のハーフキャリ保持期間内に、ハーフキャリ記憶部４２０に記憶されたデータと、不揮発性記憶部の領域Ｒ４またはＲ５の一方から読み出された累積時間データの上位ビットとが第２加算器４１２で加算され、加算結果は、領域Ｒ４及びＲ５のうち読み出しの行われていない方に書き込まれる。次にｋ＋１番目の画素領域について同様の動作が行なわれ、Ｋ番目の画素領域についての動作が終了、つまり１つのフレームの全画素領域についての累積時間データ上位ビット累積動作が終了すると、次フレームの１番目の画素領域の累積計算のため、揮発性記憶部の領域Ｒ４及びＲ５のうちの前フレームで加算結果の書き込みが行われていた方の領域から読み出しが行われ、他方の領域に書き込みが行われる。つまり不揮発性記憶部の領域Ｒ４とＲ５の読み出される領域と書き込まれる領域がフレーム毎に切り替えられる。ここではフレームを基準単位として累積時間データ上位ビットの累積動作が行なわれているが、１フレーム単位以外の基準単位を用いてもよい。

図７は、不揮発性記憶部４０７の読み出し・書き込みのタイミングを示すタイミング図である。累積時間データ上位ビット（ＵＢ）の書き込みは、加算動作によってハーフキャリ（ＨＣ）が発生してから次のハーフキャリが発生するまでの最短時間（図９のハーフキャリ発生最短期間）に１回書き込みを行う。例えば、時間階調方式で階調を表現するためのビデオデータのビデオビット数を６とし、累積時間下位ビットが１６ビットで、１秒に１度ビデオデータをサンプリングした場合、１秒に最大２^６＝６４（階調＝時間）累積されていくので、ハーフキャリの発生する間隔は最短で２^１６／６４＝１０２４秒（＝約１７分）となる。領域選択信号の立ち上がり及び立ち下がりに応じて、書き込み周期ごとに書き込まれる領域と読み出される領域がＲ４とＲ５の間で切り替えられる。ここでは領域選択信号が立ち上がっているときには領域Ｒ４から読み出しが行われて領域Ｒ５は書き込み専用領域として用いられ、領域選択信号が立ち下がっているときは逆になる場合が示されている。尚、図９にリコール期間及びストア期間として示されているのは、電源オン時の劣化係数及び累積時間データ下位ビットの揮発性記憶手段への転送、及び電源オフ時の不揮発性記憶部４０７への転送のタイミングであり、これらの動作については後述する。

ハーフキャリ発生最短期間に１回行われる累積時間データ上位ビットの書き込み動作の詳細は、図７の上側に示されている。ここでは、一例として、Ｋ＝６で、１行受信期間に８個の累積時間データ上位ビットをハーフキャリと加算する場合を示しているが、実際は一行受信期間に何個の累積時間データ上位ビットをハーフキャリと加算してもよい。line_video_data_enableは一行分ビデオデータ受信イネーブル信号であり、立ち上がり時または立ち下り時（ここでは立ち上がり時）にイネーブル状態となって１行ビデオデータの読み出しが可能となる。D1read〜D8readは、加算のための累積時間データ上位ビット読み出し動作を表し、D1add〜D8addは、第２加算器４１２における読み出された累積時間データ上位ビットとハーフキャリとの加算動作を表し、programはプログラムコマンド入力期間を表す。書き込み時には、まずＲ４またはＲ５のうちの書き込み専用となっている領域の消去を行う。次のフレーム期間で６分割された領域の１番目（ｋ＝１）の領域分のハーフキャリＨＣ１を、ハーフキャリ一時記憶部４２０にキャッシュする。次のフレーム期間からは、Ｒ４またはＲ５のうちの読み出し専用領域から累積時間データ上位ビットを読み出し、対応するキャッシュされたハーフキャリ（ＨＣ２〜ＨＣ６）との加算を行い、結果を一旦保持しておき、line_video_data_enableが立ち下がると不揮発性記憶部４０７にプログラムコマンドを入力し、書き込みを行う。ハーフキャリを揮発性記憶部４０３から読み出した直後の揮発性記憶部４０３の前記ハーフキャリに対応するデータは、ハーフキャリが新たに発生しない限り０にリセットしておく。また、上記動作ではフレーム単位で全画素のＫ分の１個分のハーフキャリを、ハーフキャリ一時記憶部４２０にキャッシュするとしたが、フレーム期間を１単位としなくてもよい。自動プログラム（書き込み）中は、自動書き込み動作の状態のチェックを行い、自動動作が終了すると次のアドレスの書き込み動作に移行する。なお、自動動作に異常が起き、タイムアウトが発生した場合は、リセットコマンドを入力し、再び同じデータの書き込みを行う動作を行うようにしてもよい。このようにすることで、ノイズによる誤動作をカバーし、信頼性を向上させることができる。また、不揮発性記憶部４０７へのプログラムコマンドは、図７の例では、line_video_data_enable信号が立ち下がった後に行われているが。タイミング的余裕があれば、上記以外のタイミングでプログラムコマンドを入力してもよい。

（５）ビデオデータ補正部
図４の制御回路は、ビデオデータ補正回路のビデオデータの補正部を構成する部分として、劣化係数を予め格納しておく不揮発性記憶部４０７の劣化係数領域ＲＣと、電源オン時に劣化係数領域ＲＣから転送（リコール）された劣化係数をキャッシュしておく劣化係数記憶部４２１と、不揮発性記憶部４０７の領域Ｒ４またはＲ５からセレクタＳＥＬ３を介して読み出された累積時間データ上位ビットに基づいて劣化係数記憶部４２１から読み出した対応する劣化係数を一時記憶する第１読み出し劣化係数記憶部４１８Ａと、前記第１読み出し劣化係数記憶部４１８Ａから一定期間ごとに劣化係数を受け渡される第２読み出し劣化係数記憶部４１８Ｂとを有する。第２読み出し劣化係数記憶部４１８Ｂに格納された劣化係数は、ビデオデータ書き込み部ＶＷのフォーマット変換部４１４内の補正部４２２に供給されてビデオデータの劣化補正に用いられる。

図８は、補正のための不揮発性記憶部４０７からの累積時間データ上位ビットの読み出し及びキャッシュされた劣化係数の受け渡しと受信周期との関係を示すタイミング図である。ＨＣＬＫはハードウェア組み込みクロック信号（１周期が１受信周期）を表し、ＦＬＡＳＨ＿ＡＤＤＲは不揮発性記憶部のアドレス発生回路が発生するアドレスが特定画素の特定の発光素子の累積時間データ上位ビットが格納されているアドレスを指定しているところをＲ、Ｂ、又はＧとして表現している。ＦＬＡＳＨ＿ＯＥＢは不揮発性記憶部読み出しイネーブル信号であって、立ち上がり時または立ち下り時（ここでは立ち下がり時）にイネーブル状態となって読み出し可能となる。line_video_data_enableは図７で説明した一行分ビデオデータ受信イネーブル信号であり、立ち上がり時にイネーブル状態となって１行分のビデオデータが受信される。

補正のための累積時間データ上位ビットの読み出しは、タイミングに余裕があれば受信周期に同期させて行ってもよいが、ここでは図８に示すように、フォーマット変換部４１４で一度に補正されるｎ受信周期分のビデオデータ（図５ではｎ＝３０）の劣化係数を第１読み出し劣化係数記憶部４１８Ａに一時保持しておき、ｊ（ｊは正の整数）受信周期で第１読み出し劣化係数記憶部４１８Ａに保持した劣化係数を、第２読み出し劣化係数記憶部４１８Ｂに受け渡し、ここで保持された劣化係数から受信周期に同期してビデオデータの補正を行う。このように、第１読み出し劣化係数記憶部４１８Ａ及び第２読み出し劣化係数記憶部４１８Ｂを用いることによって、劣化係数を選択する基礎となる累積時間データ上位ビットを不揮発性記憶部４０７から読み出すための時間的制約が最小となり、（４）で上記した累積時間データ上位ビットの加算動作のための不揮発性記憶部４０７からの累積時間上位ビットの読み出し、プログラム動作チェック、及びプログラムコマンド入力のための時間的マージンを作ることができる。

図８の例では、ｊ＝２０即ち２０受信周期毎に劣化係数を第１読み出し劣化係数記憶部４１８Ａに保持することにより、２０受信周期で最低１回ほど余分に不揮発性記憶部４０７への読み出しアクセスが可能となっている。このアクセス期間を用いて、（４）で図７を参照して上記したハーフキャリと加算するための累積時間データ上位ビットの読み出し、若しくは不揮発性記憶部４０７の自動書き込み動作状態の確認などを行なう。

（６）累積時間データバックアップ部
図４の制御回路は、ビデオデータ補正回路における累積時間データのバックアップ部として、前記不揮発性記憶部４０７の領域Ｒ４及びＲ５を用いる。即ち、電源オフ時には、領域Ｒ４及びＲ５のうち累積時間データ上位ビットが書き込まれている方を累積時間データ上位ビットのバックアップ用とし、他方の領域を累積時間データ下位ビットのバックアップ用として電源オフ直前に揮発性メモリの領域Ｒ３に格納されたＡＴ下位ビットを転送（ストア）する。電源オン時には、不揮発性記憶部４０７にバックアップされたＡＴ下位ビットを再び揮発性記憶部４０３の領域３に転送（リコール）する。

より詳細には、図７の不揮発性記憶部のアクセスタイミング図に示されているように、電源オフ時の電力供給停止直前のストア期間に累積時間データ上位ビットが書き込まれているＲ４またはＲ５のどちらか一方（図７の例ではＲ４）のデータを更新し、更新されなかったほうの領域（図７の例ではＲ５）に不揮発性記憶部４０７から累積時間下位ビットの値を書き込む。電源オン直後のリコール期間には、累積時間データ上位ビットが書き込まれた領域（図７の例ではＲ４）を読み出し用領域として動作を開始する。また、（５）で上記したように、劣化係数をキャッシュしておく劣化係数記憶部４２１を設ける場合には、不揮発性記憶部４０７の領域ＲＣに格納された劣化係数の劣化係数記憶部４２１へのリコールもこのリコール期間に行われる。

以上のような（１）〜（６）の各部分の動作により、主要な記憶手段を２つのみ用いる単純で接続ピン数も最小となる構成によって、受信したビデオ信号を表示装置での階調表現が可能な信号にフォーマット変換すると同時に、補正したビデオデータを、表示パネルに供給することが可能となる。

尚、実施の形態１乃至３と同様に、ＥＬ素子を用いての階調表現が輝度制御によっても行われる場合には、点灯時間と点灯強度との両方から発光素子の劣化状態を判断するために、補正用のデータもそれに合わせて作成し、累積点灯時間と点灯強度のデータを揮発性記憶部４０３と不揮発性記憶部４０７に記憶させるとともに、累積点灯時間と点灯強度を考慮に入れた累積使用度に基づく劣化係数を予め不揮発性記憶部４０７に格納しておく。

また、揮発性記憶部４０３や不揮発性記憶部４０７等の記憶手段に用いる素子としては、スタティック型メモリ（ＳＲＡＭ）やダイナミック型メモリ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＥＥＰＲＯＭ、フラッシュメモリ等が挙げられるほか、一般に用いられる記憶素子を用いることができる。

また、（２）のビデオデータ読み出し部ＶＲは、１つの集積回路に一体に設けてもよい。読み出し手段を構成する各要素を１つの集積回路に一体に組み込むことで、回路の小型化が容易になるとともに、回路が単純化され信頼性が向上し低製造コスト化を実現できる。ビデオデータ読み出し部ＶＲを構成する各要素は、１つの集積回路に一体に組み込まれた形態でも別々の集積回路として設けられた形態の何れもでもよい。

上記のように、累積時間データを上位ビットと下位ビットに分割して、下位ビットを表示制御回路で使用するビデオメモリ等の記憶手段の未使用のアドレス領域に格納し、一方累積点灯時間データの上位ビットは不揮発性記憶手段に格納するという形で、表示装置の制御回路とビデオデータ補正回路とを一体に作成することによって、時間累積用の揮発性メモリを別途用いる必要がなくなり、加えて制御回路の主要なビデオデータ記憶部として用いられる揮発性記憶部を１つの記憶素子のみを用いる形で表示制御回路とビデオデータ補正回路を同一デバイスに実装できるため、回路を単純化し実装ピン数を削減し、実装面積はより一層大幅に削減することができ、製品の小型化、低製造コスト化、及び回路の信頼性向上を実現できる。また、累積時間データの上位ビットは不揮発性記憶手段に蓄えられることから、電源ＯＦＦ時のバックアップ動作の所要時間及び消費電力を半分以下に抑えることができる。

本発明を適用可能な自発光表示装置を含む電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図９に示す。

図９Ａはデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体９０１、支持台９０２、表示部９０３、スピーカー部９０４、ビデオ入力端子９０５等などを含む。本発明は、表示部９０３の周辺回路（ビデオデータ補正回路または制御回路）に適用が可能であり、本発明を適用することによって、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が可能となる。

図９Ｂはデジタルカメラであり、本体９１１、表示部９１２、受像部９１３、操作キー９１４、外部接続ポート９１５、シャッター９１６等を含む。本発明は、表示部９１２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図９Ｃはコンピュータであり、本体９２１、筐体９２２、表示部９２３、キーボード９２４、外部接続ポート９２５、ポインティングマウス９２６等を含む。本発明は、表示部９２３の周辺回路（ビデオデータ補正回路または制御回路）に適用することができ、その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体化された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。

図９Ｄはモバイルコンピュータであり、本体９３１、表示部９３２、スイッチ９３３、操作キー９３４、赤外線ポート９３５等を含む。本発明は、表示部９３２の周辺回路（ビデオデータ補正回路または制御回路）に適用でき、その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図９Ｅは記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９４１、筐体９４２、第１表示部９４３、第２表示部９４４、記録媒体（ＤＶＤ等）読み込み部９４５、操作キー９４６、スピーカー部９４７等を含む。第１表示部９４３は主として画像情報を表示し、第２表示部９４４は主として文字情報を表示するが、本発明は、第１表示部９４３と第２表示部９４４の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図９Ｆはゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体９５１、表示部９５２、アーム部９５３を含む。本発明は、表示部９５２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図９Ｇはビデオカメラであり、本体９６１、表示部９６２、筐体９６３、外部接続ポート９６４、リモコン受信部９６５、受像部９６６、バッテリー９６７、音声入力部９６８、操作キー９６９等を含む。本発明は、表示部９６２の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

図９Ｈは携帯電話機であり、本体９７１、筐体９７２、表示部９７３、音声入力部９７４、音声出力部９７５、操作キー９７６、外部接続ポート９７７、アンテナ９７８等を含む。本発明は、表示部９７３の周辺回路（ビデオデータ補正回路または制御回路）に用いることができる。その結果、自発光装置の画面内の素子に劣化が生じた場合にも輝度ムラのない正常な映像表示が可能となるとともに、表示部の小型化及び装置全体の小型化、低製造コスト化が容易になる。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

本発明を好適実施例に基づいて説明したが、これら実施例は例示を目的としたものであって、本発明はそれに限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。例えば上記実施例は、各実施形態及び実施例を自由に組み合わせて実施することが可能である。

本発明の第１実施形態の、ビデオデータ補正回路の構成例を示すブロック図。本発明の第２実施形態の、ビデオデータ補正回路の構成例を示すブロック図。本発明の第３実施形態の、ビデオデータ補正回路を一体に組み込んだ表示装置の制御回路の構成例を示すブロック図。本発明の第４実施形態の、ビデオデータ補正回路を一体に組み込んだ表示装置の制御回路の構成例を示すブロック図。図４の制御回路に用いられるフォーマット変換部の回路構成例を示す概略図。図４の制御回路の揮発性記憶部に対する書き込み・読み出しのためのアクセスタイミングを示すタイミング図。図４の制御回路の不揮発性記憶部に対する書き込み・読み出しのためのアクセスタイミングを示すタイミング図。図４の制御回路の不揮発性記憶部からの累積時間データ上位ビットの読み出し及びキャッシュされた劣化係数の受け渡しと受信周期との関係を示すタイミング図。本発明を用いた電子機器の例を示す図。従来例のビデオデータ補正回路のブロック図。

符号の説明

１０１ビデオデータラッチ回路
１０２加算器
１０３Ａ第１揮発性記憶部
１０３Ｂ第２揮発性記憶部
１０４Ａ第１読み出し累積時間データ記憶部
１０４Ｂ第２読み出し累積時間データ記憶部
１０５揮発性記憶部アドレス生成回路
１０６揮発性記憶部制御回路
１０７不揮発性記憶部
１０８不揮発性記憶部アドレス生成回路
１０９不揮発性記憶部制御回路
１１０乗算器
２０１ビデオデータラッチ回路
２０２第１加算器
２０３揮発性記憶部
２０４読み出し累積時間データ記憶部
２０５揮発性記憶部アドレス生成回路
２０６揮発性記憶部制御回路
２０７不揮発性記憶部
２０８不揮発性記憶部アドレス生成回路
２０９不揮発性記憶部制御回路
２１０乗算器
２１１ハーフキャリ記憶部
２１２第２加算器
２１３遅延回路
３０１ビデオデータラッチ回路
３０２第１加算器
３０３Ａ第１揮発性記憶部
３０３Ｂ第２揮発性記憶部
３０４累積時間データ下位ビット記憶部
３０７不揮発性記憶部
３０８不揮発性記憶部アドレス生成回路
３１０乗算器
３１１ハーフキャリ記憶部
３１２第２加算器
３１３遅延回路
３１４フォーマット変換部
３１５ビデオデータ書き込み・累積時間データ蓄積制御回路
３１６ビデオデータ読み出し・累積時間データ読み出し制御回路
３１７表示制御回路
３１８読み出し劣化係数記憶部
３１９累積時間データ上位ビット記憶部
３２０ハーフキャリ一時記憶部
４０２第１加算器
４０３揮発性記憶部
４０７不揮発性記憶部
４１２第２加算器
４１４フォーマット変換部
４１７表示制御回路
４１８Ａ第１読み出し劣化係数記憶部
４１８Ｂ第２読み出し劣化係数記憶部
４２０ハーフキャリ一時記憶部
４２１劣化係数記憶部
４２２補正部
４２３書き込みビデオデータ記憶部
４２４過剰ビデオデータ記憶部
４２５読み出しビデオデータ記憶部
５０１シフトレジスタ
５０２第１レジスタ
５０３乗算器
５０４第２レジスタ
５０５セレクタ
１００１Ａ第１の映像信号
１００１Ｂ第２の映像信号
１００２カウンタ
１００３揮発性メモリ
１００４不揮発性メモリ
１００５補正回路
１００６補正データ格納部
１００７表示装置
ＳＥＬセレクタ
ＴＢトライステートバッファ
ＶＷビデオデータ書き込み回路
ＶＲビデオデータ読み出し回路
ＣＬＫクロック信号
ＳＣＫソースクロック信号
ＳＳＰ行サイクルスタートパルス信号
ＨＣＬＫハードウェア組み込みクロック信号
ＳＲＡＭ＿ＯＥＢ揮発性記憶部読み出しイネーブル信号
ＳＲＡＭ＿ＷＥＢ揮発性記憶部書き込みイネーブル信号
ＦＬＡＳＨ＿ＯＥＢは不揮発性記憶部読み出しイネーブル信号
line_video_data_enable 一行分ビデオデータ受信イネーブル信号

Claims

発光素子を用いた画素を有する表示装置に供給されるビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、
揮発性記憶手段と不揮発性記憶手段を含み、前記各画素の累積使用度データを保持する累積データ保持手段と、
前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな各画素の累積使用度データとして前記累積データ保持手段に書き込む加算手段と、
前記累積データ保持手段に保持された各画素の累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを発生する補正手段とを有し、
前記各画素の累積使用度データは下位ビットと上位ビットに分割されて、前記下位ビットが前記揮発性記憶手段に格納され、前記上位ビットが前記不揮発性記憶手段に格納され、
前記補正手段が、前記上位ビットのみに基づいて前記ビデオデータを補正し、
前記加算手段が、
前記検出手段で検出された各画素の累積使用度データの下位ビットと、前記揮発性記憶手段に保持された各画素の累積使用度データの下位ビットとを加算して、加算結果を新たな各画素の累積使用度データ下位ビットとして前記揮発性記憶手段に書き込む第１加算手段と、
前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発性記憶手段に保持された各画素の累積使用度データの上位ビットとを加算して、加算結果を新たな各画素の累積使用度データ上位ビットとして前記不揮発性記憶手段に書き込む第２加算手段とを有し、
前記ハーフキャリを保持するハーフキャリ記憶部をさらに有し、Ｋ個（Ｋは自然数）に分割された画素領域のうち、１つの画素領域のハーフキャリのみを前記ハーフキャリ記憶部に転送することを特徴とするビデオデータ補正回路。
発光素子を用いた画素を有する表示装置に供給されるビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、
揮発性記憶手段と不揮発性記憶手段を含み、前記各画素の累積使用度データを保持する累積データ保持手段と、
前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな各画素の累積使用度データとして前記累積データ保持手段に書き込む加算手段と、
前記累積データ保持手段に保持された各画素の累積使用度データに基づいて前記ビデオデータを補正して補正ビデオデータを発生する補正手段とを有し、
前記各画素の累積使用度データは下位ビットと上位ビットに分割されて、前記下位ビットが前記揮発性記憶手段に格納され、前記上位ビットが前記不揮発性記憶手段に格納され、
前記加算手段が、
前記検出手段で検出された各画素の累積使用度データの下位ビットと、前記揮発性記憶手段に保持された各画素の累積使用度データの下位ビットとを加算して、加算結果を新たな各画素の累積使用度データ下位ビットとして前記揮発性記憶手段に書き込む第１加算手段と、
前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発性記憶手段に保持された各画素の累積使用度データの上位ビットとを加算して、加算結果を新たな各画素の累積使用度データ上位ビットとして前記不揮発性記憶手段に書き込む第２加算手段とを有し、
前記補正手段が、各画素について前記補正ビデオデータを得るため、各累積使用度に応じた劣化係数の組のなかから前記各画素の累積使用度データに基づき選択された劣化係数を前記ビデオデータに乗ずる乗算手段を有し、
前記乗算手段で前記ビデオデータと乗ずるための劣化係数が、前記各画素の累積使用度データの上位ビットのみに基づいて選択され、
前記ハーフキャリを保持するハーフキャリ記憶部をさらに有し、Ｋ個（Ｋは自然数）に分割された画素領域のうち、１つの画素領域のハーフキャリのみを前記ハーフキャリ記憶部に転送することを特徴とするビデオデータ補正回路。
請求項１又は請求項２において、
前記補正手段が、供給される前記ビデオデータと、当該ビデオデータに乗ぜられるべき、各画素の累積使用度に応じた劣化係数の選択との時間的ずれを補正するために、供給される前記ビデオデータを遅延させる遅延回路を含むことを特徴とするビデオデータ補正回路。
請求項１乃至請求項３のいずれか一項において、
前記各画素の累積使用度データは、各画素の点灯時間、又は各画素の点灯時間と点灯強度の累積に基づく各画素の累積使用度データであることを特徴とするビデオデータ補正回路。
発光素子を用いた画素を有する表示装置に供給されるビデオデータを記憶する領域を有する第１の揮発性記憶手段及び第２の揮発性記憶手段と、
前記第１及び第２の揮発性記憶手段の何れか一方から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段であって、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う記憶手段を第１及び第２の揮発性記憶手段との間で切り替える、該読み出し手段と、
前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、
前記第１及び第２揮発性記憶手段の前記ビデオデータを記憶する領域以外の領域である揮発領域と不揮発性記憶手段の領域である不揮発領域とから構成され、前記各画素の累積使用度データを保持する累積データ保持手段と、
前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな各画素の累積使用度データとして前記累積データ保持手段に書き込む加算手段と、
供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に保持された各画素の累積使用度データに基づいて前記ビデオデータを補正して、前記第１揮発性記憶手段及び前記第２揮発性記憶手段のうちビデオデータの読み出しが行われていない記憶手段に書き込むための補正・書き込み手段とを有し、
前記各画素の累積使用度データは第１データ部分と第２データ部分に分割されて、前記第１データ部分が前記揮発領域に格納され、前記第２データ部分が前記不揮発領域に格納され、
前記第１データ部分が前記各画素の累積使用度データの下位ビットであり、前記第２データ部分が前記各画素の累積使用度データの上位ビットであり、
前記補正・書き込み手段は、前記上位ビットのみに基づいて前記ビデオデータを補正し、
前記加算手段が第１加算手段と第２加算手段とを有し、前記第１加算手段は前記揮発領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記揮発領域に書き込み、前記第２加算手段は、前記第１加算手段での加算の結果生じたハーフキャリと、前記不揮発領域から読み出した前記第２データ部分との加算を行って加算結果を前記不揮発領域に書き込み、
前記ハーフキャリを保持するハーフキャリ記憶部をさらに有し、Ｋ個（Ｋは自然数）に分割された画素領域のうち、１つの画素領域のハーフキャリのみを前記ハーフキャリ記憶部に転送することを特徴とする表示装置の制御回路。
発光素子を用いた画素を有する表示装置に供給されるビデオデータを記憶する第１の領域と第２の領域とを有する揮発性記憶手段と、
前記揮発性記憶手段の前記第１の領域または前記第２の領域の何れか一方から前記ビデオデータを読み出し、表示パネルに供給する読み出し手段であって、１又は複数の画像を表示する期間毎に、前記ビデオデータの読み出しを行う領域を前記第１の領域と前記第２の領域との間で切り替え、前記表示パネルの表示タイミングに適合した一定量のビデオデータを、複数のクロック周期にわたって連続して前記揮発性記憶手段から読み出す、該読み出し手段と、
前記ビデオデータをサンプリングして、各画素の累積使用度データを検出する検出手段と、
前記揮発性記憶手段の前記第１及び第２の領域以外の領域である第３の領域と不揮発性記憶手段の領域である第４及び第５の領域とから構成され、前記各画素の累積使用度データを保持する累積データ保持手段と、
前記検出手段で検出された各画素の累積使用度データと、前記累積データ保持手段に保持された各画素の累積使用度データとを加算して、加算結果を新たな各画素の累積使用度データとして前記累積データ保持手段に書き込む加算手段と、
供給されたビデオ信号を表示装置での階調表現が可能な前記ビデオデータに変換し、かつ前記累積データ保持手段に保持された各画素の累積使用度データに基づいて前記ビデオデータを補正して、前記第１の領域及び前記第２の領域のうちビデオデータの読み出しが行われていない領域に書き込むための補正・書き込み手段とを有し、
前記各画素の累積使用度データは第１データ部分と第２データ部分に分割されて、前記第１データ部分が前記揮発性記憶手段の前記第３の領域に格納され、前記第２データ部分が前記不揮発性記憶手段の前記第４の領域及び前記第５の領域に格納され、
前記第１データ部分が前記各画素の累積使用度データの下位ビットであり、前記第２データ部分が前記各画素の累積使用度データの上位ビットであり、
前記補正・書き込み手段は、前記上位ビットのみに基づいて前記ビデオデータを補正し、
前記加算手段が第１加算手段と第２加算手段とを有し、前記第１加算手段は前記第３の領域から前記第１データ部分を読み出し前記第１データ部分の加算を行って加算結果を前記第３の領域に書き込み、前記第２加算手段は、前記第１加算手段での加算の結果生じたハーフキャリと、前記第４の領域または前記第５の領域の何れか一方から読み出した前記第２データ部分との加算を行って加算結果を前記第４の領域または前記第５の領域の読み出しが行われていない方の領域に書き込み、１又は複数の画像を表示する期間毎に前記第２データ部分の読み出しを行う領域を前記第４の領域と前記第５の領域との間で切り替え、
前記ハーフキャリを保持するハーフキャリ記憶部をさらに有し、Ｋ個（Ｋは自然数）に分割された画素領域のうち、１つの画素領域のハーフキャリのみを前記ハーフキャリ記憶部に転送することを特徴とする表示装置の制御回路。
請求項５又は請求項６において、
前記補正・書き込み手段が、供給される前記ビデオデータと、当該ビデオデータに乗ぜられるべき各画素の累積使用度に応じた劣化係数の選択との時間的ずれを補正するために、供給される前記ビデオデータを遅延させる遅延回路を含むことを特徴とする表示装置の制御回路。
請求項５乃至請求項７のいずれか一項において、
前記各画素の累積使用度データは、各画素の点灯時間、又は各画素の点灯時間と点灯強度の累積に基づく各画素の累積使用度データであることを特徴とする表示装置の制御回路。
請求項１乃至請求項４のいずれか一項に記載のビデオデータ補正回路と、画素ごとに発光素子を配置した表示パネルとを有することを特徴とする表示装置。
請求項５乃至請求項８のいずれか一項に記載の制御回路と、画素ごとに発光素子を配置した表示パネルとを有することを特徴とする表示装置。
請求項１乃至請求項４のいずれか一項に記載のビデオデータ補正回路と、表示パネルとを含む表示装置を有することを特徴とする電子機器。
請求項５乃至請求項８のいずれか一項に記載の制御回路と、表示パネルとを含む表示装置を有することを特徴とする電子機器。