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JP4973572B2 - 半導体回路の設計方法および製造方法 - Google Patents

半導体回路の設計方法および製造方法 Download PDF

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Description

本発明は、半導体回路の設計方法および製造方法に関する。
近年、ＬＳＩの微細化が進むにつれて、回路素子のレイアウトパターンの形状、配置位置等の物理量の精度、あるいは、製造工程でのそれら物理量のばらつきが回路特性に大きく影響するようになっている。また、これらの影響を回路特性予測に取り込み、回路特性を最適化する方法も提案されている。
しかしながら、従来の技術では、計算量の負荷が重くなることから多数の素子と配線を含む設計対象の回路全体での回路特性の最適化が十分ではない。例えば、回路設計においては、各トランジスタの電流駆動力と負荷とのバランスを考慮してゲート寸法やゲート幅などのレイアウトが行われている。しかし、そのような設計対象の回路全体での最適なゲート寸法やゲート幅を決定する技術は実現できていない。
特開２００６−１７８９０７号公報 米国特許第７，０４７，５０５号明細書 特開平８−４４７７５号公報 特開平１１−２９６５７５号公報 特開２００１−２０２３９４号公報 特開２００２−３１８８２９号公報
上述した技術では、多数の素子を含む実際の回路の最適化のための配慮がなかった。本発明の一実施形態に係る一側面は、多数の素子を含む半導体回路の設計に適用可能な技術を提案する。本技術は、所望の回路特性に合致する半導体回路のレイアウトを効率的に取得でき、かつ、最適化された回路を製造できるようにする。
すなわち、本発明の一実施形態に係る一側面は、コンピュータ上に実現される、模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタを含む半導体回路の回路特性を生成するシミュレーション部を用いた半導体回路の設計方法である。この側面によれば、コンピュータが、半導体回路を構成するトランジスタの構成部品の設計図形パターンの寸法またはトランジスタの設計上の物理特性から抽出される部品パラメータをシミュレーション部に入力される模擬パラメータに変換する変換工程と、半導体回路内に含まれる複数トランジスタを複数グループにグループ分けするグループ構成工程と、複数グループからいずれかの選択グループを選択する工程と、複数グループで選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、選択グループにおいて部品パラメータの値の組み合わせを設定し、変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの値の組み合わせに対する回路特性を得るシミュレーション工程と、すでに選択グループに選択済みのグループとは別のグループを選択し、固定パラメータ設定工程からシミュレーション工程までを繰り返し実行する制御工程とを実行する。さらに、コンピュータが、部品パラメータの値の複数の組み合わせを基に実行された複数のシミュレーション結果に基づき半導体回路の回路特性と部品パラメータとの関係を示す第１の写像関係を求めるモデル化工程と、第１の写像関係を用い、部品パラメータの値の複数の組み合わせに対応する回路特性の複数の値を算出する工程と、回路特性の値、および部品パラメータを含む制限事項に基づき、回路特性
の複数の値の一部を選択する選択工程と、選択された回路特性の値に対応する部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得る工程と、を実行する。
本方法によれば、所望の回路特性に合致する半導体回路のレイアウトを効率的に取得できる。
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る設計支援装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
＜システムの概要＞
図１に、本実施形態に係る半導体製造工程の概要を示す。このうち、Ｓ１０１からＳ１０５までは、半導体装置の設計に係る工程であり、Ｓ１０６は、半導体装置の製造に係る工程である。
半導体回路は、一般に多数のトランジスタで構成されている。半導体回路は、設計の最終段階では、多数の層の図形形状を定義するレイアウトパターン情報と、設計データ中の素子と素子との接続関係を記述するネットリストによって記述される。
本実施形態の設計支援装置は、半導体回路に含まれるトランジスタのレイアウトパターン情報１およびネットリスト２から、それぞれのトランジスタの部品パラメータを抽出する。部品パラメータは、トランジスタの図形形状、すなわち、レイアウトパターンを規定するレイアウトパラメータと、トランジスタの設計上の物理特性を規定する物理特性パラメータとを含む。
レイアウトパラメータは、例えば、トランジスタのレイアウトパターン中のゲート幅、ゲート長等のレイアウトパターンの寸法から決定される値である。物理特性パラメータは、例えば、トランジスタの設計上の閾値、トランジスタが形成される基板材料中の電子の移動度等である。
本設計支援装置は、以上のような部品パラメータを基に製造されるそれぞれのトランジスタ特性値を算出する（Ｓ１０１）。トランジスタ特性値は、上記部品パラメータにしたがって設計されたトランジスタが実際に有すると予想される電流電圧特性から決定される特性値である。トランジスタ特性値は、例えば、ゲート電圧の変化量に対するドレイン電流の変化量である相互コンダクタンス、トランジスタの閾値、ゲート電圧とドレイン電圧を所定値に固定したときのドレイン電流等である。Ｓ１０１が第１変換工程に相当する。
さらに、本設計支援装置は、得られたトランジスタ特性値から、回路シミュレーションに必要なシミュレーションパラメータ４を算出する（Ｓ１０２）。Ｓ１０２が第２変換工程に相当する。Ｓ１０１とＳ１０２とが変換工程に相当する。そして、本設計支援装置は、回路シミュレータを起動し、ＳＰＩＣＥシミュレーションと呼ばれる回路シミュレーションを実行する（Ｓ１０３）。なお、図１のように、回路シミュレーションでは、ネットリスト２も参照される。Ｓ１０３がシミュレーション工程に相当する。回路シミュレーションの結果、消費電力、遅延時間等の回路特性が得られる。そして、得られた回路特性が、設計目標値を満足しているか否かが判定される（Ｓ１０４）。得られた回路特性が、設計目標値を満足している場合には、上記部品パラメータ（レイアウトパターンおよび物理特性パラメータ）にしたがって半導体マスク製造用のマスク描画用データが作成され、半
導体製造用のフォトマスクが製造される。そして、そのフォトマスクのパターンが半導体基板に転写され、半導体装置が製造される（Ｓ１０６）。
しかし、回路シミュレーションの結果、設計目標値の回路特性が得られない場合、レイアウトパターン情報１、およびネットリスト２を変更する必要が生じる。そこで、レイアウトパターン情報１、およびネットリスト２が修正され（Ｓ１０５）、Ｓ１０１以下の処理が再度実行される。
そのような製造工程のうち、設計工程を支援し、望ましいレイアウトの作成を容易にするため、本設計支援装置は、多数の部品パラメータを変更して多数回の回路シミュレーションの実行を可能としている。すなわち、本設計支援装置は、複数の部品パラメータを変更したパラメータ値の組み合わせによって半導体集積回路の回路特性をシミュレーションする。
しかしながら、その際に、回路内のトランジスタに対し、変更されたすべての部品パラメータの組み合わせを試行する場合、一つのトランジスタに対する部品パラメータの組み合わせ数に対して回路を構成するトランジスタ数のべき乗の組み合わせが存在する。例えば、部品パラメータとしてゲート長とゲート幅を選択し、それぞれ部品パラメータの水準を中心値に対して上下に振るような３水準（３つの値の組み合わせ）とした場合、１つのトランジスタについて９通りのバリエーションがある。したがって、半導体回路を構成するトランジスタ数が１００とすると９100の組み合わせが存在する。このような場合、シ
ミュレーション実行回数が回路規模とともに爆発的に増大して、事実上実行不可能になるケースが出てくる。
本設計支援装置は、このような事態を起こさないように適正な数の部品パラメータの組み合わせを設定する機能を提供する。そして、本設計支援装置は、回路規模が大きくても部品パラメータのバリエーションをそのような適正な組み合わせ数に限定し、適正な組み合わせに基づくシミュレーションを実行する。本設計支援装置は、その組み合わせ数のシミュレーション結果を用いて従来よりも望ましい回路レイアウトを提供する。
そのため、本設計支援装置は、半導体回路に含まれるトランジスタの部品パラメータを変更する場合に、パラメータ値が変更された部品パラメータをすべて組み合わせて回路シミュレーションを実行することはしない。そのような総当りの手順に代えて以下の手順をとる。すなわち、
（１）半導体回路内の全トランジスタから選択した複数トランジスタを含む複数グループを構成する。
（２）上記構成した複数のグループからいずれかのグループを対象グループ（選択グループに相当）として選択する。
（３）上記構成した複数のグループから、上記対象グループ以外の非選択のグループに固定のパラメータ値を設定する。
（４）対象グループにおいてレイアウトまたは物理特性パラメータを変更することに対応する、変更された部品パラメータ値の組み合わせにしたがって、その組み合わせの数だけ回路特性シミュレーションを実行する。なお、この場合、物理特性パラメータは、固定しておき、レイアウトに対応する部品パラメータ値だけを変更した組み合わせによって回路特性シミュレーションを実行してもよい。
（５）すでに対象グループに選択されたグループ以外のグループから次の対象グループを選択し、（３）および（４）の工程を繰り返し実行する。
一般に半導体集積回路は電気信号を伝播させながら、トランジスタのオンおよびオフ状態によってその信号を反転させる。半導体回路は、そのような信号を伝搬させ、論理回路
として機能する。すなわち、あるトランジスタがオフ状態からオン状態へ、あるいはオン状態からオフ状態に変化したときに、そのトランジスタ、およびそのトランジスタが接続する電源、あるいは接地ラインを通して充放電が行われる。その結果、負荷である次段のトランジスタの入力電位が変化し、信号が伝播する。
ここで、トランジスタがオフ状態からオン状態、あるいはオン状態からオフ状態に変化するときに流れる電流のパスに注目する。すると、そのようなパスを構成するトランジスタの駆動特性と次段のトランジスタによって形成される負荷特性とが、局所的な信号の遅延を律速していることがわかる。
局所的な信号の遅延を律速している部分回路を構成するトランジスタについて、その部品パラメータの組み合わせ依存の影響を考慮すればある程度の回路特性を取得できる。本設計支援装置において、設計対象の半導体回路に含まれるトランジスタから選択した複数トランジスタを含む複数グループは、このような影響を考慮して設定される。すなわち、ここでは、局所的な信号の遅延を律速している部分回路毎にトランジスタをグループ分けする。そして、グループ内におけるトランジスタの部品パラメータを変更して生成される部品パラメータ値の複数の組み合わせについて、それぞれシミュレーションを実行する。しかし、グループ間を跨る部品パラメータについては、組み合わせのバリエーションは作成しない。
ここで、上述のように、電源から接地ラインに対し直列に接続される電流パスを構成するトランジスタの集合を１つのグループとする。そして、さらに、トランジスタの両端（ソースとドレイン）がその電流パスの２点に接続されているような並列の関係にあるトランジスタも同じグループに加える。さらに、上記電流パスにゲートが接続されているトランジスタをも同じグループに加える。このような手順によって、局所的な信号の遅延を律速している部分回路を構成するトランジスタを一まとめのグループすることができる。
さらに、部分回路の駆動部となるトランジスタが共通するグループを１つにまとめる。すなわち、部分回路の駆動部にて、共通のトランジスタを有する２つのグループを１つのグループとする。回路の駆動部が共通しているので、互いに影響を及ぼす可能性があるからである。
以上のようなトランジスタのグループ化を実行すると、複数の部品パラメータの組み合わせに基づいた半導体集積回路の特性をシミュレーションする際に、回路規模が大きくても、設計対象の半導体回路内の部品パラメータの組み合わせ数を適正な数に抑制した上で、シミュレーションが実行できる。しかも、局所的な信号の遅延を律速している部分回路については、想定される組み合わせをほぼ網羅することになるので、最適な構成に極めて近い回路レイアウトを実現することができる。
＜システムの処理＞
本設計支援装置は、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を設計するためのＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムの一機能として実現される。ここで想定するＣＡＤシステムは、一般的なコンピュータの上に実現される。コンピュータは、例えば、ＣＰＵ、メモリ、外部記憶装置（例えば、ハードディスク、取り外し可能な可搬記録媒体の駆動装置等）、外部記憶装置とのインターフェース、通信インターフェース、表示装置、入出力装置（例えば、キーボード、マウス等のポインティングデバイス等）を有する。
本設計支援装置は、このようなコンピュータで実行されるコンピュータプログラムによって実現される。このコンピュータプログラムは、通信インターフェースあるいは取り外
し可能な可搬記録媒体の駆動装置を通じて、ハードディスク上にインストールされる。ＣＰＵは、インストールされたコンピュータプログラムをメモリにロードし、実行する。これによって、設計支援装置の機能が実現される。また、コンピュータが、この設計支援装置の機能を提供することによって、本発明の設計支援方法が実行される。
図２に、本設計支援装置の機能ブロックを示す。図２のように、本設計支援装置は、レイアウト解析部、シミュレーション部、モデル生成部、テーブル生成部、および最適回路抽出部を有している。これらの各機能は、コンピュータ上のメモリにてＣＰＵでの実行が可能な形式に展開されるコンピュータプログラムによって実現される。
このうち、レイアウト解析部は、半導体集積回路を構成するトランジスタの複数の特性値（以下、トランジスタ特性値）を部品パラメータでモデル化する工程と、そのようなトランジスタの動作を半導体回路シミュレーションで表現できる回路シミュレータのシミュレーションパラメータにモデル化する工程とを実行する。
また、シミュレーション部は、トランジスタのレイアウトまたは物理特性の変更に対応する部品パラメータの複数の組を設定する。そして、レイアウト解析部が生成したモデルにしたがって、部品パラメータの複数の組み合わせをシミュレーションパラメータの複数の組み合わせに変換する。そして、シミュレーション部は、シミュレーションパラメータの複数の組み合わせを基に、半導体集積回路の動作をシミュレートする回路シミュレータを起動し、それぞれの回路特性を出力する。
すなわち、シミュレーション部は、レイアウトなどの変更（場合によっては、設計上の移動度、閾値等、物理特性の変更）に対応する部品パラメータの複数の組み合わせを設定する。そして、シミュレーション部は、部品パラメータをシミュレーションパラメータに変換し、回路シミュレーションを実行する。その結果、複数のレイアウト（場合によっては、異なる設計上の移動度、閾値等、物理特性）に対する回路特性が得られる。ここで、回路特性とは、複数のトランジスタを含む半導体回路の消費電力、遅延時間等、その半導体回路の性能指標となるべき特性である。なお、逆に、シミュレーション部は、まず、シミュレーションパラメータの複数の組み合わせを設定して、回路シミュレーションを実行する一方、その組み合わせを複数の部品パラメータの組み合わせに変換しても同様の結果が得られる。
モデル生成部（モデル化工程）は、複数のシミュレーション結果に基づき半導体集積回路の複数の回路特性を部品パラメータでモデル化する。ここで、モデル化とは、部品パラメータから半導体集積回路の特性への写像関係を求めることをいう。例えば、この写像関係（第１の写像関係）は、部品パラメータを変数とする多項式である。
テーブル生成部（算出する工程）は、生成された半導体集積回路の特性を表すモデル（第１の写像関係）を使って、レイアウトの変更または物理特性パラメータの変更に基づく複数の部品パラメータの組み合わせから、回路特性を算出する。そして、その複数の部品パラメータの組み合わせと回路特性との関係をテーブル化する。すなわち、複数の部品パラメータの組み合わせと算出された回路特性とを組み合わせたテーブルがメモリに記憶される。
半導体集積回路の特性を表すモデル（第１の写像関係）を使って回路特性を算出する場合、シミュレーションの実行と比較して短時間で多数の回路特性を算出できる。したがって、一旦、モデルを作成すれば、シミュレーションよりもはるかに多くの回路特性を得ることができる。
そして、最適回路抽出部は、複数の制限条項に基づいて、メモリに記憶されたテーブルからその一部のレコードをスクリーニングする工程（一部を選択する工程）と、残ったレコード（部品パラメータの組み合わせ）から最適なレイアウトと設計上の物理特性を提示し、ユーザに選択させる工程（部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得る工程）とを実行する。以下、本設計支援装置のそれぞれの機能ブロックについて説明する。
（レイアウト解析部）
図３に、レイアウト解析部の概要を示す。本実施形態では、レイアウト解析部は、レイアウトパターン情報１およびネットリスト２からトランジスタ特性値を生成するときのモデル（多項式）を生成するトランジスタ特性モデル化部と、トランジスタ特性値をシミュレーションパラメータに変換するときのモデルを生成するシミュレーションパラメータモデル化部とを含む。
トランジスタ特性モデル化部は、トランジスタのレイアウトパターン情報１と、ネットリスト２から、部品パラメータを抽出し、その部品パラメータから実際に製造されるトランジスタのトランジスタ特性値を算出する。ここで、トランジスタのレイアウトパターン情報１は、例えば、活性層、ゲート層、コンタクト層等の個々の素子を定義するパターン形状の情報を有する。また、ネットリスト２は、主として、素子と素子とを接続する回路接続情報を有する。さらに、ネットリスト２は、配線抵抗、容量情報、設計特性情報を有する。また、トランジスタ特性値とは、トランジスタの電流電圧特性から定められる個々のトランジスタの特性である。トランジスタ特性値については、図６にしたがって別途具体的に説明する。
図４に、レイアウトパターン情報１から抽出される部品パラメータの例を示す。図４では、素子分離膜（例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））で区切られた素子領域１０に、ソース・ドレインを形成するＳｉ活性層１１、ゲート１２が形成されている。このようなトランジスタの各構成要素の図形形状がレイアウトパターン情報１である。一方、部品パラメータとは、レイアウトパターン情報１の特定部分の寸法である。ゲート長Ｌｇは、ゲートのソース・ドレイン間方向の寸法であり、ゲート幅Ｗは、ゲートがソース・ドレイン領域を横切る寸法である。
他の部品パラメータとしては、例えば、ゲートピッチ、ＳＢ（ソース・ドレイン幅、すなわち、ソース領域の幅、またはドレイン領域の幅）、ＳＢＯＦ（ソース・ドレインのＳＴＩオフセット、すなわち、ソース領域の素子分離膜の領域からのオフセット距離、またはドレイン領域の素子分離膜の領域からのオフセット距離）、ＳＢＥ（ソース・ドレインのＳＴＩオフセット長さ、すなわち、オフセット領域のオフセット方向に直行する方向の寸法）等が使用される。ゲートピッチは、ゲート１２、１２の間隔である。ＳＢは、１つのゲート１２からソースまたはドレインの端部までの寸法である。ＳＢＯＦは、ゲート１２とＳｉ活性層１１との間に形成される間隙の幅であり、ＳＢＥは、その間隙の長さである。
ただし、部品パラメータは、ネットリスト２に定義されている設計特性情報等の設計上の物理特性を規定する物理特性パラメータも含めてよい。設計特性情報は、例えば、標準ゲート酸化膜厚、設計ゲート長、設計ゲート幅、標準しきい値電圧（Ｖｔｈ）、標準移動度等（以下、単に標準値という）を含む。ここで、標準ゲート酸化膜厚、設計ゲート長、設計ゲート幅等は、設計段階の目標値（設計値）というべき値である。半導体製造プロセスでは、設計値通りのパターンを半導体基板に形成することは困難であり、実際の半導体プロセスで形成される値とは一致しない場合がある。そこで、設計値にしたがって回路を製作したときに、半導体基板に実際に形成される測定値という意味で、実ゲート長、実ゲ
ート幅等の用語を使用する。
そして、正確なシミュレーション結果を得るためには、単に設計特性情報をそのまま反映してシミュレーションするのではなく、現実の製造プロセスの影響を考慮する必要がある。
そこで、図３のトランジスタ特性モデル化部では、レイアウトパターン情報１と、ネットリスト２から部品パラメータを抽出し、実際に製造されるトランジスタのトランジスタ特性値に変換する。
本実施形態では、事前にレイアウトパターン情報１およびネットリスト２から抽出される部品パラメータと、製造結果に基づくトランジスタ特性値との間の関係をモデル化して求めておく。この関係が、本発明の第２写像関係に相当する。このモデル化は、設計工程および製造工程とは別に、オフラインで実行される。このモデル化によって、部品パラメータからトランジスタ特性値への第２の写像関係が得られる。
モデル化の処理は、重回帰分析によればよい。重回帰分析の具体的手順については、シミュレーションパラメータモデル化部で説明する。ここでは、部品パラメータの組、例えば、（標準酸化膜厚、設計ゲートピッチ、設計ゲート長、設計ゲート幅、標準閾値、標準移動度等）の組を複数組作成し、その部品パラメータにしたがって製作したトランジスタの特性値（Ｉｄｓ、Ｖｔｈ等）を実験的に測定しておく。そして、部品パラメータの組（標準酸化膜厚、設計ゲートピッチ、設計ゲート長、設計ゲート幅、標準閾値、標準移動度等トランジスタの特性情報）を構成するそれぞれの要素を変数とする多項式でトランジスタ特性値（Ｉｄｓ、Ｖｔｈ等）をモデル化する。
シミュレーションパラメータモデル化部は、トランジスタ特性値の多項式でシミュレーションパラメータをモデル化する。このモデル化によって、トランジスタ特性値からシミュレーションパラメータへの第３の写像関係が得られる。そして、トランジスタ特性モデル化部で得られた第２写像関係に、第３写像関係を適用する。具体的には、第３の写像関係を構成する多項式の変数（トランジスタ特性値の変数）に、第２の写像関係の多項式を代入する。これにより、部品パラメータからシミュレーションパラメータ４への第４の写像関係が得られる。
以下、図５から図９の図面に基づいて、シミュレーションパラメータモデル化部の詳細を説明する。
シミュレーションパラメータモデル化部は、回路を構成するトランジスタの特性値を与えられ、そのような回路部品をシミュレートするシミュレーションプログラムのパラメータ（シミュレーションパラメータ）を求める機能を提供する。
《シミュレーションパラメータの例》
シミュレーションパラメータは、シミュレーションプログラムによって異なる。典型的には、シミュレーションパラメータは、ロングチャネルの閾値（Vth0）、飽和速度（VSAT）、移動度（U0）、Lg（ゲート長）、W（ゲート幅）、閾値のドレイン電圧依存性、ボデ
ィ効果、ゲート下もぐり込み拡散長等である。
なお、シミュレーションパラメータは、ロングチャネルの閾値（Vth0）、飽和速度（VSAT）、移動度（U0）、Lg（ゲート長）、W（ゲート幅）、閾値のドレイン電圧依存性、ボ
ディ効果、ゲート下もぐり込み拡散長等のパラメータのリファレンス値からの差分、あるいは比を使ってその変化量を表したものであってもよい。すなわち、標準のトランジスタ
におけるそれぞれの標準のパラメータの値からのずれ量を定義しても構わない。これらのパラメータは、シミュレーションプログラムごとに定められている。
このうち、Lg（ゲート長）、W（ゲート幅）等は、ネットリスト中のゲート長、ゲート
幅に対応する物理量である。ただし、シミュレーションパラメータは、設計データに対応するパラメータでも、設計データをそのまま用いることが妥当でない場合がある。
設計データを基に、成膜、フォトリソグラフィ、エッチング等を実施した場合に、基板上のパターン形状および寸法は、設計データの形状および寸法とは必ずしも一致しない。したがって、正確な回路シミュレーションの結果を得るためには、シミュレーションパラメータは、基板上に形成される物理形状を反映した値を設定する必要がある。
また、シミュレーションパラメータの中には、ロングチャネルの閾値（Vth0）のように、設計データ、あるいは、設計値であるトランジスタ特性に対応しないパラメータもある。ロングチャネルの閾値（Vth0）とは、チャネル長が十分に長い場合の閾値をいい、現実に設計される回路のゲート長でのトランジスタ特性としては設定できないパラメータである。
また、飽和速度（VSAT）は、本来は、電子の移動速度が移動度を比例係数として電界に比例するという法則が成立しない程度を示すパラメータである。このようなパラメータに対して、どのような値を設定すべきかを示す指針は存在しなかった（あるいは、ＳＰＩＣＥシミュレーションだけでは十分に適切な値を設定できない場合があったとも言える）。本実施形態では、以下に説明するように、トランジスタ特性値と上述のシミュレーションパラメータとの関係をモデル化する。
図５は、回路特性シミュレーションに基づいて、トランジスタ特性値をシミュレーションパラメータでモデル化する第１工程（図５に「シミュレーション」で示される）とシミュレーションパラメータをトランジスタ特性値でモデル化する第２工程（図５で「逆変換」で示される）を示す図である。本実施形態では、シミュレーションパラメータをトランジスタ特性値でモデル化する第２工程は、第１工程で得られたモデル式を逆に解く、あるいは逆変換してモデル化する。
このように、回路特性シミュレーションの実行時に設定可能なシミュレーションパラメータは、極めて多数存在する。本設計支援装置は、ユーザからの設定にしたがって、多数のシミュレーションパラメータ中から、設定値を変更すべきパラメータ（図５に、変調パラメータで示す）と、固定値を設定するパラメータ（固定パラメータという）に分ける。なお、以下では、変調パラメータを単にシミュレーションパラメータという。
そして、本設計支援装置は、複数のシミュレーションパラメータの多数組に対して、回路特性シミュレーションプログラムを実行する。これによって、それぞれのシミュレーションパラメータの組に対して、トランジスタ特性情報（信号特性ともいう）を得る。トランジスタ特性情報は、例えば、ゲート電圧を固定したときのソースとドレインとの間の電流電圧特性として得られる。また、ドレイン電圧を固定したときのゲート電圧ドレイン電流特性として得られる。これらのトランジスタ特性は、例えば、ゲート電圧、ドレイン電圧、ドレイン電流の組（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ、ｉは整数）として得られる。一般的には、トランジスタ特性情報は、トランジスタの一の端子に入力される電流または電圧と、その端子と同一の端子またはそのトランジスタの他の端子にて測定される電流または電圧との関係を示す曲線の特性ということができる。
そして、本設計支援装置は、得られたトランジスタ特性情報から、そのトランジスタ特
性情報を特徴付ける値（トランジスタ特性値）を抽出する。これは、例えば、ゲート電圧Ｖｇおよびドレイン電圧Ｖｄが所定値のときのドレイン電流である。また、例えば、線形領域での、ドレイン電圧を所定値にしたときのゲート電圧の変化量に対するドレイン電流の変化量の比として得られる相互コンダクタンスである。
本設計支援装置は、そのようなトランジスタ特性値を複数個抽出する。そして、本設計支援装置は、シミュレーションパラメータの組と、得られたトランジスタ特性値の組との関係を記録する。そして、シミュレーションパラメータの複数の組に対して、それぞれトランジスタ特性値の組が得られたときに、シミュレーションパラメータからトランジスタ特性値への写像関係を求める。この写像関係は、例えば、シミュレーションパラメータの多項式によってトランジスタ特性値を表せばよい。このような多項式は、例えば、重回帰分析を実行することで求めることができる。
重回帰分析は、複数の変動量を独立変数として、その独立変数の項の係数を決定することによって、求める特性値に多項式の値（目的変数ともいう）をフィットさせる解析方法である。多項式の項は、一般に１次以上であり、複数の変数の積が含まれてもよい。通常は、所定の独立変数の定義域にて、目的の特性値と多項式の値とが、最もエラーが少なくなるように、係数が決定される。なお、１つの目的変数を、１つの独立変数で予測する式を求める場合は、単回帰分析といい、最小二乗法で求めることができる。周知のように、最小二乗法は、目的変数と、実測値との誤差の二乗和を最小にするように式の係数を決定する。重回帰分析は、これを複数の変数に拡張したものである。
例えば、多項式がＹ＝Ｆ（ｘ１，ｘ２，．．．，ｘｎ）、ここで、Ｆ（ｘ１，ｘ２，．．．，ｘｎ）がｘ１，ｘ２，．．．，ｘｎの多項式である場合を例に説明する。例えば、Ｆ（ｘ１，ｘ２，．．．，ｘｎ）＝ａ０＋ａ１・ｘ１＋，．．．，＋ａｍ・ｘ１・．．．・Ｘｎである。
この場合、独立変数ｘ１，ｘ２，．．．，ｘｎ、目的変数Ｙの実測値の組（Ｙｉ，ｘ１ｉ、ｘ２ｉ，．．．，ｘｎｉ，ｉは整数）に対して、
ＥＲＲＯＲ＝（Ｙｉ−Ｆ（ｘ１，ｘ１ｉ、ｘ２ｉ，．．．，ｘｎｉ））2によって誤差が
定義され、誤差が最小になるように、係数ａ０，．．．，ａｍが決定される。
この誤差は、一般的には、それぞれの係数ａ０，．．．，ａｍに偏微分され、最小値が判定される。誤差は、係数ａ０，．．．，ａｍの２次の式であるので、偏微分されて１次の式となる。したがって、誤差最小を求めることは、連立方程式を解くことに帰着される。コンピュータ上での連立１次方程式の解法は、周知であるので、その説明を省略する。
このような重回帰分析を処理するプログラムの実行によって、シミュレーションパラメータとトランジスタ特性値の関係が得られることになる。
一旦、トランジスタ特性値が、シミュレーションパラメータの多項式で表されると、本設計支援装置は、シミュレーションパラメータをトランジスタ特性値の多項式に逆変換する。これは、シミュレーションパラメータの多項式で表された複数のトランジスタ特性値の組からなる連立方程式を解く処理である。その結果、本設計支援装置では、トランジスタ特性値が得られれば、直ちに、シミュレーションパラメータを得ることができる。したがって、直ちに、回路のシミュレーションが実行可能となる。
《トランジスタ特性値》
図６に、トランジスタ特性値の例を示す。この例では、ゲート電圧Ｖｇを固定したドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係と、ドレイン電圧Ｖｄを固定したゲート電圧Ｖ
ｇとドレイン電流Ｉｄとの関係がトランジスタ特性情報として示されている。
図６では、１つのトランジスタの電流電圧特性が連続した曲線で示されている。しかし、実際にシミュレーションで得られるのは、（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ，ドレイン電流Ｉｄ）の離散値の組である。トランジスタ特性値は、１つのトランジスタの電流電圧特性を特徴付ける値であり、電流電圧特性の特定の点での値そのもの、傾き、切片、接線等によって規定される。以下、本設計支援装置が使用する特性値を例示する。
（１）ゲート電圧Ｖｇを固定したときの、特定のドレイン電圧Ｖｄにおけるドレイン電流値Ｉｄが例示できる。例えば、Ｖｇ＝Ｖｄｄに固定したときの（Ｖｄ０，Ｉｄｓｔ）（Ｖｄ２、Ｉｄｓ）、Ｖｇ＝中間値（図６ではｍｅｄｉｕｍ）に固定したときの（Ｖｄ１，Ｉｄｓｒ１）、（Ｖｄ２，Ｉｄｓｒ２）がトランジスタ特性値として使用される。
（２）ドレイン電圧を固定したときの、飽和領域での相互コンダクタンスが例示される。例えば、Ｖｄ＝Ｖｄｄに固定したときの飽和領域でのΔＩｄ＝Ｉｄｓ−Ｉｄｓｒ２に対するΔＶｇ＝Ｖｇ２−Ｖｇ１の比が、飽和領域の相互コンダクタンスとして算出される。
（３）トランジスタの閾値が例示できる。例えば、トランジスタ特性値は、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Vds＝
一定、基板バイアスVbs＝0)のドレイン電流と本線形領域条件下の閾値を例示できる。閾
値は、図６に示すように、ドレイン電圧を固定したときのゲート電圧ドレイン電流特性曲線でのゲート電圧の微小変化量に対するドレイン電流の微小増加量（傾きを示す接線）が最大となるＶｇ１における接線と、横軸（Ｖｇ軸）との交点Ｖｔｈとして算出できる。また、例えば、Ｖｄ＝ｌｏｗのときの、点（Ｖｇ１、Ｉｄｓｒ４）における接線のＶｇ軸との交点が、閾値Ｖｔｈとして算出されている。
（４）飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流を例示できる。すなわち、同一のゲート電圧ドレイン電流特性曲線上の（Ｖｇ１，Ｉｄｓ２）、（Ｖｇ２，Ｉｄｓ）として定義できる。この場合に、ドレイン電圧を電源電圧Ｖｄｄとし、ゲート電圧が電源電圧Ｖｄｄであり、他の少なくとも１つはゲート電圧が電源電圧Ｖｄｄと閾値の和の１／２かそれ以下としてもよい。
（５）飽和領域条件下の同一のゲート電圧で少なくとも２種のドレイン電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流であってもよい。その場合に、ゲート電圧が、電源電圧Ｖｄｄと閾値の和の１／２かそれ以下に設定してもよい。
（６）以上のうち、（３）から（５）の電圧の条件において、ボディ電圧Ｖｄｓ（基板バイアスともいう）に所定値を設定したときのドレイン電流を用いてもよい。
（７）以上のうち、（３）（４）の特性値の組み合わせを用いてもよい。すなわち、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Ｖｄｓ＝一定、基板バイアスＶｂｓ＝0)のドレイン電流と本線形領域条件下の閾値と飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）のドレイン電流との組み合わせを特性値としてもよい。
また、（３）（４）（５）の組み合わせを用いてもよい。すなわち、線形領域条件下の少なくとも1つのゲート電圧(Vgs)印加条件時(ただし ソース・ドレイン電圧Ｖｄｓ＝一定、基板バイアスＶｂｓ＝0)のドレイン電流と本線形領域条件下の閾値と飽和領域条件下の同一のドレイン電圧で少なくとも２種のゲート電圧印加条件時（ただし Ｖｂｓ＝０）の
ドレイン電流と飽和領域条件下の同一のゲート電圧で少なくとも２種のドレイン電圧印加条件時(ただし Vbs＝0)のドレイン電流との組み合わせを特性値としてもよい。
また、（３）（４）（５）（６）の組み合わせを用いてもよい。すなわち、以上の組み合わせに、さらに、基板バイアスＶｂｓ＝0の場合と、基板バイアスが０でない場合のそ
れぞれの値を組み合わせてもよい。
（８）以上の他、特性値として、線形領域の相互コンダクタンス（Gmlin）、閾値のド
レイン電圧依存（Δth）、およびボディ効果を用いてもよい。このうち、閾値のドレイン電圧依存（Δth）は、例えば、Ｖd＝Ｖｄｄに固定したときのゲート電圧Ｖg1のときのド
レイン電流Ｉｄｓｇ１と、ゲート電圧Ｖｇ２のときのドレイン電流Ｉｄｓｇ２の差、および、Ｖｇ＝中間値（図６ではｍｅｄｉｕｍ）に固定したときのドレイン電圧Ｖｄ１のときのドレイン電流Ｉｄｓｒ１と、ドレイン電圧Ｖｄ２のときのドレイン電流Ｉｄｓｒ２の差の比、Δｔｈ＝（Ｉｄｓｒ２−Ｉｄｓｒ１）／（Ｉｄｓｇ２−Ｉｄｓｇ１）として定義できる。
また、ボディ効果は、ボディ電圧Ｖｂｓを変更したときの閾値の変化率＝（Ｖｔｈ１−Ｖｔｈ２）／（Ｖｂｓ１−Ｖｂｓ２）として定義できる。この場合、Ｖｄは、所定値とする。なお、ボディ効果として、閾値に代えて、相互コンダクタンスの変化を用いてもよい。
これらの特性値は、本設計支援装置で実行されるコンピュータプログラムが算出する。
図７は、回路シミュレーションに基づいて、トランジスタ特性値とシミュレーションパラメータとをモデル化する処理を例示するフローチャートである。
始めに、ＳＰ１ではトランジスタ特性情報から抽出すべき特性値の種類を選択する。ここでは、上記特性値として、例示した（１）〜（８）を含む多数の特性値のうち、ユーザ所望の特性値が選択される。トランジスタの特性値の数は、変更可能なシミュレーションパラメータの数となるべく同じ程度が好ましい。また、予想される物理変動量に対するトランジスタ特性値の変化の仕方がなるべく独立に変化する特性値を選ぶことが好ましい。
例えば、チャネル不純物濃度とゲート長の変化に対して、Ｖｇ＝中間値（図６ではｍｅｄｉｕｍ）、ドレイン電圧＝中間値（図６ではｍｅｄｉｕｍ）に固定したときのドレイン電流Ｉｄｓｒ１は、比較的独立に変化する。一方、線形領域の相互コンダクタンスは電子の移動度と相関が高い。
次にＳＰ２では、回路シミュレーションの中で用いられるシミュレーションパラメータ（すなわち、変調パラメータ）を選択する。これらのパラメータは、シミュレーションプログラムごとに定められている。
ここでは、多数のシミュレーションパラメータのうち、トランジスタ特性値と関連づけてモデル化すべきシミュレーションパラメータ（すなわち、値を変更すべき変調パラメータ）を選択する。これによって、トランジスタ特性値の変更にともなって変化するシミュレーションパラメータが決定されることになる。
次にＳＰ３では、これらのシミュレーションパラメータに設定する値の組み合わせを選択する。本設計支援装置は、選択したシミュレーションパラメータのそれぞれ変化しうる最大変動量領域（最小値と最大値で指定される）、およびシミュレーションする際の刻みを決め、それらを基にシミュレーションパラメータの組み合わせを選択する。このとき、
すべてのシミュレーションパラメータの総当りの組み合わせを設定してもよいし、実験計画法に基づいて直交表による必要最低限の最適な組み合わせを設定してもよい。直交表とは，任意の２因子（ここでは、シミュレーションパラメータの種類）について、そのシミュレーションパラメータの設定値（水準）のすべての組み合わせが同数回ずつ現れるという性質をもつ実験のための割付表をいう。無秩序に設定値を決定した場合、少なくともシミュレーションパラメータの設定値の組み合わせ数の積の回数だけ実験数が必要になる。したがって、シミュレーションパラメータ数が多くなると実験回数は膨大な数になってしまう。しかし、実験計画法で周知の直交法によって、依存関係の少ないパラメータを選択することで、組み合わせ数を低減できる。
次に、設計支援装置は、上記組み合わせ毎に、シミュレーション部１２により、回路シミュレーションを実行する（ＳＰ４）。例えば、ＳＰＩＣＥシミュレーションが実行される。シミュレーション部１２によるシミュレーションの結果、ユーザ指定のシミュレーションパラメータに対してゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、およびドレイン電流Ｉｄの組（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ，ｉは整数）が得られる。
次に、設計支援装置は、シミュレーション部１２によって得られたトランジスタ特性情報から、ＳＰ１で選択したトランジスタ特性値を抽出する（ＳＰ５）。 図８および図９に、トランジスタ特性値を求める処理の例を示す。図８は、ゲート電圧を所定値に固定したときのドレイン電圧Ｖｄ１に対するドレイン電流を求める処理を例示するフローチャートである。この処理では、設計支援装置は、シミュレーション結果から、まず、ゲート電圧が所定値Ｖｇ１である組を探索する。より具体的には、設計支援装置は、（Ｖｇｉ，Ｖｄｉ，Ｉｄｉ、ｉは整数）の組から、ゲート電圧Ｖｇと所定値Ｖｇ１とのずれが許容値ΔＶｇ以下である組（Ｖｇ１，Ｖｄｉ，Ｉｄｉ，ｉ＝１，．．，Ｎ）を求める（ＳＰ５１）。
次に、設計支援装置は、ＳＰ５１で求めた組（Ｖｇ１，Ｖｄｉ，Ｉｄｉ，ｉ＝１，．．，Ｎ）から、ドレイン電圧Ｖｄが所定値Ｖｄ１のものを探索する（ＳＰ５２）。より具体的には、設計支援装置は、上記組から、ドレイン電圧Ｖｄと所定値Ｖｄ１とのずれが許容値ΔＶｄ以下である組（Ｖｇ１，Ｖｄ１，Ｉｄ１）を求める。複数個探索された場合には、ドレイン電圧ＶｄがＶｄ１に最も近いものを選択する。
そして、得られた（Ｖｇ１，Ｖｄ１，Ｉｄ１）から、ドレイン電流値Ｉｄ１を決定する（ＳＰ５３）。
図９は、閾値Ｖｔｈの抽出工程を例示する図である。ここでは、本設計支援装置は、まず、ドレイン電圧Ｖｄが所定値Ｖｄ１である組（Ｖｇ１，Ｖｄ１，Ｉｄｉ，ｉ＝１，．．，Ｍ）を探索する（ＳＰ５５）。
次に、本設計支援装置は、ゲート電圧Ｖｇが所定値Ｖｇ１である組（Ｖｇ１，Ｖｄ１，Ｉｄ１）を探索する（ＳＰ５６）。そして、ドレイン電流Ｉｄを決定する（ＳＰ５７）。さらに、本設計支援装置は、同一のドレイン電圧Ｖｄ１にて、Ｖｇ１を微小量変化させたゲート電圧Ｖｇ２の組（Ｖｇ２，Ｖｄ１，Ｉｄ２）を求める。これによって、本設計支援装置は、接線の傾きａ＝（Ｉｄ２−Ｉｄ１）／（Ｖｇ２−Ｖｇ１）を求める。この操作を様々なＶｇに対して実行し、その接線の傾きの最大値でのＶｇ０、およびＩｄ０を探索する。そして、本設計支援装置は、点（Ｖｇ０，Ｉｄ０）にて、接線の方程式Ｉｄ−Ｉｄ０＝ａ・（Ｖｇ−Ｖｇ０）を設定する（ＳＰ５８）。そして、本設計支援装置は、Ｉｄ＝０を設定することによって、接線がＶｇ軸と交差すると点のＶｇの値から、Ｖｔｈを求める（ＳＰ５９）。
以上のような手順にしたがって、本設計支援装置は、シミュレーションパラメータの組み合わせに対する複数のトランジスタ特性値のテーブルを作成する（図７のＳＰ６）。以下、図７に戻って説明する。
次にＳＰ７では、このテーブルを基に重回帰分析を行い、複数のトランジスタ特性値を複数のシミュレーションパラメータを変数とする多項式（本発明の第２の写像関係に相当）でモデル化する。例えばトランジスタ特性値であるVthはVth0、 VSAT 、U0、Lgという
４つのシミュレーションパラメータを使って次の数１のように表すことができる。ここでは、本設計支援装置は、重回帰分析の手順を実行し、数１の値が、シミュレーションで求めた特性値のテーブルの値と最もフィットする係数ａ、ａｉ（ｉは整数）を決定する。
（数１）
Vth＝a+a0*Vth0 +a1*VSAT+a2*U0 +a3*Lg +a4*Vth0*Vth0
+a5*VSAT*VSAT +a6*U0*U0 +a7*Lg*Lg
+a8*Vth0*VSAT +a9*Vth0*U0 +a10*Vth0* Lg
+a11*VSAT*U0 +a12*VSAT*Lg
+a13*U0*Lg
また、Idsも同様にVth0、 VSAT 、U0、Lgを使って次の数２のように表すことができる
。
（数２）
Ids＝b+b0*Vth0+b1*VSAT +b2*U0 +b3*Lg +b4*Vth0*Vth0
+b5*VSAT*VSAT +b6*U0*U0 +b7*Lg*Lg
+b8*Vth0*VSAT +b9*Vth0*U0 +b10*Vth0*Lg
+b11*VSAT*U0 +b12*VSAT*Lg
+b13*U0*Lg
Idsr1, Idsr2, Idstについても同様である。また、トランジスタ特性として、他の特性値、例えば、相互コンダクタンス、閾値のドレイン電圧依存Δｔｈ、ボディ効果等が指定された場合も同様に求めることができる。
次のＳＰ８のステップでは、シミュレーションパラメータであるVth0、 VSAT 、U0、Lgを、トランジスタ特性値であるIds, Idsr1, Idsr2, Idst, Vthを変数とする多項式として記述する。すなわち、ＳＰ７で得られたシミュレーションパラメータの多項式をトランジスタ特性値の多項式に変換する。このとき、シミュレーションパラメータの数とトランジスタ特性値の数が同じならば、連立方程式を解くことでシミュレーションパラメータの多項式をトランジスタ特性値の多項式に変換することができる。
また、例えば、ＳＰ６で作成したテーブルを再び使って重回帰分析を行い、それぞれのシミュレーションパラメータを複数のトランジスタ特性値の多項式でモデル化してもよい。また、ＳＰ６で作成されたテーブルにおけるIds, Idsr1, Idsr2, Idst, Vth等の組み合わせに偏りがある場合は、ＳＰ７でモデル化した多項式を使って新たに、シミュレーションパラメータの組み合わせによるトランジスタ特性値を算出してもよい。そして、それらの結果を加えて、重回帰分析を行い、シミュレーションパラメータを複数のトランジスタ特性値でモデル化してもよい。例えばシミュレーションパラメータ；Vth0は、Ids, Idsr1, Idsr2, Idst, Vthという５つのトランジスタ特性値を使って次の数３のように表すことができる。
（数３）
Vth0＝d+d0*Ids+d1*Idsr1+d2*Idsr2+d3*Idst+d4*Vth
+d5*Ids*Ids+d6*Idsr1*Idsr1+d7*Idsr2*Idsr2+d8*Idst*Idst+d9*Vth*Vth
+d10*Ids*Idsr1+d11*Ids*Idsr2+d12*Ids*Idst+d13*Ids*Vth
+d14Idsr1*Idsr2+d15Idsr1*Idst+d16*Idsr1*Vth
+d17Idsr2*Idst+d18*Idsr2*Vth
+d19*Idst*Vth
また、UoはVth0同様にIds, Idsr1, Idsr2, Idst, Vthを使って次の数４のように表すことができる。
（数４）
U0＝e+d0*Ids+e1*Idsr1+e2*Idsr2+e3*Idst+d4*Vth
+e5*Ids*Ids+e6*Idsr1*Idsr1+e7*Idsr2*Idsr2+e8*Idst*Idst+e9*Vth*Vth
+e10*Ids*Idsr1+e11*Ids*Idsr2+e12*Ids*Idst+e13*Ids*Vth
+e14Idsr1*Idsr2+e15Idsr1*Idst+e16*Idsr1*Vth
+e17Idsr2*Idst+e18*Idsr2*Vth
+e19*Idst*Vth
シミュレーションパラメータとして他のパラメータ、例えば、ゲート幅Ｗ、ゲート長Ｌ、ゲート下もぐり込み拡散長、ボディ効果等が選択された場合も、重回帰分析の手順は同様である。以上のステップにより、シミュレーションパラメータをトランジスタ特性値でモデル化することが可能になる。
上記ＳＰ７の処理では、複数のトランジスタ特性値を複数のシミュレーションパラメータの多項式でモデル化した。このような多項式に代えて、シミュレーションパラメータとトランジスタ特性値との関係をニューロ学習分析による重み付けしたシグモイド関数で表すことも可能である。ニューロ学習は、ニューロンと呼ばれる素子を複数組み合わせて、入力信号から出力信号への写像関係を形成する。この場合の写像関係は、それぞれの入力信号を重み付け加算した非線形関数によって出力信号を形成する。この場合の非線形関数としてシグモイド関数が使用される。
ニューロ学習分析は、例えば、トランジスタ特性値の組をニューラルネットワークの入力に接続する。そして、シミュレーションパラメータの値の組を、教師信号とする。教師信号とは、ニューラルネットワークの出力信号として望ましい信号である。そして、ニューラルネットワークの出力信号と、教師信号との二乗誤差が最小となるように重み付け加算の重みが決定される。この重みを決定する手順がニューロ学習と呼ばれる。ニューロ学習は、通常、出力側の入力側にさかのぼる方向に重み係数が決定される。ニューロ学習法およびそのネットワークを実現する回路の例は、例えば、特許３１１０４３４に提案されている。
（シミュレーション部）
図１０は、シミュレーション部の処理を例示する図である。ここでは、複数の部品パラメータの組み合わせに基づいた半導体集積回路の特性をシミュレーションする際の部品パラメータの組み合わせ方法と、シミュレーションの実行方法を示す。
ここでは、設計支援装置は、まず、設計対象の回路内のトランジスタから選択した複数トランジスタからなる複数グループを構成する（ＳＳ１）。ＳＳ１がグループ分けする工程に相当する。次に、設計支援装置は、それぞれのグループごとにトランジスタの部品パラメータを要素とするテーブルを生成する（ＳＳ２）。
次に、設計支援装置は、複数のグループから任意の１グループを選択する（ＳＳ３）。ＳＳ３が選択する工程に相当する。この選択されたグループが、シミュレーションにおいて、部品パラメータが変更されるトランジスタを構成する。このグループを対象グループと呼ぶ。
次に、設計支援装置は、対象グループ以外の非選択のグループに特定のパラメータ値を設定する（ＳＳ４）。ここで、特定のパラメータ値を設定するとは、シミュレーション実行に際して、変更されない固定のパラメータ値を設定することをいう。ＳＳ４が固定パラ
メータ設定工程に相当する。
そして、設計支援装置は、対象グループにおいて部品パラメータの組み合わせに基づいて回路特性シミュレーションを実行する（ＳＳ５）。ＳＳ５がシミュレーション工程に相当する。回路特性シミュレーションでは、シミュレーションパラメータを回路シミュレータに入力して、複数のトランジスタを含む回路全体の回路特性（回路の遅延時間、消費電力、リーク電流等）が算出される。回路特性シミュレーション（例えば、ＳＰＩＣＥシミュレーション）自体の周知であるので、その説明を省略する。
ただし、本設計支援装置は、まず、部品パラメータの組み合わせをシミュレーションパラメータの組み合わせに変換した後に、回路特性シミュレーションを実行する。そこで、部品パラメータの複数の組み合わせが、トランジスタ特性モデル化部によって生成された多項式（第２の写像関係）によって、実際に製造されるトランジスタのトランジスタ特性値の複数の組に変換される。さらに、トランジスタ特性値の複数の組は、シミュレーションパラメータモデル化部によって生成された多項式（第３の写像関係）によって、シミュレーションパラメータの複数の組に変換される。
ただし、第２の写像関係を第３の写像関係に適用することによって、部品パラメータからシミュレーションパラメータを算出する第４の写像関係を求めておいてもよい。その場合には、第４の写像関係にしたがって、部品パラメータの複数の組から直ちに、シミュレーションパラメータの複数の組を得ることができる。そして、設計支援装置は、得られたシミュレーションパラメータの複数の組によって、回路シミュレーションを実行する。この第４の写像関係にしたがって、部品パラメータの複数の組から、シミュレーションパラメータの複数の組を得る処理が、変換工程にも相当する。
さらに、設計支援装置は、すでに対象グループとされたグループ以外のグループを選択し、ＳＳ４とＳＳ５の工程を繰り返し実行する。このようにして、対象グループを順次変更して回路シミュレーションを実行する。このような手順により、回路内のトランジスタのレイアウトの組み合わせの極端な増加を抑制した上で、レイアウトパターン情報１の組み合わせに対するシミュレーションを実行できる。もちろん必要な部品パラメータの組み合わせを予めすべて設定し、ＳＳ５のシミュレーションをまとめて実行しても構わない。ＳＳ５からＳＳ３に戻して、選択された対象グループの数だけ繰り返し実行する工程が制御工程に相当する。シミュレーションの結果、多数のトランジスタを含む回路の電流電圧特性、消費電力、遅延時間等が算出される。
図１１に、複数のトランジスタからなる複数グループを構成する手順（図１０のＳＳ１）の詳細を例示する。この処理では、設計支援装置は、ネットリストから、電源を順次探索する（ＳＳ１１）。そして、設計支援装置は、ネットリストのすべての電源を処理した否かを判定する（ＳＳ１２）。
そして、まだ、未処理の電源がある場合、設計支援装置は、未処理の電源について、ネットリストにて、その電源（以下、開始点の電源という）からアースに至るまでのトランジスタのパスを探索し、その素子名を記録する（ＳＳ１３）。ここで、トランジスタのパスは、ソースとドレインで接続され、トランジスタがオン状態のときに、電流が流れるパスである。このパスを電流パスという。また、このトランジスタは、電流パスにおいて、駆動部となるトランジスタである。
次に、設計支援装置は、ネットリストにて、電流パスから分岐した電流パスを探索する（ＳＳ１４）。ここで、分岐した電流パスとは、電流パスの分岐点からアース、開始点の電源以外の他の電源、および現在のパス上の他の分岐点のうちのいずれかに至るトランジ
スタのパスをいう。また、分岐した電流パスには、一旦分岐点から分岐し、１以上のトランジスタのドレインおよびドレインを通り、元の電流パス上の分岐点以外の点に戻るパスも含まれる。このような電流パスも、ソースとドレインで接続され、トランジスタがオン状態のときに、電流が流れるパスである。
次に、設計支援装置は、パスからの分岐を探索し、その分岐にゲートが接続されたトランジスタを探索し、パスに追加する（ＳＳ１５）。このゲートが接続されたトランジスタは、電流パスにおいて、負荷となるトランジスタである。
次に、現在探索中の電流パスと、すでに探索され、記録済み電流パスとで、駆動部となるトランジスタを共通に含む電流パスが存在するか否かを判定する（ＳＳ１６）。駆動部となるトランジスタを共通に含む電流パスがすでに、記録済みの場合、現在探索中のパスとその記録済みのパスとを合成し、トランジスタのグループとする（ＳＳ１７）。
一方、駆動部となるトランジスタを共通に含む電流パスが存在しない場合、現在探索中のパスに含まれるトランジスタを新たに探索されたグループとして記録する（ＳＳ１８）。その後、設計支援装置は、制御をＳＳ１１に戻す。そして、すべての電源に対する処理が終了すると、設計支援装置は、複数トランジスタからなる複数グループを構成する処理を終了する。
（モデル生成部）
モデル作成部の処理では、設計支援装置は、部品パラメータを変数とし、シミュレーションで得られた回路の遅延時間、スタンバイ消費電力、トータル消費電力、リーク電流等の回路特性を関数値とする多項式（第１の写像関係）が重回帰分析によって求められる。この処理は、シミュレーションパラメータモデル化部での処理（シミュレーションパラメータからトランジスタ特性値への写像関係の多項式を求める処理、あるいは、トランジスタ特性値からシミュレーションパラメータへの写像関係の多項式を求める処理）と同様である。
ただし、この場合に、それぞれのグループに固有のトランジスタの部品パラメータについては、パラメータ間の交互作用を含む多項式で表す。一方、複数グループに共通していないトランジスタのパラメータについては、他のトランジスタとの交互作用を含めない多項式となる。
以下に生成された特性値の式の例を示す。ここでは、トランジスタＴ１、Ｔ２、およびＴ３が１つのグループに含まれる場合を仮定する。また、トランジスタＴ４、Ｔ５、およびＴ６が他の１つのグループに含まれる場合を仮定する。また、トランジスタＴ１のゲート長をLgT1,ゲート幅をWgT1の変数で表す。他のトランジスタＴ２−Ｔ６についても同様
である。
（数５）
回路特性＝Ｆ１（LgT1,LgT2,LgT3,WgT1,WgT2,WgT3）
＋Ｆ２（LgT4,LgT5,LgT6,WgT4,WgT5,WgT6）＋・・・
Ｆ１=Σaijklmn（LgT1）i×（LgT2）j×（LgT3）k×（WgT1）l×（WgT2）m×（WgT3）n
ここで、i,j,k,l,m,nは０から最大次数までの整数である。また、aijkは、重回帰分析
によって決定される係数である。したがって、数５の回路特性で示される項の和Ｆ１には、トランジスタＴ１、Ｔ２、およびＴ３のグループに含まれるそれぞれのゲート長およびゲート幅に対応する部品パラメータの変数の積の項が存在する。同様に、項の和Ｆ２には、トランジスタＴ４、Ｔ５、およびＴ６のグループに含まれるそれぞれのゲート長およびゲート幅に対応する部品パラメータの変数の積の項が存在する。
なお、数５では、６つの変数の積を含む項を例示したが、項に含まれる変数の種類は、６つに限定されるわけではない。また、数５で、例えば、ｋ＝ｌ＝ｍ＝ｎ＝０の場合には、当然に、２つの変数のLgT1とLgT2を含む項を表すことになる。
一方、上記数５の回路特性には、共通のトランジスタが存在しない異なるグループに属する２以上のトランジスタ、例えば、トランジスタＴ１とＴ４の部品パラメータに対応する変数の積は、存在しない。
この理由は以下の通りである。すなわち、本設計支援装置のトランジスタの部品パラメータのすべての組み合わせを考慮せず、局所的な信号の遅延を律速している部分のトランジスタの組み合わせついて、部品パラメータを変更してシミュレーション部によるシミュレーションを実行している。したがって、得られたシミュレーション結果（回路特性）も、一つのグループを構成するトランジスタ群について、それぞれのトランジスタ群の部品パラメータの複数の組み合わせに基づくものとなる。その結果、特定のグループのトランジスタ群の部品パラメータの組み合わせについて、他のグループのトランジスタ群の部品パラメータは、固定値となる。したがって、複数グループ間での部品パラメータの組み合わせは１通りとなり、シミュレーションの結果である回路特性は１通りに限定される。
例えば、上記で、トランジスタＴ１と、Ｔ２については、それぞれ一方の部品パラメータだけを変更した組み合わせだけがシミュレーションされる。したがって、シミュレーション結果として得られるサンプル数は、同一のグループのトランジスタ群の部品パラメータを変化させたものに比べて、複数グループ間での部品パラメータの組み合わせに対するものは極めて少なくなる。したがって、このような複数グループ間での部品パラメータの変数の積の項では、係数を最初から０に設定した方が、誤差が少ない。
また、物理的には、異なるグループのトランジスタ同士は、駆動部と負荷で構成される部分回路に含まれないため、互いに干渉することが少ないと考えられる。このため、このような部品パラメータと、得られた回路特性との重回帰分析を実行した場合、複数グループ間に跨る部品パラメータの組み合わせに相当する変数の積の項では、係数の値は、ほぼ０となる。したがって、重回帰分析によって得られる多項式は、数５のように、同一のグループに属し、多数の組み合わせに対してシミュレーションが実行された複数のトランジスタの部品パラメータの積の係数だけが有意な値をとることが予想される。このため、すべての項の係数を網羅的に求めるよりも、複数グループ間に跨る部品パラメータの組み合わせに相当する変数の積の項について、係数を０に設定した方が正確な値を効率的に求めることができる。
（テーブル作成部）
テーブル作成部では、本設計支援装置は、部品パラメータの組み合わせを設定して、多項式の値（特性値）を求める。そして、得られた変数値と特性値との組み合わせをテーブル化する。テーブルは、それぞれのトランジスタの部品パラメータと、その部品パラメータから得られる回路特性の組として得られる。
そして、本設計支援装置は、所定の制限事項に基づいて、テーブルの一部をスクリーニングする。すなわち、その制限事項を充足するテーブルのレコードをだけを選別、そのレコードに含まれる変数の値を保持する。ここで、所定の制限事項とは、例えば、設計ルールから制限すべき部品パラメータの制限事項である。制限事項としては、図４に示したレイアウトパターン情報１、あるいは、図１に示した設計特性情報の制限値等である。
（最適回路抽出部）
最適回路抽出部では、設計支援装置は、求めた回路特性が、設計目標値を満足している
か否かを判定する。そして、回路特性が設計目標値を達成している場合には、その回路特性に対応する部品パラメータをユーザに提示する。ユーザは、設計目標値を達成する部品パラメータ、レイアウト、あるいは、設計上の物理特性を提示され、設計を進めることができる。
さらに、このような設計結果により得られるゲート長、ゲート幅、しきい値電圧、移動度等を反映した半導体回路のレイアウトを作成し、フォトマスクを作成し、半導体回路の製造工程の製造パラメータを決定する。そして、その製造パラメータにしたがって、露光、現像、エッチング、不純物注入、熱処理、酸化膜形成、金属膜形成、平坦化、保護膜形成等の製造工程を経て、半導体回路を製造する。
＜半導体装置の製造工程＞
図２２に、本実施形態の設計支援装置にてレイアウトおよびネットリストを基に半導体装置の設計データを作成し、半導体装置を製造する製造工程（図１のＳ１０６の詳細）を示す。上記設計支援装置での処理は、例えば、半導体装置に組み込まれるマクロデータ、あるいは、セルデータの設計支援に有効である。すなわち、本設計支援装置によれば、マクロデータ、あるいは、セルデータが、設計目標の性能を達成する条件下で、マクロデータ、あるいは、セルデータ中のトランジスタのゲート長、ゲート幅等が最適化される。
次に、そのようにして、最適化されたマクロデータ、あるいは、セルデータを基に、半導体装置全体のデータが設計される。そして、半導体装置の設計データの各層のデータから、マスクデータが生成される（Ｍ１）。マスクデータとは、マスク製造装置の入力データ形式のデータをいう。マスクデータは、マスクデータ作成用のコンピュータプログラムを実行するコンピュータの処理により作成される。
次に、マスク製造装置は、電子ビーム、レーザ等を利用し、透明なガラス基板上に、クロム等の遮光材料によってパターンを形成する（Ｍ２）。すなわち、遮光材料で被覆されたガラス基板に、レジストを塗布し、電子ビーム、レーザ等で設計データに対応するパターンを露光する。そして、現像、エッチングの工程を経て、ガラス基板上に転写パターンが生成される。したがって、本実施形態の設計によって確定された寸法で、各層のマスク上にパターンが形成される。例えば、本設計支援装置の処理で確定したゲート長、ゲート幅等を基に、ゲート層のマスクパターンが形成される。
そして、半導体基板上に、マスクパターンを転写することによって、設計データにしたがった半導体素子、例えば、トランジスタのパターンが形成される（Ｍ３）。トランジスタは、半導体基板上へのレジスト塗布工程、転写装置（ステッパ等）によるマスクパターンのフォトレジストへの転写工程（フォトリソグラフィ工程ともいう）、フォトレジストの現像工程、不純物ドーピング工程、絶縁膜形成（窒化膜、酸化膜形成）、エッチング工程、多結晶シリコン膜形成等を繰り返すことで形成される。
不純物注入ドーピング工程では、通常、イオン打ち込み装置によるイオン注入が適用される。ただし、気相拡散、熱処理による固相拡散を適用してもよい。
窒化膜としては、例えば、窒化シリコン膜（Si3N4）が形成される。窒化膜は、例えば
、直接熱窒化法、ＣＶＤ（Chemical Vapor Deposition）技術による堆積法等が利用可能
である。また、直接熱窒化法としては、ＲＴＮ（Rapid Thermal Nitridation）が適用可
能である。酸化膜としては、酸化シリコン（SiO2）、酸化タンタル（Ta2O5）、酸化アル
ミニウム（Al2O3）、チタン酸ストロンチウム膜等が形成される。酸化膜形成は、熱酸化
法、陽極酸化法、プラズマ酸化法、ＣＶＤ技術を利用した堆積法、ヘトロエピタキシャル成長法、張り合わせ法、イオン注入によるＳＩＭＯＸ（Separation by Implanted Oxygen
）法などの適用が可能である。
また、エッチング工程では、ドライエッチング装置、あるいは、ウェットエッチング装置が使用され、半導体基板表面の材料が除去される。例えば、ゲート電極は、レジストで被覆された部分が残され、レジストで被覆されていない部分の多結晶シリコンが除去されて形成される。
ここで、本設計支援装置で確定したゲート長、ゲート幅等を目標値としてゲートパターンが、マスクパターンの転写によって半導体基板に形成される。その場合、ゲート酸化膜上に形成された多結晶シリコン膜上に、フォトレジストを塗布し、マスク上のゲートパターンを転写、現像、エッチング工程を経て、半導体基板上のゲートパターンが形成される。さらに、酸化膜生成とエッチングにより、ゲートパターンのサイドウォールが形成される。さらに、フォトリソグラフィと不純物注入より、Ｐ型トランジスタへの不純物注入、Ｎ型トランジスタへの不純物注入が行われ、ソースとドレインが形成される。半導体装置の特性は、半導体装置に含まれるトランジスタ、特に、ゲート長とゲート幅の影響を大きく受ける。したがって、本実施形態の製造方法により、例えば、適切なゲート長とゲート幅を設定することにょり、目標性能を満足した上で、半導体装置の製造工程上無理のないゲート長とゲート幅にて、半導体装置を製造できることになる。その結果、例えば、プロセス条件上の余裕が生じ、歩留まり向上の効果も見込むことができる。なお、本実施形態の製造方法によれば、ゲート長とゲート幅に限られず、図４に例示した様々なレイアウトパラメータとして適切な値を設定できるのはいうまでもない。
その後、トランジスタの上層に絶縁膜、コンタクトホール（プラグ層）、１以上の配線層が作成される（Ｍ４）。この工程においても、絶縁膜形成、金属膜形成、マスクパターンの転写、エッチング等の工程が繰り返される。
さらに、保護膜およびパットが形成される（Ｍ５）。そして、ダイシング、ボンディング、およびパッケージ封止工程（Ｍ６）を経て、半導体装置が製造される。
以上述べたように、本実施形態の設計支援装置による設計工程（図１のＳ１０１−Ｓ１０５）を経て、適切な寸法に設定された設計データに基づき、マスクが形成される。そして、そのマスク上のパターンを半導体基板に転写することにより、目標性能を適切な条件で達成するトランジスタが形成され、半導体装置が製造される。
＜実施例＞
図１２は、回路内の全トランジスタから選択した複数トランジスタからなる複数グループを構成する工程を例示する図である。ここでは、２入力ＡＮＤ回路を例に処理を説明する。電源にソースまたはドレインが接続されるＰチャネルトランジスタ、Ｎチャネルトランジスタ、およびそれらのトランジスタにさらにソースまたはドレインが接続されるトランジスタを検索する。図１２では、そのようにして検索されたトランジスタをオン状態にしたときに電源ラインから接地ラインに直列に接続される電流パス、およびそれらの電流パスから分岐したパスが実線で示されている。ここで、分岐したパスとは、トランジスタの両端（ソースとドレイン）が、その電流パスに接続されている電流パスをいい、分岐されるパスに対して並列の関係で接続される電流パスである。
本設計支援装置は、このような電流パスを構成するトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を同じグループにまとめる。具体的には、図１２において、Ｔｒ１，Ｔｒ３，Ｔｒ４ を順にＯＮにすると電源から接地に向かって電流パスが形成され、この電流パス
を構成するＴｒをグループ化する。トランジスタの両端(ａ点とｂ点）が電流パスに接続
されている（Ｔｒ１に対して並列に接続されている）Ｔｒ２ をグループに加える。さら
にこの電流パスにゲートが接続されているトランジスタＴｒ５，Ｔｒ６も同じグループに加える。
図１２では、電流パスからゲートへの接続は、点線で示されている。このようにして、局所的な信号遅延を律速している部分回路を構成するトランジスタをまとめてグループ化することができる。
図１３Ａは、インバータとＥＸＯＲ（排他論理和）の組み合わせ回路の例である。図１３Ｂに、図１３Ａの回路をトランジスタの組み合わせで実現した回路構成例を示す。図１４から図１６により、グループ化する工程の処理例を説明する。電源Ｖｄｄ（ａ）に接続する電流パス上にはＴｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０，Ｔｒ４が接続されている。電源Ｖｄｄ（ｂ）に接続する電流パス上にはＴｒ３，Ｔｒ４，Ｔｒ１０，Ｔｒ９，Ｔｒ２が接続されている。Ｔｒ４，Ｔｒ９，Ｔｒ１０が共通であるため、２つの電源Ｖｄｄ（ａ）とＶｄｄ（ｂ）とにそれぞれ接続される２つのトランジスタ群について、一つの電流パス（図１４の太い実線）が定義できる。そして、このパスを構成するＴｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０，Ｔｒ３，Ｔｒ４をまとめて一つのグループとする。さらにこの電流パスにゲートが接続されている（図１４の太い点線）トランジスタＴｒ７，Ｔｒ８を同一グループに加える。このようにして、Ｔｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０，Ｔｒ３，Ｔｒ４，Ｔｒ７，Ｔｒ８の８個のＴｒをグループ（ａ）／（ｂ）とする。
同様に電源Ｖｄｄ（ｃ）に接続されるグループ（ｃ）には、Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０の６個のＴｒがまとめられる（図１５）。
同様に電源Ｖｄｄ（ｄ）に接続されるグループ（ｄ）には、Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４の４個のＴｒがまとめられる（図１６）。また、同様に電源Ｖｄｄ（ｅ）に接続されるグループ（ｅ）には、Ｔｒ１３，Ｔｒ１４の２個のＴｒがまとめられる（図１６）。以上から、図１３Ｂの回路は、以下のようにそれぞれの電源のグループにグループ分けされる。
Ｖｄｄ（ａ）（ｂ）：Ｔｒ１，Ｔｒ２，Ｔｒ９，Ｔｒ１０，Ｔｒ３，Ｔｒ４
Ｖｄｄ（ｃ）：Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０
Ｖｄｄ（ｄ）：Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４
Ｖｄｄ（ｅ）：Ｔｒ１３，Ｔｒ１４
Ｔｒ９，Ｔｒ１０は、グループＶｄｄ（ａ）（ｂ）と、グループＶｄｄ（ｃ）に共通に含まれる。しかし、駆動部として含まれるトランジスタと、負荷として含まれるトランジスタが共通の場合であっても、グループをまとめることはしない。
図１７Ａ、図１７ＢはインバータとＮＡＮＤを組み合わせた別の回路の例である。図１８は、図１７Ｂの回路でトランジスタをグループ分けした結果である。この場合のグループは、以下の通りである。図１８では、トランジスタの近傍にグループを示す記号（丸、三角、四角等）が付されている。
Ｖｄｄ（ａ）：Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ４
Ｖｄｄ（ｂ／ｃ）：Ｔｒ５，Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０
Ｖｄｄ（ｄ）：Ｔｒ７，Ｔｒ８
Ｖｄｄ（ｅ）：Ｔｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２
Ｖｄｄ（ｆ）：Ｔｒ１１，Ｔｒ１２
この例では、Ｔｒ４とＴｒ５とは、電源Ｖｄｄ（ａ）のグループと、電源Ｖｄｄ（ｂ／ｃ）のグループの両方に含まれる。また、Ｔｒ７とＴｒ８とは、Ｖｄｄ（ｂ／ｃ）のグル
ープと、電源Ｖｄｄ（ｄ）のグループに含まれる。また、Ｔｒ９とＴｒ１０とは、Ｖｄｄ（ｂ／ｃ）のグループと、電源Ｖｄｄ（ｅ）のグループに含まれる。また、Ｔｒ１１とＴｒ１２とは、電源Ｖｄｄ（ｅ）のグループと、電源Ｖｄｄ（ｆ）のグループの両方に含まれる。この例では、複数のグループに共通なＴｒが存在する。なお、ここで、複数のグループに含まれるトランジスタは、一方にグループについては、ソースとドレインが電流パスに接続される回路駆動用のトランジスタとして含まれている。また、他方のグループには、ゲートが電流パスに含まれる回路の負荷として含まれている。
＜効果＞
次に、本設計支援装置により、グループ毎にレイアウトの組み合わせを設定することによる効果を説明する。例えば、部品パラメータをゲート長とゲート幅の２つとし、その水準を３とする。すなわちＴｒ１のゲート長については、Ｌｇ１ａ，Ｌｇ１ｂ，Ｌｇ１ｃ、ゲート幅についてはＷ１ａ，Ｗ１ｂ，Ｗ１ｃというパラメータが設定される。
同様にＴｒ２についても、Ｌｇ２ａ，Ｌｇ２ｂ，Ｌｇ２ｃ、ゲート幅についてはＷ２ａ，Ｗ２ｂ，Ｗ２ｃ・・・・のように設定される。Ｔｒ毎のパラメータの組み合わせを総当りで設定すると、Ｌｇ１ａ／ Ｗ１ａ，Ｌｇ１ａ／Ｗ１ｂ，Ｌｇ１ａ／Ｗ１ｃ，Ｌｇ１ｂ／Ｗ１ａ，Ｌｇ１ｂ／Ｗ１ｂ，Ｌｇ１ｂ／Ｗ１ｃ，Ｌｇ１ｃ／Ｗ１ａ，Ｌｇ１ｃ／Ｗ１ｂ，Ｌｇ１ｃ／Ｗ１ｃという９通りの組み合わせになる。図１８のグループ（ｂ／ｃ）には、８個のＴｒがあるので、グループ内でのパラメータの組み合わせは、９8通りになる。
実験計画法、あるいは直交割付表を用いてＴｒ毎の組み合わせの数を合理的に減らすことが可能である。例えば、Ｌｇ１ａ／Ｗ１ａ，Ｌｇ１ａ／Ｗ１ｃ，Ｌｇ１ｂ／Ｗ１ｂ，Ｌｇ１ｃ／Ｗ１ａ，Ｌｇ１ｃ／Ｗ１ｃというように５通りに減らすことも可能である。図１９のグループ１に、１つのトランジスタについて、ゲート長とゲート幅を３水準で組み合わせたときのパラメータの組み合わせと、実験計画法、あるいは直交割付表を用いた合理的組み合わせの概念を例示する。すなわち、ゲート長とゲート幅の値をそれぞれ上、中、下の３水準で示した場合、９通りの組み合わせ中から、（ゲート長，ゲート幅）＝（上，上）（中，中）（下，下）（上，下）（下，上）の５通りの組み合わせを選択する。
図１８のグループ（ｂ）の場合は、グループ内でのパラメータの組み合わせの数は５8
通りになる。同様に図１８のグループ（ａ）の組み合わせ数は５4通り、グループ（ｅ）
の組み合わせ数は５4通りとなる。もちろん、ゲート長やゲート幅という部品パラメータ
以外にＴｒの閾値（Ｖｔｈ）等のトランジスタ特性を表す別のパラメータをトランジスタ毎のパラメータの組み合わせの中に組み込んでも構わない。パラメータ数が多くなった場合には、実験計画法、あるいは直交割付表を使うことでより効率的な組み合わせを作ることが可能である。例えば、ゲート長、ゲート幅、トランジスタの閾値（Ｖｔｈ）の３パラメータで３水準に振るケースでは、総当りの組み合わせ数が２７通りに対して、１３通りの組み合わせで十分である。この場合には、ゲート長、ゲート幅、トランジスタの閾値（Ｖｔｈ）の３次元のパラメータに対して、図１９と同様の組み合わせを求めることになる。
例えば、ゲート長、ゲート幅、トランジスタの閾値をそれぞれ、Ｘ軸、Ｙ軸、およびＺ軸方向の変数として、上中下の３水準の組み合わせを想定する。この場合、すべても組み合わせを考慮すると、３次元空間中の２７個の格子点に相当する組み合わせ数が得られる。ここで、２７個の格子点をすべて選択する代わりに、Ｚ＝下の場合、およびＺ＝上の場合に、（Ｘ，Ｙ）について、（中，上）（中，下）（上，中）（下，中）の４点を選択する。また、Ｚ＝中について、（上，上）（上，下）（下，上）（下，下）（中，中）の５点を選択する。このような実験計画法の手順によって、組み合わせ数を１３通りに削減できる。
図１９に、回路全体に対してパラメータを設定する手順を説明する。回路内のトランジスタに対し、すべてのパラメータの組み合わせを総当りで試行する場合、一つのトランジスタに対するパラメータの組み合わせ数に対して回路を構成するトランジスタ数のべき乗の組み合わせが存在する。
本設計支援装置による回路レイアウトの最適化には、回路を構成するトランジスタのパラメータのすべての組み合わせを考慮する必要はなく、局所的な信号の遅延を律速している部分を考慮すればよい。すなわち、複数のグループのうち、一つのグループを構成するトランジスタ群についてのみ、そのレイアウトの組み合わせ依存の影響を考慮すればよい。したがって、グループ間に跨るレイアウトの組み合わせ依存は考慮しなくともよい。その結果、回路全体に対してレイアウトのパラメータを設定する工程で、選択したグループにおける部品パラメータの組み合わせを設定する際に、非選択グループのトランジスタのパラメータはある特定の値を設定すればよい。
例えば、図１９に示すように対象グループ（図１９のグループ１）は５通りの値を設定する。一方、非選択グループ（図１９のグループ２と３）は、中心値に設定するのが一般的である。このようにすると図１３Ｂに示した回路例では、（ａ／ｂ）（ｃ）（ｄ）および（ｅ）の４つのグループに分かれ、それぞれ６個、４個、２個、および２個のトランジスタが含まれている。したがって、５6＋５4＋５2＋５2＝１６３００通り（数値を変更しました）の組み合わせをシミュレーションすればよいことがわかる。本設計支援装置の処理によらず回路内のすべてのトランジスタのレイアウトの組み合わせを行う場合は、５14＝７１０３５１５６２５通りの組み合わせとなり、本発明の効果が非常に大きいことがわかる。
一般に、ある回路がｎ個のグループに分けられたとし、グループ内のトランジスタの数がｍi個であったとする。トランジスタ毎の部品パラメータの組み合わせを５通りとする
とその回路の最適化に必要な部品パラメータの組み合わせの数は以下のように、各グループの組み合わせの数（５mi）の総和として計算され、爆発的に大きくならないことがわかる。
n
Σ５mi
i=1
このように、回路規模が大きくなるとその効果が極めて大きなことは容易に推測できる。
本設計支援装置によれば、レイアウトの組み合わせに対応する部品パラメータの複数の組み合わせによる複数のシミュレーション結果に基づき半導体集積回路の複数の特性を部品パラメータでモデル化する。さらに、複数の部品パラメータの組み合わせと回路特性をテーブル化し、その部品パラメータの複数の組み合わせから最適な組み合わせが選択される。最終的には、その部品パラメータの組み合わせに対応するトランジスタのレイアウトが選択されることになり、半導体集積回路のレイアウト最適化が支援される。
このようなモデル化工程において、以下の制限を設けることが好ましい。すなわち、複数のシミュレーション結果に基づき、半導体集積回路の複数の特性を部品パラメータの多項式でモデル化する際に、各グループ内のトランジスタのパラメータについては交互作用（変数の積）を含む多項式で表し、共通のトランジスタが存在しない複数グループのトランジスタのパラメータについてはその交互作用を含めない多項式とする。
この理由は以下である。すなわち、本設計支援装置による回路レイアウトの最適化には
、回路を構成するトランジスタのレイアウトのすべての組み合わせを考慮せず、局所的な信号の遅延を律速している部分だけを考慮する。すなわち、複数のグループのうち、一つのグループを構成するトランジスタ群についてのみ、そのレイアウトの組み合わせ依存の影響を考慮するため、複数のグループ間に跨る部品パラメータの組み合わせによるシミュレーションを行っていない。このため、たとえ、モデル化工程において、回路特性を表す多項式中に、複数のグループ間に跨る部品パラメータ相互の積を含む項を設けたとしても、有意なサンプル数が得られない。物理的には、グループ間のパラメータ値の組み合わせにおいて、そのパラメータ値を変更したことによる回路特性への影響が小さく、その係数の値は、重回帰分析によってほぼ０に近い値となると推定できるからである。
＜変形例＞
上記実施形態では、レイアウトパターン情報１と、ネットリスト２とから、レイアウトパターン情報１が抽出され、回路シミュレーションが実行された。この場合のレイアウトパターン情報１は、実際のプロセス上の特性を反映していない、設計上の値である。しかし、実際の半導体プロセスで形成されるパターンの寸法は、設計上の寸法とは異なる場合がある。
実際の値が標準値からずれるのは、例えば、半導体製造プロセスの特性によって、寸法が変動するからである。半導体製造プロセスの特性とは、露光、現像、エッチング、成膜、拡散、酸化等を行ったときの特性をいう。このような変動は、例えば、光近接効果、選択比、非等方性の程度、現像、エッチングの進行等が、パターン密度、あるいは、パターン寸法によって変動することによると考えられる。
そこで、レイアウトパターン情報１からシミュレーションパラメータ４に変換する前に、プロセス上の変動を反映してネットリストを変更する処理を実行してもよい。図２０に、その場合の処理を示す。ここでは、プロセス感度テーブル３にって、設計値であるネットリストから修正ネットリストが生成されている。
プロセス感度テーブル３は、素子の周辺のレイアウトパターン情報１に応じた標準値から実際の値、すなわち、実ゲート酸化膜厚（Ｇｏｘ）、実ゲート長（Ｌｇ）、実ゲート幅（Ｗ）、実閾値電圧（Ｖｔｈ）、実移動度（μ）への変換規則を含む。ここで、実際の値とは、標準値による設計パターンにて半導体基板に回路を作成したときに、実際に形成される回路寸法という意味であり、経験値、実験値、あるいは、シミュレーション値である。
このようなプロセス感度テーブルは、例えば、図４に示したレイアウトパターン情報１の部品パラメータを用いて記述される。図２１に、この場合のプロセス感度テーブルの例を示す。プロセス感度テーブルは、部品パラメータに対する標準値と実際の値との対応関係を含む。すなわち、プロセス感度テーブルの各行は、ゲートピッチ、ＳＢ、ＳＢＯＦ、ＳＢＥ等の値に対して、標準ゲート酸化膜厚と実ゲート酸化膜厚（Ｇｏｘ）、設計ゲート長と実ゲート長（Ｌｇ）、設計ゲート幅と実ゲート幅（Ｗ）、標準しきい値電圧と実しきい値電圧（Ｖｔｈ）、標準移動度と実移動度（μ）との対応関係を定義している。
ネットリスト修正工程で作成される新しいネットリスト２Ａには、このような実際の値の組み合わせが、多数登録される。このようなネットリスト２Ａに対して、１実施形態と同様の処理を実行してもよい。
＜その他＞
本実施形態は、さらに、以下の側面（付記という）も、開示する。
（付記１） コンピュータ上に実現される、模擬パラメータによってトランジスタの動作
を模擬し、前記トランジスタを含む半導体回路の回路特性を生成するシミュレーション部を用いた半導体回路の設計方法であって、前記コンピュータが、
半導体回路を構成する前記トランジスタの構成部品の設計図形パターンの寸法または前記トランジスタの設計上の物理特性から抽出される部品パラメータを前記シミュレーション部に入力される模擬パラメータに変換する変換工程と、
半導体回路内に含まれる複数トランジスタを複数グループにグループ分けするグループ構成工程と、
前記複数グループからいずれかの選択グループを選択する工程と、
前記複数グループで前記選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、
前記選択グループにおいて部品パラメータの組み合わせを設定し、前記変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの組み合わせに対する回路特性を得るシミュレーション工程と、
すでに選択グループに選択済みのグループとは別のグループを選択し、前記固定パラメータ設定工程から前記シミュレーション工程までを繰り返し実行する制御工程と、
前記部品パラメータの複数の組み合わせを基に実行された複数のシミュレーション結果に基づき半導体回路の複数の回路特性と部品パラメータとの関係を示す第１の写像関係を求めるモデル化工程と、
前記第１の写像関係を用い、複数の前記部品パラメータに対応する前記回路特性の値を算出する工程と、
前記回路特性の値、および前記部品パラメータを含む制限事項に基づき、複数の前記回路特性の値の一部を選択する選択工程と、
前記選択された回路特性の値に対応する部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得る工程と、を実行する半導体回路の設計方法。
（付記２） 前記変換工程は、
前記部品パラメータから、その部品パラメータにしたがって製造されたトランジスタの信号特性と他のトランジスタの信号特性とを識別するトランジスタ特性情報に変換する第１変換工程と、
前記トランジスタ特性情報から模擬パラメータに変換する第２変換工程と、を有する付記１に記載の半導体回路の設計方法。
（付記３） 前記部品パラメータを基に製造されたトランジスタから測定されたトランジスタ特性情報と、そのときの部品パラメータとの組み合わせによって、前記部品パラメータから前記トランジスタ特性情報への第２の写像関係を生成する工程と、 前記模擬パラメータに第一の値を設定してシミュレーションを実行することによって生成されたトランジスタの信号特性と、前記模擬パラメータに第一の値とは異なる第二の値を設定してシミュレーションを実行することによって生成されたトランジスタの信号特性とを識別するトランジスタ特性情報を、前記信号特性から抽出するトランジスタ特性情報抽出工程と、
前記模擬パラメータに複数の設定値を設定することによってそれぞれ得られた前記トランジスタ特性情報と前記設定値との組み合わせによって、前記トランジスタ特性情報から前記模擬パラメータへの第３の写像関係を決定する模擬パラメータ決定工程と、を含む付記２に記載の半導体回路の設計方法。
（付記４） 前記第２の写像関係に、第３の写像関係を適用することによって前記部品パラメータから前記模擬パラメータへの第４の写像関係を得る工程と、を含む付記３に記載の半導体回路の設計方法。
（付記５） 部品パラメータには、ゲート長、およびゲート幅が含まれる付記１から４のいずれかに記載の半導体回路の設計方法。
（付記６） 前記信号特性は、トランジスタの一の端子に入力される電流または電圧と、その端子と同一の端子またはそのトランジスタの他の端子にて測定される電流または電圧との関係を示す曲線の特性であり、前記トランジスタ特性情報は、その曲線上の特定の点
の信号値、曲線の接線の傾き、および前記接線といずれかの座標軸との交点の１以上によって決定される付記１から５のいずれかに記載の半導体回路の設計方法。
（付記７） 前記グループ構成工程は、半導体回路内において局所的な信号の遅延を律速している部分毎にグループを構成する付記１から６のいずれかに記載の半導体回路の設計方法。
（付記８） 前記局所的な信号の遅延を律速している部分は、半導体回路内において負荷に信号を供給する駆動部となるトランジスタと、前記駆動部からの信号によって駆動される負荷となるトランジスタとを含む、付記７に記載の半導体回路の設計方法。
（付記９） 前記グループ構成工程は、半導体回路に電力を供給する電源から接地電位に至る経路に直列に接続されるトランジスタと経路上の２点間に並列に接続されるトランジスタと前記経路にゲートが接続されているトランジスタとを前記選択グループとする付記１から８のいずれかに記載の半導体回路の設計方法。
（付記１０） 前記グループ構成工程は、経路に直列または並列に接続されているいずれかのトランジスタが共通に含まれる複数グループを同一のグループとする付記９に記載の半導体回路の設計方法。
（付記１１） 前記モデル化工程は、複数のシミュレーション結果に基づき、半導体回路の複数の回路特性を部品パラメータでモデル化する際に、前記部品パラメータを変数とする多項式によって前記回路特性を近似する付記１から１０のいずれかに記載の半導体回路の設計方法。
（付記１２） 前記多項式は、各グループ内のトランジスタの部品パラメータの変数については異なる変数の積を含み、異なるグループ間の部品パラメータの変数についてはグループ間の変数の積を含まない付記１１に記載の半導体回路の設計方法。
（付記１３） 前記回路特性は、複数の入力変化の組み合わせによる複数の出力変化の遅延時間、その遅延時間ばらつき、または、複数の入力状態におけるスタンバイ消費電力である付記１から１２のいずれかに記載の半導体回路の設計方法。
（付記１４） 前記制限条項は、ゲート長、ゲート幅、ゲート・ゲート間スペース、ゲート・コンタクト間スペースの少なくとも１つに対するデザインルール、および回路面積を指標とする制限条項を含む付記１から１３のいずれかに記載の半導体回路の設計方法。
（付記１５） 前記部品パラメータの少なくとも１つは、基準値と基準値からの偏差とを含み、前記変数は、前記偏差の変数であり、前記回路特性は基準値からの偏差によって定義される付記１から１４のいずれかに記載の半導体回路の設計方法。
（付記１６） 半導体回路の設計支援工程を含む半導体回路の製造方法であって、
前記半導体回路の設計支援工程は、コンピュータ上に実現される、模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタを含む半導体回路の回路特性を生成するシミュレーション部を用いて、前記コンピュータが、
半導体回路を構成する前記トランジスタの構成部品の設計図形パターンの寸法または前記トランジスタの設計上の物理特性から抽出される部品パラメータを前記シミュレーション部に入力される模擬パラメータに変換する変換工程と、
前記半導体回路に含まれる複数トランジスタを複数グループにグループ分けするグループ構成工程と、
前記複数グループからいずれかの選択グループを選択する工程と、
前記複数グループで前記選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、
前記選択グループにおいて部品パラメータの値の組み合わせを設定し、前記変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの値の組み合わせに対する回路特性を得るシミュレーション工程と、
すでに選択グループに選択済みのグループとは別のグループを選択し、前記固定パラメータ設定工程から前記シミュレーション工程までを繰り返し実行する制御工程と、
前記部品パラメータの値の複数の組み合わせを基に実行された複数のシミュレーション結果に基づき半導体回路の回路特性と部品パラメータとの関係を示す第１の写像関係を求
めるモデル化工程と、
前記第１の写像関係を用い、前記部品パラメータの値の複数の組み合わせに対応する複数の回路特性の値を算出する工程と、
前記回路特性の値、および前記部品パラメータを含む制限事項に基づき、前記回路特性の複数の値の一部を選択する選択工程と、
前記選択された回路特性の値に対応する部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得ることによって半導体回路の設計データを得る工程と、を実行する半導体回路の設計支援工程であり、さらに、
半導体回路の設計支援工程で得られた半導体回路の設計データに基づいて、フォトマスクを製造する工程と、
前記フォトマスクを用いて半導体回路を製造する工程と、を含む半導体回路の製造方法。
半導体製造工程の概要を例示する図である。 設計支援装置の機能ブロックを例示する図である。 レイアウト解析部の概要を示す図である。 部品パラメータの例を示す図である。 回路特性シミュレーションに基づいて、トランジスタ特性値をシミュレーションパラメータでモデル化する第１工程を示す図である。 トランジスタ特性値の例を示す図である。 トランジスタ特性値とシミュレーションパラメータとをモデル化する処理を例示するフローチャートである。 ゲート電圧を所定値に固定したときのドレイン電圧に対するドレイン電流を求める処理を例示するフローチャートである。 閾値の抽出工程を例示する図である。 シミュレーション部の処理を例示する図である。 複数のトランジスタからなる複数グループを構成する手順の詳細を例示する図である。 回路内の全トランジスタから選択した複数トランジスタからなる複数グループを構成する工程を例示する図である。 インバータとＥＸＯＲ（排他論理和）の組み合わせ回路の例である。 図１３Ａの回路をトランジスタの組み合わせで実現した回路構成例を示す図である。 グループ化する工程の処理例である。 グループ化する工程の処理例である。 グループ化する工程の処理例である。 インバータとＮＡＮＤを組み合わせた回路の例である。 図１７Ａの回路をトランジスタの組み合わせで実現した回路構成例を示す図である。 トランジスタをグループ分けした結果である。 回路全体に対してパラメータを設定する手順を説明する図である。 変形例の処理を例示する図である。 プロセス感度テーブルの例を示す図である。 半導体装置の製造工程を例示する図である。
符号の説明
１ レイアウトパターン情報
２ ネットリスト
３ プロセス感度テーブル
４ シミュレーションパラメータ
１１ Ｓｉ活性層
１２ ゲート

Claims (8)

  1. コンピュータ上に実現される、模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタを含む半導体回路の回路特性を生成するシミュレーション部を用いた半導体回路の設計方法であって、前記コンピュータが、
    半導体回路を構成する前記トランジスタの構成部品の設計図形パターンの寸法または前記トランジスタの設計上の物理特性から抽出される部品パラメータを前記シミュレーション部に入力される模擬パラメータに変換する変換工程と、
    前記半導体回路に含まれる複数トランジスタを複数グループにグループ分けするグループ構成工程と、
    前記複数グループからいずれかの選択グループを選択する工程と、
    前記複数グループで前記選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、
    前記選択グループにおいて部品パラメータの値の組み合わせを設定し、前記変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの値の組み合わせに対する回路特性を得るシミュレーション工程と、
    すでに選択グループに選択済みのグループとは別のグループを選択し、前記固定パラメータ設定工程から前記シミュレーション工程までを繰り返し実行する制御工程と、
    前記部品パラメータの値の複数の組み合わせを基に実行された複数のシミュレーション結果に基づき半導体回路の回路特性と部品パラメータとの関係を示す第１の写像関係を求めるモデル化工程と、
    前記第１の写像関係を用い、前記部品パラメータの値の複数の組み合わせに対応する複数の回路特性の値を算出する工程と、
    前記回路特性の値、および前記部品パラメータを含む制限事項に基づき、前記回路特性の複数の値の一部を選択する選択工程と、
    前記選択された回路特性の値に対応する部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得る工程と、を実行する半導体回路の設計方法。
  2. 前記グループ構成工程は、半導体回路内において局所的な信号の遅延を律速している部分毎にグループを構成する請求項１に記載の半導体回路の設計方法。
  3. 前記局所的な信号の遅延を律速している部分は、半導体回路内において負荷に信号を供給する駆動部となるトランジスタと、前記駆動部からの信号によって駆動される負荷となるトランジスタとを含む、請求項２に記載の半導体回路の設計方法。
  4. 前記グループ構成工程は、前記半導体回路に電力を供給する電源から接地電位に至る経路に直列に接続されるトランジスタと前記経路上の２点間に並列に接続されるトランジスタと前記経路にゲートが接続されているトランジスタとを前記選択グループとする請求項１から３のいずれかに記載の半導体回路の設計方法。
  5. 前記グループ構成工程は、前記経路に直列または並列に接続されているいずれかのトランジスタが共通に含まれる複数グループを同一のグループとする請求項４に記載の半導体回路の設計方法。
  6. 前記第１の写像関係は前記部品パラメータを変数とする多項式近似によって定義される請求項１から５のいずれかに記載の半導体回路の設計方法。
  7. 前記多項式は、各グループ内のトランジスタの部品パラメータの変数については異なる変数の積を含み、異なるグループ間の部品パラメータの変数についてはグループ間の変数
    の積を含まない請求項６に記載の半導体回路の設計方法。
  8. 半導体回路の設計支援工程を含む半導体回路の製造方法であって、
    前記半導体回路の設計支援工程は、コンピュータ上に実現される、模擬パラメータによってトランジスタの動作を模擬し、前記トランジスタを含む半導体回路の回路特性を生成するシミュレーション部を用いて、前記コンピュータが、
    半導体回路を構成する前記トランジスタの構成部品の設計図形パターンの寸法または前記トランジスタの設計上の物理特性から抽出される部品パラメータを前記シミュレーション部に入力される模擬パラメータに変換する変換工程と、
    前記半導体回路に含まれる複数トランジスタを複数グループにグループ分けするグループ構成工程と、
    前記複数グループからいずれかの選択グループを選択する工程と、
    前記複数グループで前記選択グループ以外の非選択グループの部品パラメータとして固定のパラメータ値を設定する固定パラメータ設定工程と、
    前記選択グループにおいて部品パラメータの値の組み合わせを設定し、前記変換工程を通じてシミュレーションを実行し、それぞれの部品パラメータの値の組み合わせに対する回路特性を得るシミュレーション工程と、
    すでに選択グループに選択済みのグループとは別のグループを選択し、前記固定パラメータ設定工程から前記シミュレーション工程までを繰り返し実行する制御工程と、
    前記部品パラメータの値の複数の組み合わせを基に実行された複数のシミュレーション結果に基づき半導体回路の回路特性と部品パラメータとの関係を示す第１の写像関係を求めるモデル化工程と、
    前記第１の写像関係を用い、前記部品パラメータの値の複数の組み合わせに対応する複数の回路特性の値を算出する工程と、
    前記回路特性の値、および前記部品パラメータを含む制限事項に基づき、前記回路特性の複数の値の一部を選択する選択工程と、
    前記選択された回路特性の値に対応する部品パラメータ、その部品パラメータに対応する設計図形パターンまたはトランジスタの設計上の物理特性を得ることによって半導体回路の設計データを得る工程と、を実行する半導体回路の設計支援工程であり、さらに、
    半導体回路の設計支援工程で得られた半導体回路の設計データに基づいて、フォトマスクを製造する工程と、
    前記フォトマスクを用いて半導体回路を製造する工程と、を含む半導体回路の製造方法。
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