JP4943177B2

JP4943177B2 - 液晶表示装置、電子装置

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Publication number: JP4943177B2
Application number: JP2007036152A
Authority: JP
Inventors: 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-08
Filing date: 2007-02-16
Publication date: 2012-05-30
Anticipated expiration: 2021-08-02
Also published as: JP2007148431A

Description

本発明は、半導体表示装置（以下表示装置と表記する）の駆動回路および駆動回路を用いた表示装置に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型表示装置に関する。その中で特に、映像ソースとしてデジタル映像信号を用いるアクティブマトリクス型液晶表示装置の駆動回路および駆動回路を用いたアクティブマトリクス型液晶表示装置に関する。

近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ（以下ＴＦＴと表記する）を用いたアクティブマトリクス型表示装置の普及が顕著となっている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって画像の表示を行っている。

さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってきている。

通常のデジタル方式の液晶表示装置の概略図を、図１３に示す。中央に画素部１３０８が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１３０１が配置されている。ソース信号線駆動回路１３０１は、第１のラッチ回路１３０４、第２のラッチ回路１３０５、Ｄ／Ａ変換回路１３０６、アナログスイッチ１３０７等を有する。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１３０２が配置されている。なお、図１３においては、ゲート信号線駆動回路１３０２は、画素部の左右両側に配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。

ソース信号線駆動回路１３０１に関しては、図１４に示すような構成を有している。図１４に例として示す駆動回路は、水平方向解像度１０２４画素、３ビットデジタル階調の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路（ＳＲ）１４０１、第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）１４０３、Ｄ／Ａ変換回路（Ｄ／Ａ）１４０４等を有する。なお、図１４では図示していないが、必要に応じてバッファ回路、レベルシフト回路等を配置しても良い。

図１３および図１４を用いて動作について簡単に説明する。まず、シフトレジスタ回路１３０３（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１３０４（図１４中、ＬＡＴ１と表記）に入力され、同じく第１のラッチ回路１３０４に入力されたデジタル映像信号（ＤｉｇｉｔａｌＤａｔａ）をそれぞれ保持していく。この期間を、ドットデータサンプリング期間という。ここで、Ｄ１が最上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が最下位ビット（ＬＳＢ：Least Significant Bit）である。第１のラッチ回路１３０４において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１３０４で保持されているデジタル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１３０５（図１４中、ＬＡＴ２と表記）へと転送される。第１のラッチ回路から、第２のラッチ回路にデジタル映像信号が転送される期間を、ラインデータラッチ期間という。

その後、再びシフトレジスタ回路１３０３が動作し、次の水平周期分のデジタル映像信号の保持が開始される。同時に、第２のラッチ回路１３０５で保持されているデジタル映像信号は、Ｄ／Ａ変換回路１３０６（図１４中、ＤＡＣと表記）にてアナログ映像信号へと変換される。このアナログ化されたデジタル映像信号は、ソース信号線を経由して画素に書き込まれる。この動作を繰り返すことによって、画像の表示が行われる。

一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。

静止画のデジタル映像信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部の記憶回路から液晶表示装置にデジタル映像信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要があることに変わりはない。

特にモバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように駆動回路は静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。

本発明は前述のような問題点を鑑みて、新規の回路を用いることにより、静止画の表示時における駆動回路の消費電力を低減することを課題とする。

前述の課題を解決するために、本発明では次のような手段を用いた。

画素内に複数の記憶回路を配置し、画素毎にデジタル映像信号を記憶させる。静止画の場合、一度書き込みを行えば、それ以降、画素に書き込まれる情報は同様であるので、フレーム毎に信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行って以降は、ソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。

以下に、本発明の液晶表示装置の構成について記載する。

本発明の液晶表示装置は、複数の画素を有する液晶表示装置において、前記複数の画素はそれぞれ、複数の記憶回路を有することを特徴としている。

本発明の液晶表示装置は、複数の画素を有する液晶表示装置において、前記複数の画素はそれぞれ、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路を有することを特徴としている。

本発明の液晶表示装置は、複数の画素を有する液晶表示装置において、前記複数の画素はそれぞれ、ソース信号線と、ｎ本（ｎは自然数、２≦ｎ）の書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、ｎ個の書き込み用記憶回路選択部と、ｎ個の読み出し用記憶回路選択部と、液晶素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれぞれ、前記ｎ本の書き込み用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方はソース信号線と電気的に接続され、他方は前記ｎ個の書き込み用記憶回路選択部の、それぞれ異なるいずれか１個の信号入力部と電気的に接続され、前記ｎ個の書き込み用記憶回路選択部はそれぞれｍ個の信号出力部を有し、前記ｍ個の信号出力部はそれぞれ、異なるｍ個の前記記憶回路の信号入力部と電気的に接続され、前記ｎ個の読み出し用記憶回路選択部はそれぞれｍ個の信号入力部を有し、前記ｍ個の信号入力部はそれぞれ、前記異なるｍ個の前記記憶回路の信号出力部と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれぞれ、前記ｎ本の読み出し用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ個の前記読み出し用記憶回路選択部の、それぞれ異なるいずれか１個の信号出力部と電気的に接続され、他方は、前記液晶素子の一方の電極と電気的に接続されていることを特徴としている。

本発明の液晶表示装置は、複数の画素を有する液晶表示装置において、前記複数の画素はそれぞれ、ｎ本（ｎは自然数、２≦ｎ）のソース信号線と、書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、ｎ個の書き込み用記憶回路選択部と、ｎ個の読み出し用記憶回路選択部と、液晶素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれぞれ、前記書き込み用ゲート信号線と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ本のソース信号線の、それぞれ異なる１本と電気的に接続され、他方は他方は前記ｎ個の書き込み用記憶回路選択部の、それぞれ異なるいずれか１個の信号入力部と電気的に接続され、前記ｎ個の書き込み用記憶回路選択部はそれぞれｍ個の信号出力部を有し、前記ｍ個の信号出力部はそれぞれ、異なるｍ個の前記記憶回路の信号入力部と電気的に接続され、前記ｎ個の読み出し用記憶回路選択部はそれぞれｍ個の信号入力部を有し、前記ｍ個の信号入力部はそれぞれ、前記異なるｍ個の前記記憶回路の信号出力部と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれぞれ、前記ｎ本の読み出し用ゲート信号線の、それぞれ異なるいずれか１本と電気的に接続され、ソース領域とドレイン領域とはそれぞれ、一方は前記ｎ個の前記読み出し用記憶回路選択部の、それぞれ異なるいずれか１個の信号出力部と電気的に接続され、他方は、前記液晶素子の一方の電極と電気的に接続されていることを特徴としている。

本発明の液晶表示装置は、請求項３もしくは請求項４のいずれか１項において、前記書き込み用記憶回路選択部は、前記ｍ個の記憶回路のうちいずれか１個を選択して、前期書き込み用トランジスタのソース領域とドレイン領域のうち一方と導通して前記デジタル映像信号の記憶回路への書き込みを行い、前記読み出し用記憶回路選択部は、前記デジタル映像信号が記憶されている前記記憶回路のうちいずれか１個を選択して、前記読み出し用トランジスタのソース領域とドレイン領域のうち一方と導通して前記記憶されたデジタル映像の読み出しを行うことを特徴としている。

本発明の液晶表示装置は、請求項３において、クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジタル映像信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジタル映像信号を１ビットずつ順に選択し、前記ソース信号線に出力する、ビット信号選択スイッチとを有することを特徴としている。

本発明の液晶表示装置は、請求項４において、クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号のうち、１ビットの前記デジタル映像信号を保持する第１のラッチ回路と、前記第１のラッチ回路に保持された前記１ビットの前記デジタル映像信号が転送され、前記ソース信号線に前記１ビットの前記デジタル映像信号を出力する第２のラッチ回路とを有することを特徴としている。

本発明の液晶表示装置は、請求項４において、クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号のうち、１ビットの前記デジタル映像信号を保持し、前記ソース信号線に前記１ビットの前記デジタル映像信号を出力する第１のラッチ回路とを有することを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項８のいずれか１項において、前記記憶回路はスタティック型メモリ（ＳＲＡＭ）であることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項８のいずれか１項において、前記記憶回路は強誘電体メモリ（ＦｅＲＡＭ）であることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項８のいずれか１項において、前記記憶回路はダイナミック型メモリ（ＤＲＡＭ）であることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項１１のいずれか１項において、前記記憶回路は、ガラス基板上に形成されていることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項１１のいずれか１項において、前記記憶回路は、プラスチック基板上に形成されていることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項１１のいずれか１項において、前記記憶回路は、ステンレス基板上に形成されていることを特徴としている。

本発明の液晶表示装置は、請求項１乃至請求項１１のいずれか１項において、前記記憶回路は、単結晶ウェハ上に形成されていることを特徴としている。

本発明の液晶表示装置の駆動方法は、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う液晶表示装置の駆動方法において、前記液晶表示装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の画素とを有し、前記ソース信号線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、前記ゲート信号線駆動回路においては、ゲート信号線選択パルスが出力されてゲート信号線が選択され、前記複数の画素においてはそれぞれ、前記ゲート信号線が選択されている行において、ソース信号線より入力されるｎビットのデジタル映像信号の記憶回路への書き込みと、前記記憶回路に記憶された前記ｎビットのデジタル映像信号の読み出しとを行うことを特徴としている。

本発明の液晶表示装置の駆動方法は、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う液晶表示装置の駆動方法において、前記液晶表示装置は、ゲート信号線駆動回路と、複数の画素とを有し、前記ソース信号線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルスを出力して、前記ゲート信号線を、１行目から順次選択し、前記複数の画素においては、１行目から順次前記ｎビットのデジタル映像信号の書き込みが行われることを特徴としている。

本発明の液晶表示装置の駆動方法は、ｎビット（ｎは自然数、２≦ｎ）のデジタル映像信号を用いて映像の表示を行う液晶表示装置の駆動方法において、前記液晶表示装置は、ゲート信号線駆動回路と、複数の画素とを有し、前記ソース信号線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスにしたがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルスを、前記ゲート信号線の任意の行を特定して出力することによって選択し、前記複数の画素においては、前記ゲート信号線が選択されている任意の行において、前記ｎビットのデジタル映像信号の書き込みが行われることを特徴としている。

本発明の液晶表示装置の駆動方法は、請求項１６乃至請求項１８のいずれか１項において、静止画像の表示期間においては、前記記憶回路に記憶された前記ｎビットのデジタル映像信号を繰り返し読み出して静止画像の表示を行うことにより、前記ソース信号線駆動回路を停止することを特徴としている。

各画素の内部に配置された複数の記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル映像信号を反復して用い、継続的に静止画表示を行う際に、ソース信号線駆動回路を停止させておくことが可能となる。よって、液晶表示装置全体の低消費電力化に大きく貢献することが出来る。

図２は、複数の記憶回路を有する画素を用いた表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路２０１、第１のラッチ回路２０２、第２のラッチ回路２０３、ビット信号選択スイッチ２０４、画素２０５を有する。２１０は、ゲート信号線駆動回路あるいは外部から直接供給される、ゲート信号線選択信号が入力されるゲート信号線であり、画素の説明とともに後述する。

図１は、図２における画素２０５の構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものであり、液晶素子（ＬＣ）、保持容量（Ｃｓ）、記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）等を有している。１０１はソース信号線、１０２〜１０４は書き込み用ゲート信号線、１０５〜１０７は、読み出し用ゲート信号線、１０８〜１１０は書き込み用ＴＦＴ、１１１〜１１３は読み出し用ＴＦＴ、１１４は第１の書き込み用記憶回路選択部、１１５は第１の読み出し用記憶回路選択部、１１６は第２の書き込み用記憶回路選択部、１１７は第２の読み出し用記憶回路選択部、１１８は第３の書き込み用記憶回路選択部、１１９は第３の読み出し用記憶回路選択部である。

図１に示した画素が有する記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）は、それぞれ１ビットのデジタル映像信号を記憶することが出来、ここではＡ１〜Ａ３を１組、Ｂ１〜Ｂ３を１組として用い、各々３ビットのデジタル映像信号の記憶を行う。つまり、図１に示した画素は、３ビットのデジタル映像信号を２フレーム分記憶することが出来る。

図３は、図１に示した本発明の表示装置におけるタイミングチャートである。表示装置は３ビットデジタル階調、ＶＧＡのものを対象としている。図１〜図３を用いて、駆動方法について説明する。なお、各番号は、図１〜図３のものをそのまま用いる（図番は省略する）。

図２および図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、フレーム期間αにおける回路動作について説明する。

従来のデジタル方式の駆動回路の場合と同様に、シフトレジスタ回路２０１にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路２０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０２に入力されたデジタル映像信号（ＤｉｇｉｔａｌＤａｔａ）をそれぞれ保持していく。１水平期間分のドットデータサンプリング期間は、図３（Ａ）において１〜４８０で示す各期間である。デジタル映像信号は３ビットであり、Ｄ１がＭＳＢ（Most Significant Bit：最上位ビット）、Ｄ３がＬＳＢ（Least Significant Bit：最下位ビット）である。第１のラッチ回路２０２において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路２０２で保持されているデジタル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路２０３（ＬＡＴ２）へと転送される。

続いて、再びシフトレジスタ回路２０１から出力されるサンプリングパルスに従い、次の水平周期分のデジタル映像信号の保持動作が行われる。

一方、第２のラッチ回路２０３に転送されたデジタル映像信号は、画素内に配置された記憶回路に書き込まれる。図３（Ｂ）に示すように、次列のドットデータサンプリング期間をI、IIおよびIIIと３分割し、第２のラッチ回路に保持されているデジタル映像信号をソース信号線に出力する。このとき、ビット信号選択スイッチ２０４によって、各ビットの信号が順番にソース信号線に出力されるように選択的に接続される。

期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されて、書き込み用ＴＦＴ１０８が導通し、記憶回路選択部１１４が記憶回路Ａ１を選択し、記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されて、書き込み用ＴＦＴ１０９が導通し、記憶回路選択部１１６が記憶回路Ａ２を選択し、記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されて、書き込み用ＴＦＴ１１０が導通し、記憶回路選択部１１８が記憶回路Ａ３を選択し、記憶回路Ａ３にデジタル映像信号が書き込まれる。

以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が記憶回路Ａに書き込まれる。

ところで、本発明の表示装置においては、３ビットのデジタル階調を、時間階調方式により表現する。時間階調方式とは、画素に印加する電圧によって輝度の制御を行う通常の方式と異なり、画素には２種類の電圧のみを印加してＯＮ、ＯＦＦ（表示上は白、黒）の２状態を用い、表示時間の差を利用して階調を得る方式である。時間階調方式においてｎビットの階調表現を行う際には、その表示期間をｎ個の期間に分割し、各期間の長さの比を２^n-1：２^n-2：・・・：２⁰のように２のべき乗とし、どの期間で画素をＯＮの状態にするかによって、表示期間の長さに差を生じ、もって階調の表現を行う。なお、ここで画素がＯＮの状態にあるとは、電圧が印加されている状態をいい、ＯＦＦの状態にあるとは、電圧が印加されていない状態を言う。以下このような状態をＯＮ、ＯＦＦとして表記する。

また、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。

以上をふまえて、フレーム期間βにおける動作について説明する。最終段における記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。

ここでは３ビットであるから、輝度は０〜７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの期間においても表示が行われない場合には輝度０、全ての期間を用いて表示を行えば輝度７を得る。例えば、輝度５を表示したい場合には、Ｔｓ１とＴｓ３において画素をＯＮの状態とし、表示させればよい。

具体的に図を用いて説明する。Ｔｓ１においては、読み出し用ゲート信号線１０５にパルスが入力されて、読み出し用ＴＦＴ１１１が導通し、記憶回路選択部１１５が記憶回路Ａ１を選択し、記憶回路Ａ１に記憶されたデジタル映像信号にしたがって画素が駆動される。続いて、Ｔｓ２においては、読み出し用ゲート信号線１０６にパルスが入力されて、読み出し用ＴＦＴ１１２が導通し、記憶回路選択部１１７が記憶回路Ａ２を選択し、記憶回路Ａ２に記憶されたデジタル映像信号にしたがって画素が駆動される。最後に、Ｔｓ３においては、読み出し用ゲート信号線１０７にパルスが入力されて、読み出し用ＴＦＴ１１３が導通し、記憶回路選択部１１９が記憶回路Ａ３を選択し、記憶回路Ａ３に記憶されたデジタル映像信号によって画素に電圧が印加される。

ここで、液晶表示装置の場合は、ノーマリーホワイトモードと、ノーマリーブラックモードがある。両者において、画素のＯＮ、ＯＦＦで白、黒が逆となるため、前述の説明と輝度とが逆になる場合もある。

以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く記憶回路への書き込み期間においては、前のフレーム期間でデジタル映像信号を記憶した記憶回路とは異なる記憶回路を用いる。

期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されて、書き込み用ＴＦＴ１０８が導通し、記憶回路選択部１１４が記憶回路Ｂ１を選択し、記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されて、書き込み用ＴＦＴ１０９が導通し、記憶回路選択部１１６が記憶回路Ｂ２を選択し、記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されて、書き込み用ＴＦＴ１１０が導通し、記憶回路選択部１１８が記憶回路Ｂ３を選択し、記憶回路Ｂ３にデジタル映像信号が書き込まれる。

続いて、フレーム期間γに入り、記憶回路Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フレーム目の表示が行われる。同時に、次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、１フレーム目の表示が終了した記憶回路Ａ１〜Ａ３に再び記憶される。

その後、記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号の表示がフレーム期間δで行われ、同時に次のフレーム期間のデジタル映像信号の処理が開始される。このデジタル映像信号は、２フレーム目の表示が終了した記憶回路Ｂ１〜Ｂ３に再び記憶される。

以上の動作を繰り返して、映像の表示が継続的に行われる。ここで、静止画を表示する場合には、最初の動作で記憶回路Ａ１〜Ａ３にいったんデジタル映像信号が記憶されてからは、各フレーム期間で記憶回路Ａ１〜Ａ３に記憶されたデジタル映像信号を反復して読み出せば良い。したがってこの静止画が表示されている期間中は、ソース信号線駆動回路の駆動を停止させることが出来る。

さらに、記憶回路へのデジタル映像信号の書き込み、あるいは記憶回路からのデジタル映像信号の読み出しは、ゲート信号線１本単位で行うことが可能である。すなわち、画面の書き換えを要する行においてのみ、ゲート信号線を選択し、ソース信号線駆動回路を短期間のみ動作させ、画面の一部のみを書き換えるなどといった表示方法をとることも出来る。

また、本実施形態においては、１画素内にＡ１〜Ａ３およびＢ１〜Ｂ３の記憶回路を有し、３ビットのデジタル映像信号を２フレーム分だけ記憶する機能を有しているが、本発明はこの数に限定しない。つまり、ｎビットのデジタル映像信号をｍフレーム分だけ記憶するには、１画素内にｎ×ｍ個の記憶回路を有していれば良い。

以上の方法により、画素内に実装された記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際に各フレーム期間で記憶回路に記憶されたデジタル映像信号を反復して用い、ソース信号線駆動回路を駆動することなく、継続的に静止画表示が可能となる。よって、液晶表示装置の低消費電力化に大きく貢献することが出来る。

また、ソース信号線駆動回路に関しては、ビット数に応じて増加するラッチ回路等の配置の問題から、必ずしも絶縁体上に一体形成する必要はなく、その一部あるいは全部を外付けで構成しても良い。

さらに、本実施形態にて示したソース信号線駆動回路においては、ビット数に応じたラッチ回路を配置しているが、１ビット分のみ配置して動作させることも可能である。この場合、上位ビットから下位ビットのデジタル映像信号を直列にラッチ回路に入力すれば良い。

以下に本発明の実施例について記述する。

本実施例においては、実施形態において示した回路における記憶回路選択部を、具体的にトランジスタ等を用いて構成し、その動作について説明する。

図４（Ａ）は、図１に示した画素と同様のもので、記憶回路選択部１１４〜１１９を実際に回路で構成した例である。図中、各部に付した番号において、図１と同じ部位については、図１と同じ番号を付している。記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３の各々に、書き込み選択用ＴＦＴ４０１、４０３、４０５、４０７、４０９、４１１と、読み出し選択用ＴＦＴ４０２、４０４、４０６、４０８、４１０、４１２とを設け、記憶回路選択信号線４１３、４１４によって制御する。

図４（Ｂ）は、記憶回路の一例を示したものである。点線枠４５０で示される部分が記憶回路（図４（Ａ）中、Ａ１〜Ａ３およびＢ１〜Ｂ３で示す部分）であり、４５１は書き込み選択用ＴＦＴ、４５２は読み出し選択用ＴＦＴである。ここで示した記憶回路には、ループ状に接続された２つのインバータを用いてなるスタティック型メモリ（Static RAM : SRAM）を用いているが、記憶回路に関してはこの構成に限定しない。ここで、記憶回路にＳＲＡＭを使用する場合には、画素は特に保持容量（Ｃｓ）を持たない構造としても良い。

本実施例にて図４（Ａ）で示した回路の駆動は、実施形態にて図３を用いて示したタイミングチャートに従って駆動することが出来る。図３、図４（Ａ）を用いて、記憶回路選択部の実際の駆動方法を加えて、回路動作について説明する。なお、各番号は、図３、図４（Ａ）のものをそのまま用いる（図番は省略する）。

図３（Ａ）（Ｂ）を参照する。図３（Ａ）において、各フレーム期間をα、β、γ、δと表記して説明する。まず、フレーム期間αにおける回路動作について説明する。

シフトレジスタ回路から第２のラッチ回路までの駆動方法に関しては実施形態にて示したものと同様であるのでそれに従う。

まず、記憶回路選択信号線４１３にパルスが入力されて書き込み選択用ＴＦＴ４０１、４０５、４０９が導通し、記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路Ａ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路Ａ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路Ａ３にデジタル映像信号が書き込まれる。

以上で、１水平期間分のデジタル映像信号の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）において※印で示された期間である。以上の動作を最終段まで行うことにより、１フレーム分のデジタル映像信号が記憶回路Ａ１〜Ａ３に書き込まれる。

続いて、フレーム期間βにおける動作について説明する。最終段における記憶回路への書き込みが終了すると、１フレーム目の表示が行われる。図３（Ｃ）は、３ビットの時間階調方式について説明する図である。今、デジタル映像信号は、ビットごとに記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第１ビットデータによる表示期間、Ｔｓ２は、第２ビットデータによる表示期間、Ｔｓ３は、第３ビットデータによる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。

ただし、表示期間の長さを２のべき乗以外の区分によって階調表示を行うようにしても表示は可能である。

具体的に図を用いて説明する。記憶回路への書き込み動作が終了した後、表示期間に移る際に、記憶回路選択信号線４１３に入力されていたパルスが終了し、同時に記憶回路選択信号線４１４にパルスが入力され、書き込み用ＴＦＴ４０１、４０５、４０９は非導通状態となり、読み出し用ＴＦＴ４０２、４０６、４１０が導通して、記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。Ｔｓ１においては、読み出し用ゲート信号線１０５にパルスが入力されてＴＦＴ１１１が導通し、記憶回路Ａ１に記憶されたデジタル映像信号にしたがって画素が駆動される。続いて、Ｔｓ２においては、読み出し用ゲート信号線１０６にパルスが入力されてＴＦＴ１１２が導通し、記憶回路Ａ２に記憶されたデジタル映像信号にしたがって画素が駆動される。最後に、Ｔｓ３においては、読み出し用ゲート信号線１０７にパルスが入力されてＴＦＴ１１３が導通し、記憶回路Ａ３に記憶されたデジタル映像信号によって画素に電圧が印加される。

以上のようにして、１フレーム期間分の表示が行われる。一方、駆動回路側では、同時に次のフレーム期間のデジタル映像信号の処理が行われている。第２のラッチ回路へのデジタル映像信号の転送までは前述と同様の手順である。続く記憶回路への書き込み期間においては、記憶回路Ｂ１〜Ｂ３を用いる。

なお、記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、記憶回路Ａ１〜Ａ３への書き込み用ＴＦＴ４０１、４０５、４０９が導通しているが、同時に記憶回路Ｂ１〜Ｂ３からの読み出し用ＴＦＴ４０４、４０８、４１２も導通している。同様に、記憶回路Ａ１〜Ａ３からの読み出し用ＴＦＴ４０２、４０６、４１０が導通しているときは、同時に記憶回路Ｂ１〜Ｂ３への書き込み用ＴＦＴ４０３、４０７、４１１も導通しており、互いの記憶回路はあるフレーム期間において書き込みと読み出しが交互に行われる。

期間Iでは、書き込み用ゲート信号線１０２にパルスが入力されてＴＦＴ１０８が導通し、記憶回路Ｂ１にデジタル映像信号が書き込まれる。続いて、期間IIでは、書き込み用ゲート信号線１０３にパルスが入力されてＴＦＴ１０９が導通し、記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後に、期間IIIでは、書き込み用ゲート信号線１０４にパルスが入力されてＴＦＴ１１０が導通し、記憶回路Ｂ３にデジタル映像信号が書き込まれる。

以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。

本実施例においては、画素部の記憶回路への書き込みを点順次で行うことにより、ソース信号線駆動回路の第２のラッチ回路を省略した例について記す。

図５は、記憶回路を有する画素を用いた液晶表示装置における、ソース信号線駆動回路および一部の画素の構成を示したものである。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路５０１、ラッチ回路５０２、画素５０３を有する。５１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号であり、画素の説明とともに後述する。

図２０は、図５に示した画素５０３の回路構成の詳細図である。実施例１と同様、３ビットデジタル階調に対応したものであり、液晶素子（ＬＣ）、保持容量（Ｃｓ）、記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）等を有している。書き込み用記憶回路選択部２０１４、２０１６、２０１８および読み出し用記憶回路選択部２０１５、２０１７、２０１９を、実施例１にならって構成したものを図６に示す。６０１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２ビット信号用ソース信号線、６０３は第３ビット（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲート信号線、６０５〜６０７は、読み出し用ゲート信号線、６０８〜６１０は書き込み用ＴＦＴ、６１１〜６１３は読み出し用ＴＦＴである。記憶回路選択部は、書き込み選択用ＴＦＴ６１４、６１６、６１８、６２０、６２２、６２４および読み出し選択用ＴＦＴ６１５、６１７、６１９、６２１、６２３、６２５等を用いて構成される。６２６および６２７は、記憶回路選択信号線である。

図７は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６および図７を用いて説明する。

シフトレジスタ回路５０１からラッチ回路（ＬＡＴ１）５０２までの動作は実施形態および実施例１と同様に行われる。図７（Ｂ）に示すように、第１段目でのラッチ動作が終了すると、直ちに画素の記憶回路への書き込みを開始する。書き込み用ゲート信号線６０４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１０が導通し、さらに記憶回路選択信号線６２６にパルスが入力されて書き込み選択用ＴＦＴ６１４、６１８、６２２が導通して、記憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。ラッチ回路５０２に保持されたビット毎のデジタル映像信号は、３本のソース信号線６０１〜６０３を経由して、同時に書き込まれる。

第１段目でラッチ回路に保持されたデジタル映像信号が、記憶回路へ書き込まれているとき、次段では続くサンプリングパルスに従って、ラッチ回路においてデジタル映像信号の保持が行われている。このようにして、順次記憶回路への書き込みが行われていく。

以上を１水平期間（図７（Ａ）中、※※で示す期間）内に行い、ゲート信号線の本数分が繰り返されて、フレーム期間αにおける１フレーム分のデジタル映像信号の記憶回路への書き込みが終了すると、フレーム期間βで示される、１フレーム目の表示期間に移る。書き込み用ゲート信号線６０４に入力されていたパルスが停止し、さらに記憶回路選択信号線６２６に入力されていたパルスが停止し、代わって記憶回路選択信号線６２７にパルスが入力されて読み出し選択用ＴＦＴ６１５、６１９、６２３が導通し、記憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。

続いて、実施例１で示した時間階調方式により、図７（Ｃ）に示すように、表示期間Ｔｓ１では、読み出し用ゲート信号線６０５にパルスが入力されて読み出し用ＴＦＴ６１１が導通し、記憶回路Ａ１に書き込まれているデジタル映像信号により、表示が行われる。続いてＴｓ２では、読み出し用ゲート信号線６０６にパルスが入力されて読み出し用ＴＦＴ６１２が導通し、記憶回路Ａ２に書き込まれているデジタル映像信号により、表示が行われ、同様にＴｓ３では、読み出し用ゲート信号線６０７にパルスが入力されて読み出し用ＴＦＴ６１３が導通し、記憶回路Ａ３に書き込まれているデジタル映像信号により、表示が行われる。

以上で、１フレーム目の表示期間が完了する。フレーム期間βでは、同時に次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く記憶回路への書き込み期間においては、記憶回路Ｂ１〜Ｂ３を用いる。

なお、記憶回路Ａ１〜Ａ３に信号が書き込まれる期間においては、記憶回路Ａ１〜Ａ３への書き込み用ＴＦＴ６１４、６１８、６２２が導通しているが、同時に記憶回路Ｂ１〜Ｂ３からの読み出し用ＴＦＴ６１７，６２１，６２５も導通している。同様に、記憶回路Ａ１〜Ａ３からの読み出し用ＴＦＴ６１５，６１９，６２３が導通しているときは、同時に記憶回路Ｂ１〜Ｂ３への書き込み用ＴＦＴ６１６，６２０，６２４も導通しており、互いの記憶回路は、あるフレーム期間において書き込みと読み出しが交互に行われる。

記憶回路Ｂ１〜Ｂ３への書き込み動作、読み出し動作は記憶回路Ａ１〜Ａ３の場合と同様である。記憶回路Ｂ１〜Ｂ３への書き込みが終了すると、フレーム期間γに入り、２フレーム目の表示期間に移る。さらにこのフレーム期間では、次のフレームにおけるデジタル映像信号の処理が行われる。ラッチ回路５０２へのデジタル映像信号の保持までは前述と同様の手順である。続く記憶回路への書き込み期間においては、再び記憶回路Ａ１〜Ａ３を用いる。

以上の手順を繰り返すことにより、映像の表示を行う。なお、静止画の表示を行う場合には、あるフレームのデジタル映像信号の、記憶回路への書き込みが終了したら、ソース信号線駆動回路を停止させ、同じ記憶回路に書き込まれている信号を毎フレームで読み込んで表示を行う。このような方法により、静止画の表示中における消費電力を大きく低減することが出来る。さらに、実施例１にて示した回路と比較すると、ラッチ回路の数を１／２とすることが出来、回路配置の省スペース化による装置全体の小型化に貢献出来る。

本実施例においては、実施例２にて示した、第２のラッチ回路を省略した液晶表示装置の回路構成を応用し、線順次駆動により画素内の記憶回路への書き込みを行う方法を用いた液晶表示装置の例について記す。

図１７は、本実施例にて示す液晶表示装置のソース信号線駆動回路の回路構成例を示している。この回路は、３ビットデジタル階調信号に対応したものであり、シフトレジスタ回路１７０１、ラッチ回路１７０２、スイッチ回路１７０３、画素１７０４を有する。１７１０は、ゲート信号線駆動回路あるいは外部から直接供給される信号である。画素の回路構成に関しては、実施例２のものと同様で良いので、図６をそのまま参照する。

図１８は、本実施例にて示した回路の駆動に関するタイミングチャートである。図６、図１７および図１８を用いて説明する。

シフトレジスタ回路１７０１からサンプリングパルスが出力され、ラッチ回路１７０２で、サンプリングパルスに従ってデジタル映像信号を保持するまでの動作は、実施例１および実施例２と同様である。本実施例では、ラッチ回路１７０２と画素１７０４内の記憶回路との間に、スイッチ回路１７０３を有しているため、ラッチ回路でのデジタル映像信号の保持が完了しても、直ちに記憶回路への書き込みが開始されない。ドットデータサンプリング期間が終了するまでの間は、スイッチ回路１７０３は閉じたままであり、その間、ラッチ回路ではデジタル映像信号が保持され続ける。

図１８（Ｂ）に示すように、１水平期間分のデジタル映像信号の保持が完了すると、その後の帰線期間中にラッチ信号（ＬａｔｃｈＰｕｌｓｅ）が入力されてスイッチ回路１７０３が一斉に開き、ラッチ回路１７０２で保持されていたデジタル映像信号は一斉に画素１７０４内の記憶回路に書き込まれる。このときの書き込み動作に関わる、画素１７０４内の動作、さらに次のフレーム期間における表示の再の読み出し動作に関わる、画素１７０４内の動作については、実施例２と同様で良いので、ここでは説明を省略する。

以上の方法によって、ラッチ回路を省略したソース信号線駆動回路においても、線順次の書き込み駆動を容易に行うことが出来る。

本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。

まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。

次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。

次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１０（Ａ））

そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でＮ型を付与する不純物元素を添加する。（図１０（Ｂ））

次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

続いて、図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。

そして、図１１（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにする。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線として機能する。

レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。

そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を形成する（図１２（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される。なお、画素電極５０５２及び保持容量は隣り合う画素のものである。

以上のようにして、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。

本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。

続いて、図１２（Ｂ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。

一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルタ層５０５５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルタ層はＴＦＴの上方で赤色のカラーフィルタ層５０５５と青色のカラーフィルタ層５０５６とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルタと青色のカラーフィルタを重ねて配置することが好ましい。

また、接続電極５０５０に合わせて赤色のカラーフィルタ層５０５５、青色のカラーフィルタ層５０５６、緑色のカラーフィルタ層５０５７とを重ね合わせてスペーサを形成する。各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１〜３[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮することにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。

スペーサの配置は任意に決定すれば良いが、例えば図１２（Ｂ）で示すように接続電極上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板５０５４上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。

オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。

そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１２（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。

なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。

また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。

本発明の表示装置においては、階調の表現手段として時間階調方式を用いている。よって、画素に液晶素子を用いる場合には、通常のアナログ階調方式に比較して、より迅速な応答速度が要求されるため、強誘電性液晶（Ferroelectrics Liquid Crystal：ＦＬＣ）を用いることが望ましい。本実施例においては、実施例４で紹介した表示装置の作成工程において、液晶素子に強誘電性液晶を用いる場合の基板の作成例について記述する。説明には、図９を用いる。

実施例４に従い、図９（Ａ）に示すアクティブマトリクス基板（図１２（Ａ）と同様）および対向基板５０５４を作成する。

アクティブマトリクス基板と対向基板に配向膜５１０１、５１０２を形成する。日産化学社製の配向膜ＲＮ１２８６を形成し、９０℃で５分間プリベークした後、２５０[℃]で一時間ポストベークした。ポストベーク後の膜厚は４０[nm]であった。配向膜の形成方法はフレキソ印刷法あるいはスピナー塗布法で行えば良い。ＲＮ１２８６はシール剤との密着性が悪いため、シール剤が配置される位置は配向膜を除去する。また、アクティブマトリクス基板と対向基板を電気的に接続するコンタクトパッド上の配向膜と、フレキシブルプリント配線板（Flexible Print Circuit : FPC）を接続するリード線の上には配向膜を形成しない。

配向膜５１０１、５１０２をラビングする。このとき、対向基板５０５４とアクティブマトリクス基板を貼り合わせたときのラビング方向がパラレルになるようにする。ラビング処理はラビングの布として吉川化工社製のＹＡ−２０Ｒを用いた。常陽工学社製のラビング装置により、押しこみ量が０．２５[mm]、ロール回転数が１００[rpm]、ステージ速度が１０[mm/sec.]、ラビング回数が１回でラビングした。ラビングロールの直径は１３０[mm]である。ラビング後に水流を基板面に照射して配向膜を洗浄した。

次に、シール剤５１０３を形成した。シール剤は液晶材料の注入口を一箇所に設け、真空下で注入ができるパターンとすることが出来る。

シール剤を日立化成社製のシールディスペンサーにより対向基板上に形成した。シール剤は三井化学社製のＸＮ−２１Ｓを用いた。シール剤の仮焼成は９０[℃]で３０分行い、次の１５分で徐冷した。

シール剤ＸＮ−２１Ｓは熱プレスをしても、２．３〜２．６[μm]のセルギャップしか得られないことがわかっている。そこで１．０[μm]のセルギャップを形成するために、画素部に比べて、１．５[μm]以上積層膜の厚さが薄い領域を設けてシール剤を配置すると良い。本実施例では、第１の層間絶縁膜５０４５と第２の層間絶縁膜５０４６をエッチングにより除去した領域にシール材５１０３を配置する。

シール剤を形成すると同時に導電性スペーサ（図示しない）を形成する。

スペーサ（図示しない）を対向基板あるいはアクティブマトリクス基板に形成する。スペーサは球状のビーズを散布しても良い。あるいは、表示領域において感光性の樹脂をドット状またはストライプ状にパターニングしても良い。スペーサにより液晶材料の配向欠陥がでないようにする。

反射型の液晶表示装置ではリタデーションの関係からセルギャップは０．５〜１．５[μm]が望ましい。本実施例ではセルギャップを画素部において１．０[μm]になるようにする。

その後、ニュートム社製の貼り合わせ装置により、対向基板とアクティブマトリクス基板のマーカーを合わせ、貼り合わせを行った。

次に、０．３〜１．０[kgf/cm²]の圧力を基板平面に垂直な方向にかつ基板全面に加えながら、クリーンオーブンにて１６０[℃]、３時間で熱硬化を行い、シール剤を硬化し、対向基板とアクティブマトリクス基板を接着させる。

対向基板とアクティブマトリクス基板を貼り合わせてできる一対の基板を分断する。

液晶材料５１０４は双安定性を示す強誘電性液晶や、三安定性を示す反強誘電性液晶等を用いる。

液晶材料を等方相まで加熱し注入をする。その後、０．１[℃/min.]で室温まで徐冷した。

封止剤として注入口を覆うように小型のディスペンサーにより紫外線硬化型樹脂（図示しない）を塗布する。

その後、フレキシブルプリント配線板（図示しない）を異方性導電膜（図示しない）により接着して、アクティブマトリクス型液晶表示装置が完成する。

アクティブマトリクス基板の画素電極を透明導電膜にすれば、本実施例の工程により透過型の液晶表示装置も作製することができる。透過型の液晶表示装置ではセルギャップはリタデーションの関係及び強誘電性液晶の螺旋構造を抑制する目的から１．０〜２．５[μm]とすることが望ましい。

本発明の液晶表示装置は、その画素部に記憶回路を複数有するため、１つの画素を構成する素子の数が通常の画素よりも多くなる。よって、透過型の液晶表示装置の場合、開口率の低下による輝度不足が考えられることから、本発明は、反射型の液晶表示装置に適用されるのが望ましい。本実施例において、作成工程の一例を示す。

実施例４に従い、図１９（Ａ）に示すアクティブマトリクス基板（図１２（Ａ）と同様）を作成する。続いて、第３の層間絶縁膜５２０１として、樹脂膜を形成した後、画素電極部にコンタクトホールを開口し、反射電極５２０２を形成する。反射電極５２０２としては、Ａｌ、Ａｇを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料を用いることが望ましい。

一方、対向基板５０５４を用意する。対向基板５０５４には、本実施例においては対向電極５２０５をパターニングして形成している。対向電極５２０５は、透明導電膜として形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。

特に図示していないが、カラー液晶表示装置の作成の際には、カラーフィルタ層を形成する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、ＴＦＴ部分の遮光膜を兼ねる構成とすると良い。

その後、アクティブマトリクス基板および対向基板に、配向膜５２０３および５２０４を形成し、ラビング処理を行う。

そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５２０６で貼り合わせる。シール剤５２０６にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５２０７を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５２０７には公知の液晶材料を用いれば良い。このようにして図１９（Ｂ）に示す反射型の液晶表示装置が完成する。

なお、本実施例においては、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することも可能である。

また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として作成する場合にも、本発明は容易に適用することが出来る。

実施例１〜実施例３にて示した、本発明の液晶表示装置の画素部においては、記憶回路としてスタティック型メモリ（Static RAM : ＳＲＡＭ）を用いて構成していたが、記憶回路はＳＲＡＭのみに限定されない。本発明の液晶表示装置の画素部に適用可能な記憶回路には、他にダイナミック型メモリ（Dynamic RAM : ＤＲＡＭ）等があげられる。本実施例においては、それらの記憶回路を用いて回路を構成する例を紹介する。

図８（Ａ）は、画素に配置された記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３にＤＲＡＭを用いた例を示している。基本的な構成は、実施例１で示した回路と同様である。記憶回路Ａ１〜Ａ３およびＢ１〜Ｂ３に用いたＤＲＡＭに関しては、一般的な構成のものを用いれば良い。本実施例では、構成の簡単な、インバータおよび容量によって構成したものを用いて図示している。

ソース信号線駆動回路の動作は、実施例１と同様である。ここで、ＳＲＡＭと異なり、ＤＲＡＭの場合、一定期間ごとに記憶回路への再書き込み（以後、この動作をリフレッシュと表記する）が必要であるため、リフレッシュ用ＴＦＴ８０１〜８０３を有する。リフレッシュは、静止画を表示している期間（記憶回路に記憶されたデジタル映像信号を繰り返し読み出して表示を行っている期間）のあるタイミングで、リフレッシュ用ＴＦＴ８０１〜８０３をそれぞれ導通させ、画素部における電荷を、記憶回路側にフィードバックすることによって行われる。

さらに、特に図示しないが、他の形式の記憶回路として、強誘電体メモリ（Ferroelectric RAM : ＦｅＲＡＭ）を利用して本発明の液晶表示装置の画素部を構成することも可能である。ＦｅＲＡＭは、ＳＲＡＭやＤＲＡＭと同等の書き込み速度を有する不揮発性メモリであり、その書き込み電圧が低い等の特徴を利用して、本発明の液晶表示装置のさらなる低消費電力化が可能である。またその他、フラッシュメモリ等によっても、構成は可能である。

本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。

このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１５および図１６に示す。

図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。

図１５（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。

図１５（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。

図１５（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。

図１５（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。

図１５（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。

図１６（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。

図１６（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２７１２に適用することができる。

図１６（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。

図１６（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。

複数の記憶回路を内部に有する本発明の画素の回路図。本発明の画素を用いて表示を行うためのソース信号線駆動回路の回路構成例を示す図。本発明の画素を用いて表示を行うためのタイミングチャートを示す図。複数の記憶回路を内部に有する本発明の画素の詳細な回路図。第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。図５のソース信号線駆動回路によって駆動される画素の詳細な回路図。図５および図６に記載の回路を用いて表示を行うためのタイミングチャートを示す図。記憶回路にダイナミック型メモリを用いる場合の本発明の画素の詳細な回路図。本発明の画素を有する液晶表示装置の作成工程例を示す図。本発明の画素を有する液晶表示装置の作成工程例を示す図。本発明の画素を有する液晶表示装置の作成工程例を示す図。本発明の画素を有する液晶表示装置の作成工程例を示す図。従来の液晶表示装置の全体の回路構成を簡略に示す図。従来の液晶表示装置のソース信号線駆動回路の回路構成例を示す図。本発明の画素を有する表示装置の適用が可能な電子装置の例を示す図。本発明の画素を有する表示装置の適用が可能な電子装置の例を示す図。第２のラッチ回路を持たないソース信号線駆動回路の回路構成例を示す図。図１７に記載の回路を用いて表示を行うためのタイミングチャートを示す図。反射型液晶表示装置の作成工程例を示す図。図５のソース信号線駆動回路によって駆動される画素の回路図。

Claims

ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた液晶表示装置において、
前記液晶表示装置が有する複数の画素はそれぞれ、
第１のトランジスタと、
前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組有し、
ｎ個の前記第１のトランジスタのゲートは、それぞれ異なる第１のゲート信号線に電気的に接続され、
ｎ個の前記第１のトランジスタのソース又はドレインの他方は、共通するソース信号線と電気的に接続され、
ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
ｎ個の前記第２のトランジスタのソース又はドレインの他方は、共通する液晶素子と電気的に接続され、
１フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行うことを特徴とする液晶表示装置。
ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた液晶表示装置において、
同一基板上に設けられた複数の画素、ソース信号線駆動回路及びゲート信号線駆動回路を有し、
前記複数の画素はそれぞれ、
第１のトランジスタと、
前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組有し、
ｎ個の前記第１のトランジスタのゲートは、それぞれ異なる第１のゲート信号線に電気的に接続され、
ｎ個の前記第１のトランジスタのソース又はドレインの他方は、共通するソース信号線と電気的に接続され、
ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
ｎ個の前記第２のトランジスタのソース又はドレインの他方は、共通する液晶素子と電気的に接続され、
１フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行い、
前記ソース信号線駆動回路は、前記ソース信号線に電気的に接続され、
前記ゲート信号線駆動回路は、前記第１のゲート信号線及び前記第２のゲート信号線に電気的に接続されることを特徴とする液晶表示装置。
ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた液晶表示装置において、
前記液晶表示装置が有する複数の画素はそれぞれ、
第１のトランジスタと、
前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組有し、
ｎ個の前記第１のトランジスタのゲートは、共通する第１のゲート信号線に電気的に接続され、
ｎ個の前記第１のトランジスタのソース又はドレインの他方は、それぞれ異なるソース信号線と電気的に接続され、
ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
ｎ個の前記第２のトランジスタのソース又はドレインの他方は、共通する液晶素子と電気的に接続され、
１フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行うことを特徴とする液晶表示装置。
ｎビット（ｎは２以上の自然数）のデジタル映像信号を用いた液晶表示装置において、
同一基板上に設けられた複数の画素、ソース信号線駆動回路及びゲート信号線駆動回路を有し、
前記複数の画素はそれぞれ、
第１のトランジスタと、
前記第１のトランジスタのソース又はドレインの一方と電気的に接続された第１の選択部と、
前記第１の選択部とそれぞれが電気的に接続された、前記デジタル映像信号をｍフレーム（ｍは２以上の自然数）分記憶するｍ個の記憶回路と、
前記ｍ個の記憶回路のそれぞれと電気的に接続された第２の選択部と、
ソース又はドレインの一方が前記第２の選択部と電気的に接続された第２のトランジスタと、をｎ組有し、
ｎ個の前記第１のトランジスタのゲートは、共通する第１のゲート信号線に電気的に接続され、
ｎ個の前記第１のトランジスタのソース又はドレインの他方は、それぞれ異なるソース信号線と電気的に接続され、
ｎ個の前記第２のトランジスタのゲートは、それぞれ異なる第２のゲート信号線に電気的に接続され、
ｎ個の前記第２のトランジスタのソース又はドレインの他方は、共通する液晶素子と電気的に接続され、
１フレーム分の前記デジタル映像信号は、ビットごとに前記ｎ組の記憶回路のそれぞれに記憶され、
前記ビットのそれぞれを表示期間の長さに対応させることで、時間階調方式によるｎビットの階調表現を行い、
前記ソース信号線駆動回路は、前記ソース信号線に電気的に接続され、
前記ゲート信号線駆動回路は、前記第１のゲート信号線及び前記第２のゲート信号線に電気的に接続されることを特徴とする液晶表示装置。
請求項２又は請求項４において、
前記基板は、ガラス基板、プラスチック基板またはステンレス基板であることを特徴とする液晶表示装置。
請求項１乃至請求項５のいずれか一項において、
前記記憶回路は、スタティック型メモリ（ＳＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、またはダイナミック型メモリ（ＤＲＡＭ）であることを特徴とする液晶表示装置。
請求項１乃至請求項６のいずれか一項に記載の前記液晶表示装置を用いた電子装置。