[go: up one dir, main page]

JP4933130B2 - ＧａＮ系半導体発光素子およびその製造方法 - Google Patents

ＧａＮ系半導体発光素子およびその製造方法 Download PDF

Info

Publication number
JP4933130B2
JP4933130B2 JP2006111833A JP2006111833A JP4933130B2 JP 4933130 B2 JP4933130 B2 JP 4933130B2 JP 2006111833 A JP2006111833 A JP 2006111833A JP 2006111833 A JP2006111833 A JP 2006111833A JP 4933130 B2 JP4933130 B2 JP 4933130B2
Authority
JP
Japan
Prior art keywords
layer
gan
bonding
bonding layer
based semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006111833A
Other languages
English (en)
Other versions
JP2007251112A (ja
Inventor
弘 大澤
高史 程田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Holdings Corp
Original Assignee
Showa Denko KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006111833A priority Critical patent/JP4933130B2/ja
Application filed by Showa Denko KK filed Critical Showa Denko KK
Priority to KR1020087022649A priority patent/KR101147705B1/ko
Priority to TW096106188A priority patent/TWI355755B/zh
Priority to PCT/JP2007/053331 priority patent/WO2007094516A1/en
Priority to US12/279,654 priority patent/US7821018B2/en
Priority to TW100132227A priority patent/TWI467800B/zh
Priority to CN200780013544XA priority patent/CN101421859B/zh
Priority to TW100132228A priority patent/TWI463693B/zh
Priority to EP07714817.9A priority patent/EP1984955B1/en
Publication of JP2007251112A publication Critical patent/JP2007251112A/ja
Application granted granted Critical
Publication of JP4933130B2 publication Critical patent/JP4933130B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Description

本発明は、ＧａＮ系半導体からなる各層を備えるＧａＮ系半導体発光素子およびその製造方法に関する。
近年、短波長光発光素子用の半導体材料としてＧａＮ系化合物半導体材料が注目を集めている。ＧａＮ系化合物半導体は、サファイア単結晶をはじめとして、種々の酸化物基板やIII−Ｖ族化合物を基板として、その上に有機金属気相化学反応法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって形成される。
サファイア単結晶基板は、ＧａＮとは格子定数が１０％以上も異なるが、ＡｌＮやＡｌＧａＮなどのバッファ層を形成することにより、その上に良好な窒化物半導体を形成することができ、一般的に広く用いられている。サファイア単結晶基板を用いた場合、ｎ型半導体層、発光層、ｐ型半導体層が、この順で積層される。サファイア単結晶基板は絶縁体であるので、その素子構造は一般的に、ｐ型半導体層上に形成された正極とｎ型半導体層上に形成された負極が存在することになる。ＩＴＯなどの透明電極を正極に使用してｐ型半導体側から光を取り出すフェイスアップ方式、Ａｇなどの高反射膜を正極に使用してサファイア基板側から光を取り出すフリップチップ方式の２種類がある。
このように、サファイア単結晶基板は一般的に広く用いられているが、絶縁体であるためにいくつかの問題点がある。
第一に、ｎ型半導体層上に負極を形成するために発光層をエッチングなどにより除去しｎ型半導体層を露出させることから、負極を形成する部分だけ発光層の面積が減ってしまい、その分、出力が低下する。
第二に、正極と負極が基板に対して同一面側にあるために電流の流れが水平方向になってしまい、局部的に電流密度の高いところができ、素子が発熱してしまう。
第三に、サファイア単結晶基板の熱伝導率は低いので、発生した熱が拡散せず素子の温度が上昇してしまう。
以上の問題を解決するため、サファイア単結晶基板上にｎ型半導体層、発光層、ｐ型半導体層がこの順で積層した積層体に導電性基板を接合し、その後、サファイア単結晶基板を除去して、正極と負極を上下に配置させて窒化物半導体発光素子を製造する方法が開示されている（下記の特許文献１参照）。
特許第３５１１９７０号公報
導電性基板を接合させる場合、接合強度や接合温度による基板の熱膨張率の問題、接合界面の抵抗の増加などさまざまな問題がある。
接合強度を高めるためには同一の半導体素子を結晶軸方向を一致させて接合する方法が開示されている（下記の特許文献２参照）。
特開平６−２９６０４０号公報
この方法をＧａＮ系半導体発光素子に適用する場合、接合する基板に、導電性を有する一軸方向に結晶面が揃った単結晶あるいは多結晶基板を用いなければならない。しかしながら、シリコン基板を用いる場合は、（１１１）面を用いることが（００・１）配向したＧａＮ系半導体素子との接合性を高めるためには有利であるが、ＧａＮの格子定数ａは３．１６Åに対して、Ｓｉ（１１１）面の対応する一辺の長さａ／√２は３．８４Åと２２％ずれているため、接合性を高めることが困難である。
ＧａＮ系半導体発光素子はサファイア単結晶基板上にＭＯＣＶＤ法を用いて作成されることが一般的であるが、ＡｕＳｎなどの共晶合金を用いて高温（３００℃付近）で接合させる場合、サファイア単結晶基板と接合基板（導電性基板）との熱膨張係数の差が大きいと熱応力が発生してしまい接合がうまくいかない。この問題に対しては、サファイア単結晶基板とほぼ同等の熱膨張係数を有するＣｕ−Ｗなどを接合基板に用いることが開示されている（下記の特許文献３参照）。
特開２００４−２６６２４０号公報
しかしながら、この方法では接合基板に使用する基板が限定されてしまうし、また接合に共晶金属を使用するために温度に対して弱いといった問題点がある。
基板の熱膨張率の差を回避するために、接合を常温付近で行う方法が開示されている（下記の特許文献４参照）。
特開２００４−３３７９２７
この方法は真空中において常温付近で不活性ガスイオンビームなどを照射して接合表面を洗浄し活性化させるために基板の熱膨張率の問題、接合界面の抵抗の増加の問題に対しては有効である。しかしながら、ＧａＮ系半導体発光素子の場合、この方法だけでは十分な接合強度は得られない。
本発明は上記事情に鑑みてなされたもので、基板上にＧａＮ系半導体を形成してなる積層体にシリコン基板等の導電性基板を接合し、その後積層体側の基板を除去してＧａＮ系半導体発光素子を製造する際に、接合強度を高くできかつ接合界面の抵抗成分も十分に低くできるＧａＮ系半導体発光素子およびその製造方法を提供することを目的とする。
上記目的を達成するために、１）第１の発明は、ＧａＮ系半導体からなる各層を備えるＧａＮ系半導体発光素子において、ｎ型半導体層、発光層およびｐ型半導体層のＧａＮ系半導体からなる各層が順に積層され、最上層に金属からなる第１の接合層を有する積層体と、導電性基板上に形成されているとともに、その導電性基板が形成されている側とは反対側の面が上記第１の接合層と接合しその第１の接合層とは同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一である第２の接合層と、を有するものである。
２）第２の発明は、上記した１）項に記載の発明の構成において、上記導電性基板と上記第２の接合層との間に格子整合層が形成されているものである。
３）第３の発明は、上記した２）項に記載の発明の構成において、上記格子整合層はＨｆ、Ｍｇ、およびＺｒから選ばれる何れか１種類の単体金属または２種類以上の合金金属からなるものである。
４）第４の発明は、上記した１）項から３）項の何れか１項に記載の発明の構成において、上記第１の接合層および第２の接合層は、面心立方構造を有し、接合面直方向の結晶方位を（１１１）とするものである。
５）第５の発明は、上記した４）項に記載の発明の構成において、上記第１の接合層および第２の接合層は、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕ、Ｉｒの何れかから形成されているものである。
６）第６の発明は、上記した５）項に記載の発明の構成において、上記第１の接合層および第２の接合層をＡｕまたはＡｕ合金とするものである。
７）第７の発明は、上記した１）項から３）項のいずれか１項に記載の発明の構成において、上記第１の接合層および第２の接合層は、六方最密充填構造を有し、接合面直方向の結晶方位を（００・１）とするものである。
８）第８の発明は、上記した７）項に記載の発明の構成において、上記第１の接合層および第２の接合層は、ＲｕまたはＲｅから形成されているものである。
９）第９の発明は、上記した１）項から８）項のいずれか１項に記載の発明の構成において、上記第１の接合層および第２の接合層は、格子定数の差を５％以内とするものである。
１０）第１０の発明は、上記した１）項から９）項の何れか１項に記載の発明の構成において、上記導電性基板をシリコン単結晶からなるシリコン基板とするものである。
１１）第１１の発明は、上記した１０）に記載の発明の構成において、上記導電性基板はシリコン単結晶からなるシリコン基板であり、基板表面が（１１１）面を有しているものである。
１２）第１２の発明は、上記した１１）項に記載の発明の構成において、上記第２の接合層は、上記シリコン基板の（１１１）面上に直接成膜されているものである。
１３）第１３の発明は、上記した１１）項に記載の発明の構成において、上記シリコン基板と上記第２の接合層との間に配向調整層が形成されているものである。
１４）第１４の発明は、上記した１３）に記載の発明の構成において、上記配向調整層はＡｇまたはＡｇ合金から形成されているものである。
１５）第１５の発明は、ＧａＮ系半導体からなる各層を備えるＧａＮ系半導体発光素子の製造方法において、基板上に少なくともｎ型半導体層、発光層およびｐ型半導体層のＧａＮ系半導体からなる各層を順に積層させ、最上層に金属からなる第１の接合層を有する第１の積層体を形成する工程と、導電性基板上に少なくとも、上記第１の接合層とは同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一である第２の接合層を有する第２の積層体を形成する工程と、上記第１の積層体と上記第２の積層体とを、第１の接合層と第２の接合層同士を接合させることにより一体化させる工程と、上記第１の積層体から基板を除去する工程と、を有するものである。
１６）第１６の発明は、上記した１５）項に記載の発明の構成において、上記第１の接合層と第２の接合層同士の接合は、各接合層の接合面に真空中で不活性ガスイオンビームまたは不活性ガス中性原子ビームを照射して行うものである。
１７）第１７の発明は、上記した１５）項または１６）項に記載の発明の構成において、上記基板をサファイアとするものである。
１８）第１８の発明は、上記した１５）項から１７）項の何れか１項に記載の発明の構成において、上記第２の積層体を形成する工程において、上記導電性基板はシリコン単結晶からなるシリコン基板であり、基板表面が（１１１）面を有し、そのシリコン基板上に、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｒｈ，Ｃｕ，Ｉｒ等の面心立方構造（１１１）面を有する第２の接合層、またはＲｕ，Ｒｅ等の六法最密充填の（００・１）面を有する第２の接合層を形成する場合、先ずシリコン基板表面をＲＣＡ洗浄等で基板表面を洗浄した後に、希フッ酸等で表面を水素終端化させ、その後、超高真空を有する成膜装置を用いて第２の接合層を成膜するものである。
１９）第１９の発明は、上記した１８）項に記載の発明の構成において、上記超高真空の真空度を１．０×１０-4Ｐａより高い高真空とするものである。
本発明によれば、積層体側の接合層と、シリコン基板等の導電性基板側の接合層とを、同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一となるようにしたので、接合層同士の接合強度を高くでき、接合界面の抵抗成分も十分に低くすることができる。
本発明の実施の形態を図面に基づいて詳細に説明する。
図１は本発明のＧａＮ系半導体発光素子の製造方法の説明図であり、（Ａ）、（Ｂ）、（Ｃ）は製造手順のステップを示している。
図１において、ステップ（Ａ）では、基板１１上にｎ型半導体層、発光層およびｐ型半導体層のＧａＮ系半導体からなる各層１２を順に積層させ、さらに介在層１３を形成した後、最上層に金属からなる第１の接合層１４を形成し、第１積層体１０とする。
また、導電性基板３１上に、中間層３２を形成した後、その中間層３２上に第２接合層３３を形成し、第２積層体３０とする。この第２接合層３３は、第１の接合層とは同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一のものである。
次のステップ（Ｂ）では、第１積層体１０と第２積層体３０とを、第１接合層１４と第２接合層３３同士を接合させることにより一体化させる。
続いてステップ（Ｃ）では、第１積層体１０から基板１１を除去した後、電極（図示省略）を設け、ＧａＮ系半導体発光素子１とする。
なお、ここでは、第１積層体１０に介在層１３を設け、第２積層体３０に中間層３２を設けるようにしたが、介在層１３および中間層３２は、省くこともでき、必要に応じて適宜設けられる層である。後述するように、介在層１３としてはオーミックコンタクト層、反射層、相互拡散防止層、中間層３２としては格子整合層、配向調整層を用いることができる。
上記手順で製造されたＧａＮ系半導体発光素子１は少なくとも、図１（Ｃ）に示すように、ＧａＮ系半導体からなる各層１２が順に積層され最上層（一端層）に金属からなる第１接合層１４を有する積層体１０Ａと、その第１接合層１４に接合する第２接合層３３とを有している。この第２接合層３３は、導電性基板３１上に形成されているとともにその導電性基板３１が形成されている側とは反対側の面が第１接合層１４と接合している。第１接合層１４と第２接合層３３とは、同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一のものである。
次に図２〜図８を用いて本発明のＧａＮ系半導体発光素子およびその製造方法をより詳細に説明する。
図２は第１積層体の構成例の断面を模式的に示す図である。図中、基板１０１上には、順にＧａＮ層１０２、ｎ型半導体層１０３、発光層１０４、ｐ型半導体層１０５、オーミックコンタクト層１０６、反射層１０７、および第１接合層１０８が積層されて、第１積層体１００を構成している。
（基板） 基板１０１としては、サファイア単結晶（Ａｌ2Ｏ3；Ａ面、Ｃ面、Ｍ面、Ｒ面）、スピネル単結晶（ＭｇＡｌ2Ｏ4）、ＺｎＯ単結晶、ＬｉＡｌＯ2単結晶、ＬｉＧａＯ2単結晶、ＭｇＯ単結晶などの酸化物単結晶、Ｓｉ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶、ＧａＮ単結晶およびＺｒＢ2などのホウ化物単結晶などの基板材料が周知である。本発明においても、これら周知の基板材料を含めて、如何なる基板材料を何ら制限なく用いることができる。これらの中でもサファイア単結晶およびＳｉＣ単結晶が好ましい。なお、基板１０１の面方位は特に限定されない。また、ジャスト基板でも良いしオフ角を付与した基板であっても良い。
（ＧａＮ層） 基板１０１上には、通常、バッファ層としてのＧａＮ層１０２を介して、ＧａＮ系半導体からなるｎ型半導体層、発光層およびｐ型半導体層が積層される。使用する基板やエピタキシャル層の成長条件によっては、バッファ層が不要である場合がある。
（ＧａＮ系半導体（ｎ型半導体層、発光層およびｐ型半導体層）） ＧａＮ系半導体としては、例えば一般式ＡｌXＧａYＩｎZＮ1-AＭA（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされるＧａＮ系半導体が多数知られており、本発明においても、それら周知のＧａＮ系半導体を含めて一般式ＡｌXＧａYＩｎZＮ1-AＭA（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされるＧａＮ系半導体を何ら制限なく用いることができる。
ＧａＮ系半導体は、Ａｌ、ＧａおよびＩｎ以外に他のIII族元素を含有することができ、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｃａ、Ｚｎ、Ｂｅ、Ｐ、ＡｓおよびＢなどの元素を含有することもできる。さらに、意識的に添加した元素に限らず、成膜条件等に依存して必然的に含まれる不純物、並びに原料、反応管材質に含まれる微量不純物を含む場合もある。
ＧａＮ系半導体の成長方法は特に限定されず、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）などＧａＮ系半導体を成長させることが知られている全ての方法を適用できる。好ましい成長方法としては、膜厚制御性、量産性の観点からＭＯＣＶＤ法である。
ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ2）または窒素（Ｎ2）、III族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ3）、ヒドラジン（Ｎ2Ｈ4）などが用いられる。また、ドーパントとしては、ｎ型にはＳｉ原料としてモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ4）や、テトラメチルゲルマニウム（（ＣＨ3）4Ｇｅ）やテトラエチルゲルマニウム（（Ｃ2Ｈ5）4Ｇｅ）等の有機ゲルマニウム化合物を利用できる。
ＭＢＥ法では、元素状のゲルマニウムもドーピング源として利用できる。ｐ型にはＭｇ原料としては例えばビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）またはビスエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）を用いる。
ｎ型半導体層１０３は、通常、下地層、ｎコンタクト層およびｎクラッド層から構成される。
ｎコンタクト層は下地層および／またはｎクラッド層を兼ねることができる。下地層はＡｌXＧａ1-XＮ層（０≦Ｘ≦１、好ましくは０≦Ｘ≦０．５、さらに好ましくは０≦Ｘ≦０．１）から構成されることが好ましい。その膜厚は０．１μｍ以上、好ましくは０．５μｍ以上、さらに好ましくは１μｍ以上である。この膜厚以上にした方が結晶性の良好なＡｌXＧａ1-XＮ層が得られやすい。
下地層にはｎ型不純物を１×１０17〜１×１０19／ｃｍ3の範囲内であればドープしても良いが、アンドープ（＜１×１０17／ｃｍ3）の方が良好な結晶性の維持という点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅである。
下地層を成長させる際の成長温度は、８００〜１２００℃が好ましく、さらに好ましくは１０００〜１２００℃の範囲に調整する。この成長温度範囲内で成長させれば結晶性の良いものが得られる。また、ＭＯＣＶＤ成長炉内の圧力は１５〜４０ｋＰａに調整する。
ｎコンタクト層としては、下地層と同様にＡｌXＧａ1-XＮ層（０≦Ｘ≦１、好ましくは０≦Ｘ≦０．５、さらに好ましくは０≦Ｘ≦０．１）から構成されることが好ましい。また、ｎコンタクト層にはｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０17〜１×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3の濃度で含有すると、負極との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅである。成長温度は下地層と同様である。
ｎコンタクト層を構成するＧａＮ系半導体は、下地層と同一組成であることが好ましく、ｎコンタクト層と下地層との合計の膜厚を１〜２０μｍ、好ましくは２〜１５μｍ、さらに好ましくは３〜１２μｍの範囲に設定することが好ましい。ｎコンタクト層と下地層との合計の膜厚が上記範囲にあると、半導体の結晶性が良好に維持される。
ｎコンタクト層と発光層１０４との間には、ｎクラッド層を設けることが好ましい。ｎコンタクト層の表面に生じた平坦性の悪化を埋めることできるからである。ｎクラッド層はＡｌＧａＮ、ＧａＮ、ＧａＩｎＮなどで形成することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ｎクラッド層をＧａＩｎＮで形成する場合には、発光層１０４のＧａＩｎＮのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
ｎクラッド層の膜厚は、特に限定されないが、好ましくは０．００５〜０．５μｍであり、より好ましくは０．００５〜０．１μｍである。ｎクラッド層のｎ型ドープ濃度は１×１０17〜１×１０20／ｃｍ3が好ましく、より好ましくは１×１０18〜１×１０19／ｃｍ3である。ドープ濃度がこの範囲であると、良好な結晶性の維持および素子の動作電圧低減の点で好ましい。
ｎ型半導体層１０３の上に積層される発光層１０４としては、ＧａＮ系半導体、好ましくはＧａ1-SＩｎSＮ（０＜Ｓ＜０．４）のＧａＮ系半導体からなる発光層が本発明では通常用いられる。発光層１０４の膜厚としては、特に限定されないが、量子効果の得られる程度の膜厚、即ち臨界膜厚が挙げられ、例えば好ましくは１〜１０ｎｍであり、より好ましくは２〜６ｎｍである。発光層の膜厚が上記範囲であると発光出力の点で好ましい。
また、発光層は、上記のような単一量子井戸（ＳＱＷ）構造の他に、上記Ｇａ1-SＩｎSＮを井戸層として、この井戸層よりバンドギャップエネルギーが大きいＡｌCＧａ1-CＮ（０≦Ｃ＜０．３）障壁層とからなる多重量子井戸（ＭＱＷ）構造としてもよい。また、井戸層および障壁層には、不純物をドープしてもよい。
ＡｌCＧａ1-CＮ障璧層の成長温度は７００℃以上とすることが好ましく、さらに好ましくは８００〜１１００℃で成長させると結晶性が良好になるため好ましい。ＧａＩｎＮ井戸層は６００〜９００℃、好ましくは７００〜９００℃で成長させる。すなわちＭＱＷの結晶性を良好にするためには層間で成長温度を変化させることが好ましい。
ｐ型半導体層１０５は、通常、ｐクラッド層およびｐコンタクト層から構成される。ｐコンタクト層がｐクラッド層を兼ねてもよい。
ｐクラッド層としては、発光層１０４のバンドギャップエネルギーより大きくなる組成であり、発光層１０４へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌdＧａ1-dＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐクラッド層が、このようなＡｌＧａＮからなると、発光層へのキャリアの閉じ込めの点で好ましい。ｐクラッド層の膜厚は、特に限定されないが、好ましくは１〜４００ｎｍであり、より好ましくは５〜１００ｎｍである。ｐクラッド層のｐ型ドープ濃度は、１×１０18〜１×１０21／ｃｍ3が好ましく、より好ましくは１×１０19〜１×１０20／ｃｍ3である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
ｐコンタクト層は、少なくともＡｌeＧａ1-eＮ（０≦ｅ＜０．５、好ましくは０≦ｅ≦０．２、より好ましくは０≦ｅ≦０．１）を含んでなるＧａＮ系半導体層である。Ａｌ組成が上記範囲であると、良好な結晶性の維持およびｐオーミック電極との良好なオーミック接触の点で好ましい。ｐ型不純物（ドーパント）を１×１０18〜１×１０21／ｃｍ3の濃度で、好ましくは５×１０19〜５×１０20／ｃｍ3の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。ｐ型不純物としては、特に限定されないが、例えば好ましくはＭｇが挙げられる。膜厚は、特に限定されないが、０．０１〜０．５μｍが好ましく、より好ましくは０．０５〜０．２μｍである。膜厚がこの範囲であると、発光出力の点で好ましい。
（オーミックコンタクト層、反射層、第１接合層） ＧａＮ層１０２、ｎ型半導体層１０３、発光層１０４、ｐ型半導体層１０５は何れもＧａＮ系単結晶であるので、第１接合層１０８の結晶方位を制御するためには、オーミックコンタクト層１０６および反射層１０７の結晶方位も制御する必要性がある。
ＧａＮの結晶構造はウルツ鉱構造であり、格子定数はａ＝３．１６Å、ｃ＝５．１３Åである。オーミックコンタクト層１０６が接するｐ型半導体層１０５はＡｌが添加されているので格子定数は変動するが、その添加量は多くとも１０％程度であるので、格子定数はほぼａ＝３．１６Åといえる（ＡｌＮの結晶構造もウルツ鉱構造であり、格子定数はａ＝３．０８Å、ｃ＝４．９３Åであるので１０％程度の添加量では格子定数はほとんど同じである。）。
基板１０１をサファイア単結晶としたとき、その基板１０１上に積層されたＧａＮ系単結晶（ＧａＮ層１０２、ｎ型半導体層１０３、発光層１０４、ｐ型半導体層１０５）は（００・１）配向であるので、その上に積層されるオーミックコンタクト層１０６、反射層１０７、第１接合層１０８は六方晶系の（００・１）面を有するか、面心立方晶系の（１１１）面を有していることが好ましい。
ＧａＮ系単結晶の（００・１）配向上に六方晶系の（００・１）面が配向するためには、格子定数の差が２０％以内であることが好ましい。この範囲であれば接合面直方向に結晶方向を揃えることができる。ＧａＮの格子定数がａ＝３．１６Åであるので、オーミックコンタクト層１０６、反射層１０７、第１接合層１０８に用いる六方晶系の格子定数は、ａ＝２．５３Å〜３．７９Åが好ましい。なお、配向が（００・１）であるので格子定数ｃはどのような値をとっても構わない。
ＧａＮ系半導体は単結晶であるので、接合面内方向を見た場合、図３に示すように六角形が規則的に配列した構造になっている。したがって、接合面内方向に結晶方位を揃えるためには、もともと面内方向に結晶方位が揃っている単結晶を用いるのが好ましい。接合面内方向に結晶方位を揃えるため、接合面直方向同様、格子定数の差が２０％以内であることが好ましい。なお、接合面内方向の結晶方位を揃えるとは、接合面内における規則的な結晶構造が維持されているということである。例えば、ＧａＮ単結晶は六方晶であるので、（００・１）面が配向した場合、面内方向では６回対象の規則性が維持されている。この場合、接合層においても、この６回対象の規則性が維持されることになる。
面心立方晶系の（１１１）面は図３に示すように、六方晶系の（００・１）面と同じ配列の結晶面を取る。面心立方晶系の格子定数ａの１／√２が六方晶系の格子定数ａに相当する。六方晶系の場合と同様、格子定数の差が２０％以内であることが好ましいので、オーミックコンタクト層１０６、反射層１０７、第１接合層１０８に用いる面心立方晶系の格子定数はａ＝３．５８Å〜５．３６Åが好ましい。この範囲であれば、ＧａＮ系単結晶を使用する上では、接合面直方向および接合面内方向の結晶方位を揃えることができる。
なお、結晶面表記の中の「・」は、結晶面を表すミラ−ブラベ−指数の省略形を示す。すなわち、結晶面を表わすのにＧａＮのような六方晶系では、通常（ｈｋｉｌ）と４つの指数で表わすが、この中で「ｉ」に関してはｉ＝−（ｈ＋ｋ）と定義されており、この「ｉ」の部分を省略した形式では、（ｈｋ・ｌ）と表記する。
オーミックコンタクト層１０６に要求される性能としては、ｐ型半導体層１０５との接触抵抗が小さいことが必須であるが、本発明においては、さらに結晶構造および格子定数が上述の範囲であることが必須である。
オーミックコンタクト層１０６の材料としては、ｐ型半導体層１０５との接触抵抗の観点と結晶構造および格子定数の観点から、Ｐｔ（面心立方晶構造 ａ＝３．９３Å）、Ｒｕ（六方最密充填構造 ａ＝２．７０Å）、Ｒｅ（六方最密充填構造 ａ＝２．７６Å）、Ｏｓ（六方最密充填構造 ａ＝２．７４Å）、Ｒｈ（面心立方晶構造 ａ＝３．８０Å）、Ｉｒ（面心立方晶構造 ａ＝３．８４Å）、Ｐｄ（面心立方晶構造 ａ＝３．８９Å）等の白金族、またはＡｇ（面心立方晶構造 ａ＝４．０９Å）を用いることが好ましい。さらに好ましくは、Ｐｔ、Ｉｒ、Ｒｈ及びＲｕであり、Ｐｔが特に好ましい。
オーミックコンタクト層１０６にＡｇを用いることは、良好な反射を得るためには好ましいが、接触抵抗はＰｔよりも大きい。したがって、接触抵抗がそれほど要求されない用途にはＡｇを用いることも可能である。
オーミックコンタクト層１０６の厚さは、低接触抵抗を安定して得るために０．１ｎｍ以上とすることが好ましい。さらに好ましくは１ｎｍ以上であり、均一な接触抵抗が得られる。また、オーミックコンタクト層１０６はＡｇ合金等と比較すると反射率は低いので膜厚は３０ｎｍ以下とすることが好ましい。さらに好ましくは１０ｎｍ以下である。
反射層１０７にはＡｇ、Ａｌ（面心立方晶構造 ａ＝４．０５Å）等を用いることができる。また、Ａｇには耐食性、耐温度性を向上させるためにＭｏ、Ｃｕ、Ｎｄなどを添加することが効果的である。添加量は何れの元素も５ａｔ％以下であるので格子定数は大きく変わらない。Ａｌには平坦性を向上させるためにＮｄなどを添加することが効果的である。添加量は何れの元素も５ａｔ％以下であるので格子定数は大きく変わらない。
第１接合層１０８には格子構造および格子定数が、六方晶系でａ＝２．５３Å〜３．７９Åあるいは、面心立方晶系でａ＝３．５８Å〜５．３６Åであればどのような単体金属あるいは合金を使用しても構わないが、接合時に真空中で不活性ガスイオンビームまたは不活性ガス中性原子ビームを照射して容易に表面が活性化する金属であることが好ましい。なお、活性化するとは表面の不純物が取れダングリングボンドが剥き出しになっている状態を示す。金属は大気中では表面が酸化されていることが多いために、酸素との親和力が小さい方が容易に酸化皮膜を除去できる。したがって、貴金属を用いることが好ましい。
第１接合層１０８に用いられる金属としては、Ａｕ、Ａｇ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｒｅ、Ｃｕなどの単体金属、あるいはこれらの金属を少なくとも２種類以上含む合金であることが好ましい。
第１接合層１０８に用いられる金属は、後述する第２接合層３０３に用いられる金属によって選択される。第２接合層３０３が面心立方構造をとるＡｕ、Ａｇ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕなどの単体金属、あるいはこれらの金属を少なくとも２種類以上含む合金であれば、第１接合層１０８に用いられる金属には、面心立方構造をとるＡｕ、Ａｇ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕなどの単体金属、あるいはこれらの金属を少なくとも２種類以上含む合金を用いることができる。その場合、第１接合層１０８と第２接合層３０３とは、結晶構造は面心立方構造で同一であり、かつ接合面直方向と接合面内方向の結晶方位が共に同一であるようにする。
一方、第２接合層が六方最密充填構造をとるＲｕ，Ｒｅなどの単体金属、あるいはこれらの金属を少なくとも２種類以上含む合金であれば、第１接合層１０８に用いられる金属には、六方最密充填構造をとるＲｕ，Ｒｅなどの単体金属、あるいはこれらの金属を少なくとも２種類以上含む合金を用いることができる。その場合、第１接合層１０８と第２接合層３０３とは、結晶構造は六方最密充填構造で同一であり、かつ接合面直方向と接合面内方向の結晶方位が共に同一であるようにする。
反射層１０７と第１接合層１０８との間には、反射層１０７と第１接合層１０８との間の密着性向上や相互拡散防止のための層を設けても良い。しかしながらこれらの層を設けるときにおいても、その層を構成する単体金属あるいは合金の格子構造および格子定数が、六方晶系でａ＝２．５３Å〜３．７９Åあるいは、面心立方晶系でａ＝３．５８Å〜５．３６Åである必要性がある。例えば、反射層１０７にＡｇ、第１接合層１０８にＡｕを用いた場合、ＡｇとＡｕは全率固溶するので相互拡散が生じてしまう。これを防ぐために、相互拡散防止層としてＰｔ、Ｒｕ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｔｉ（六方最密充填構造 ａ＝２．９５Å）、Ｈｆ（六方最密充填構造 ａ＝３．２０Å）、Ｚｒ（六方最密充填構造 ａ＝３．２３Å）などを用いることができる。
図４は第２積層体の構成例の断面を模式的に示す図である。図中、導電性基板３０１上には、格子整合層３０２、第２接合層３０３が順に積層されて、第２積層体３００を構成している。なお、格子整合層３０２は、導電性基板３０１と第２接合層３０３との格子整合性が確保されていれば特に設ける必要はない。
導電性基板３０１には導電性を有すればどのような物質でも用いることができるが、導電性を有するシリコン単結晶の（１１１）面を用いることが好ましい。シリコン単結晶の（１１１）面の原子配列はＧａＮ（００・１）面の原子配列と同じであるので、Ａｕ、Ａｇ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕ、Ｉｒなどの面心立方構造の（１１１）面、Ｒｕ、Ｒｅなどの六方最密充填構造の（００・１）面を配向させやすい。したがって、第２接合層３０３は、これらの面心立方構造や六方最密充填構造の金属で形成するのが好ましい。しかしながら、面心立方構造のＡｕの格子定数ａが４．０８Åに対して、Ｓｉの格子定数ａは５．４３Åと２５％もずれているため、直接的に配向させることは困難である。
Ｓｉの（１１１）面上に、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕ、Ｉｒなどの面心立方構造の（１１１）面や、Ｒｕ、Ｒｅなどの六方最密充填構造の（００・１）面を配向させるためには、格子整合層３０２を用いるのが好ましい。
格子整合層３０２は、六方最密充填構造を有し、Ｓｉの（１１１）面の対応する一辺の長さａ／√２の３．８４Åとのずれが２０％以内であることが、Ｓｉの（１１１）面上に六方最密充填構造の（００・１）が配向するので好ましい。またＳｉは単結晶を使用するので、格子定数の差が２０％以内であれば、接合面内方向に結晶方位を揃えることができる。
格子整合層３０２としては、Ｈｆ（六方最密充填構造、ａ＝３．２０Å）、Ｍｇ（六方最密充填構造、ａ＝３．２１Å）、Ｚｒ（六方最密充填構造、ａ＝３．２３Å）を用いるのが、Ｓｉの（１１１）面の対応する一辺の長さａ／√２の３．８４Åとのずれが２０％以内であるので好ましい。
格子整合層３０２を成膜する前に、Ｓｉ単結晶からなる基板３０１上から表面酸化膜を除去することが好ましい。表面酸化膜が存在すると、Ｓｉの（１１１）面を反映した結晶成長が著しく阻害されるので除去するのが好ましい。表面酸化膜を除去する方法としては、真空装置内でバイアスエッチング等の方法を用いるのが好ましい。
また、格子整合層３０２として、Ｈｆ、Ｍｇ、Ｚｒを用いた場合、格子整合層３０２を形成するＨｆ、Ｍｇ、Ｚｒの（００・１）配向上に六方晶系の（００・１）面が配向するためには、格子定数の差が２０％以内であることが好ましい。この範囲であれば接合面直方向に結晶方向を揃えることができる。したがって、第２接合層３０３に用いる六方晶系の格子定数はａ＝２．５８Å〜３．８４Åが好ましい。なお、配向が（００・１）であるので格子定数ｃはどのような値をとっても構わない。
面心立方晶系の（１１１）面は図３に示すように、六方晶系の（００・１）面と同じ配列の結晶面を取る。面心立方晶系の格子定数ａの１／√２が六方晶系の格子定数ａに相当する。六方晶系の場合と同様、格子定数の差が２０％以内であることが好ましいので、第２接合層３０３に用いる面心立方晶系の格子定数はａ＝３．６５Å〜５．４２Åが好ましい。この範囲であれば、格子整合層３０２上に、接合面直および接合面内の結晶方位を揃えることができる。
第２接合層３０３には第１接合層１０８と同様の理由で、Ａｕ、Ａｇ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｒｅ、Ｃｕなどの単体金属あるいは、これらの金属を少なくとも２種類以上含む合金であることが、格子整合層３０２との配向性を考えると好ましい。なお、Ｃｕを成膜する場合は、格子整合層３０２上にＡｕなどを成膜し、その後、Ｃｕを成膜することにより第２接合層３０３として用いることができる。
上記では、Ｓｉの（１１１）面上に、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕ、Ｉｒなどの面心立方構造の（１１１）面や、Ｒｕ、Ｒｅなどの六方最密充填構造の（００・１）面を配向させるために、格子整合層３０２を用いる場合について説明したが、以下に、格子整合層３０２に代えて配向調整層を用いる場合について説明する。
Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｒｈ，Ｃｕ，Ｉｒ等の面心立方構造（１１１）面、またＲｕ，Ｒｅ等の六法最密充填の（００・１）面をＳｉ（１１１）面上に成長させるためには、以下の手法を用いることができる。
すなわち、（１１１）面を有するシリコン単結晶基板（導電性基板３０１）をＲＣＡ洗浄等で十分に基板表面を洗浄したのちに、希フッ酸などで表面を水素終端させ、その後、超高真空を有する成膜装置を用いて成膜する。希フッ酸の濃度は０．１〜２ｗｔ％程度が好ましく、１〜２０分程度の処理をすることにより、（１１１）面を有するシリコン単結晶基板表面を水素終端化させることができる。成膜中に酸素、窒素などの不純物ガスがあるときれいな洗浄面が保たれないので、真空装置の到達真空度は高い程好ましい。到達真空度は１．０×１０-4〜１．０×１０-8Ｐａが好ましく。さらには、５．０×１０-5〜１．０×１０-6Ｐａが好ましい。高真空であればあるほど、エピタキシャル成長はしやすくなるが、一方、真空装置で１．０×１０-8Ｐａを達成するためには、大きな排気量をもつ排気系を備えたり、長時間真空装置をベーキングしなければならないなど効率性に欠ける。（１１１）面を有するシリコン単結晶基板表面が水素終端されていれば、１．０×１０-4よりも高真空、より好ましくは５．０×１０-5Ｐａより高真空であれば、良好なエピタキシャル成長を実現することができる。
上記の金属のうち、ＡｇはＳｉとはシリサイドを形成しないので、最も容易に、（１１１）面を有するシリコン単結晶基板表面上に良好なエピタキシャル成長を実現することができる。
一般的にはＳｉの（１１１）面が７×７構造を有すれば、Ａｇは（１１１）面にエピタキシャル成長すると言われているが、シリコン単結晶基板が（１１１）面７×７構造を発現するためには、１．０×１０-8Ｐａ程度の超高真空下で１２００度程度の高温で処理しなければならないために、生産効率に欠ける欠点がある。本発明の手法を用いれば常温成膜でもＡｇまたはＡｇ合金を（１１１）面にエピタキシャル成長させることが可能になる。
Ｓｉの（１１１）面上にエピタキシャル成長させるだけであればＡｇ単体金属で十分であるが、Ｓｉ単結晶基板との密着性やＡｇの耐熱性などを高めるために、Ｃｕ，Ｎｄ，Ｍｏ，Ｃ、Ｉｎ，Ｓｎなどを添加しても良い。
Ａｇの成膜方法はスパッタ法、蒸着法、ＭＢＥ法、ＰＬＤ法など真空中で成膜される手法であればどのようなものを用いても構わないが、高真空が比較的作りやすいこと、生産効率に優れることなどからスパッタ法を用いることがより好ましい。
成膜温度は常温でも加熱してもどちらでも構わない。材料により常温、加熱の選択が可能である。
（１１１）面を有するシリコン単結晶基板表面上にＡｇを成膜する場合、そのままでも接合層として使用できるが、接合層としてはＡｇよりも酸化されにくいＡｕ、Ｐｔ、Ｐｄ、Ｒｈ、、Ｉｒ、Ｒｕ、Ｒｅを用いることがより好ましい。さらにＡｕを用いることがより好ましい。この場合、ＡｇとＡｕは全率固溶するので相互拡散が生じてしまう。これを防ぐために、Ａｇ層上に相互拡散防止層を用いることが有効である。しかしながら、この相互拡散防止層を設けるときはＡｕをエピタキシャル成長させなければならないので、相互拡散防止層を構成する単体金属あるいは合金の格子構造および格子定数が、六方晶系でａ＝２．５３Å〜３．７９Å、あるいは面心立方晶系でａ＝３．５８Å〜５．３６Åである必要性がある。そこで、相互拡散防止層としてＰｔ、Ｒｕ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｔｉ（六方最密充填構造 ａ＝２．９５Å）、Ｈｆ（六方最密充填構造 ａ＝３．２０Å）、Ｚｒ（六方最密充填構造 ａ＝３．２３Å）などを用いることができる。
第１積層体１００を構成するオーミックコンタクト層１０６、反射層１０７、相互拡散防止層、第１接合層１０８、および第２積層体３００を構成する格子整合層３０２、配向調整層、相互拡散防止層および第２接合層３０３の成膜方法は、蒸着法、スパッタ法、ＣＶＤ法など公知の成膜方法を用いることができるが、良好な結晶得るためには、成膜時のエネルギーの大きいスパッタ法を用いることが好ましい。
第１積層体１００を構成する反射層１０６、相互拡散防止層、第１接合層１０８、また第２積層体３００を構成する格子整合層３０２、配向調整層、相互拡散防止層、第２接合層３０３の各膜厚は特には限定されないが、良好な結晶性を得るためには１ｎｍ以上であることが好ましい。膜厚が厚くなって結晶性が劣化することは特にないので、上限は限定されないが、生産性の観点から１０μｍ以下であるのが好ましい。
図５は第１積層体と第２積層体を接合するときの模式図である。２つの基板ホルダー４０１の各々に接合させようとする接合サンプル４０２（第１積層体１００、第２積層体３００）を添着し、その接合サンプル４０２の表面（第１接合層１０８の接合面、第２接合層３０３の接合面）に向けて、不活性ガスイオンビーム源４０３からの不活性ガスイオンビーム、または不活性ガス中性原子ビーム源４０３からの不活性ガス中性原子ビームを照射し（図５（Ａ））、その後接合サンプル４０２の各々の接合面を重ね合わせる（図５（Ｂ））。
接合方法は真空中で接合層表面が活性化された状態（ダングリングボンドが剥き出しになった状態）で接合する方法であれば、どのような方法を用いることも可能であるが、上記のように、不活性ガスイオンビームまたは不活性ガス中性原子ビームを照射した後、接合面を重ね合わせることが好ましい。
不活性ガスイオンビームまたは不活性ガス中性原子ビームを照射した後、接合面を重ね合わせるまでには一定時間（例えば１秒〜６０秒）を要するので、ガスの再付着による接合層表面の汚染が心配される。このために、真空装置内の到達真空度は、１０-4Ｐａ以下として不純物ガス量を低減させることが好ましい。さらに好ましくは１０-5Ｐａ以下である。
接合時には加圧することが接合強度を向上させるので好ましい。加圧の圧力は０．１〜１００ＭＰａであることが好ましい。０．１ＭＰａ未満では圧力が弱すぎて十分な接合強度を得られない。１００ＭＰａを超えると、基板を損傷する恐れがある。さらに好ましくは１〜１０ＭＰａである。
不活性ガスには、不活性であればどのようなガスを使用することも可能であるが、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅを用いることが好ましい。特にＡｒは低コストで入手できるので、さらに好ましい。
接合時、あるいは接合後に加温することは接合強度を上げるために好ましい。但し、基板１０１がサファイアで、導電性基板３０１がシリコン単結晶の場合、サファイアとシリコンは熱膨張係数差が大きいので２００℃以下であることが好ましい。
接合時の接合強度および接合界面の抵抗成分を低くするためには、第１接合層１０８と第２接合層３０３は結晶構造が同一であればよいが、第１接合層１０８の格子定数と第２接合層３０３の格子定数の差が５％以内であることがより好ましい。さらに、第１接合層１０８と第２接合層３０３とが同一物質であれば、より好ましい。例えば、第１接合層１０８がＡｕからなり、接合面直方向の結晶方位が（１１１）であれば、第２接合層３０３もＡｕからなり、接合面直方向の結晶方位が（１１１）であることが好ましい。
第１積層体１００と第２積層体３００とを接合させた後、第１積層体１００の基板１０１を剥離させる。その基板剥離の方法としては、研磨法、エッチング法、レーザリフトオフ法など公知の技術を何ら制限なく用いることが出来る。レーザリフトオフ法を用いる場合は、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いることが好ましい。
基板剥離の後、研磨法、エッチング法などによりバッファ層（ＧａＮ層１０２）を除去しｎ型半導体層１０３を露出させる。
次にｎ型半導体層１０３上には、図６に示すように、負極５０２を形成し、導電性基板３０１の裏面には、正極５０１を形成する。
負極５０２としては、各種組成および構造の負極が公知であり、これら公知の負極を何ら制限なく用いることが出来る。
正極５０１はＡｕ、Ａｌ、ＮｉおよびＣｕ等の材料を用いた各種構造が公知であり、これら公知の材料を何ら制限なく用いることが出来る。
負極５０２、正極５０１を形成したのち、素子は分割され最終的に、図７に示すような本発明のＧａＮ系半導体発光素子１Ａが得られる。分割方法としてはレーザスクライブ法、ダイシング法など公知の技術を何ら制限なく用いることが出来る。
次に、上記のＧａＮ系半導体発光素子１Ａを用いてランプを構成した場合について説明する。
図８は本発明のランプの一例を模式的に示した断面図である。図８に示すランプ８０は、図７に示す本発明の上下電極型のＧａＮ系半導体素子１Ａを砲弾型（テーパ状）に加工して実装したものであり、従来公知の方法により製造することができる。具体的には、例えば２本のフレーム８１，８２のうち、フレーム８１にＧａＮ系半導体発光素子１Ａの正極５０１を銀ペーストなどの導電性接着材で接着し、ＧａＮ系半導体発光素子１Ａの負極５０２を金からなるワイヤー８３でフレーム８２に接合した後、透明な樹脂からなるモールド８４でＧａＮ系半導体発光素子１Ａの周辺をモールドすることにより作成することができる。
次に、図９〜図１４を用いて本発明の実施例をさらに詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１） （作製方法）図９に示すように、サファイア単結晶からなる基板１１１上に、ＡｌＮからなるバッファ層１１２−１を介して、窒化ガリウム（ＧａＮ）系化合物半導体層を積層した。この窒化ガリウム系化合物半導体層は、厚さ４μｍのアンドープＧａＮからなる下地層１１２−２、厚さ２μｍのＧｅドープｎ型ＧａＮコンタクト層および厚さ０．０２μｍのｎ型Ｉｎ0.1Ｇａ0.9Ｎクラッド層がこの順序で積層されたｎ型半導体層１１３、厚さ１６ｎｍのＳｉドープＧａＮ障壁層および厚さ２．５ｎｍのＩｎ0.06Ｇａ0.94Ｎ井戸層を５回積層し、最後に障壁層を設けた多重量子井戸構造の発光層１１４、および厚さ０．０１μｍのＭｇドープｐ型Ａｌ0.07Ｇａ0.93Ｎクラッド層と厚さ０．１８μｍのＭｇドープｐ型Ａｌ0.02Ｇａ0.98Ｎコンタクト層がこの順序で積層されたｐ型半導体層１１５からなり、各層をこの順で積層して形成した。
この構造において、ｎ型ＧａＮコンタクト層のキャリア濃度は１×１０19ｃｍ-3であり、ＧａＮ障壁層のＳｉドープ量は１×１０17ｃｍ-3であり、ｐ型ＡｌＧａＮコンタクト層のキャリア濃度は５×１０18ｃｍ-3であり、ｐ型ＡｌＧａＮクラッド層のＭｇドープ量は５×１０19ｃｍ-3であった。
また、ＧａＮ系化合物半導体層の各層１１２−２，１１３，１１４，１１５の積層は、ＭＯＣＶＤ法により、当該技術分野においてよく知られた通常の条件で行なった。
次に、ｐ型半導体層１１５上に、厚さ１．５ｎｍのＰｔ層を、オーミックコンタクト層１１６としてスパッタ法により成膜した。
次に、反射層１１７−１としてＡｇを２０ｎｍ、相互拡散防止層１１７−２としてＰｔを２０ｎｍ、第１接合層１１８としてＡｕを２０ｎｍ、この順番でスパッタ法により成膜し、第１積層体１１０を形成した。
第１接合層１１８の配向性をしらべるために、第１積層体１１０のｉｎ−ｐｌａｎｅ Ｘ線測定を実施した。図１０に２θ／Φの測定結果を示す。図１０の横軸は２θであり、縦軸はＡ．Ｕ．（Arbitrary Unit）で、Ｘ線検出器でのカウント数を時間で割った値である。図１０において、Ａｕ（２２０）ピークが確認できるので、面直方向にＡｕ（１１１）配向しているといえる。図１１に２θをＡｕ（２２０）ピークに固定したときのΦ測定の結果を示す。図１１の横軸はΦであり、縦軸はＡ．Ｕ．である。図１１において、６つのピークが等間隔であり、６回対象性を示していることが分かる。このことからｐ型コンタクト層上に、Ａｕはエピタキシャル成長しているといえる。図１１の一つのピークをさらに詳細に調べた結果を図１２に示す。ピークの半値幅（Φ５０）は２．８°と図１３に示すｐ型ＧａＮ層の０．２５°と比較すると大きい。これは、スパッタで成膜しているためにＡｕが多結晶化し若干配向が乱れているためと考えられる。
次に、図１４に示すように、表面に（１１１）面を有するＳｉ単結晶からなる導電性基板３１１に、格子整合層３１２としてＨｆを２０ｎｍ、第２接合層３１３としてＡｕを２０ｎｍこの順番でスパッタ法により成膜した。なお、導電性基板３１１に格子整合層３１２のＨｆを成膜する前にスパッタ装置内でバイアスエッチングにより導電性基板３１１上から表面酸化膜を除去した。
次に、第１積層体１１０と第２積層体３１０とを真空装置内で、第１接合層１１８と第２接合層３１３との各接合面を重ね合わせて接合させた。このときの、真空装置内の到達真空度は１．０×１０-5Ｐａとし、各接合面にＡｒガス中性原子ビームを１分間照射した後、５ＭＰａの圧力で加圧して接合させた。なお、接合時および接合前後には加温処理は施さなかった。
次に、第１積層体１１０と第２積層体３１０との接合体からレーザリフトオフ法を用い、基板１１１を除去した。レーザリフトオフにはＡｒＦエキシマレーザを用い、１ショットあたりのレーザ照射面積を７００μｍ×７００μｍとして、１０００ｍＪ／ｃｍ2のエネルギー密度で実施した。
次に、ドライエッチング法により、ＡｌＮからなるバッファ層１１２−１、およびアンドープＧａＮからなる下地層１１２−２を除去し、ｎ型半導体層１１３を露出させた。
次いで、ｎ型半導体層１１３の表面に、ＩＴＯ（ＳｎＯ2：１０ｗｔ％）５１２−１を４００ｎｍ、蒸着により成膜した。次いで、ＩＴＯ５１２−１表面上の中央部に、Ｃｒ（４０ｎｍ）、Ｔｉ（１００ｎｍ）、Ａｕ（１０００ｎｍ）からなる負極５１２−２を蒸着法により成膜した。負極５１２−２のパターンは、公知のフォトリソグラフィー技術及びリフトオフ技術を用いた。
また、導電性基板３１１表面上には、Ａｕ（１０００ｎｍ）からなる正極５１１を蒸着法により成膜した。
次いで、ダイシングにより分割し、図１５に示すような３５０μｍ角のＧａＮ系半導体発光素子１Ｂとした。
（評価方法）得られたＧａＮ系半導体発光素子１Ｂについて、ＴＯ−１８缶パッケージに実装して、テスターによって印加電流２０ｍＡにおける発光出力Ｐｏ、また駆動電圧Ｖｆを測定した。
密着性を評価するため、ダイシングによりＧａＮ系半導体発光素子に分割する前に、膜剥離試験を実施した。剥離試験はＪＩＳに規定された方法（ＪＩＳ Ｈ８０６２−１９９２）に、ヒートショック試験を組み合わせた加速試験を採用した。
まず、ダイシングにより分割する前のＧａＮ系半導体発光素子にカッターナイフを用いて直線状の引っかき傷を１ｍｍ間隔の碁盤目状に入れた。この引っかき傷の深さは、導電性基板３１１表面に到達する深さとした。次いで、これを４００℃のオーブン内で３０分加熱した後に、温度２０℃に水中で急冷、乾燥させた。
次いで、引っかき傷を入れた、ダイシングにより分割する前のＧａＮ系半導体発光素子の表面部分に粘着テープ（ニチバン製、セロハンテープ、幅１２ｍｍ）を貼り付け、これを隙間無く密着させた後、テープを表面から引き剥がした。この際、引っかき傷によって区画された１ｍｍ四方の発光素子表面区画１００個の内、引き剥がされずに残った区画を計数した。即ち、残った区画が１００個であれば、膜剥がれが無いものと判断できる。
（実施例２） 実施例１と同様に、サファイア単結晶からなる基板１１１上に、バッファ層１１２−１、下地層１１２−２、ｎ型半導体層１１３、発光層１１４、およびｐ型半導体層１１５からなる各層をこの順で積層して形成した。
次いで、公知のフォトリソグラフィー法を用いて、ドライエッチングによりｐ型半導体層１１５からバッファ層１１２−１に至るまでＧａＮ系半導体各層を掘り、図１６に示すように分割した。このとき、レジストをテーパ状にすることにより、基板１１１上の各層の側面もテーパ形状とし、テーパ層１１９とした。
次に、テーパ層１１９の表面をなすｐ型半導体層１１５上に、実施例１と同様に、厚さ１．５ｎｍのＰｔ層をオーミックコンタクト層１１６としてスパッタ法により成膜し、また反射層１１７−１としてＡｇを２０ｎｍ、相互拡散防止層１１７−２としてＰｔを２０ｎｍ、第１接合層１１８としてＡｕを２０ｎｍ、この順番でスパッタ法により成膜した。オーミックコンタクト層、反射層、相互拡散防止層、第１接合層は公知のフォトリソグラフィー法を用いてｐ型半導体層上に成膜し、第１積層体とした。
したがって、実施例２の第１積層体が実施例１の第１積層体１１０と相違しているのは、バッファ層１１２−１からｐ型半導体層１１５までをテーパ層１１９とした点である。
第２積層体についても上記の実施例１と同様にして作成し、またその後の第１積層体と第２積層体との接合、第１積層体からの基板、バッファ層および下地層の除去（ｎ型半導体層の露出）、および電極の形成も上記の実施例１と同様に行った。そして、図１７に示すように、最終的に３５０μｍ角のＧａＮ系半導体発光素子１Ｃを製造した。
（評価方法） 得られたＧａＮ系半導体発光素子１Ｃについて、上記の実施例１と同じ評価方法で、発光出力Ｐｏ、駆動電圧Ｖｆの測定および密着性の評価を行った。
実施例１、実施例２の主な製造条件、および評価結果（発光出力Ｐｏ、駆動電圧Ｖｆ、剥離試験残留区画数）を表１に示す。
Figure 0004933130
（実施例３〜１４） 反射層、相互拡散防止層、第１接合層、第２接合層、格子整合層を表１に示す条件で変化させた以外は、実施例２と同様にしてＧａＮ系半導体発光素子を作製し、実施例２と同様に評価した。
（比較例１〜４） 反射層、相互拡散防止層、第１接合層、第２接合層、格子整合層を表１に示す条件で変化させた以外は、実施例２と同様にしてＧａＮ系半導体発光素子を作製し、実施例２と同様に評価した。
実施例１に示すように、第１接合層、第２接合層に同一物質、同一面内、同一面直配向のＡｕを用いることにより剥離がなく駆動電圧が低いＧａＮ系半導体発光素子が得られる。実施例１と実施例２はＧａＮ系半導体発光素子にテーパ加工が施されているか、いないかの違いであるが、出力向上のためにはテーパ加工が施されているほうが好ましいことが実施例１と実施例２との比較から分かる。ただし、テーパを施すことにより工程が増えるので目的に応じて使い分けることができる。
実施例３に示すように、相互拡散防止層は反射層にＡｌを使用した場合は必要ない。ただし、Ａｌを使用した場合、反射率が若干落ちるので出力が若干低くなる傾向がある。Ａｇはマイグレーション等の問題もあるので、目的に応じてＡｇとＡｌを使い分けることができる。
また、実施例６〜１４において、Ａｇと全率固溶するＡｕ、Ｐｄを第１接合層に用いた場合は、相互拡散を防止するために相互拡散防止層を設けたが、それ以外の金属を用いた場合は、特に相互拡散防止層を設けていない。
実施例６〜１２から、第１接合層および第２接合層にＡｕ以外のＡｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｒｅを用いてもＡｕの場合と同様の効果があることが分かる。
実施例１３から、第１接合層がＡｕで第２接合層がＡｇで接合層がＡｕとＡｇの異種金属の接合であっても、ＡｕとＡｇは同じ面心立方構造であり、格子定数の差も０．２％であるので、良好な接合を示していることが分かる。
実施例１４から、第１接合層がＡｕで第２接合層がＰｔで接合層がＡｕとＰｔの異種金属の接合であっても、ＡｕとＰｔは同じ面心立方構造であり、格子定数の差も４％であるので、良好な接合を示していることが分かる。
比較例１のように、Ａｕからなる第１接合層の（１１１）面を直接導電性基板のＳｉからなる（１１１）面に貼付けた場合は、２５％の格子定数の差があるので接合しなかった。
比較例２のように、格子整合層を設けない場合、ＰｔはＳｉ（１１１）面上に（１１１）配向だけではなく（２００）配向もしてしまうので、第１接合層と第２接合層は何れもＰｔで同じ物質であるが、配向が一軸に揃わず密着性が悪いことがわかる。
比較例３から、第１接合層がＣｕで第２接合層がＡｕで接合層がＣｕとＡｕの異種金属の接合の場合、ＣｕとＡｕは同じ面心立方構造を有するが、その格子定数の差は１２％であるので良好な接合を示さなかった。
比較例４から、第１接合層と第２接合層に用いる金属が同じであっても、体心立方晶構造のＣｒでは結晶配向に（２００）と（１１０）とがあることから分かるように配向が一軸に揃わず密着性が悪いことが分かる。
（実施例１５） 実施例１と同様にして図９に示す第１積層体１１０を作成した。一方、図１８に示すような第２積層体３２０を次の手順で作成した。すなわち、表面に（１１１）面を有するＳｉ単結晶からなる導電性基板（シリコン基板）３２１に、配向調整層３２２としてＡｇを５０ｎｍ、相互拡散防止層３２３としてＰｔを２０ｎｍ、第２接合層３２４としてＡｕを２０ｎｍ、この順でスパッタ法により成膜し、第２積層体３２０を作成した。
なお、シリコン基板３２１にＡｇを成膜する前に、ＲＣＡ洗浄を実施し、希フッ酸（０．５ｗｔ％）を用いて１０分間処理した。また、スパッタ装置の到達真空度は１．０×１０-5Ｐａであった。
シリコン基板３２１の（１１１）面（Ｓｉ（１１１）面）に成膜したＡｇの配向性を調べるために、Ｓｉ（１１１）面にＡｇを２０ｎｍ成膜した段階でのｉｎ−ｐｌａｎｅ Ｘ線測定を実施した。図１９に２θ／Φの測定結果を示す。Ａｇ（２２０）ピークが確認できるので、面直方向にＡｇ（１１１）配向しているといえる。図２０に２θをＡｇ（２２０）ピークに固定したときのΦ測定の結果を示す。６つのピークが等間隔であり、６回対象性を示していることが分かる。このことからＳｉ（１１１）上に、Ａｇはエピタキシャル成長しているといえる。なお、図２０における、ピークの半値幅（Φ５０）は図２１に示すように２．４°であった。
さらに、Ａｕからなる第２接合層３２４を成膜した段階でのｉｎ−ｐｌａｎｅ Ｘ線測定を実施した。図２２に２θ／Φの測定結果を示す。Ａｕ（２２０）ピークが確認できるので、面直方向にＡｇ（１１１）配向しているといえる。図２３に２θをＡｕ（２２０）ピークに固定したときのΦ測定の結果を示す。６つのピークが等間隔であり、６回対象性を示していることが分かる。このことからＳｉ（１１１）面上に、Ａｕはエピタキシャル成長しているといえる。なお、図２３における、ピークの半値幅（Φ５０）は図２４に示すように１．６°であった。
上記の第１積層体１０と第２積層体３２０とを、実施例１と同様にして接合させ、ＩＴＯ５２２−１、負極５２２−２、正極５２２も、実施例１と同様にして形成し、ダイシングにより分割し、図２５に示すような３５０μｍ角のＧａＮ系半導体発光素子１Ｄとした。
（評価方法） 得られたＧａＮ系半導体発光素子１Ｄについて、上記の実施例１と同じ評価方法で、発光出力Ｐｏ、駆動電圧Ｖｆの測定および密着性の評価を行った。発光出力Ｐｏは１２ｍＷ、駆動電圧Ｖｆは３．０Ｖ、引き剥がされずに残った区画は１００個で剥がれは生じなかった。
実施例１５の主な製造条件、および評価結果（発光出力、駆動電圧、剥離試験残留区画数）を表２に示す。
Figure 0004933130
（実施例１６） 上記の実施例１５で作成した第１積層体１１０に、実施例２と同様にしてテーパを施し、図２６に示すようなＧａＮ系半導体発光素子１Ｅを作成した。したがって、実施例１６が実施例１５と相違しているのは、第１積層体１１０にテーパを施した点のみである。
（評価方法） 得られたＧａＮ系半導体発光素子１Ｅについて、上記の実施例１と同じ評価方法で、発光出力Ｐｏ、駆動電圧Ｖｆの測定および密着性の評価を行った。発光出力Ｐｏは１７ｍＷ、駆動電圧Ｖｆは３．１Ｖ、引き剥がされずに残った区画は１００個で剥がれは生じなかった。
実施例１６の主な製造条件、および評価結果（発光出力、駆動電圧、剥離試験残留区画数）を表２に示す。
（比較例５） 表面に（１１１）面を有するＳｉ単結晶からなるシリコン基板に、Ｃｒを５０ｎｍ、第２接合層としてＡｕを２０ｎｍ、この順でスパッタにより成膜した以外は、実施例１６と同様にＧａＮ系半導体発光素子を作製し、実施例１５，１６と同様に評価した。比較例５の評価結果は、表２に示すように、発光出力Ｐｏ１３ｍＷ、駆動電圧Ｖｆ４．６Ｖ、剥離試験残留区画数５８であった。第２接合層のＡｕの配向性を調べるためにｉｎ−ｐｌａｎｅ Ｘ線測定を実施した。図２７に２θをＡｕ（２２０）に固定したときのΦ測定の結果を示す。ピークが観察されず６回対象性を示していないことが分かる。また、ｏｕｔ−ｐｌａｎｅ Ｘ線測定（θ／２θ法）によりＡｕ（１１１）、Ａｕ（２２０）、Ａｕ（２００）のピークが観察され面直方向にも一軸配向性を示していないことが分かった。
本発明のＧａＮ系半導体発光素子の製造方法の説明図であり、（Ａ）、（Ｂ）、（Ｃ）は製造手順のステップを示す。 第１積層体の構成例の断面を模式的に示す図である。 六方晶系と面心立方晶系の格子定数ａの説明図である。 第２積層体の構成例の断面を模式的に示す図である。 第１積層体と第２積層体を接合するときの模式図である。 基板剥離後、接合体に正極と負極を形成したときの断面を模式的に示す図である。 最終的なＧａＮ系半導体発光素子の断面を模式的に示す図である。 本発明のランプの一例を模式的に示した断面図である。 実施例１の第１積層体の断面を模式的に示す図である。 実施例１における第１接合層の２θ／Φの測定結果を示す図である。 図１０において２θをＡｕ（２２０）ピークに固定したときのΦ測定の結果を示す図である。 図１１の一つのピークの詳細を示し、第１接合層でのピーク半値幅（Φ５０）を示す図である。 実施例１の第１積層体におけるｐ型ＧａＮ層でのピーク半値幅（Φ５０）を示す図である。 実施例１の第２積層体の断面を模式的に示す図である。 実施例１の最終的なＧａＮ系半導体発光素子の断面を模式的に示す図である。 実施例２におけるテーパ加工の説明図である。 実施例２の最終的なＧａＮ系半導体発光素子の断面を模式的に示す図である。 実施例１５の第２積層体の断面を模式的に示す図である。 実施例１５の第２積層体における配向調整層の２θ／Φの測定結果を示す図である。 図１９において２θをＡｇ（２２０）ピークに固定したときのΦ測定の結果を示す図である。 図２０の一つのピークの詳細を示し、配向調整層でのピーク半値幅（Φ５０）を示す図である。 実施例１５の第２積層体における第２接合層の２θ／Φの測定結果を示す図である。 図２２において２θをＡｕ（２２０）ピークに固定したときのΦ測定の結果を示す図である。 図２３の一つのピークの詳細を示し、第２接合層でのピーク半値幅（Φ５０）を示す図である。 実施例１５の最終的なＧａＮ系半導体発光素子の断面を模式的に示す図である。 実施例１６の最終的なＧａＮ系半導体発光素子の断面を模式的に示す図である。 比較例５の第２接合層において２θをＡｕ（２２０）に固定したときのΦ測定の結果を示す図である。
符号の説明
１ ＧａＮ系半導体発光素子
１Ａ ＧａＮ系半導体発光素子
１Ｂ ＧａＮ系半導体発光素子
１Ｃ ＧａＮ系半導体発光素子
１Ｄ ＧａＮ系半導体発光素子
１Ｅ ＧａＮ系半導体発光素子
１０ 第１積層体
１０Ａ 積層体
１１ 基板
１２ ＧａＮ系半導体各層
１３ 介在層
１４ 第１接合層
３０ 第２積層体
３１ 導電性基板
３２ 中間層
３３ 第２接合層
８０ ランプ
８１ フレーム
８２ フレーム
８３ ワイヤー
８４ モールド
１００ 第１積層体
１０１ 基板
１０２ ＧａＮ層
１０３ ｎ型半導体層
１０４ 発光層
１０５ ｐ型半導体層
１０６ オーミックコンタクト層
１０７ 反射層
１０８ 第１接合層
１１０ 第１積層体
１１１ 基板
１１２−１ バッファ層
１１２−２ 下地層
１１３ ｎ型半導体層
１１４ 発光層
１１５ ｐ型半導体層
１１６ オーミックコンタクト層
１１７−１ 反射層
１１７−２ 相互拡散防止層
１１８ 第１接合層
１１９ テーパ層
３００ 第２積層体
３０１ 導電性基板
３０２ 格子整合層
３０３ 第２接合層
３１０ 第２積層体
３１１ 導電性基板
３１２ 格子整合層
３１３ 第２接合層
３２０ 第２積層体
３２１ シリコン基板
３２２ 配向調整層
３２３ 相互拡散防止層
３２４ 第２接合層
４０１ 基板ホルダー
４０２ 接合サンプル
４０３ 不活性ガスイオンビーム源または不活性ガス中性原子ビーム源
５０１ 正極
５０２ 負極
５１１ 正極
５１２−１ ＩＴＯ
５１２−２ 負極
５２１ 正極
５２２−１ ＩＴＯ
５２２−２ 負極

Claims (19)

  1. ＧａＮ系半導体からなる各層を備えるＧａＮ系半導体発光素子において、
    ｎ型半導体層、発光層およびｐ型半導体層のＧａＮ系半導体からなる各層が順に積層され、最上層に金属からなる第１の接合層を有する積層体と、
    導電性基板上に形成されているとともに、その導電性基板が形成されている側とは反対側の面が上記第１の接合層と接合しその第１の接合層とは同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一である第２の接合層と、
    を有することを特徴とするＧａＮ系半導体発光素子。
  2. 上記導電性基板と上記第２の接合層との間に格子整合層が形成されている、請求項１に記載のＧａＮ系半導体発光素子。
  3. 上記格子整合層はＨｆ、Ｍｇ、およびＺｒから選ばれる何れか１種類の単体金属または２種類以上の合金金属からなる、請求項２に記載のＧａＮ系半導体発光素子。
  4. 上記第１の接合層および第２の接合層は、面心立方構造を有し、接合面直方向の結晶方位が（１１１）である、請求項１から３の何れかに記載のＧａＮ系半導体発光素子。
  5. 上記第１の接合層および第２の接合層は、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｃｕ、Ｉｒの何れかから形成されている、請求項４に記載のＧａＮ系半導体発光素子。
  6. 上記第１の接合層および第２の接合層は、ＡｕまたはＡｕ合金である、請求項５に記載のＧａＮ系半導体発光素子。
  7. 上記第１の接合層および第２の接合層は、六方最密充填構造を有し、接合面直方向の結晶方位が（００・１）である、請求項１から３の何れかに記載のＧａＮ系半導体発光素子。
  8. 上記第１の接合層および第２の接合層は、ＲｕまたはＲｅから形成されている、請求項７に記載のＧａＮ系半導体発光素子。
  9. 上記第１の接合層および第２の接合層は、格子定数の差が５％以内である、請求項１から８の何れかに記載のＧａＮ系半導体発光素子。
  10. 上記導電性基板はシリコン単結晶からなるシリコン基板である、請求項１から９の何れかに記載のＧａＮ系半導体発光素子。
  11. 上記導電性基板はシリコン単結晶からなるシリコン基板であり、基板表面が（１１１）面を有している、請求項１０に記載のＧａＮ系半導体発光素子。
  12. 上記第２の接合層は、上記シリコン基板の（１１１）面上に直接成膜されている、請求項１１に記載のＧａＮ系半導体発光素子。
  13. 上記シリコン基板と上記第２の接合層との間に配向調整層が形成されている、請求項１１に記載のＧａＮ系半導体発光素子。
  14. 上記配向調整層はＡｇまたはＡｇ合金から形成されている、請求項１３に記載のＧａＮ系半導体発光素子。
  15. ＧａＮ系半導体からなる各層を備えるＧａＮ系半導体発光素子の製造方法において、
    基板上に少なくともｎ型半導体層、発光層およびｐ型半導体層のＧａＮ系半導体からなる各層を順に積層させ、最上層に金属からなる第１の接合層を有する第１の積層体を形成する工程と、
    導電性基板上に少なくとも、上記第１の接合層とは同じ結晶構造の金属からなりかつ接合面直方向と接合面内方向の結晶方位が共に同一である第２の接合層を有する第２の積層体を形成する工程と、
    上記第１の積層体と上記第２の積層体とを、第１の接合層と第２の接合層同士を接合させることにより一体化させる工程と、
    上記第１の積層体から基板を除去する工程と、
    を有することを特徴とするＧａＮ系半導体発光素子の製造方法。
  16. 上記第１の接合層と第２の接合層同士の接合は、各接合層の接合面に真空中で不活性ガスイオンビームまたは不活性ガス中性原子ビームを照射して行う、請求項１５に記載のＧａＮ系半導体発光素子の製造方法。
  17. 上記基板はサファイアである、請求項１５または１６に記載のＧａＮ系半導体発光素子の製造方法。
  18. 上記第２の積層体を形成する工程において、上記導電性基板はシリコン単結晶からなるシリコン基板であり、基板表面が（１１１）面を有し、そのシリコン基板上に、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｒｈ，Ｃｕ，Ｉｒ等の面心立方構造（１１１）面を有する第２の接合層、またはＲｕ，Ｒｅ等の六法最密充填の（００・１）面を有する第２の接合層を形成する場合、先ずシリコン基板表面をＲＣＡ洗浄等で基板表面を洗浄した後に、希フッ酸等で表面を水素終端化させ、その後、超高真空を有する成膜装置を用いて第２の接合層を成膜する、
    請求項１５から１７の何れか１項に記載のＧａＮ系半導体発光素子の製造方法。
  19. 上記超高真空の真空度は１．０×１０-4Ｐａより高い高真空である、請求項１８に記載のＧａＮ系半導体発光素子の製造方法。
JP2006111833A 2006-02-16 2006-04-14 ＧａＮ系半導体発光素子およびその製造方法 Active JP4933130B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2006111833A JP4933130B2 (ja) 2006-02-16 2006-04-14 ＧａＮ系半導体発光素子およびその製造方法
TW096106188A TWI355755B (en) 2006-02-16 2007-02-16 Gan-based semiconductor light-emitting device and
PCT/JP2007/053331 WO2007094516A1 (en) 2006-02-16 2007-02-16 GaN-BASED SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR THE FABRICATION THEREOF
US12/279,654 US7821018B2 (en) 2006-02-16 2007-02-16 GaN-based semiconductor light-emitting device and method for the fabrication thereof
KR1020087022649A KR101147705B1 (ko) 2006-02-16 2007-02-16 ＧａＮ계 반도체 발광소자 및 그것의 제조방법
TW100132227A TWI467800B (zh) 2006-02-16 2007-02-16 以ＧａＮ為基之半導體發光裝置及其製造方法
CN200780013544XA CN101421859B (zh) 2006-02-16 2007-02-16 基于GaN的半导体发光器件及其制造方法
TW100132228A TWI463693B (zh) 2006-02-16 2007-02-16 以ＧａＮ為基之半導體發光裝置及其製造方法
EP07714817.9A EP1984955B1 (en) 2006-02-16 2007-02-16 GaN-BASED SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR THE FABRICATION THEREOF

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006039282 2006-02-16
JP2006039282 2006-02-16
JP2006111833A JP4933130B2 (ja) 2006-02-16 2006-04-14 ＧａＮ系半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007251112A JP2007251112A (ja) 2007-09-27
JP4933130B2 true JP4933130B2 (ja) 2012-05-16

Family

ID=38595035

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006111833A Active JP4933130B2 (ja) 2006-02-16 2006-04-14 ＧａＮ系半導体発光素子およびその製造方法

Country Status (7)

Country Link
US (1) US7821018B2 (ja)
EP (1) EP1984955B1 (ja)
JP (1) JP4933130B2 (ja)
KR (1) KR101147705B1 (ja)
CN (1) CN101421859B (ja)
TW (3) TWI355755B (ja)
WO (1) WO2007094516A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5556657B2 (ja) * 2008-05-14 2014-07-23 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
KR100974776B1 (ko) * 2009-02-10 2010-08-06 엘지이노텍 주식회사 발광 소자
KR101550922B1 (ko) * 2009-03-10 2015-09-07 엘지이노텍 주식회사 발광 소자
DE102009036843A1 (de) * 2009-08-10 2011-02-17 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Leuchtdiode und Leuchtdiode
KR101198758B1 (ko) * 2009-11-25 2012-11-12 엘지이노텍 주식회사 수직구조 반도체 발광소자 및 그 제조방법
TWI395352B (zh) * 2010-02-09 2013-05-01 Epistar Corp 光電元件及其製造方法
US9136436B2 (en) * 2010-02-09 2015-09-15 Epistar Corporation Optoelectronic device and the manufacturing method thereof
US10205059B2 (en) 2010-02-09 2019-02-12 Epistar Corporation Optoelectronic device and the manufacturing method thereof
US9640728B2 (en) 2010-02-09 2017-05-02 Epistar Corporation Optoelectronic device and the manufacturing method thereof
JP5148647B2 (ja) 2010-03-05 2013-02-20 株式会社東芝 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法
KR20120099318A (ko) * 2011-01-26 2012-09-10 엘지이노텍 주식회사 발광 소자 및 그 제조방법
TWI478384B (zh) * 2011-12-28 2015-03-21 Toshiba Kk Semiconductor light emitting element and manufacturing method thereof
WO2013126458A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Improved structures, devices and methods releated to copper interconnects for compound semiconductors
CN103305908A (zh) * 2012-03-14 2013-09-18 东莞市中镓半导体科技有限公司 一种用于GaN生长的复合衬底
WO2013188574A2 (en) 2012-06-14 2013-12-19 Tivra Corporation Multilayer substrate structure and method and system of manufacturing the same
US20130333611A1 (en) 2012-06-14 2013-12-19 Tivra Corporation Lattice matching layer for use in a multilayer substrate structure
US9879357B2 (en) 2013-03-11 2018-01-30 Tivra Corporation Methods and systems for thin film deposition processes
US9487885B2 (en) 2012-06-14 2016-11-08 Tivra Corporation Substrate structures and methods
FR2992466A1 (fr) 2012-06-22 2013-12-27 Soitec Silicon On Insulator Procede de realisation de contact pour led et structure resultante
KR101983157B1 (ko) * 2013-11-19 2019-05-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2015170803A (ja) * 2014-03-10 2015-09-28 住友電気工業株式会社 ＩＩＩ族窒化物半導体素子、ｐ型コンタクト構造、ＩＩＩ族窒化物半導体素子を作製する方法
US20160380045A1 (en) * 2015-06-25 2016-12-29 Tivra Corporation Crystalline semiconductor growth on amorphous and poly-crystalline substrates
JP2017220652A (ja) * 2016-06-10 2017-12-14 大学共同利用機関法人自然科学研究機構 レーザ装置とその製造方法
JP6834257B2 (ja) * 2016-08-31 2021-02-24 日亜化学工業株式会社 発光素子の製造方法
JP7288172B2 (ja) * 2018-09-26 2023-06-07 日亜化学工業株式会社 光源装置とその製造方法
KR102742667B1 (ko) * 2022-11-02 2024-12-16 한양대학교 산학협력단 질화갈륨 자외선 센서의 자외선 값 예측 방법 및 이를 포함하는 신뢰성이 향상된 질화갈륨 자외선 센서 시스템

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251739A (ja) * 1992-03-06 1993-09-28 Toshiba Corp 半導体発光デバイス
JP3230638B2 (ja) 1993-02-10 2001-11-19 シャープ株式会社 発光ダイオードの製造方法
JP3511970B2 (ja) 1995-06-15 2004-03-29 日亜化学工業株式会社 窒化物半導体発光素子
JP3987956B2 (ja) * 1998-03-27 2007-10-10 サンケン電気株式会社 半導体発光素子
KR100348269B1 (ko) * 2000-03-22 2002-08-09 엘지전자 주식회사 루데니움 산화물을 이용한 쇼트키 콘택 방법
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
US7034330B2 (en) * 2002-10-22 2006-04-25 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor device, production method thereof and light-emitting diode
JP3950801B2 (ja) * 2003-01-31 2007-08-01 信越半導体株式会社 発光素子及び発光素子の製造方法
US7041529B2 (en) 2002-10-23 2006-05-09 Shin-Etsu Handotai Co., Ltd. Light-emitting device and method of fabricating the same
JP3848989B2 (ja) 2003-05-15 2006-11-22 唯知 須賀 基板接合方法および基板接合装置
JP4114566B2 (ja) * 2003-07-24 2008-07-09 信越半導体株式会社 半導体貼り合わせ結合体及びその製造方法、並びに発光素子及びその製造方法
TWI223460B (en) * 2003-09-23 2004-11-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
JP4164689B2 (ja) 2003-11-21 2008-10-15 サンケン電気株式会社 半導体発光素子
KR20050063493A (ko) * 2003-12-22 2005-06-28 주식회사 옵토웨이퍼테크 웨이퍼 본딩을 이용한 반도체 발광소자 및 그 제조 방법
US7288797B2 (en) * 2004-01-20 2007-10-30 Nichia Corporation Semiconductor light emitting element
JP2005259911A (ja) 2004-03-10 2005-09-22 Shin Etsu Handotai Co Ltd 発光素子の製造方法
WO2005091391A1 (en) * 2004-03-18 2005-09-29 Showa Denko K.K. Group iii nitride semiconductor light-emitting device and method of producing the same
JP2005276988A (ja) * 2004-03-24 2005-10-06 Shin Etsu Handotai Co Ltd 半導体薄膜ウェハ用治具
US7550366B2 (en) * 2005-12-02 2009-06-23 Ayumi Industry Method for bonding substrates and device for bonding substrates

Also Published As

Publication number Publication date
EP1984955B1 (en) 2018-07-04
JP2007251112A (ja) 2007-09-27
US7821018B2 (en) 2010-10-26
EP1984955A4 (en) 2015-12-30
TW201145569A (en) 2011-12-16
WO2007094516A1 (en) 2007-08-23
TW201145568A (en) 2011-12-16
US20090278164A1 (en) 2009-11-12
TWI355755B (en) 2012-01-01
TW200802972A (en) 2008-01-01
KR20080095294A (ko) 2008-10-28
TWI463693B (zh) 2014-12-01
TWI467800B (zh) 2015-01-01
KR101147705B1 (ko) 2012-05-23
WO2007094516A8 (en) 2008-10-23
EP1984955A1 (en) 2008-10-29
CN101421859A (zh) 2009-04-29
CN101421859B (zh) 2011-03-30

Similar Documents

Publication Publication Date Title
JP4933130B2 (ja) ＧａＮ系半導体発光素子およびその製造方法
JP5446059B2 (ja) ＧａＮ系半導体発光素子の製造方法
JP5232971B2 (ja) 窒化物系半導体発光素子の製造方法
JP5278317B2 (ja) 発光ダイオードの製造方法
TWI377698B (en) Gan type semiconductor light emitting element and lamp
TWI343131B (en) Process for producing gallium nitride type compound semiconductor light emitting element, gallium nitride type compound semiconductor light emitting element, and lamp using the same
JP5460831B1 (ja) 半導体発光素子
JP2009099675A (ja) 発光ダイオードの製造方法及び発光ダイオード、並びにランプ
JP5074138B2 (ja) 発光ダイオードの製造方法
JP5166594B1 (ja) 半導体発光素子
CN102714256A (zh) 具有用于补偿基底热膨胀的层的半导体发光器件
JP2007214480A (ja) ＧａＮ系半導体発光素子およびその製造方法
JP4970808B2 (ja) ＧａＮ系半導体発光素子およびその製造方法
JP2008117824A (ja) 窒化物系半導体素子の製造方法
JP4959184B2 (ja) 窒化物系半導体発光素子の製造方法
US7402830B2 (en) Gallium nitride-based compound semiconductor light-emitting device
US20070080365A1 (en) Gallium nitride-based compound semiconductor light-emitting device, positive electrode for the device, light-emitting diode and lamp using the device
JP5944301B2 (ja) 半導体発光素子の製造方法
JP2010192698A (ja) イオン注入ｉｉｉ族窒化物半導体基板、ｉｉｉ族窒化物半導体層接合基板およびｉｉｉ族窒化物半導体デバイスの製造方法
JP2005303278A (ja) 窒化ガリウム系化合物半導体発光素子
JP2005142545A (ja) 窒化ガリウム系化合物半導体発光素子、その正極、それを用いた発光ダイオード、およびそれを用いたランプ
JP2005142544A (ja) 窒化ガリウム系化合物半導体発光素子、その正極、それを用いた発光ダイオード、およびそれを用いたランプ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120216

R150 Certificate of patent or registration of utility model

Ref document number: 4933130

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350