JP4892940B2 - 面発光型半導体レーザ装置およびその製造方法 - Google Patents

Description

本発明は、光情報処理あるいは高速光通信の光源として利用される面発光半導体装置およびその製造方法に関する。

近年、光通信や光記録等の技術分野において、面発光型半導体レーザ（Vertical-Cavity Surface-Emitting Laser diode：以下ＶＣＳＥＬと呼ぶ）への関心が高まっている。

ＶＣＳＥＬは、しきい値電流が低く消費電力が小さい、円形の光スポットが容易に得られる、ウエハ状態での評価や光源の二次元アレイ化が可能であるといった、端面発光型半導体レーザにはない優れた特長を有する。これらの特長を生かし、通信分野における光源としての需要がとりわけ期待されている。

従来のＶＣＳＥＬチップの平面構造及び断面構造を図２１に示す。図２１（ａ）はＶＣＳＥＬチップ１の平面図、図２１（ｂ）は（ａ）のＡ−Ａ線の断面図である。ＶＣＳＥＬチップ１は、例えばＧａＡｓ基板２の裏面にｎ側電極３を備え、ＧａＡｓ基板２の表面側には、ＡｌＧａＡｓ系の複数の半導体層が積層されている。積層された半導体層をエッチングすることにより基板上に円柱状のポスト４が形成されている。ポスト４を形成した後に、ポスト４とこの周辺である露出されたＡｌＧａＡｓ層を覆うように層間絶縁膜５がパターン形成される。層間絶縁膜５上には、電極パッド６及び引き出し電極７が形成され、引き出し配線７がポスト４内にｐ側電極に電気的に接続される。

層間絶縁膜５の下地のＡｌＧａＡｓ層内のＡｌの吸湿性により、層間絶縁膜５が下地から剥離し、ポスト４が基板２から脱落することがある。特に、基板２がダイシングされたときに、ＡｌＧａＡｓ層と層間絶縁膜５との境界において、熱膨張係数の差異等による応力で隙間が発生すると、境界から水分が浸入し、層間絶縁膜５の剥離が促進され、層間絶縁膜５上に形成されている電極パッド６および引き出し配線７が破損し、故障の原因となってしてしまう。特許文献１は、このような課題を解決するため、層間絶縁膜５をダイシング面９より内側で終端させ、層間絶縁膜５とＡｌＧａＡｓ層との境界から水分が浸入するのを防いでいる。

特許文献２は、ポストへの物理的接触を防ぐため、ポスト周囲に広い溝を設けたＶＣＳＥＬを開示している。特許文献３は、Ａｌ含有量の高い層において、メサ部をエッチングすることにより、又はウエハをソーイングで部分的に切削することにより、この層の端部の大部分を露出し、残りの層は接続したままにし、酸化パッシベーションし、高温多湿における耐性を向上させたＶＣＳＥＬを開示している。特許文献４は、チッピングによるデバイスの破壊を防止するため、分離溝部の全領域にわたって逆メサ形状を形成し、その部分でチップを切断する発光ダイオードを開示している。

特開２００４−２００２１０号 特開２００４−３４９５５３号 特開２０００−２０８８１１号 特許第３２３２１５２号

図２２は、基板Ｗ上に複数のＶＣＳＥＬが形成された例を示しており、各ＶＣＳＥＬは、ダイシングラインＬに沿って基板から切断され個々のチップに生成される。切断されたチップは、図２３に示すように、その切断面２０がギザギザとなるチッピングを含んでいる。このようなＶＣＳＥＬチップを、例えば、温度が８５℃、湿度が８５％の高温多湿通電試験を実施すると、切断面２０の欠損箇所からチップ内部へ向けてひび割れまたはクラック２２が進行することがある。ポスト２８を含む基板のほぼ全域は、層間絶縁膜２４によって覆われ、層間絶縁膜２４上には電極パッド２６が形成されているが、クラック２２が内部へ進行すると、層間絶縁膜２４が剥離したり、これにより電極パッド２６や引き出し配線が破損し、さらには、ポスト２８に不要な応力が加えられ、デバイスの故障の原因となっている。

特許文献１ないし３は、層間絶縁膜の剥離を防止したり、ポストを保護したり、Ａｌ含有量の高い層をパッシベーションしたりするものであるが、ダイシング面におけるチッピングによる故障を効果的に抑制するものではない。特許文献４は、チッピングを防止するために、チップ分離溝部に逆メサ形状を形成するものであるが、仮に、チッピングが生じてしまった場合には、それが内部にまで容易に進行してしまうという課題を依然として抱えている。

本発明は、上記従来の課題を解決するために成されたものであり、チッピングによる素子の寿命低下を抑制することができる面発光型半導体レーザ装置およびその製造方法を提供することを目的とする。

本発明に係る面発光型半導体レーザ装置は、基板と、基板上に形成された第１導電型の第１の半導体多層膜と、活性層と、第２導電型の第２の半導体多層膜と、第２の半導体多層膜と電気的に接続された電極パッドとを含み、基板上に発光部を含むポスト構造が形成され、さらに前記ポスト構造を連続して取り囲むように形成された第１の溝と、前記ポスト構造に対して前記第１の溝よりも外側に連続して形成された第２の溝とが形成されている。好ましくはポスト構造は、第１および第２の半導体多層膜の間にさらに電流狭窄層を含む。電流狭窄層は、選択された酸化領域によって囲まれた導電性領域を含んでいる。こうしたポスト構造は、メサ構造、ピラー構造等と呼ばれることがある。

好ましくは、第２の溝は、ポスト構造および電極パッドを囲む連続した溝であり、基板のダイシング面に沿って形成されている。好ましくは基板が矩形状に切断されるとき、第２の溝は、それに合わせて矩形状である。但し、第２の溝は、切断形状に合わせた矩形状に限らず、円形状または楕円状の曲線を含む形状であってもよい。

好ましくは、前記ポスト構造の一部と前記第１の溝が絶縁保護膜によって覆われ、前記第２の溝の少なくとも一部は、第１の溝を覆う絶縁保護膜により覆われている。これにより、第２の溝により露出された面を保護することができる。また、第２の溝の少なくとも一部は、第１の溝を覆う絶縁保護膜と分離された別の絶縁保護膜により覆うようにしてもよい。ダイシング面からチッピングが内部へ進行したとき、第２の絶縁保護膜が剥離または破損したとしても、それが第１の絶縁保護膜へ伝播するのを抑制することができる。

第２の溝は、少なくとも第２の半導体多層膜から第１の半導体多層膜の一部に到達する深さであってもよいし、基板に到達する深さであってもよい。また、第２の溝は、第１の溝と同時に形成されるものであってもよいし、別の工程で形成されるものであってもよい。

好ましくは、第１の溝は、ポスト構造、ポスト構造から引き出された配線電極、配線電極に接続されたパッド電極の外周に沿って、それらの外形を倣うように概略同じ形状である。これにより、チッピングによる絶縁保護膜の剥離等の伝播が、電極パッドや配線電極へ伝播するのを抑制することができる。

また、基板上に複数のポスト構造が形成され、各ポスト構造は、対応する第１の溝によって取り囲まれ、第２の溝は、これらの複数の第１の溝よりも外側に形成されるものであってもよい。１つのＶＣＳＥＬチップに、複数のポスト構造による発光部をもつマルチスポットタイプの場合、各ポスト構造が第１の溝によって取り囲まれ、さらに、それらの第１の溝よりも外側に第２の溝が形成される。この場合、第２の溝は、第１の溝を取り囲む１つの溝であっても良いし、選択された数の第１の溝を取り囲む第２の溝を複数形成するようにしてもよい。第２の溝は、必ずしも連続である必要はないが、好ましくは、連続した溝によりよりあらゆる方向からのチッピングに対応させる。

本発明に係る、基板上にポスト構造の発光部が形成された面発光型半導体レーザ装置の製造方法は、基板上に、少なくとも第１導電型の第１の半導体多層膜、活性層、および第２導電型の第２の半導体多層膜を含む半導体層を積層するステップと、少なくともポスト構造を取り囲む第１の溝を半導体層に形成するステップと、第１の溝を取り囲むように第２の溝を半導体層に形成するステップと、第２の溝が残されるように基板をダイシングするステップとを有する。

製造方法はさらに、ダイシングする領域に対応する第３の溝を半導体層に形成するステップと含み、第３の溝に沿って基板がダイシングされるようにしてもよい。この場合、半導体層の外壁面は、基板のダイシング面よりも内側へオフセットすることができる。

さらに本発明に係る基板上にポスト構造の発光部が形成された面発光型半導体レーザ装置の製造方法は、基板上に、少なくとも第１導電型の第１の半導体多層膜、活性層、および第２導電型の第２の半導体多層膜を含む半導体層を積層するステップと、少なくともポスト構造を取り囲む第１の溝および第１の溝を取り囲む第２の溝を半導体層に形成するステップと、第２の溝が残されるように基板をダイシングするステップとを有する。

本発明によれば、ポスト構造を取り囲む第１の溝を取り囲むように第２の溝を形成することにより、基板のダイシング面からチッピングによるひび割れやクラックが生じたとしても、そのクラック等が内部へ容易に進行するのを防止し、または、内部へ進行するための時間を長くし、これにより、面発光型半導体レーザ装置の動作寿命を長くすることができる。

以下、本発明を実施するための最良の形態について図面を参照して説明する。

図１は、本発明の第１の実施例に係る面発光型半導体レーザ装置の構成を示す図であり、図１（ａ）はＡ１−Ａ１線断面図、図１（ｂ）は平面図である。図１に示すＶＣＳＥＬ１００は、ＧａＡｓウエハ上に形成された複数のＶＣＳＥＬをダイシングラインに沿ってチップ状に切断したものである。

ＶＣＳＥＬ１００は、ｎ型のＧａＡｓ基板１０２、基板１０２の裏面に形成されたｎ側電極１０４、基板１０２上に形成されたｎ型のＡｌＧａＡｓを含む下部半導体多層膜１０６、活性層１０８、活性層１０８上に形成されたｐ型のＡｌＧａＡｓを含む上部半導体多層膜１１０、上部半導体多層膜１１０上に形成された層間絶縁膜１１２、ｐ側電極１１４、ｐ側電極１１４に接続された配線電極１１６、および配線電極１１６に接続された電極パッド１１８を含んでいる。下部半導体多層膜１０６および上部半導体多層膜１１０は、ＤＢＲ（Distributed Bragg Reflector:分布ブラッグ型反射鏡）として機能し、上部半導体多層膜１１０は、その最下層にｐ型のＡｌＡｓ層を含み、その最上層にｐ型のＧａＡｓのコンタクト層を含んでいる。ＡｌＡｓ層は、周辺に酸化領域を含む電流狭窄層として機能する。

基板１０２は、矩形状を有し、そのほぼ中央に、円筒状のポストＰが形成されている。ポストＰは、レーザ光を基板とほぼ垂直方向に出射する発光部として機能する。ポストＰを取り囲むように環状の溝１２０が形成されている。溝１２０は、言い換えれば、ポストＰの外形を規定するものである。環状の溝１２０は、下部半導体多層膜１０６に一部に到達する深さを有し、その幅は約２０ミクロンである。

ポストＰの頂部において、層間絶縁膜１１２にコンタクトホールが形成され、上部半導体多層膜１１０の最上層であるｐ型のコンタクト層が、コンタクトホールを介してｐ側電極１１４にオーミック接続されている。ｐ側電極１１４の中央には、レーザ光を出射するための円形状の出射窓１１４ａが形成されている。出射窓１１４ａ内に保護膜を形成するようにしてもよい。

ポストＰから環状の溝１２０を隔てて、周辺部またはパッド形成領域１３０が形成されている。周辺部１３０は、ポストＰと同一の半導体層を含んでいる。周辺部１３０の半導体層上には、層間絶縁膜１１２を介して配線電極１１６および電極パッド１１８が形成されている。配線電極１１６は、溝１２０内を延在し、ポストＰのｐ側電極１１４と接続されている。

本実施例において特徴的なことは、基板１０２のダイシング面１３２に沿うように、周辺部１３０の外周に矩形状の外周溝１３４が形成されている。外周溝１３４は、例えば、ダイシング面１３２から約２０ミクロン離された位置で約２０ミクロンの幅を有している。外周溝１３４は、好ましくは、溝１２０の形成と同時に形成され、溝１２０と同一の深さを有し、下部半導体多層膜１０６の一部にまで到達する。そして、層間絶縁膜１１２は、ポストＰを含む周辺部１３０の全域を覆い、その端部１１２ａは、外周溝１３４の手前で終端している。

本実施例のＶＣＳＥＬによれば、基板のダイシング面１３２に沿うように外周溝１３４が形成されているため、ダイシング面１３２において生じたチッピングによるクラックまたはひび割れは、外周溝１３４の外側の外周領域１３４ａまで進行するが、その進行は、外周溝１３４によって阻止または抑制される。このため、外周溝１３４より内側の領域において、層間絶縁膜１１２が剥離し、または配線電極１１６、電極パッド１１８、およびポストＰが破損することが効果的に抑制され、ポストＰの発光部の動作寿命を長くすることができる。

次に、本発明の第２の実施例について図２を参照して説明する。第１の実施例と同一構成については同一参照番号を付してある。第２の実施例のＶＣＳＥＬでは、層間絶縁膜１１２が、外周溝１３４の一部を覆うように、その端部１１２ａが外周溝１３４内で終端している。外周溝１３４によって露出された下部半導体多層膜１０６は、Ａｌ組成を含み、Ａｌが水分等と反応して酸化し、半導体層の劣化または腐食を引き起こす。また、溝１３４によって半導体層の側壁１３６からもＡｌ組成を含む層が露出され、その側壁での酸化が進行する。このため、層間絶縁膜１１２を外周溝１３４の一部を覆うように延在させることで、Ａｌ組成を含有する層の露出を防ぎ、腐食または劣化から保護している。

好ましくは、層間絶縁膜１１２は、溝１３４の底部を完全に覆わないようにする。層間絶縁膜１１２が底部をすべて覆ってしまうと、ダイシング面１３２からのクラックにより層間絶縁膜１１２が容易に剥離し内部に進行してしまい、溝１３４によるクラック抑止の効果が薄れてしまうためである。

次に、本発明の第３の実施例について図３を参照して説明する。第３の実施例に係るＶＣＳＥＬでは、外周溝１３４の内側で終端する第１の層間絶縁膜１４０から分離された第２の層間絶縁膜１４２が外周溝１３４を充填するように形成されている。第１の層間絶縁膜１４０は、第１の実施例と同様に外周溝１３４の内側の領域を被覆している。第２の層間絶縁膜１４２は、矩形状の間隙１４４により第１の層間絶縁膜１４０と離間されている。

外周溝１３４によって露出された半導体層は、第２の層間絶縁膜１４２により水分や湿気から保護される。また、ダイシング面１３２のチッピングにより生じるクラッキングやひび割れは、外周溝１３４の外側の外周領域１３４ａに進行し、第２の層間絶縁膜１４２を剥離させたとしても、第１の層間絶縁膜１４０は、間隙１４４により第２の層間絶縁膜１４２と不連続であるため、その剥離が第１の層間絶縁膜１４０に容易に伝播することはない。これにより、外周溝１３４から内側の領域において、第１の層間絶縁膜１４０の剥離等が効果的に抑制される。

次に、本発明の第４の実施例について図４を参照して説明する。第４の実施例に係るＶＣＳＥＬでは、内側の溝１５０が、ポストＰの外形のみならず、配線電極１１６および電極パッド１１８の外形を取り囲んでいる。ダイシング面１３２から内部へ進行するクラックやそれに起因する層間絶縁膜１１２の剥離が外周溝１３４によって抑制されるが、配線電極１１６および電極パッド１１８の外形に合わせることで、仮にそれらの進行が外周溝１３４を超えた場合でも、内側の溝１５０によって進行が再び抑制される。このため、ポストＰの発光部が故障にいたるまでの時間を遅延させることができる。

次に、本発明の第５の実施例について図５を参照して説明する。第５の実施例に係るＶＣＳＥＬは、外周溝１６０の形状を楕円状にしている。外周溝１６０の内側は、第１の層間絶縁膜１６２によって被覆されている。第１の層間絶縁膜から外周溝１６０上において離間された第２の層間絶縁膜１６４は、周辺部１３０を被覆している。外周溝１６０に曲率をもたせることで、直線状の溝と比較して、クラックを緩和する方向に指向性をもたないため、ダイシング面１３２から進行するクラッキングを効果的に抑制することができる。なお、外周溝１３４は、楕円状のほかにも円形状であってもよい。さらには、第１の実施例の矩形状の溝のコーナー部分を円弧状に面取りするような溝にしてもよい。

次に、本発明の第６の実施例について図６を参照して説明する。第６の実施例に係るＶＣＳＥＬでは、外周溝７０の深さが、ポストＰを取り囲む内側の溝１２０よりも深く、基板１０２の表面にまで到達している。外周溝１７０を基板に到達させることで、Ａｌを含有する下部半導体多層膜の露出量を軽減し、下部半導体層の劣化や腐食を抑制する。

次に、本発明の第７の実施例について図７を参照して説明する。第７の実施例に係るＶＣＳＥＬは、１×４のマルチスポットタイプのアレイである。同図に示すように、基板１０２上には、４つのポストＰが直線状に配置され、それぞれが溝１２０によって取り囲まれている。溝１２０より外側の周辺部１３０には、各ポストＰのｐ側電極に接続された配線電極１１６と電極パッド１１８が形成されている。これらの４つのポストＰ、配線電極１１６、および電極パッド１１８を取り囲むように外周溝１８０が形成されている。外周溝１８０は、好ましくは、矩形状の基板のダイシング面１３２に沿って形成されている。なお、アレイ上に形成されるポストの数は、４つに限るものではなく、さらにはポストが２次状に配列されたアレイであってもよい。さらに、一つの外周溝１８０が４つのポストＰ、すなわち４つの溝１２０を取り囲む例を例を示しているが、これ以外にも、外周溝１８０を複数（例えば２つ）形成し、各外周溝１８０が２つの溝１２０を取り囲むようにしてもよい。

次に、本発明の第８の実施例について図８を参照して説明する。第８の実施例に係るＶＣＳＥＬは、外周溝１３４よりも外側の外周領域１３４ａの側壁が、基板のダイシング面１３２よりも内側に距離ｄだけオフセットされている。例えば、ウエハ上に、予めダイシングするラインに沿って一定幅の溝を基板１０２に到達するまで形成しておく。そして、溝の幅よりも狭い幅のダイサーを用い、この溝に沿って基板１０２を切断することにより、上記オフセット量ｄを得ることができる。

第８の実施例によれば、外周領域１３４ａの側壁が内側にオフセットされているため、チッピングによるクラックが外周領域１３４ａに伝播しにくいという利点がある。

次に、第１の実施例に係るＶＣＳＥＬの製造方法について図９ないし図１１を参照して説明する。なお、これらの図は、基板をダイシングする前の１つのＶＣＳＥＬを示している。

図９（ａ）に示すように、有機金属気相成長（ＭＯＣＶＤ）法によりｎ型のＧａＡｓ基板１０２の（１００）面上にｎ型のＡｌ_0.8Ｇａ_0.2Ａｓ層とｎ型のＡｌ_0.1Ｇａ_0.9Ａｓ層との複数層積層体よりなる下部半導体多層膜１０６と、アンドープのＡｌ_0.4Ｇａ_0.6Ａｓ層よりなるスペーサ層、アンドープのＡｌ_0.2Ｇａ_0.8Ａｓ層よりなる障壁層、及びアンドープのＧａＡｓ層よりなる量子井戸層との積層体よりなる活性領域１０８と、ｐ型のＡｌＡｓ層１１０ａ、ｐ型のＡｌ_0.8Ｇａ_0.2Ａｓ層とｐ型のＡｌ_0.1Ｇａ_0.9Ａｓ層との複数層積層体、ｐ型のＧａＡｓ層よりなるコンタクト層１１０ｂよりなる上部半導体多層膜１１０とを順次積層する。そして、上部半導体多層膜１１０の表面に、パターにニングされたレジスト膜を形成し、次いで、ＡｕとＴｉを積層し、リフトオフ工程により環状のコンタクト電極２００を形成する。

下部半導体多層膜１０６は、ｎ型のＡｌ_0.8Ｇａ_0.2Ａｓ層とｎ型のＡｌ_0.1Ｇａ_0.9Ａｓ層との複数層積層体よりなるが、各層の厚さはλ／４ｎｒ(但し、λは発振波長、ｎｒは媒質中の光学屈折率)に相当し、混晶比の異なる層を交互に、例えば、３６．５周期積層してある。ｎ型不純物としてシリコンをドーピングした後のキャリア濃度は、例えば、３×１０¹⁸ｃｍ^-3である。活性領域１０８は、アンドープのＧａＡｓ層よりなる厚さ８ｎｍの量子井戸活性層とアンドープのＡｌ_0.2Ｇａ_0.8Ａｓ層よりなる厚さ５ｎｍの障壁層とを交互に積層した（但し、外層は障壁層）積層体が、アンドープのＡｌ_0.4Ｇａ_0.6Ａｓ層よりなるスペーサ層の中央部に配置され、量子井戸活性層と障壁層とを含むスペーサ層の膜厚がλ／４ｎｒの整数倍となるよう設計されている。このような構成の活性領域１０８からは波長８５０ｎｍの放射光が得られる。

上部半導体多層膜１１０は、ｐ型のＡｌ_0.8Ｇａ_0.2Ａｓ層とｐ型のＡｌ_0.1Ｇａ_0.9Ａｓ層との複数半導体層からなる積層である。各層の厚さはλ／４ｎｒであり、混晶比の異なる層を交互に、例えば２２周期で積層してある。この周期数は下層に設けたＡｌＡｓ層１１０ａ、および上層に設けたコンタクト層１１０ｂを加えた数である。ｐ型不純物として炭素をドーピングした後のキャリア濃度は、例えば３×１０¹⁸ｃｍ^-3である。

次に、基板全面にＳｉＯＮを形成し、公知のフォトリソ工程を用いて、図９（ｂ）に示すように、コンタクト電極２００の開口、すなわち出射口を保護するための出射保護膜２０２をパターン形成する。

次に、基板全面にＳｉＮを形成し、図９（ｃ）に示すように、公知のフォトリソ工程を用いて、ポストを形成するためのマスクパターン２０４を形成する。

次に、図１０（ｄ）に示すように、マスクパターン２０４をマスクに用い、積層された半導体層を異方性エッチングし、基板上に円柱状のポストＰを形成する。このエッチングによりポストＰを取り囲む溝１２０が形成される。溝１２０またはエッチングの深さは、下部半導体多層膜１０６の一部に到達するまでである。

次に、図１０（ｅ）に示すように、例えば３４０℃の水蒸気雰囲気に基板を一定時間晒し、酸化処理を行う。上部多層反射膜１１０の一部を構成するＡｌＡｓ層１１０ａは、同じくその一部を構成するＡｌ_0.8Ｇａ_0.2Ａｓ層やＡｌ_0.1Ｇａ_0.9Ａｓ層と比べ著しく酸化速度が速いため、ポストＰの側面からポスト形状を反映した酸化領域が形成され、酸化されずに残った非酸化領域が電流注入領域あるいは導電領域となる。

次に、図１０（ｆ）に示すように、マスクパターン２０２を除去した後、基板全面にＳｉＮを形成し、フォトリソ工程によりＳｉＮをパターニングし、層間絶縁膜１１２を形成する。層間絶縁膜１１２は、ポストの頂部においてコンタクト電極２００を露出させるためにコンタクトホールが形成されている。

次に、図１１（ｇ）に示すように、フォトリソ工程を用いて、外周溝１３４を形成する。外周溝１３４は、層間絶縁膜１１２の端部１１２ａよりも外側であり、ダイシングされる面よりも内側に形成される。

次に、図１１（ｈ）に示すように、フォトリソ工程を用いてレジストパターンを形成し、次いでＡｕ／Ｔｉを着膜し、リフトオフによりｐ側電極１１４、配線電極１１６、および電極パッド１１８を形成する。基板裏面には、ＡｕまたはＧｅからなるｎ側電極１０４が形成される。そして、基板を、ダイシングすることで、ＶＣＳＥＬチップに切り落とされ、第１の実施例のＶＣＳＥＬ１００を得ることができる。

なお、上記製造ステップは一例であり、他のステップを用いてＶＣＳＥＬを製造することも可能である。溝１２０と外周溝１３４を同時に形成するようにしてもよいし、ポストＰを形成するときに溝１３４を形成するようにしてもよい。例えば、図１０（ｅ）に示すマスクパターン２０４により、溝１２０と溝１３４を同時に形成してもよい。さらに、絶縁膜、電極の材料等は、他のものを用いてもよいし、ポスト、電極パッド、溝の形状は、適宜変更することが可能である。さらに、上記実施例では、外周溝１３４が連続するものを示したが、分割された複数の溝であってもよい。例えば、基板のダイシング面の各側面に沿うように、４つの直線状の外周溝を形成するようにしてもよい。

図１２は、ＶＣＳＥＬアレイのチップが実装された半導体レーザ装置のパッケージ（モジュール）例を示す概略断面を示す図である。同図に示すように、パッケージ３００は、ＶＣＳＥＬアレイが形成されたチップ３１０を、マウンタ３２０上のダイアタッチを介して円盤状の金属ステム３３０上に固定する。導電性のリード３４０、３４２は、ステム３３０の貫通孔（図示省略）内に挿入され、一方のリード３４０は、チップ３１０の裏面に形成された下部電極に電気的に接続され、他方のリード３４２は、チップ３１０の上面に形成された上部電極にボンディングワイヤ等を介して電気的に接続される。

キャップ３５０の出射窓３５２内にボールレンズ３６０が固定されている。ボールレンズ３６０の光軸は、チップ３１０のほぼ中心と一致するように位置決めされる。また、チップ３１０とボールレンズ３６０との距離は、チップ３１０からのレーザ光の放射角度θ内にボールレンズ３６０が含まれるように調整される。リード３４０、３４２間に順方向の電圧が印加されると、チップ３１０からレーザ光が出射され、ボールレンズ３６０を介して外部へ出力される。なお、キャップ内に、ＶＣＳＥＬの発光状態をモニターするための受光素子を含ませるようにしてもよい。

図１３は、さらに他のパッケージの構成を示す図であり、好ましくは、後述する空間伝送システムに使用される。同図に示すパッケージ３０２は、ボールレンズ３６０を用いる代わりに、キャップ３５０の中央の出射窓３５２内に平板ガラス３６２を固定している。平板ガラス３６２の中心は、チップ３１０のほぼ中心と一致するように位置決めされる。チップ３１０と平板ガラス３６２との距離は、平板ガラス３６２の開口径がチップ３１０からのレーザ光の放射角度θ以上になるように調整されている。

図１４は、図１２に示すパッケージまたはモジュールを光送信装置に適用したときの構成を示す断面図である。光送信装置４００は、ステム３３０に固定された円筒状の筐体４１０と、筐体４１０の端面に一体に形成されたスリーブ４２０と、スリーブ４２０の開口４２２内に保持されるフェルール４３０と、フェルール４３０によって保持される光ファイバ４４０とを含んで構成される。

ステム３３０の円周方向に形成されたフランジ３３２には、筐体４１０の端部が固定される。フェルール４３０は、スリーブ４２０の開口４２２に正確に位置決めされ、光ファイバ４４０の光軸がボールレンズ３６０の光軸に整合される。フェルール４３０の貫通孔４３２内に光ファイバ４４０の芯線が保持されている。

チップ３１０の表面から出射されたレーザ光は、ボールレンズ３６０によって集光され、集光された光は、光ファイバ４４０の芯線に入射され、送信される。上記例ではボールレンズ３６０を用いているが、これ以外にも両凸レンズや平凸レンズ等の他のレンズを用いることができる。さらに、光送信装置４００は、リード３４０、３４２に電気信号を印加するための駆動回路を含むものであってもよい。さらに、光送信装置４００は、光ファイバ４４０を介して光信号を受信するための受信機能を含むものであってもよい。

図１５は、図１３に示すパッケージを空間伝送システムに用いたときの構成を示す図である。空間伝送システム５００は、パッケージ３００と、集光レンズ５１０と、拡散板５２０と、反射ミラー５３０とを含んでいる。空間伝送システム５００では、パッケージ３００に用いられたボールレンズ３６０を用いる代わりに、集光レンズ５１０を用いている。集光レンズ５１０によって集光された光は、反射ミラー５３０の開口５３２を介して拡散板５２０で反射され、その反射光が反射ミラー５３０へ向けて反射される。反射ミラー５３０は、その反射光を所定の方向へ向けて反射させ、光伝送を行う。空間伝送の光源の場合には、マルチスポット型のＶＣＳＥＬを用い、高出力を得るようにしてもよい。

図１６は、ＶＣＳＥＬを光源に利用した光伝送システムの一構成例を示す図である。光伝送システム６００は、ＶＣＳＥＬが形成されたチップ３１０を含む光源６１０と、光源６１０から放出されたレーザ光の集光などを行う光学系６２０と、光学系６２０から出力されたレーザ光を受光する受光部６３０と、光源６１０の駆動を制御する制御部６４０とを有する。制御部６４０は、ＶＣＳＥＬを駆動するための駆動パルス信号を光源６１０に供給する。光源６１０から放出された光は、光学系６２０を介し、光ファイバや空間伝送用の反射ミラーなどにより受光部６３０へ伝送される。受光部６３０は、受光した光をフォトディテクターなどによって検出する。受光部６３０は、制御信号６５０により制御部６４０の動作（例えば光伝送の開始タイミング）を制御することができる。

次に、光伝送システムに利用される光伝送装置の構成について説明する。図１７は、光伝送装置の外観構成を示す図であり、図１８はその内部構成を模式的に示す図である。光伝送装置７００は、ケース７１０、光信号送信／受信コネクタ接合部７２０、発光／受光素子７３０、電気信号ケーブル接合部７４０、電源入力部７５０、動作中を示すＬＥＤ７６０、異常発生を示すＬＥＤ７７０、ＤＶＩコネクタ７８０、送信回路基板／受信回路基板７９０を有している。

光伝送装置７００を用いた映像伝送システムを図１９および図２０に示す。これらの図において、映像伝送システム８００は、映像信号発生装置８１０で発生された映像信号を、液晶ディスプレイなどの画像表示装置８２０に伝送するため、図１５に示す光伝送装置を利用している。すなわち、映像伝送システム８００は、映像信号発生装置８１０、画像表示装置８２０、ＤＶＩ用電気ケーブル８３０、送信モジュール８４０、受信モジュール８５０、映像信号伝送光信号用コネクタ８６０、光ファイバ８７０、映像信号伝送用電気ケーブルコネクタ８８０、電源アダプタ８９０、ＤＶＩ用電気ケーブル９００を含んでいる。

上記映像伝送システムでは、映像信号発生装置８１０と送信モジュール８４０、および受信モジュール８５０と画像表示装置８２０の間を電気ケーブル８３０、９００による電気信号の伝送としたが、これらの間の伝送を光信号により行うことも可能である。例えば、電気−光変換回路および光−電気変換回路をコネクタに含む信号送信用ケーブルを電気ケーブル８３０、９００の代わりに用いるようにしてもよい。

本発明に係る面発光半導体装置は、光情報処理や光高速データ通信の分野で利用することができる。

本発明の第１の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ１−Ａ１線断面図、同図（ｂ）は平面図である。 本発明の第２の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ２−Ａ２線断面図、同図（ｂ）は平面図である。 本発明の第３の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ３−Ａ３線断面図、同図（ｂ）は平面図である。 本発明の第４の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ４−Ａ４線断面図、同図（ｂ）は平面図、同図（ｃ）はＢ−Ｂ線断面図である。 本発明の第５の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ５−Ａ５線断面図、同図（ｂ）は平面図である。 本発明の第６の実施例に係るＶＣＳＥＬを示し、同図（ａ）はＡ６−Ａ６線断面図、同図（ｂ）は平面図である。 本発明の第７の実施例に係るＶＣＳＥＬの平面図である。 本発明の第８の実施例に係るＶＣＳＥＬの断面図である。 本発明の第１の実施例に係るＶＣＳＥＬの製造方法を説明する工程断面図である。 本発明の第１の実施例に係るＶＣＳＥＬの製造方法を説明する工程断面図である。 本発明の第１の実施例に係るＶＣＳＥＬの製造方法を説明する工程断面図である。 ＶＣＳＥＬが形成された半導体チップを実装したパッケージの構成を示す概略断面図である。 他のパッケージの構成を示す概略断面図である。 図１２に示すパッケージを用いた光送信装置の構成を示す断面図である。 図１３に示すパッケージを空間伝送システムに用いたときの構成を示す図である。 光伝送システムの構成を示すブロック図である。 光伝送装置の外観構成を示す図である。 光伝送装置の内部構成を示し、図１８Ａは上面を切り取ったときの内部構造を示し、図１８Ｂは側面を切り取ったときの内部構造を示している。 図１７の光伝送装置を利用した映像伝送システムを示す図である。 図１９の映像伝送システムを裏側から示した図である。 従来のＶＣＳＥＬを示す平面図である。 基板に形成された複数のＶＣＳＥＬを示す平面図である。 ＶＣＳＥＬのチッピングを示す図である。

符号の説明

１００：ＶＣＳＥＬ １０２：基板
１０４：ｎ側電極 １０６：下部半導体多層膜
１０８：活性層 １１０：上部半導体多層膜
１１２：層間絶縁膜 １１４：ｐ側電極
１１６：配線電極 １１８：電極パッド
１２０：溝 １３０：周辺部(パッド形成領域)
１３２：ダイシング面 １３４：外周溝
１３４ａ：外周領域 １４０：第１の層間絶縁膜
１４２：第２の層間絶縁膜 １４４：間隙
１５０：溝（内側） １６０：外周溝
１６２：第１の層間絶縁膜 １６４：第２の層間絶縁膜

Claims (19)

1. 基板と、基板上に形成された第１導電型の第１の半導体多層膜と、活性層と、第２導電型の第２の半導体多層膜と、第２の半導体多層膜と電気的に接続された電極パッドとを含む面発光型半導体レーザ装置であって、
   基板上に発光部を含むポスト構造が形成され、さらに前記ポスト構造を連続して取り囲むように形成された第１の溝と、前記ポスト構造に対して前記第１の溝よりも外側にかつ基板のダイシング面に沿うように連続して形成された第２の溝とが形成され、
   第２の溝は、第１の溝と同時に形成され、かつ第１の溝と同一の深さを有し、
   前記ポスト構造の一部と前記第１の溝が絶縁保護膜によって覆われ、当該絶縁保護膜はさらに前記第２の溝の一部を覆うように端部が第２の溝内で終端している、面発光型半導体レーザ装置。
2. 基板と、基板上に形成された第１導電型の第１の半導体多層膜と、活性層と、第２導電型の第２の半導体多層膜と、第２の半導体多層膜と電気的に接続された電極パッドとを含む面発光型半導体レーザ装置であって、
   基板上に発光部を含むポスト構造が形成され、さらに前記ポスト構造を連続して取り囲むように形成された第１の溝と、前記ポスト構造に対して前記第１の溝よりも外側にかつ基板のダイシング面に沿うように連続して形成された第２の溝とが形成され、
   第２の溝は、第１の溝と同時に形成され、かつ第１の溝と同一の深さを有し、
   前記ポスト構造の一部と前記第１の溝が第１の絶縁保護膜によって覆われ、前記第２の溝が、前記第１の絶縁保護膜と分離された第２の絶縁保護膜により覆われ、第１の絶縁保護膜と第２の絶縁保護膜との間に間隙が形成されている、面発光型半導体レーザ装置。
3. 前記絶縁保護膜または前記第２の絶縁保護膜は、前記第２の溝の底部を完全に覆わない、請求項１または２に記載の面発光型半導体レーザ装置。
4. 前記第２の溝は、前記ポスト構造および前記電極パッドを矩形状に取り囲んでいる、請求項１ないし３いずれか１つに記載の面発光型半導体レーザ装置。
5. 前記第２の溝は、前記ポスト構造および前記電極パッドを曲線を含む形状で取り囲んでいる、請求項１ないし４いずれか１つに記載の面発光型半導体レーザ装置。
6. 前記第１の溝は、ポスト構造、ポスト構造から引き出された配線電極、配線電極に接続されたパッド電極の外周に沿って形成される、請求項１ないし５いずれか１つに記載の面発光型半導体レーザ装置。
7. ポスト構造と、当該ポスト構造から第１の溝により隔てられたパッド形成領域は同一の半導体層を含み、ポスト構造の半導体層上には、出射窓が形成された上部電極が形成され、パッド形成領域の半導体層上には電極パッドが形成され、上部電極と電極パッドが第１の溝を介して配線電極により接続されている、請求項１ないし６いずれか１つに記載の面発光型半導体レーザ装置。
8. 前記第２の溝よりも外側に形成された第３の溝であって、当該第３の溝はパッド形成領域の外周を規定する側壁を含み、前記側壁は、基板のダイシング面から内側にオフセットされている、請求項１ないし７いずれか１つに記載の面発光型半導体レーザ装置。
9. 基板上に複数のポスト構造が形成され、各ポスト構造は対応する第１の溝により取り囲まれ、第２の溝は、これら複数の第１の溝よりも外周に形成されている、請求項１ないし８いずれか１つに記載の面発光型半導体レーザ装置。
10. 上部半導体多層膜および下部半導体多層膜は、Ａｌ組成を含有する、請求項１ないし９いずれか１つに記載の面発光型半導体レーザ装置。
11. 請求項１ないし１０いずれか１つに記載の面発光型半導体レーザ装置を実装したモジュール。
12. 請求項１１に記載されたモジュールと、モジュールから発せられたレーザ光を光媒体を介して送信する送信手段とを備えた、光送信装置。
13. 請求項１１に記載されたモジュールと、モジュールから発せられた光を空間伝送する伝送手段とを備えた、光空間伝送装置。
14. 請求項１１に記載されたモジュールと、モジュールから発せられたレーザ光を送信する送信手段とを備えた、光送信システム。
15. 請求項１１に記載されたモジュールと、モジュールから発せられた光を空間伝送する伝送手段とを備えた、光空間伝送システム。
16. 基板上にポスト構造の発光部が形成された面発光型半導体レーザ装置の製造方法であって、
    基板上に、少なくとも第１導電型の第１の半導体多層膜、活性層、および第２導電型の第２の半導体多層膜を含む半導体層を積層するステップと、
    少なくともポスト構造を取り囲む第１の溝、および第１の溝よりも外側にかつ基板のダイシング面に沿うように連続する第２の溝を同時に半導体層に形成するステップと、
    前記ポスト構造の一部と前記第１の溝を覆い、かつ前記第２の溝の一部を覆うように端部が第２の溝内で終端している絶縁保護膜を形成するステップと、
    第２の溝が残されるように基板をダイシングするステップと、
    を含む製造方法。
17. 基板上にポスト構造の発光部が形成された面発光型半導体レーザ装置の製造方法であって、
    基板上に、少なくとも第１導電型の第１の半導体多層膜、活性層、および第２導電型の第２の半導体多層膜を含む半導体層を積層するステップと、
    少なくともポスト構造を取り囲む第１の溝、および第１の溝よりも外側にかつ基板のダイシング面に沿うように連続する第２の溝を同時に半導体層に形成するステップと、
    前記ポスト構造の一部と前記第１の溝を覆う第１の絶縁保護膜、および第１の絶縁保護膜から分離されかつ前記第２の溝を覆う第２の絶縁保護膜を形成するステップと、
    第２の溝が残されるように基板をダイシングするステップと、
    を含む製造方法。
18. 前記第１の溝は、ポスト構造、ポスト構造から引き出された配線電極、配線電極に接続されたパッド電極の外周に沿って形成される、請求項１６または１７に記載の製造方法。
19. 製造方法はさらに、ダイシングする領域に対応する第３の溝を半導体層に形成するステップと含み、第３の溝に沿って基板がダイシングされる、請求項１６ないし１８いずれか１つに記載の製造方法。

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