JP4892172B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。

たとえば、半導体基板上にｎ^-型エピタキシャル層、ｎ⁺型エピタキシャル層およびｐ型エピタキシャル層を順次積層し、ｐ型エピタキシャル層およびｎ⁺型エピタキシャル層を貫通してｎ^-型エピタキシャル層に達するように形成された溝内にゲート電極層を有し、溝の側面にｎ型薄膜半導体層を有するトレンチゲート型パワーＭＩＳＦＥＴにおいて、ｐ型エピタキシャル層とｎ⁺型エピタキシャル層とｎ^-型エピタキシャル層とでｐｎ⁺ｎ^-ダイオードを形成し、ｎ⁺型エピタキシャル層の不純物濃度および厚さを調節してｐｎ⁺ｎ^-ダイオードの耐圧を溝の底部のゲート酸化膜表面の耐圧より低くすることにより、ｐｎ⁺ｎ^-ダイオードを溝の底部のゲート酸化膜の表面より先にアバランシェブレークダウンさせてゲート酸化膜の破壊を防止する技術がある（たとえば、特許文献１参照）。

また、ドレイン領域となり主面に低濃度層を有する半導体基板の上面にチャネル形成層が設けられ、チャネル形成層の表層部にソース領域が設けられ、ソース領域の中央に前記ドレイン領域に達する溝が設けられ、その溝の内壁にゲート酸化膜が設けられ、溝の内部にゲート電極が設けられたトレンチゲート型パワーＭＩＳＦＥＴにおいて、ゲート酸化膜の部分的な厚膜化によって溝底コーナー部の電界集中を緩和し絶縁耐圧を向上する技術がある（たとえば、特許文献２参照）。
特開平１０−３０８５１２号公報 特開平１−１９２１７５号公報

数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。中でもパワーＭＩＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。

本発明者らは、上記のようなパワーＭＩＳＦＥＴにおいて、アバランシェ耐量を大きくできる技術について検討している。その一例を図１８を用いて説明する。

たとえば、トレンチゲート型パワーＭＩＳＦＥＴにおいては、ドレイン領域となるｎ型の半導体基板（以下、単に基板という）１０１上にｎ型のエピタキシャル層１０２、ｐ型のチャネル層１０３およびソース領域となるｎ型半導体層１０４が順次形成された状況下で、ソースとチャネルとのコンタクト領域の下方のエピタキシャル層１０２とチャネル層１０３との接合部付近に高濃度のｐ型半導体層１０５を形成することによって、チャネル層１０３とエピタキシャル層１０２が降伏するまで逆バイアスされた時のアバランシェ降伏点を積極的に形成する。それにより、そのエピタキシャル層１０２をコレクタとし、チャネル層１０３をベースとし、ｎ型半導体層１０４をエミッタとする寄生ｎｐｎ型バイポーラトランジスタの動作を抑制し、トレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量の向上を可能とするものである。なお、このような積極的なアバランシェ降伏点を形成しなかった場合と形成した場合のアバランシェ耐量について具体的に説明すると以下の通りである。このような積極的なアバランシェ降伏点を形成しなかった場合、溝部１０６の底部のゲート酸化膜１０７とエピタキシャル層１０２との界面近傍がアバランシェ降伏点になりやすい。ここで衝突電離によって発生した正孔はソース下を流れた後、チャネルのコンタクト領域に流れやすい。特にソース下のチャネル層１０３の抵抗が高いと、この正孔電流による電圧降下により寄生ｎｐｎ型バイポーラトランジスタのベース・エミッタ間が順バイアスされてバイポーラ動作し、アバランシェ耐量が低下してしまう。このようなパワーＭＩＳＦＥＴをスイッチング用途で使用する場合、スイッチング素子の負荷が誘導性負荷になる場合が多く、素子がターンオフする時に回路中のインダクタンスにより過渡的に過大なスパイク電圧が発生することがある。このスパイク電圧が素子の耐圧以上に印加されると素子が破壊してしまうことがある。一方、ソースとチャネルのコンタクト領域の下方に積極的なアバランシェ降伏点を形成した場合、衝突電離によって発生した正孔が直接チャネルのコンタクト領域に流れやすくなるので寄生ｎｐｎ型バイポーラトランジスタの動作をひき起こしにくくなり、アバランシェ耐量が向上する。

上記ｐ型半導体層１０５を形成する方法としては、上記エピタキシャル層１０２、チャネル層１０３およびｎ型半導体層１０４が形成されている状況下で、基板１０１上に絶縁膜１０８を堆積し、その絶縁膜１０８にｎ型半導体層１０４を貫通してチャネル層１０３に達する孔部１０９を形成した後に、その孔部１０９からチャネル層１０３とエピタキシャル層１０２との接合部付近のｐ型不純物濃度を高めるように比較的高いエネルギーでｐ型不純物イオン（たとえばＢ（ホウ素））を導入し、自己整合的にｐ型半導体層１０５を形成する手段が考えられる。しかしながら、そのｐ型不純物イオンを導入する際のエネルギーが高いと、導入されたｐ型不純物イオンの横方向における分布の幅が大きくなり、トレンチゲート型パワーＭＩＳＦＥＴのしきい値電圧およびオン抵抗などの特性を悪化させてしまうことになる。このような不具合を抑制するためには、ｐ型半導体層１０５とゲート電極１１０が形成される溝部１０６までの距離を十分に確保する手段が考えられるが、このような手段を用いた場合には、トレンチゲート型パワーＭＩＳＦＥＴのセルピッチが拡大してしまう課題が存在する。また、導入されたｐ型不純物イオンの横方向における分布の幅の広がりを抑制するために、ｐ型不純物イオンを導入する際のエネルギーを低くすると、チャネル層１０３とエピタキシャル層１０２との接合部付近のｐ型不純物濃度を十分に高められなくなってしまい、トレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上できなくなってしまう課題が存在する。

本発明の目的は、セルピッチを拡大することなくパワーＭＩＳＦＥＴのアバランシェ耐量を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、複数のＭＩＳＦＥＴが形成された半導体基板を有するものであって、
前記半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の複数の第２半導体層と、
前記第２半導体層上に形成された前記第１導電型の複数の第３半導体層と、
平面で隣り合う前記第３半導体層間に形成されたゲート電極と、
前記第３半導体層および前記ゲート電極上に形成された第１絶縁膜と、
平面で隣り合う前記ゲート電極間に配置されるように前記第１絶縁膜に形成され、前記第３半導体層に接する複数の第１溝部と、
平面で隣り合う前記ゲート電極間において、前記第１半導体層内にて前記第２半導体層に接するように形成された前記第１導電型の第４半導体層と、
前記第２半導体層内にて前記第１溝部の底部に接するように形成された前記第２導電型の第５半導体層と、
前記第１溝部の内部に形成され、前記第３半導体層および前記第５半導体層と電気的に接続する第１電極とを有し、
前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層はチャネル形成領域を形成し、
前記第４半導体層の不純物濃度は、前記第１半導体層の不純物濃度より高いものである。

また、本発明による半導体装置の製造方法は、複数のＭＩＳＦＥＴを有する半導体装置の製造方法であり、
（ａ）半導体基板の主面に第１導電型の第１半導体層を形成する工程と、
（ｂ）前記半導体基板に前記第１導電型とは逆の第２導電型の不純物を導入して前記第１半導体層上に前記第２導電型の第２半導体層を形成する工程と、
（ｃ）前記半導体基板上にゲート電極を形成する工程と、
（ｄ）前記第２半導体層上に前記第１導電型の第３半導体層を形成する工程と、
（ｅ）前記第３半導体層および前記ゲート電極上に第１絶縁膜を形成する工程と、
（ｆ）平面で隣り合う前記ゲート電極間に配置されるように、前記第１絶縁膜に前記第３半導体層に達する複数の第１溝部を形成する工程と、
（ｇ）前記第１溝部の底部から前記第２導電型の不純物を導入し、前記第２半導体層内にて前記第１溝部の底部に接するように前記第２導電型の第５半導体層を形成する工程と、
（ｈ）前記第１溝部の底部から前記第２導電型の不純物を導入し、前記第２半導体層内に前記第５半導体層に接するように前記第２導電型の第６半導体層を形成する工程と、
（ｉ）前記第１溝部の底部から前記第１導電型の不純物を導入し、前記第１半導体層内に前記第５半導体層に接するように前記第１導電型の第４半導体層を形成する工程と、
（ｊ）前記第１溝部の内部に、前記第３半導体層および前記第５半導体層と電気的に接続する第１電極を形成する工程とを含み、
前記第３半導体層は、平面で隣り合う前記第３半導体層間に前記ゲート電極が配置されるように形成し、
前記第４半導体層は、前記第４半導体層の不純物濃度が前記第１半導体層の不純物濃度より高くなるように形成し、
前記第６半導体層は、前記第６半導体層の不純物濃度が前記第５半導体層の不純物濃度より低くなるように形成し、
前記第１半導体層および前記第３半導体層をソースまたはドレインとし、前記第２半導体層をチャネル形成領域とするＭＩＳＦＥＴを形成するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、セルピッチを拡大することなくＭＩＳＦＥＴのアバランシェ耐量を向上できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１の半導体装置は、たとえばソース・ドレイン間の耐圧が約１００Ｖ以下であるｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置の製造方法を図１〜図１１を用いて工程順に説明する。

まず、図１に示すように、ｎ型（第１導電型）の導電型を有するｎ⁺型単結晶シリコン基板１Ａの表面（主面）に、ｎ型の導電型を有する不純物（たとえば、Ｐ（リン））がドープされたｎ^-型単結晶シリコン層（第１半導体層）１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）を準備する。ｎ⁺型単結晶シリコン基板１Ａおよびｎ^-型単結晶シリコン層１Ｂは、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。続いて、たとえばｎ^-型単結晶シリコン層１Ｂの表面（主面）を熱酸化することによって酸化シリコン膜３を形成する。続いて、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３およびｎ^-型単結晶シリコン層１Ｂをエッチングし、溝（第２溝部）５を形成する。本実施の形態１において、この溝５は、平面で四角形、六角形または八角形などのメッシュ状のパターンや、同一方向に多数本延在するストライプ状のパターンとする。

次に、図２に示すように、基板に熱酸化処理を施すことにより、溝５の側壁および底部に酸化シリコン膜（第２絶縁膜）６を形成する。この酸化シリコン膜６は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。続いて、たとえばＰがドープされた多結晶シリコン膜（導電体）７を溝５の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜７で溝５を埋め込む。

次に、図３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして多結晶シリコン膜７をエッチングし、多結晶シリコン膜７を溝５内に残すことによって、溝５内にパワーＭＩＳＦＥＴのゲート電極８を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、不要な酸化シリコン膜３を除去することによって、図３では図示されない領域に残った酸化シリコン膜３からフィールド絶縁膜を形成する。

次に、図４に示すように、ｎ^-型単結晶シリコン層１Ｂの表面に酸化シリコン膜９を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型（第２導電型）の導電型を有する不純物イオン（たとえばＢ（ホウ素））を所定の濃度でｎ^-型単結晶シリコン層１Ｂに導入する。次いで、基板に熱処理を施すことによってその不純物イオンを拡散させ、ｐ^-型半導体領域（第２半導体層）１０を形成する。この時、ｐ^-型半導体領域１０は、溝５の底部を覆わないように形成する。このｐ^-型半導体領域１０は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。

続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（たとえばＡｓ（ヒ素））を基板に導入する。続いて、基板に熱処理を施すことによってその不純物イオンを拡散させ、ｐ^-型半導体領域１０内にｎ⁺型半導体領域（第３半導体層）１２を形成する。本実施の形態１においては、ここまでの工程により、ｎ⁺型単結晶シリコン基板１Ａおよびｎ^-型単結晶シリコン層１Ｂをドレイン領域とし、ｎ⁺型半導体領域１２をソース領域とするパワーＭＩＳＦＥＴを形成することができる。

次に、図５に示すように、たとえば基板上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜（第１絶縁膜）１４を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１４および基板をエッチングし、コンタクト溝（第１溝部）１５を形成する。コンタクト溝１５は、隣接するゲート電極８間において、パワーＭＩＳＦＥＴのソース領域となるｎ⁺型半導体領域１２を貫通するように形成される。

次に、図６に示すように、コンタクト溝１５の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢＦ₂（二フッ化ホウ素）を導入することによって、コンタクト溝１５の底部を覆うようなｐ⁺型半導体領域（第５半導体層）２０を形成する。この時、ＢＦ₂の注入エネルギーは、８０ｋｅＶ程度（Ｂ（ホウ素）換算で１１／４９×８０ｋｅＶ程度）とすることを例示できる。このように、コンタクト溝１５を形成し、絶縁膜１４をマスクとしてコンタクト溝１５から不純物イオンを導入し、コンタクト溝１５の底部に自己整合的にｐ⁺型半導体領域２０を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極８間の微細化を図ることができる。このｐ⁺型半導体領域２０は、後の工程で形成される配線をコンタクト溝１５の底部にてｐ^-型半導体領域１０とオーミック接触させるためのものである。

次に、図７に示すように、コンタクト溝１５の底部からｐ型の導電型を有する不純物イオンとして、たとえばＢを導入することによって、ｐ⁺型半導体領域２０の下部にｐ⁺型半導体領域２０およびｎ^-型単結晶シリコン層１Ｂと接するｐ型半導体領域（第６半導体層）２１を形成する。この時、Ｂの注入エネルギーは、７０ｋｅＶ〜１５０ｋｅＶ程度とすることを例示できる。また、ｐ型半導体領域２１内の不純物濃度は、ｐ⁺型半導体領域２０内の不純物濃度より低くなるようにする。ｐ⁺型半導体領域２０を形成した時と同様に、絶縁膜１４をマスクとしてコンタクト溝１５から不純物イオンを導入し、コンタクト溝１５の下部に自己整合的にｐ型半導体領域２１を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極８間の微細化を図ることができる。

続いて、コンタクト溝１５の底部からｎ型の導電型を有する不純物イオンとして、たとえばＰまたはＡｓを導入することによって、ｐ型半導体領域２１の下部のｎ^-型単結晶シリコン層１Ｂにｐ型半導体領域２１（ｐ^-型半導体領域１０）と接するｎ型半導体領域（第４半導体層）２２を形成する。この時、Ｐの注入エネルギーは、４００ｋｅＶ程度とすることを例示できる。また、ｎ型半導体領域２２内の不純物濃度は、ｎ^-型単結晶シリコン層１Ｂ内の不純物濃度より高くなるようにする。ｐ⁺型半導体領域２０およびｐ型半導体領域２１を形成した時と同様に、絶縁膜１４をマスクとしてコンタクト溝１５から不純物イオンを導入し、コンタクト溝１５の下部に自己整合的にｎ型半導体領域２２を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極８間の微細化を図ることができる。ここで、図７中に示したＡ−Ａ線およびＢ−Ｂ線に沿った位置における基板の表面（主面）からの深さと基板に導入された不純物の濃度との関係については、それぞれ図８および図９に示すようになる。なお、図８および図９において、１Ｂ、１０、１２、２０、２１および２２で示される領域は、それぞれｎ^-型単結晶シリコン層１Ｂ、ｐ^-型半導体領域１０、ｎ⁺型半導体領域１２、ｐ⁺型半導体領域２０、ｐ型半導体領域２１およびｎ型半導体領域２２に対応する領域である。

ところで、基板に不純物イオンを導入する際には、導入する深さが深くなるに従って不純物イオンがチャネリングを起こし、たとえば上記ｐ型半導体領域２１およびｎ型半導体領域２２が所望の位置から深さでずれて形成させてしまうことが懸念される。これは、基板の主面に垂直な方向から基板の主面を見た時に、基板を形成する格子原子がきれいな列を成して並び、トンネルを作っているように見える。このような基板の主面に不純物イオンを導入すると、そのトンネルをくぐり抜けて所望の深さより深く基板内に入り込んでしまうからである。この現象は、基板の主面の結晶面方位、不純物イオンの結晶面に対する入射角度、不純物イオンの種類、不純物イオンの注入エネルギーおよび基板表面の状態などに関係して発生する。そこで、本実施の形態１においては、基板の主面の結晶面の方位が（１００）であるとして、ｐ型半導体領域２１およびｎ型半導体領域２２を形成する際の不純物イオン導入時には、基板の主面に垂直な方向から適当な角度θだけ傾けた一方向からその不純物イオンを導入するものとし、その角度θとしては、約７°とすることを例示できる。このような方向から不純物イオンを導入することによって、ｐ型半導体領域２１およびｎ型半導体領域２２を形成する際に不純物イオンがチャネリングを起こし、ｐ型半導体領域２１およびｎ型半導体領域２２が所望の深さで形成できなくなってしまう不具合を防ぐことができる。なお、ｐ⁺型半導体領域２０については、ｐ型半導体領域２１およびｎ型半導体領域２２に比べて形成される深さが浅いことから、基板の主面に垂直な方向から不純物イオンを導入することで形成するものとする。

また、上記チャネリングを防ぐ他の手段として、図１０に示すように、たとえばＣＶＤ法によって、コンタクト溝１５の内部を含む絶縁膜１４上に膜厚２００Å程度の酸化シリコン膜（第３絶縁膜）ＴＨＲを堆積し、基板の主面に垂直な方向からこの酸化シリコン膜ＴＨＲを通して不純物イオンを導入してもよい。このような酸化シリコン膜ＴＨＲをコンタクト溝１５の内部を含む絶縁膜１４上に成膜することによって、前述したトンネルが塞がれた状態を形成することになり、不純物イオン導入時には、不純物イオンがその酸化シリコン膜ＴＨＲと衝突して散乱するからである。また、このような酸化シリコン膜ＴＨＲを通して不純物イオンを導入することによって、基板の主面に平行な方向でも不純物イオンのチャネリングを防ぐことができるので、ｐ型半導体領域２１およびｎ型半導体領域２２が基板の主面に平行な方向で所望の位置で形成できなくなってしまう不具合を防ぐことができる。

次に、図１１および図１２に示すように、コンタクト溝１５の内部を含む絶縁膜１４の上部に、バリア導体膜として、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板に熱処理を施す。続いて、そのＴｉＷ膜上に、たとえばスパッタリング法にてＡｌ（アルミニウム）膜を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態１において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。

続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉＷ膜およびＡｌ膜をエッチングすることにより、ゲート電極８と電気的に接続するゲート配線ＧＬ、パワーＭＩＳＦＥＴのソース領域となるｎ⁺型半導体領域１２と電気的に接続するソースパッド（ソース電極（第１電極））２３、ゲート配線ＧＬと電気的に接続するゲートパッドＧＰ、ソースパッド２３と電気的に接続する配線Ｌ１、および配線Ｌ２、Ｌ３を形成する。ここで、図１２は、後の工程で基板１を個々のチップへ分割した時のチップ１個分に相当するチップ領域ＣＨＰを示したものであり、溝５の平面パターンを四角形のメッシュ状としたものを図示している。

ところで、トレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上するために、上記ｐ型半導体領域２１およびｎ型半導体領域２２を形成することなく、ｎ^-型単結晶シリコン層１Ｂとｐ^-型半導体領域１０との接合部付近に高濃度のｐ型半導体領域を形成することによってアバランシェ降伏点を積極的に形成し、ｎ^-型単結晶シリコン層１Ｂをコレクタとし、ｐ^-型半導体領域１０をベースとし、ｎ⁺型半導体領域１２をエミッタとする寄生ｎｐｎ型バイポーラトランジスタの動作を抑制する手段が考えられる。また、このような高濃度のｐ型半導体領域を形成するには、たとえばコンタクト溝１５から比較的高いエネルギーでｐ型の不純物イオン（たとえばＢ）を導入し、自己整合的にｐ型半導体層を形成する手段が考えられる。しかしながら、そのｐ型の不純物イオンを導入する際のエネルギーが高いと、導入されたｐ型の不純物イオンの基板の主面に平行な方向における分布の幅が大きくなり、トレンチゲート型パワーＭＩＳＦＥＴのしきい値電圧およびオン抵抗などの特性を悪化させてしまう不具合の発生が懸念される。このような不具合を抑制するためには、ｐ型半導体層とゲート電極８が形成される溝５までの距離を十分に確保する手段が考えられるが、このような手段を用いた場合には、トレンチゲート型パワーＭＩＳＦＥＴのセルピッチが拡大してしまう不具合の発生が懸念される。また、導入されたｐ型の不純物イオンの基板の主面に平行な方向における分布の幅の広がりを抑制するために、ｐ型の不純物イオンを導入する際のエネルギーを低くすると、ｎ^-型単結晶シリコン層１Ｂとｐ^-型半導体領域１０との接合部付近のｐ型の不純物濃度を十分に高められなくなってしまい、トレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上できなくなってしまう不具合の発生が懸念される。

一方、本実施の形態１によれば、上記のような高濃度のｐ型半導体領域を形成する代わりに、そのｐ型半導体領域の形成時の不純物イオン注入エネルギーより低いエネルギーで不純物イオンを導入することによって、ｐ型半導体領域が形成された深さよりも浅い領域でｐ型半導体領域２１（図７参照）を形成し、そのｐ型半導体領域２１の下部にｎ型半導体領域２２を形成することでアバランシェ降伏点を積極的に形成し、そのアバランシェ降伏点から電子電流がｎ⁺型単結晶シリコン基板１Ａに向かって流れ、正孔電流がｐ⁺型半導体領域２０に向かって流れるようにしている。それにより、ｐ型半導体領域２１の形成時における不純物イオンの基板の主面に平行な方向における分布幅の拡大を抑制することができる。その結果、本実施の形態１のトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上しつつ、トレンチゲート型パワーＭＩＳＦＥＴのセルピッチを縮小することが可能となり、たとえば、そのセルピッチを約１μｍとすることが可能となる。また、セルピッチの縮小化によって、セルを高密度に形成することが可能となるので、セルの高密度化によってトレンチゲート型パワーＭＩＳＦＥＴのチャネルの並列接続数が増加し、チャネル抵抗を低減することができる。ソース・ドレイン間の耐圧が低耐圧（約１００Ｖ以下）のトレンチゲート型パワーＭＩＳＦＥＴほどｎ^-型単結晶シリコン層１Ｂの不純物濃度が高いことから、ソース・ドレイン間の耐圧が低耐圧化するに従って、トレンチゲート型パワーＭＩＳＦＥＴのオン抵抗については、チャネル（ｐ^-型半導体領域１０）抵抗が支配的となる。そのため、チャネル抵抗を低減することによって、トレンチゲート型パワーＭＩＳＦＥＴのオン抵抗についても低減することができる。

図示は省略するが、上記ゲート配線、ソースパッド２３およびゲートパッドを形成した後、基板の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲートパッドおよびソースパッド２３上のポリイミド樹脂膜を除去し、開口部を形成する。

次いで、基板の表面をテープ等で保護した後、保護面を下側とし、ｎ⁺型単結晶シリコン基板１Ａの裏面を研削する。続いて、ｎ⁺型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｎ⁺型単結晶シリコン基板１Ａおよびｎ^-型単結晶シリコン層１Ｂ）の引出し電極（ドレイン電極）となる。

続いて、上記テープを剥がし、上記ポリイミド樹脂膜に形成した開口部上に、たとえばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板を、たとえば分割領域（図示は省略）に沿ってダイシングし、個々のチップへと分割する。その後、個々のチップを、たとえば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態１の半導体装置を製造する。

（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置と同様に、たとえばソース・ドレイン間の耐圧が約１００Ｖ以下であるｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。

図１３に示すように、本実施の形態２においては、前記実施の形態１において形成したｐ型半導体領域２１（図７参照）を省略する。ｐ型半導体領域２１を省略することによって、アバランシェ降伏時に中性ベース領域（ｎ^-型単結晶シリコン層１Ｂをコレクタとし、ｐ^-型半導体領域１０をベースとし、ｎ⁺型半導体領域１２をエミッタとする寄生ｎｐｎ型バイポーラトランジスタのエミッタ直下のベースのうち空乏化していない領域）が狭くなり、本実施の形態２のトレンチゲート型パワーＭＩＳＦＥＴにおいて所望のアバランシェ耐量を確保し難くなることが懸念されるが、ｎ型半導体領域２２の形成される深さを変えることで所望のアバランシェ耐量を確保することが可能となる。すなわち、ｎ型半導体領域２２の形成される深さが浅くなることで耐圧が低下し、アバランシェ降伏時の空乏層幅は狭くなり中性ベース領域は広くなるので、アバランシェ耐量は向上する。一方、ｎ型半導体領域２２の形成される深さを深くすることで耐圧が向上するのでアバランシェ降伏時の空乏層幅は広くなり中性ベース領域は狭くなるのでアバランシェ耐量はやや低下する。このような関係になるので必要に応じてｎ型半導体領域２２の形成される深さを設定すればよい。

上記の本実施の形態２によれば、前記実施の形態１において形成したｐ型半導体領域２１（図７参照）を省略することによって、前記実施の形態１に比べて半導体装置の製造工程数を削減することが可能となる。それにより、本実施の形態２によれば、前記実施の形態１に比べて半導体装置の工期を短縮することができる。

（実施の形態３）
本実施の形態３の半導体装置は、前記実施の形態１、２の半導体装置と同様に、たとえばソース・ドレイン間の耐圧が約１００Ｖ以下であるｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。

本実施の形態３においては、トレンチゲート型パワーＭＩＳＦＥＴのゲート絶縁膜である酸化シリコン膜６を容量絶縁膜とし、ゲート電極８を容量電極とする寄生容量を低減し、トレンチゲート型パワーＭＩＳＦＥＴのスイッチング速度を向上するために、前記実施の形態１、２に比べて溝５を浅く形成したものである。このような場合には、図１４に示すように、ｐ型半導体領域２１を省略し、ｐ^＋型半導体領域２０をｐ⁻型半導体領域１０とｎ⁻型単結晶シリコン層１Ｂ（ｎ型半導体領域２２）との接合面に達するように形成するものである。それにより、ｐ^＋型半導体領域２０とｎ型半導体領域２２との接合によるアバランシェ降伏点を積極的に形成し、そのアバランシェ降伏点から電子電流がｎ^＋型単結晶シリコン基板１Ａに向かって流れ、正孔電流がｐ^＋型半導体領域２０に向かって流れるようにする。それにより、ｎ⁻型単結晶シリコン層１Ｂをコレクタとし、ｐ⁻型半導体領域１０をベースとし、ｎ^＋型半導体領域１２をエミッタとする寄生ｎｐｎ型バイポーラトランジスタの動作を抑制することができるので、本実施の形態３のトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上することができる。また、溝５が浅くなっているので、ｐ^＋型半導体領域２０およびｎ型半導体領域２２を形成する際の不純物イオン導入に要するエネルギーを前記実施の形態１、２に比べて増加する必要がない。それにより、ｐ^＋型半導体領域２０およびｎ型半導体領域２２の形成時における不純物イオンの基板の主面に平行な方向における分布幅の拡大を抑制することができるので、本実施の形態３のトレンチゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上しつつ、トレンチゲート型パワーＭＩＳＦＥＴのセルピッチを縮小することが可能となる。

また、図１５に示すように、ｎ型半導体領域２２も省略し、ｐ^＋型半導体領域２０とｎ⁻型単結晶シリコン層１Ｂとによる接合でアバランシェ降伏点を形成してもよい。それにより、図１４に示した構造とする場合に比べて、半導体装置の製造工程数を削減することができる。また、半導体装置の製造工程数を削減することができる一方で、ｐ^＋型半導体領域２０とｎ⁻型単結晶シリコン層１Ｂとによる接合を確実に形成する必要から、図１４に示した構造よりもｐ^＋型半導体領域２０を深く形成する必要がある。そのため、図１４に示した構造とした方が溝５の側面から離れた位置にアバランシェ降伏点を形成できるので、図１５に示した構造とした場合よりトレンチゲート型パワーＭＩＳＦＥＴのしきい値電圧およびオン抵抗などの特性を悪化させ難くすることができる。

（実施の形態４）
本実施の形態４の半導体装置は、たとえばソース・ドレイン間の耐圧が約１００Ｖ以下であるｎチャネル型のプレーナゲート型パワーＭＩＳＦＥＴを有するものである。

図１６および図１７は、本実施の形態４のプレーナゲート型パワーＭＩＳＦＥＴの要部断面を図示したものである。本実施の形態４においては、前記実施の形態１〜３で説明したようなゲート電極８を形成するための溝５（たとえば図１１および図１３〜図１５参照）を設けずに、ゲート電極８は、基板上において、隣り合う２つのｐ^-型半導体領域１０の間に配置されるように形成されている。

図１６に示した構造では、コンタクト溝１５は、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１４および基板をエッチングすることで形成されている。また、図１７に示した構造では、以下のような方法でコンタクト溝１５が形成されている。まず、ゲート電極８をエッチングによってパターニングする前に、たとえば基板上に酸化シリコン膜を堆積し、その酸化シリコン膜もゲート電極８の形成時にパターニングしてキャップ絶縁膜（第１絶縁膜）９Ａを形成する。次いで、基板上に酸化シリコン膜を堆積し、その酸化シリコン膜を異方的にエッチングすることでゲート電極８およびキャップ絶縁膜９Ａの側壁にサイドウォールスペーサ（第１絶縁膜）１４Ａを形成する。次いで、キャップ絶縁膜９Ａおよびサイドウォールスペーサ１４Ａをマスクとして基板をエッチングし、自己整合的にコンタクト溝１５を形成している。なお、その他の構造については、前記実施の形態１のトレンチゲート型パワーＭＩＳＦＥＴと同様であるので、その説明は省略する。

このような本実施の形態４のプレーナゲート型パワーＭＩＳＦＥＴにおいても、前記実施の形態１のトレンチゲート型パワーＭＩＳＦＥＴと同様に、ｐ型半導体領域２１とｎ型半導体領域２２との接合によるアバランシェ降伏点を積極的に形成することで、そのアバランシェ降伏点から電子電流がｎ⁺型単結晶シリコン基板１Ａに向かって流れ、正孔電流がｐ⁺型半導体領域２０に向かって流れるようにしてる。それにより、ｎ^-型単結晶シリコン層１Ｂをコレクタとし、ｐ^-型半導体領域１０をベースとし、ｎ⁺型半導体領域１２をエミッタとする寄生ｎｐｎ型バイポーラトランジスタの動作を抑制することができるので、本実施の形態４のプレーナゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上することができる。

また、前記実施の形態１と同様に、ｐ型半導体領域２１の形成時において、不純物イオンの基板の主面に平行な方向における分布幅の拡大を抑制することができる。それにより、本実施の形態４のプレーナゲート型パワーＭＩＳＦＥＴのアバランシェ耐量を向上しつつ、プレーナゲート型パワーＭＩＳＦＥＴのセルピッチを縮小することが可能となる。

また、前記実施の形態１と同様に、セルピッチの縮小化によって、セルを高密度に形成することが可能となるので、セルの高密度化によってプレーナゲート型パワーＭＩＳＦＥＴのチャネルの並列接続数が増加し、チャネル抵抗を低減することができる。すなわち、チャネル抵抗を低減することによって、プレーナゲート型パワーＭＩＳＦＥＴのオン抵抗についても低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１では、トレンチゲート型パワーＭＩＳＦＥＴのゲート電極が形成されれる溝およびゲート電極を形成した後に、チャネルとなるｐ^-型半導体領域を形成する製造工程について説明したが、そのｐ^-型半導体領域を形成した後にゲート電極が形成されれる溝およびゲート電極を形成してもよい。

本発明の半導体装置は、アバランシェ耐量の大きいパワーＭＩＳＦＥＴを有するので、たとえば過大なスパイク電圧が発生しても破壊しないスイッチングレギュレータなどのパワースイッチングに適用することができる。

本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７中のＡ−Ａ線に沿った基板の深さと基板に導入された不純物イオンの濃度との関係を示す説明図である。 図７中のＢ−Ｂ線に沿った基板の深さと基板に導入された不純物イオンの濃度との関係を示す説明図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態２である半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置の要部断面図である。 本発明の実施の形態４である半導体装置の要部断面図である。 本発明の実施の形態４である半導体装置の要部断面図である。 本発明者らが検討した半導体装置の要部断面図である。

符号の説明

１Ａ ｎ⁺型単結晶シリコン基板
１Ｂ ｎ^-型単結晶シリコン層（第１半導体層）
３ 酸化シリコン膜
５ 溝（第２溝部）
６ 酸化シリコン膜（第２絶縁膜）
７ 多結晶シリコン膜（導電体）
８ ゲート電極
９ 酸化シリコン膜
９Ａ キャップ絶縁膜（第１絶縁膜）
１０ ｐ^-型半導体領域（第２半導体層）
１２ ｎ⁺型半導体領域（第３半導体層）
１４ 絶縁膜（第１絶縁膜）
１４Ａ サイドウォールスペーサ（第１絶縁膜）
１５ コンタクト溝（第１溝部）
２０ ｐ⁺型半導体領域（第５半導体層）
２１ ｐ型半導体領域（第６半導体層）
２２ ｎ型半導体領域（第４半導体層）
２３ ソースパッド（ソース電極（第１電極））
１０１ 半導体基板
１０２ エピタキシャル層
１０３ チャネル層
１０４ ｎ型半導体層
１０５ ｐ型半導体層
１０６ 溝部
１０７ ゲート酸化膜
１０８ 絶縁膜
１０９ 孔部
１１０ ゲート電極
ＣＨＰ チップ領域
ＧＬ ゲート配線
ＧＰ ゲートパッド
Ｌ１、Ｌ２、Ｌ３ 配線
ＴＨＲ 酸化シリコン膜（第３絶縁膜）

Claims (10)

1. 複数のＭＩＳＦＥＴが形成された半導体基板を有する半導体装置であって、
   前記半導体基板の主面に形成された第１導電型の第１半導体層と、
   前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の複数の第２半導体層と、
   前記第２半導体層上に形成された前記第１導電型の複数の第３半導体層と、
   平面で隣り合う前記第３半導体層間に形成されたゲート電極と、
   前記第３半導体層および前記ゲート電極上に形成された第１絶縁膜と、
   平面で隣り合う前記ゲート電極間に配置されるように前記第１絶縁膜に形成され、かつ前記第３半導体層に接する複数の第１溝部と、
   平面で隣り合う前記ゲート電極間において、前記第１半導体層内に形成され、かつ前記第１溝部の底部に自己整合的に形成された前記第１導電型の第４半導体層と、
   前記第２半導体層内にて前記第１溝部の底部に接するように形成され、かつ前記第１溝部の底部に自己整合的に形成された前記第２導電型の第５半導体層と、
   前記第４半導体層と前記第５半導体層との間に、前記第４半導体層および前記第５半導体層に接するように形成され、かつ前記第１溝部の底部に自己整合的に形成された前記第２導電型の第６半導体層と、
   前記第１溝部の内部に形成され、前記第３半導体層および前記第５半導体層と電気的に接続する第１電極とを有し、
   前記第１溝部は、前記半導体基板の主面から前記第３半導体層を貫通するように形成され、
   前記第１半導体層および前記第３半導体層は、前記ＭＩＳＦＥＴのソースまたはドレインを形成し、前記第２半導体層はチャネル形成領域を形成し、
   前記第４半導体層の不純物濃度は、前記第１半導体層の不純物濃度より高く、
   前記第６半導体層の不純物濃度は、前記第５半導体層の不純物濃度より低いことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記ゲート電極は、平面で隣り合う前記第１溝部間にて前記半導体基板の主面から前記第２半導体層を貫通するように形成された第２溝部内に形成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第５半導体層は前記第１溝部の底部を覆うように、前記第１溝部の底部は前記第５半導体層内に形成されることを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記ドレインと前記ソースとの間の耐圧は、１００Ｖ以下であることを特徴とする半導体装置。
5. 請求項２記載の半導体装置において、
   隣り合う前記ＭＩＳＦＥＴは、１μｍ以下のピッチで形成されていることを特徴とする半導体装置。
6. 複数のＭＩＳＦＥＴを有する半導体装置の製造方法であって、
   （ａ）半導体基板の主面に第１導電型の第１半導体層を形成する工程、
   （ｂ）前記半導体基板に前記第１導電型とは逆の第２導電型の不純物を導入して前記第１半導体層上に前記第２導電型の第２半導体層を形成する工程、
   （ｃ）前記半導体基板上にゲート電極を形成する工程、
   （ｄ）前記第２半導体層上に前記第１導電型の第３半導体層を形成する工程、
   （ｅ）前記第３半導体層および前記ゲート電極上に第１絶縁膜を形成する工程、
   （ｆ）平面で隣り合う前記ゲート電極間に配置されるように、前記第１絶縁膜に前記第３半導体層に達する複数の第１溝部を形成する工程、
   （ｇ）前記第１溝部の底部から前記第２導電型の不純物を導入し、前記第２半導体層内にて前記第１溝部の底部に接するように前記第２導電型の第５半導体層を形成する工程、
   （ｈ）前記第１溝部の底部から前記第２導電型の不純物を導入し、前記第２半導体層内の前記第５半導体層の下部に前記第５半導体層に接するように前記第２導電型の第６半導体層を形成する工程、
   （ｉ）前記第１溝部の底部から前記第１導電型の不純物を導入し、前記第１半導体層内の前記第６半導体層の下部に前記第６半導体層に接するように前記第１導電型の第４半導体層を形成する工程、
   （ｊ）前記第１溝部の内部に、前記第３半導体層および前記第５半導体層と電気的に接続する第１電極を形成する工程、
   を含み、
   前記第１溝部は、前記半導体基板の主面から前記第３半導体層を貫通するように形成され、
   前記第３半導体層は、平面で隣り合う前記第３半導体層間に前記ゲート電極が配置されるように形成し、
   前記第４半導体層は、前記第４半導体層の不純物濃度が前記第１半導体層の不純物濃度より高くなるように形成し、
   前記第６半導体層は、前記第６半導体層の不純物濃度が前記第５半導体層の不純物濃度より低くなるように形成し、
   前記第１半導体層および前記第３半導体層をソースまたはドレインとし、前記第２半導体層をチャネル形成領域とするＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記（ｃ）工程は、前記（ｂ）工程より前に行い、
   （ｃ１）前記半導体基板の主面に第２溝部を形成する工程、
   （ｃ２）前記第２溝部内に第２絶縁膜を形成する工程、
   （ｃ３）前記第２絶縁膜の存在下で前記第２溝部内に導電体を埋め込み、前記ゲート電極を形成する工程、
   を含み、前記第２半導体層は、前記第２溝部が前記第２半導体層を貫通するように形成することを特徴とする半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法において、
   前記（ｃ）工程は、前記（ｂ）工程より後に行い、
   （ｃ１）前記半導体基板の主面に前記第２半導体層を貫通する第２溝部を形成する工程、
   （ｃ２）前記第２溝部内に第２絶縁膜を形成する工程、
   （ｃ３）前記第２絶縁膜の存在下で前記第２溝部内に導電体を埋め込み、前記ゲート電極を形成する工程、
   を含むことを特徴とする半導体装置の製造方法。
9. 請求項６記載の半導体装置の製造方法において、
   前記（ｈ）工程における前記不純物導入時および前記（ｉ）工程における前記不純物導入時には、前記半導体基板の主面に垂直な方向から所定の第１の角度だけ傾いた方向から前記不純物を導入することを特徴とする半導体装置の製造方法。
10. 請求項６記載の半導体装置の製造方法において、
    前記（ｈ）工程における前記不純物導入時および前記（ｉ）工程における前記不純物導入時には、前記半導体基板上に第３絶縁膜を形成し、前記第３絶縁膜を通して前記不純物を導入することを特徴とする半導体装置の製造方法。

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