JP4813778B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000010410 layer Substances 0.000 claims description 295
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 95
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 95
- 239000000758 substrate Substances 0.000 claims description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 71
- 229910052710 silicon Inorganic materials 0.000 claims description 71
- 239000010703 silicon Substances 0.000 claims description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 42
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 22
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 20
- 229910052802 copper Inorganic materials 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000000203 mixture Substances 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 9
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 34
- 230000008033 biological extinction Effects 0.000 description 29
- 239000007789 gas Substances 0.000 description 18
- 238000001228 spectrum Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000031700 light absorption Effects 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 241000293849 Cordylanthus Species 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 238000003848 UV Light-Curing Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 2
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
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Description
本発明は、半導体装置とその製造方法に関し、特にシャロートレンチアイソレーション（ＳＴＩ）を有する半導体装置とその製造方法に関する。
半導体装置における素子分離方法の１つとして、局所酸化（local oxidation ofsilicon、ＬＯＣＯＳ）が用いられていた。局所酸化は、シリコン基板上にバッファ層として酸化シリコン層を形成した後、窒化シリコン層を酸化防止マスク層として形成し、窒化シリコン層をパターニングした後、シリコン基板の表面を熱酸化する技術である。
シリコン基板を熱酸化する際、酸素、水分等の酸化種が窒化シリコン層端部下のバッファ酸化シリコン層中にも侵入し、窒化シリコン層端部下のシリコン基板表面も酸化させ、バーズビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成する。バーズビークの形成された領域は、実質的に素子形成領域（活性領域）として使用できなくなるため、素子形成領域が狭くなる。
又、種々の寸法の開口を有する窒化シリコン層を形成し、基板表面を熱酸化すると、開口部寸法の狭いシリコン基板表面に形成される酸化シリコン層の厚さは開口部寸法の広いシリコン基板表面に形成される酸化シリコン層の厚さよりも小さくなる。これをシニング（thinning）と呼ぶ。
半導体装置の微細化に伴い、バーズビークやシニングにより、半導体基板の全面積中で素子形成領域として使用できない面積の割合が増加する。すなわち、素子形成領域が狭められる割合が増加し、半導体装置の高集積化の妨げとなる。
素子分離領域を形成する技術として、半導体基板表面にトレンチ（溝）を形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション（ＴＩ）技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタＬＳＩに用いられていた。
バーズビーク、シニングが共に生じないため、トレンチアイソレーションのＭＯＳトランジスタＬＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩ程深い素子分離は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅いトレンチで素子分離を行うことができる。この構造をシャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
特許文献１は、シリコン基板上にパッド酸化膜、パッド窒化膜を形成し、レジストパターンを用いた異方性エッチングでトレンチを作成し、トレンチ内壁を熱酸化した後、厚さ５ｎｍ以下の（熱燐酸が入り込まない厚さの）窒化シリコン層ライナを堆積し、その上に埋め込み酸化シリコン層を堆積し、パッド窒化膜を熱燐酸で除去することを開示する。
特許文献２は，素子分離用にシリコン基板にトレンチを形成し、トレンチ内壁上に酸化シリコン層、窒化シリコン層のライナを形成し、窒化シリコン層のライナの上部を除去して窒化シリコン層の上端を引き下げることを開示する。
非特許文献１は、素子分離用トレンチの内壁上に形成した窒化シリコン膜ライナの上端を引き下げると共に，ゲート電極を覆ってシリコン基板上に窒化シリコン膜のコンタクトエッチストッパ層を形成する構成において，両窒化シリコン膜のストレスを制御することにより、ＭＯＳトランジスタの駆動電流を改良することを報告している。
ＳＴＩによる素子分離は、微細化に適しているが、ＳＴＩ独自の問題も生じる。ＳＴＩ独自の問題を低減することのできる新たな技術が求められている。
本発明の目的は、信頼性高く、特性の優れた半導体装置とその製造方法を提供することである。
本発明の他の目的は、酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供することである。
本発明のさらに他の目的は、窒化シリコン層ライナ、窒化シリコン層コンタクトエッチストッパにより適切な応力を付与してオン電流を増加させると共に、リーク電流の増加を抑制することのできる半導体装置とその製造方法を提供することである。
本発明の一観点によれば、
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上方に形成され、第２の紫外光遮蔽能を有する窒化シリコン層の遮光膜と、
を有し、
前記第２の紫外光遮蔽能は、前記第１の紫外光遮蔽能よりも高いことを特徴とする半導体装置
が提供される。
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上方に形成され、第２の紫外光遮蔽能を有する窒化シリコン層の遮光膜と、
を有し、
前記第２の紫外光遮蔽能は、前記第１の紫外光遮蔽能よりも高いことを特徴とする半導体装置
が提供される。
本発明の他の観点によれば、
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上に形成され，第２の紫外光遮蔽能を有する酸化シリコン系絶縁層の下層層間絶縁膜と、
前記下層層間絶縁膜を貫通し，前記ｐチャネルＭＯＳトランジスタに達する導電性プラグと、
前記導電性プラグを覆って，前記下層層間絶縁膜の上方に形成され、前記第１、第２の紫外光遮蔽能よりも高い第３の紫外光遮蔽能を有する有機絶縁層の中層層間絶縁膜と、
前記中層層間絶縁膜を貫通し，前記導電性プラグに達する配線と、
を有する半導体装置
が提供される。
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上に形成され，第２の紫外光遮蔽能を有する酸化シリコン系絶縁層の下層層間絶縁膜と、
前記下層層間絶縁膜を貫通し，前記ｐチャネルＭＯＳトランジスタに達する導電性プラグと、
前記導電性プラグを覆って，前記下層層間絶縁膜の上方に形成され、前記第１、第２の紫外光遮蔽能よりも高い第３の紫外光遮蔽能を有する有機絶縁層の中層層間絶縁膜と、
前記中層層間絶縁膜を貫通し，前記導電性プラグに達する配線と、
を有する半導体装置
が提供される。
本発明のさらに他の観点によれば、
（ａ）シリコン基板表面を選択的にエッチングし、活性領域を画定するトレンチを形成する工程と、
（ｂ）前記トレンチ内に露出したシリコン基板表面上方に窒化シリコン層のライナ絶縁層を形成する工程と、
（ｃ）前記ライナ絶縁層の画定する凹部を埋め込んで、絶縁物の素子分離領域を形成する工程と、
（ｄ）前記活性領域にｐチャネルＭＯＳトランジスタを形成する工程と、
（ｅ）前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に第１の紫外線光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層を形成する工程と，
（ｆ）前記コンタクトエッチストッパ層上方に、前記第１の紫外光遮蔽能よりも高い第２の紫外光線遮蔽能を有する窒化シリコン層の遮光膜を形成する工程と，
を含む半導体装置の製造方法
が提供される。
（ａ）シリコン基板表面を選択的にエッチングし、活性領域を画定するトレンチを形成する工程と、
（ｂ）前記トレンチ内に露出したシリコン基板表面上方に窒化シリコン層のライナ絶縁層を形成する工程と、
（ｃ）前記ライナ絶縁層の画定する凹部を埋め込んで、絶縁物の素子分離領域を形成する工程と、
（ｄ）前記活性領域にｐチャネルＭＯＳトランジスタを形成する工程と、
（ｅ）前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に第１の紫外線光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層を形成する工程と，
（ｆ）前記コンタクトエッチストッパ層上方に、前記第１の紫外光遮蔽能よりも高い第２の紫外光線遮蔽能を有する窒化シリコン層の遮光膜を形成する工程と，
を含む半導体装置の製造方法
が提供される。
窒化シリコン層ライナを備えたＳＴＩに紫外線が照射されることを防止でき、リーク電流が低減する。
本発明の実施例の説明に先立ち、本発明者らの研究結果を説明する。シリコン基板表面上にバッファ酸化シリコン層を介して窒化シリコン層を形成し、その上にレジストパターンを形成して、シャロートレンチをエッチングし、トレンチ内に露出したシリコン表面を熱酸化し、その上に窒化シリコン層のライナを形成し、高密度プラズマ（ＨＤＰ）ＣＶＤでトレンチ内に酸化シリコンを埋め込み、シリコン基板表面上の不要絶縁膜を化学機械研磨（ＣＭＰ）で除去してシャロートレンチアイソレーション（ＳＴＩ）を形成した。ＳＴＩに画定された活性領域内にＭＯＳトランジスタを形成し、その上に多層電極を形成したところ、リーク電流が流れることが判った。
ＳＴＩは、活性領域と接する酸化シリコン層のライナ層と、その上に形成された窒化シリコン層のライナ層と、その上に形成された酸化シリコン層とを有する。酸化膜−窒化膜の界面は、電荷をトラップできる性質を有する。リーク電流の原因としてＳＴＩの帯電が考えられる。ＳＴＩに紫外線が入射すると、励起された電子が窒化膜界面に達し、トラップされる可能性がある。
多層配線形成工程においては、レジスト層を紫外線（ＵＶ）ランプを用いたＵＶキュアで硬化している。ＵＶキュアの際、紫外線がＳＴＩにまで入射し、電荷を誘起することが考えられる。多層配線を形成するためには、多数回のマスク工程を行う。多数回のＵＶ照射によりＳＴＩが帯電することが考えられる。また、誘電率の低い絶縁層としてＳｉＯＣ層や、銅拡散防止能を有するエッチストッパ層としてＳｉＣ層をＰＥ−ＣＶＤで形成すると、プラズマから発した紫外線がシリコン基板を照射するであろう。多層配線形成工程において、紫外線がシリコン基板に向かって照射されることは避けがたいと考えられる。
多層配線とシリコン基板との間に紫外線遮蔽能の高い層が存在すれば、紫外線がＳＴＩに入射することを抑制できるであろう。そこで、多層配線の下方の絶縁層として用い得る種々の材料膜を形成し、その光学的消衰係数を測定した。
図１Ａ，１Ｂ，１Ｃは、種々の窒化シリコン層（第１、第２、第３のサンプル）の消衰係数のスペクトルである。光吸収は、膜厚と消衰係数との積に対して指数関数的に増大するので、消衰係数の差が大きいと光吸収の差は著しく大きくなる。
図１Ａは、第１のサンプルの窒化シリコン層の消衰係数のスペクトルであり、第１の窒化シリコン層は以下の方法で作成した。プラズマ（ＰＥ）ＣＶＤ装置として、ノベラス社製「Concept2 sequal」を用い、成膜条件として上部高周波ＲＦ電力４４０Ｗ、下部低周波ＲＦ電力５５０Ｗ、反応室内圧力２．６ ｔｏｏｒ、温度４００℃とし、ソースガスとして、ＳｉＨ４：４８０ｓｃｃｍ、Ｎ２：１６００ｓｃｃｍ、ＮＨ３：４０００ｓｃｃｍを流し、窒化シリコン層を成膜した。スペクトルｓ１が第１のサンプルの測定から得た消衰係数である。波長４００ｎｍ以下で吸収が見られるが、強度は高くない。
図１Ｂは、第２のサンプルの窒化シリコン層の消衰係数のスペクトルであり、第２の窒化シリコン層は以下の方法で作成した。ＰＥ−ＣＶＤ装置として、アプライドマテリアル社製「Centura Dxz」を用い、成膜条件としてＲＦ電力１２０Ｗ、圧力２．５ｔｏｏｒ、温度４００℃とし、ソースガスとしてＳｉＨ４：２６０ｓｃｃｍ、ＮＨ３：２４０ｓｃｃｍ、Ｎ２：９００ｓｃｃｍを流し、窒化シリコン層を成膜した。第１のサンプルと比較して、ＳｉソースのＳｉＨ４に対するＮＨ３、Ｎ２の流量が大幅に少ない。第２のサンプルは、Ｓｉリッチの組成を有し、第１のサンプルより高いＳｉ組成を有すると考えられる。スペクトルｓ２が、第２のサンプルの測定から得た消衰係数である。可視光領域から光吸収が認められ、波長が短くなるに連れ、消衰係数は増大し続けている。波長４００ｎｍでは第１の窒化シリコン層の波長３００ｎｍの消衰係数より高くなっている。波長３００ｎｍではかなり強い光吸収がある。
図１Ｃは、第３のサンプルの窒化シリコン層の消衰係数のスペクトルであり、第３の窒化シリコン層は以下の方法で作成した。ＰＥ−ＣＶＤ装置として、アプライドマテリアル社製「Centura Dxz」を用い、成膜条件としてＲＦ電力３２０Ｗ、圧力４．５ｔｏｏｒ、温度４００℃とし、ソースガスとしてＳｉＨ４：３２ｓｃｃｍ、Ｎ２Ｏ：４８０ｓｃｃｍ、Ｈｅ：４５００ｓｃｃｍを流し、窒化シリコン層を成膜した。窒化性ガスがＮ２Ｏに変更され、ＲＦ電力、圧力を高くしている。スペクトルｓ３が、第３のサンプルの測定から得た消衰係数である。第２のサンプル同様可視光領域から光吸収が認められ、波長が短くなるに連れ、消衰係数はさらに強く増大し続けている。波長５００ｎｍでは第１の窒化シリコン層の波長３００ｎｍの消衰係数とほぼ同等の消衰係数となっている。波長３００〜４００ｎｍの消衰係数は、第２のサンプルの約３倍以上である。紫外光領域で、著しく強い光吸収がある。第３のサンプルは、第１のサンプルより高いＳｉ組成を有すると考えられる。第３のサンプルのＳｉ組成は、第２のサンプルのＳｉ組成よりさらに高いであろう。
図２Ａ，２Ｂ，２Ｃは、他の絶縁膜としてＰＥ−ＣＶＤにより作成したＳｉＯＣ膜（第４のサンプル）、ＰＥ−ＣＶＤにより作成したＳｉＣ膜（第５のサンプル）、塗布法で作成したポリアリルエーテル膜（第６のサンプル）の消衰係数のスペクトルを示す。
図２Ａは、第４のサンプルのＳｉＯＣ膜の消衰係数のスペクトルであり、第４のサンプルのＳｉＯＣ膜は以下の方法で作成した。ＰＥ−ＣＶＤ装置として、ノベラス社製「Concept2 sequal」を用い、成膜条件として上部高周波ＲＦ電力６００Ｗ、下部低周波ＲＦ電力４００Ｗ、反応室内圧力４．０ ｔｏｏｒ、温度４００℃とし、ソースとして、ＣＯ２：５０００ｓｃｃｍ、テトラメチルシクロテトラシロキサン５ｃｃ／ｓｅｃを流し、ＳｉＯＣ膜を成膜した。スペクトルｓ４が、第４のサンプルの測定から得た消衰係数である。波長３００ｎｍ以下で僅かな光吸収が認められるものの、紫外光領域に対する光吸収はほとんどないと言える。
図２Ｂは、第５のサンプルのＳｉＣ膜の消衰係数のスペクトルであり、第５のサンプルのＳｉＣ膜は以下の方法で作成した。プラズマ（ＰＥ）ＣＶＤ装置として、ノベラス社製「Concept2 sequal」を用い、成膜条件として上部高周波ＲＦ電力６００Ｗ、下部低周波ＲＦ電力４００Ｗ、反応室内圧力１．８ ｔｏｏｒ、温度４００℃とし、ソースガスとして、テトラメチルシラン：５００ｓｃｃｍ、ＣＯ２：２５００ｓｃｃｍを流し、ＳｉＣ膜を成膜した。スペクトルｓ５が、第５のサンプルの測定から得た消衰係数である。波長４００ｎｍから紫外光に対する光吸収が増加し始めているが、波長３００ｎｍでの消衰係数は第１のサンプルのＳｉＮ膜より低い。波長２４０ｎｍ程度以下で消衰係数は急激に増大している。この吸収帯とＵＶランプの波長域との重なりは少ないであろう。ＵＶランプで照射される紫外光領域に対する光吸収は第１のサンプルと同等以下であろう。
図２Ｃは、第６のサンプルのポリアリルエーテル膜の消衰係数のスペクトルであり、第６のサンプルのポリアリルエーテル膜は以下の方法で作成した。ポリアリルエーテルとして、ダウ・ケミカル社製ＳｉＬＫ（登録商標）を用いた。スピンコート法により、シリコンウエハ上にポリアリルエーテル膜を成膜し、ホットプレート上３００℃でベークした後、Ｎ２雰囲気の炉中で４００℃のアニールを行なった。スペクトルｓ６が、第６のサンプルの測定から得た消衰係数である。波長４００ｎｍでは、ほとんど光吸収はないが、波長３５０ｎｍ程度以下で消衰係数が増大し、波長３００ｎｍでは第１のサンプルの２倍程度の消衰係数となっている。
図３Ａは、第１の実施例による半導体装置の構成を概略的に示す断面図である。シリコン基板１１の表面部に、シャロートレンチ１２を形成する。例えば、シリコン基板１１の表面上に、厚さ９〜２１ｎｍ、例えば厚さ１０ｎｍの酸化シリコン層を熱酸化により形成する。酸化シリコン層の上に、厚さ１００〜１５０ｎｍ,例えば厚さ１１０ｎｍの窒化シリコン層を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ2Ｈ2とＮＨ3を用い、温度７５０℃〜８００℃で行う。成膜する厚さが比較的厚いので、成膜温度を高めに設定し、成膜速度を上げている。
窒化シリコン層の上に、活性領域（素子形成領域）上を覆うレジストパターンを形成する。レジストパターンの開口部が素子分離領域を画定する。開口部の幅は、例えば０．１〜１μｍである。レジストパターンをエッチングマスクとし、窒化シリコン層、酸化シリコン層をエッチングする。レジストマスクは、ここで除去してもよい。エッチされた窒化シリコン層をエッチングマスクとしてシリコン基板１１を反応性イオングエッチング（ＲＩＥ）により異方性エッチングする。シリコン基板１１は、例えば深さ３００ｎｍエッチングされてトレンチ１２を形成する。なお、窒化シリコン層、酸化シリコン層のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして行う。シリコン基板１１のエッチングは、ＨＢｒ、Ｏ2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチングガスとして行う。
トレンチ１２の表面に露出したシリコン基板表面を熱酸化して例えば厚さ３ｎｍの酸化シリコン層ライナ１３を形成する。トレンチ１２内に露出していたシリコン表面は、全て酸化シリコン層ライナ１３により覆われる。さらに、引張応力を内蔵する窒化シリコン層ライナ１４をＬＰＣＶＤにより形成する。窒化シリコン層ライナ１４の厚さは、厚いほど強い応力を与えられるが、厚くしすぎると残る間口が狭くなり、ＨＤＰ酸化シリコン膜でも埋め込みが困難になる。窒化シリコン層ライナ１４の厚さは、例えば２０ｎｍとする。ＬＰＣＶＤは、ＳｉＣｌ2Ｈ2、ＮＨ3の混合ガスをソースガスとし、温度６８０度未満、例えば６５０℃程度で行う。成膜する厚さが比較的薄いので成膜温度を比較的低温に設定し、成膜速度を下げている。ソースガスとして、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）、テトラクロルシラン（ＳｉＣｌ4）とアンモニア、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア等を用いてもよい。形成される窒化シリコンのライナ層は、１.２ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有する。この応力は、後述する緻密化の熱処理を行った埋め込み酸化シリコン層の応力と逆方向である。ＳｉＮ層ライナを形成した後、ラピッドサーマルアニール（ＲＴＡ）等により、１０００℃〜１１５０℃の熱処理を行ってもよい。例えば、Ｎ2雰囲気中で１０００℃、３０秒間の熱処理を行い、ＳｉＮ層の引張り応力を２０〜３０％増大することができる。
レジスト同等組成の有機物をトレンチ内に充填し、上部を除去して窒化シリコン層ライナの上部を露出し、 窒化シリコン層ライナ１４の上部を選択的に除去する。高密度プラズマ（ＨＤＰ）ＣＶＤ装置内で窒化シリコンのライナ層１４を形成した基板に４００℃〜４５０℃で１〜５分のプレアニールを行い、引き続き同一室内でＨＤＰＣＶＤにより、酸化シリコン層１５を形成し、トレンチ内を埋め込む。例えば、深さ３００ｎｍのトレンチを形成した場合、埋め込み酸化シリコン層１５の厚さは、平坦部で５００ｎｍ程度に選択する。
酸化シリコン層１５の形成は、ＳｉＨ4と酸素の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソースガスとして行う。酸化シリコン層１５の成長後、約１０００℃のアニールを行ない、酸化シリコン層１５を緻密化する。アニールを経たトレンチ内の酸化シリコン層１５の層質は熱酸化層とほぼ同じになる。緻密化された酸化シリコン層は、圧縮応力を生じるが、この圧縮応力と窒化シリコン層ライナの引張り応力は逆方向であり、圧縮応力は引張り応力により相殺される。圧縮応力による電子移動度の低下が低減される。
シリコン基板表面上の不要絶縁層を化学機械研磨（ＣＭＰ）で除去し、ＳＴＩを形成する。基板表面上の窒化シリコン層が研磨のストッパとして機能する。ＣＭＰの代わりに、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよい。ストッパとして用いた窒化シリコン層を熱リン酸によりエッチングする。その後、シリコン基板１１表面上の酸化シリコン層を希フッ酸により除去する。
シリコン基板１１の表面を熱酸化して犠牲酸化層を成長する。犠牲酸化層をスルー酸化層として用い、シリコン基板１１表面領域にイオン注入を行ない、イオン注入された不純物を活性化してＳＴＩで画定された活性領域に所定導電型のウエルを形成する。例えばｎチャネルＭＯＳトランジスタ形成用のｐ型ウエルＷｐ、ｐチャネルＭＯＳトランジスタ形成用のｎ型ウエルＷｎとをレジストマスクを用いた別個のイオン注入で形成する。ウエルＷｎ、Ｗｐを形成した後、犠牲酸化層を希フッ酸により除去する。
活性領域表面にゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、例えば熱酸化膜を窒化した厚さ２ｎｍ以下の酸化窒化シリコン層である。ゲート絶縁膜として、ＨｆＯ２等の高誘電率材料を用いた構成を採用することも可能である。ゲート絶縁膜１６の上に多結晶シリコン層（不純物注入によりｎ型多結晶シリコン層１７ｎ、ｐ型多結晶シリコン層１７ｐとなる層）を熱ＣＶＤで堆積し、パターニングして絶縁ゲート電極を形成する。ｐ−ＭＯＳ領域（ｎ型ウエルＷｎ）をレジストでマスクし、ｎ−ＭＯＳ領域（ｐ型ウエルＷｐ）にｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域１８ｎを形成する。同様、ｎ−ＭＯＳ領域（ｐ型ウエルＷｐ）をレジストマスクで覆い、ｐ−ＭＯＳ領域（ｎ型ウエルＷｎ）にｐ型不純物を浅くイオン注入し、ｐ型エクステンション領域１８ｐを形成する。ゲート電極を覆ってシリコン基板上に酸化シリコン等の絶縁層を堆積し、異方性エッチング（ＲＩＥ）を行うことによりゲート電極側壁上にのみサイドウォールＳＷを残す。
サイドウォールＳＷ形成後、ｎ−ＭＯＳ領域（ｐ型ウエルＷｐ）、ｐ−ＭＯＳ領域（ｎ型ウエルＷｎ）に対してそれぞれ選択的にｎ型不純物、ｐ型不純物をイオン注入し、ｎ型ソース／ドレイン拡散層２１ｎ、ｐ型ソース／ドレイン拡散層２１ｐを作成する。多結晶シリコンのゲート電極にも不純物が注入され、ｎ型ゲート電極１７ｎ、ｐ型ゲート電極１７ｐとなる。ゲート電極を覆って、基板表面にシリサイド反応可能な金属層を堆積し、シリサイド反応を行なわせることにより、ゲート電極表面及びソース／ドレイン拡散層表面にシリサイド層２３を形成する。このようにして、ＣＭＯＳトランジスタ構造が作成される。
なお、ＣＭＯＳトランジスタ構造としては、公知の種々の構成を用いることができる。一般的な半導体装置の構成とその製造工程に関しては、たとえばＵＳＰ６，７０７，１５６を参照できる。
ＣＭＯＳトランジスタ構造を覆って、シリコン基板上に窒化シリコン層のコンタクトエッチストッパ層２５を堆積する。この窒化シリコン層は、例えば以下の条件の熱ＣＶＤで作成する。熱ＣＶＤ装置としてアプライドマテリアル社製centuraを用い、圧力３００ｔｏｒｒ、温度６００℃でＮ２：５０００ｓｃｃｍ、ＮＨ３：７０００ｓｃｃｍ、Ｓｉ２Ｈ６：１９ｓｃｃｍを流し、コンタクトエッチストッパとしてシリコン基板表面に形成するのに適した品質の窒化シリコン層を熱ＣＶＤで成膜する。
コンタクトエッチストッパ層２５の上に、下層層間絶縁膜としてＰＳＧ（ホスホシリケートガラス）層２６をたとえば熱ＣＶＤで形成した。下層層間絶縁層２６、コンタクトエッチストッパ層２５を貫通したコンタクト孔２７を開口し、ＴｉＮ等のバリア層２８を堆積した後、Ｗ層２９を埋め込み、不要部をＣＭＰで除去し、導電性プラグを作成する。導電性プラグを埋め込んだ下層層間絶縁層２６の上に、上述の第２、第３のサンプルのような紫外線遮蔽能を有する窒化シリコン層３１をＰＥ−ＣＶＤにより厚さ約５０ｎｍ堆積する。
窒化シリコン層３１の上に、紫外線遮蔽能を有さないＳｉＯＣ層３２をＰＥ−ＣＶＤにより厚さ約１３０ｎｍ堆積する。ＳｉＯＣ層３２の上にレジストパターンを形成し、ＵＶ照射で硬化させる。たとえば、ＵＶキュア装置としてAxcelis社製Fusion200を用い、１１０℃、１０秒と２３０℃３０秒の二段ステップキュアを行なう。硬化したレジストパターンをマスクとして、ＳｉＯＣ層３２、ＳｉＮ層３１を貫通して配線用トレンチ３３を形成する。Ｔａ等のバリア層３４を堆積した後、銅層３５をメッキ等で埋め込み、不要部を除去して銅配線パターンを形成する。銅配線パターンを覆い、酸素遮蔽能、銅拡散防止能を有するＳｉＣ層３７をＰＥ−ＣＶＤにより厚さ約５０ｎｍ堆積する。必要に応じ、さらに層間絶縁層形成、ダマシン配線形成工程を繰り返し、多層配線を形成する。
図３Ｂは、比較サンプルの構成を概略的に示す断面図である。シリコン基板１１から、下層層間絶縁層２６、導電性プラグ２８，２９までの構成は、図３Ａと同様である。導電性プラグを形成した後、下層層間絶縁層２６の上に、ＳｉＯＣ層１３２をＰＥ−ＣＶＤにより、厚さ約１３０ｎｍ堆積する。ＳｉＯＣ層１３２に配線用トレンチ１３３を形成し、Ｔａ等のバリア層１３４を堆積した後、銅層１３５を埋め込む。不要金属層を除去した後、銅配線パターンを覆ってＳｉＣ層１３７をＰＥ−ＣＶＤにより厚さ５０ｎｍ形成する。すなわち、比較用サンプルは、図３Ａに示すサンプルと比べ、紫外線遮蔽能を有するＳｉＮ層３１を有さない点が異なる。
図４Ａは、図３Ａ、３Ｂに示すｐチャネルＭＯＳトランジスタの平面構成を概略的に示す。活性領域を囲んでトレンチ１２が形成され、トレンチ内壁に露出したＳｉ表面を熱酸化して酸化シリコン層ライナ１３が形成され、酸化シリコン層ライナ１３の上に窒化シリコン層ライナ１４が形成され、トレンチを埋め込んでＨＤＰ酸化シリコン層１５が形成されている。活性領域中間部を横断して、ゲート絶縁膜を介してｐ型多結晶シリコン層１７ｐのゲート電極が形成されている。ゲート電極１７ｐの両側には、ｐ型不純物がイオン注入されたソース／ドレインエクステンション領域１８ｐ、ソース／ドレイン拡散層２１ｐが形成されている。ゲート電極１７ｐ下には、ｎ型ウエル領域Ｗｎが残り、チャネル領域を構成する。
窒化シリコン層１４が電子をトラップすると、不純物濃度の高いソース／ドレイン領域２１ｐはほとんど影響を受けなくても、ｎ型チャネル領域Ｗｎは、負電荷の影響を受け、空乏層形成、反転層形成の可能性を有する。
図４Ｂは、図３Ａに示す実施例のサンプルと図３Ｂに示す比較例のサンプルのドレイン電流Ｉｄｓ対ゲート電圧Ｖｇの特性を示す。図３Ａに示す実施例のサンプルの特性ｓ１１は、ゲート電圧がオン状態では、ドレイン電流が飽和している。ゲート電圧の絶対値を減少するにつれ、ドレイン電流が減少を続け、オフ状態では極めて小さい値まで減少している。ゲート電圧を逆極性で増加すると、わずかに立ち上がる。これに対し、図３Ｂに示す比較例のサンプルの特性ｓ１２は、ほぼ等しい飽和電流を示す。ゲート電圧の絶対値の減少と共に、ある程度までドレイン電流Ｉｄｓが減少した後、ドレイン電流の減少は止まってしまい、リーク電流が存在することを示している。ＳＴＩ側面に負電荷が蓄積され、常時ターンオンされた寄生ＭＯＳトランジスタが生じていると考えられる。実施例のサンプルにおいては、寄生ＭＯＳトランジスタの発生が防止されているか、抑制されていると考えられる。ｎチャネルＭＯＳトランジスタにおいては、ＳＴＩ側壁に負電荷が生じても、チャネルはよりオフとなるだけで、リーク電流は生じないであろう。ただし、ＳＴＩ側壁に接する部分が常時オフの寄生トランジスタとなると、実効チャネル幅が減少してしまう。より微細化されたｎチャネルＭＯＳトランジスタにおいては、ドレイン電流減少が問題となることもあろう。
図４Ｂに示す特性から、図３Ａに示すＭＯＳトランジスタ構造においては、下層層間絶縁膜２６の上に紫外線遮蔽能を有するＳｉＮ層３１を形成したことにより、リーク電流が減少したと考えられる。すなわち、上方より照射する紫外線に対し、ＳｉＮ層３１が紫外線遮蔽能を発揮し、ＳＴＩに紫外線が照射することを防止ないし抑制する。このため、ＳＴＩに電荷が帯電せず、リーク電流の増大を抑制していると考えられる。
図５Ａは、他の実施例による半導体装置の構成を概略的に示す断面図である。下層層間絶縁層２６、導電性プラグ形成までの工程は、図３Ａに示す構成と同様である。下層層間絶縁層２６の上に、ポリアリルエーテルの有機絶縁層４２を厚さ１３０ｎｍ形成し、配線パターン用トレンチを作成し、バリア層３４、銅層３５の銅配線を埋め込む。銅配線を埋め込んだポリアリルエーテルの有機絶縁層４２の上に、ＳｉＣ層３７をＰＥ−ＣＶＤにより厚さ５０ｎｍ成膜する。ＳｉＣ層３７の上に、層間絶縁膜としてポリアリルエーテルの有機絶縁層４４を厚さ２５０ｎｍ形成する。ポリアリルエーテルの有機絶縁層４４の中にデュアルダマシン銅配線用トレンチ４５を形成し、バリア層４６、銅層４７を埋め込んでデュアルダマシン銅配線を形成する。デュアルダマシン配線の上に、ＳｉＣ層４９をＰＥ−ＣＶＤにより厚さ５０ｎｍ成膜する。必要に応じ、さらに層間絶縁層形成、配線層形成の工程を繰り返す。
図５Ｂは、比較例の構成を示す。図５Ａに示す構成と比べ、ポリアリルエーテル層４２、４４が、ＰＥ−ＣＶＤにより形成したＳｉＯＣ層１４２、１４４で置き換えられている点が異なる。
図６は、図５Ａ、図５Ｂに示す半導体装置のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇの特性を示すグラフである。曲線ｓ２１が図５Ａに示す実施例のサンプルの特性であり、曲線ｓ２２が図５Ｂに示す比較例のサンプルの特性である。図５Ｂに示す比較例のサンプルのドレイン電流Ｉｄｓは、ある程度以下には減少せず、リーク電流が存在することを示している。これに対し、実施例のサンプルの特性ｓ２１は、ドレイン電流Ｉｄｓが極めて小さい値まで減少し、その後わずかに立ち上がることを示している。図５Ｂの比較例においては、図３Ｂの比較例同様常時ターンオンした寄生ＭＯＳトランジスタが生じていると考えられる。図５Ａの実施例においては、寄生ＭＯＳトランジスタの発生が、防止または抑制されている。
図５Ａに示す構成においては、図５Ｂに示す構成のＳｉＯＣ層に代え、ポリアリルエーテル層を用いている。図２Ａに示すグラフより明らかなように、ＳｉＯＣは紫外領域に対する光吸収がほとんどない。これに対し、図２Ｃに示すように、ポリアリルエーテルは波長３５０ｎｍ程度以下において、比較的急激に立ち上がる光吸収を示している。ポリアリルエーテルの有機絶縁層４２，４４は、厚さが厚いため、光吸収としてはかなり強い光吸収が期待できる。このため、図５Ａに示す構成において、リーク電流が減少したものと考えられる。
このように、多層配線の下方、トランジスタの上方に紫外線遮蔽能を有する膜を成膜することにより、紫外線照射を含む多層配線形成工程を行っても、ＳｉＮ層ライナの界面への電荷の蓄積を妨げることができ、トランジスタの特性を良好に保持でき、高性能なトランジスタの提供が可能となる。なお、紫外線遮蔽能を有するコンタクトエッチストッパ層は、ＳｉＮ層に限るものではない。ＳｉリッチのＳｉＮを組成中に含む他の絶縁層を用いることも可能であろう。紫外線遮蔽能を有する有機絶縁層もポリアリルエーテル層に限らない。ベンゼン環を有する他の有機絶縁層を用いることも可能であろう。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
（付記１）（１）
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、
を有する半導体装置。
（付記２）
さらに、前記窒化シリコン層のライナ層下方で、前記トレンチの内壁を覆う酸化シリコン層の下層ライナ層を有する付記１記載の半導体装置。
（付記３）（２）
さらに、前記コンタクトエッチストッパ層と前記遮光膜との間に形成され，紫外光遮蔽能を有さない酸化シリコン系絶縁層の下層層間絶縁膜を有する付記１記載の半導体装置。
（付記４）（３）
前記遮光膜の窒化シリコン層は，前記コンタクトエッチストッパ層の窒化シリコン層より高いＳｉ組成を有する付記１〜３のいずれか１項記載の半導体装置。
（付記５）（４）
前記ライナ層の窒化シリコン層は，前記シリコン基板表面より引き下げられた上端を有する付記１〜４のいずれか１項記載の半導体装置。
（付記６）（５）
さらに、前記遮光膜上方に形成され，紫外光遮蔽能を有さない中層層間絶縁膜と、
前記中層層間絶縁膜に埋め込まれた配線と、
前記配線を覆って，前記中層層間絶縁膜上に形成され，酸素遮蔽能と配線金属拡散防止能を有し，紫外線遮蔽能を有さない拡散防止層と、
を有する付記１〜５のいずれか１項記載の半導体装置。
（付記７）
前記配線が銅配線である付記６記載の半導体装置。
（付記８）（６）
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上に形成され，紫外光遮蔽能を有さない酸化シリコン系絶縁層の下層層間絶縁膜と、
前記下層層間絶縁膜を貫通し，前記ｐチャネルＭＯＳトランジスタに達する導電性プラグと、
前記導電性プラグを覆って，前記下層層間絶縁膜の上方に形成され、紫外光遮蔽能を有する有機絶縁層の中層層間絶縁膜と、
前記中層層間絶縁膜を貫通し，前記導電性プラグに達する配線と、
を有する半導体装置。
（付記９）
さらに、前記窒化シリコン層の下方で、前記トレンチの内壁を覆う酸化シリコン層の下層ライナ層を有する付記８記載の半導体装置。
（付記１０）
前記配線が銅配線である付記８記載の半導体装置。
（付記１１）
前記有機絶縁層がポリアリルエーテル層である付記８記載の半導体装置の製造方法。
（付記１２）（７）
さらに、前記中層層間絶縁膜上方に形成され，紫外光遮蔽能を有さない上層層間絶縁膜と、
前記上層層間絶縁膜に埋め込まれた銅配線と、
を有する付記８〜１１のいずれか１項記載の半導体装置。
（付記１３）（８）
（ａ）シリコン基板表面を選択的にエッチングし、活性領域を画定するトレンチを形成する工程と、
（ｂ）前記トレンチ内に露出したシリコン基板表面上方に窒化シリコン層のライナ絶縁層を形成する工程と、
（ｃ）前記ライナ絶縁層の画定する凹部を埋め込んで、絶縁物の素子分離領域を形成する工程と、
（ｄ）前記活性領域にｐチャネルＭＯＳトランジスタを形成する工程と、
（ｅ）前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に紫外線遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層を形成する工程と，
（ｆ）前記コンタクトエッチストッパ層上方に、紫外線遮蔽能を有する窒化シリコン層の遮光膜を形成する工程と，
を含む半導体装置の製造方法。
（付記１４）
さらに、（ｇ）前記窒化シリコン層のライナ層下方で、前記トレンチ内に露出したシリコン基板表面上に酸化シリコン層の下層ライナ層を形成する工程を含む付記１３記載の半導体装置の製造方法。
（付記１５）（９）
前記工程（ｂ）が、熱ＣＶＤで前記窒化シリコン層を形成する付記１３または１４記載の半導体装置の製造方法。
（付記１６）（１０）
前記工程（ｅ）が，熱ＣＶＤで第１のＳｉ組成の窒化シリコン層を形成し，前記工程（ｆ）が，プラズマＣＶＤで前記第１のＳｉ組成より高い第２のＳｉ組成の窒化シリコン層を形成する付記１３または１５記載の半導体装置の製造方法。
（付記１）（１）
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、
を有する半導体装置。
（付記２）
さらに、前記窒化シリコン層のライナ層下方で、前記トレンチの内壁を覆う酸化シリコン層の下層ライナ層を有する付記１記載の半導体装置。
（付記３）（２）
さらに、前記コンタクトエッチストッパ層と前記遮光膜との間に形成され，紫外光遮蔽能を有さない酸化シリコン系絶縁層の下層層間絶縁膜を有する付記１記載の半導体装置。
（付記４）（３）
前記遮光膜の窒化シリコン層は，前記コンタクトエッチストッパ層の窒化シリコン層より高いＳｉ組成を有する付記１〜３のいずれか１項記載の半導体装置。
（付記５）（４）
前記ライナ層の窒化シリコン層は，前記シリコン基板表面より引き下げられた上端を有する付記１〜４のいずれか１項記載の半導体装置。
（付記６）（５）
さらに、前記遮光膜上方に形成され，紫外光遮蔽能を有さない中層層間絶縁膜と、
前記中層層間絶縁膜に埋め込まれた配線と、
前記配線を覆って，前記中層層間絶縁膜上に形成され，酸素遮蔽能と配線金属拡散防止能を有し，紫外線遮蔽能を有さない拡散防止層と、
を有する付記１〜５のいずれか１項記載の半導体装置。
（付記７）
前記配線が銅配線である付記６記載の半導体装置。
（付記８）（６）
シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上に形成され，紫外光遮蔽能を有さない酸化シリコン系絶縁層の下層層間絶縁膜と、
前記下層層間絶縁膜を貫通し，前記ｐチャネルＭＯＳトランジスタに達する導電性プラグと、
前記導電性プラグを覆って，前記下層層間絶縁膜の上方に形成され、紫外光遮蔽能を有する有機絶縁層の中層層間絶縁膜と、
前記中層層間絶縁膜を貫通し，前記導電性プラグに達する配線と、
を有する半導体装置。
（付記９）
さらに、前記窒化シリコン層の下方で、前記トレンチの内壁を覆う酸化シリコン層の下層ライナ層を有する付記８記載の半導体装置。
（付記１０）
前記配線が銅配線である付記８記載の半導体装置。
（付記１１）
前記有機絶縁層がポリアリルエーテル層である付記８記載の半導体装置の製造方法。
（付記１２）（７）
さらに、前記中層層間絶縁膜上方に形成され，紫外光遮蔽能を有さない上層層間絶縁膜と、
前記上層層間絶縁膜に埋め込まれた銅配線と、
を有する付記８〜１１のいずれか１項記載の半導体装置。
（付記１３）（８）
（ａ）シリコン基板表面を選択的にエッチングし、活性領域を画定するトレンチを形成する工程と、
（ｂ）前記トレンチ内に露出したシリコン基板表面上方に窒化シリコン層のライナ絶縁層を形成する工程と、
（ｃ）前記ライナ絶縁層の画定する凹部を埋め込んで、絶縁物の素子分離領域を形成する工程と、
（ｄ）前記活性領域にｐチャネルＭＯＳトランジスタを形成する工程と、
（ｅ）前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に紫外線遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層を形成する工程と，
（ｆ）前記コンタクトエッチストッパ層上方に、紫外線遮蔽能を有する窒化シリコン層の遮光膜を形成する工程と，
を含む半導体装置の製造方法。
（付記１４）
さらに、（ｇ）前記窒化シリコン層のライナ層下方で、前記トレンチ内に露出したシリコン基板表面上に酸化シリコン層の下層ライナ層を形成する工程を含む付記１３記載の半導体装置の製造方法。
（付記１５）（９）
前記工程（ｂ）が、熱ＣＶＤで前記窒化シリコン層を形成する付記１３または１４記載の半導体装置の製造方法。
（付記１６）（１０）
前記工程（ｅ）が，熱ＣＶＤで第１のＳｉ組成の窒化シリコン層を形成し，前記工程（ｆ）が，プラズマＣＶＤで前記第１のＳｉ組成より高い第２のＳｉ組成の窒化シリコン層を形成する付記１３または１５記載の半導体装置の製造方法。
１１ シリコン基板
１２ シャロートレンチ
１３ 酸化シリコン層ライナ
１４ 窒化シリコン層ライナ
１５ ＨＤＰ酸化シリコン層
１６ ゲート絶縁膜
１７ ゲート電極
１８ エクステンション領域
２１ ソース／ドレイン拡散層
２３ シリサイド層
２５ コンタクトエッチストッパ層
２６ 下層層間絶縁層
２７ コンタクト孔
２８ バリア層
２９ Ｗ層
３１ （紫外線遮蔽能を有する）窒化シリコン層
３２ ＳｉＯＣ層
３３ 配線用トレンチ
３４ バリア層
３５ 銅層
３７ ＳｉＣ層
４２、４４ 有機絶縁層（ポリアリルエーテル層）
４５ デュアルダマシン用トレンチ
４６ バリア層
４７ 銅層
４９ ＳｉＣ層
Ｗ ウェル
１３２ ＳｉＯＣ層
１３３ 配線用トレンチ
１３４ バリア層
１３５ 銅層
１４２，１４４ ＳｉＯＣ層
１２ シャロートレンチ
１３ 酸化シリコン層ライナ
１４ 窒化シリコン層ライナ
１５ ＨＤＰ酸化シリコン層
１６ ゲート絶縁膜
１７ ゲート電極
１８ エクステンション領域
２１ ソース／ドレイン拡散層
２３ シリサイド層
２５ コンタクトエッチストッパ層
２６ 下層層間絶縁層
２７ コンタクト孔
２８ バリア層
２９ Ｗ層
３１ （紫外線遮蔽能を有する）窒化シリコン層
３２ ＳｉＯＣ層
３３ 配線用トレンチ
３４ バリア層
３５ 銅層
３７ ＳｉＣ層
４２、４４ 有機絶縁層（ポリアリルエーテル層）
４５ デュアルダマシン用トレンチ
４６ バリア層
４７ 銅層
４９ ＳｉＣ層
Ｗ ウェル
１３２ ＳｉＯＣ層
１３３ 配線用トレンチ
１３４ バリア層
１３５ 銅層
１４２，１４４ ＳｉＯＣ層
Claims (10)
- シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上方に形成され、第２の紫外光遮蔽能を有する窒化シリコン層の遮光膜と、
を有し、
前記第２の紫外光遮蔽能は、前記第１の紫外光遮蔽能よりも高いことを特徴とする半導体装置。 - さらに、前記コンタクトエッチストッパ層と前記遮光膜との間に形成され，前記第２の紫外光遮蔽能よりも低い第３の紫外光遮蔽能を有する酸化シリコン系絶縁層の下層層間絶縁膜を有する請求項１記載の半導体装置。
- 前記遮光膜の窒化シリコン層は，前記コンタクトエッチストッパ層の窒化シリコン層より高いＳｉ組成を有する請求項１または２記載の半導体装置。
- 前記ライナ層の窒化シリコン層は，前記シリコン基板表面より引き下げられた上端を有する請求項１〜３のいずれか１項記載の半導体装置。
- さらに、前記遮光膜上方に形成され，前記第２の紫外光遮蔽能よりも低い第４の紫外光遮蔽能を有する中層層間絶縁膜と、
前記中層層間絶縁膜に埋め込まれた配線と、
前記配線を覆って，前記中層層間絶縁膜上に形成され，酸素遮蔽能と配線金属拡散防止能を有し，前記第２の紫外光遮蔽能よりも低い第５の紫外線光遮蔽能を有する拡散防止層と、
を有する請求項１〜４のいずれか１項記載の半導体装置。 - シリコン基板と、
前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、
前記トレンチの内壁を覆う窒化シリコン層のライナ層と、
前記ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、
前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、
前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，第１の紫外光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層と、
前記コンタクトエッチストッパ層の上に形成され，第２の紫外光遮蔽能を有する酸化シリコン系絶縁層の下層層間絶縁膜と、
前記下層層間絶縁膜を貫通し，前記ｐチャネルＭＯＳトランジスタに達する導電性プラグと、
前記導電性プラグを覆って，前記下層層間絶縁膜の上方に形成され、前記第１、第２の紫外光遮蔽能よりも高い第３の紫外光遮蔽能を有する有機絶縁層の中層層間絶縁膜と、
前記中層層間絶縁膜を貫通し，前記導電性プラグに達する配線と、
を有する半導体装置。 - さらに、前記中層層間絶縁膜上方に形成され，前記第３の紫外光遮蔽能よりも低い第４の紫外光遮蔽能を有する上層層間絶縁膜と、
前記上層層間絶縁膜に埋め込まれた銅配線と、
を有する請求項６記載の半導体装置。 - （ａ）シリコン基板表面を選択的にエッチングし、活性領域を画定するトレンチを形成する工程と、
（ｂ）前記トレンチ内に露出したシリコン基板表面上方に窒化シリコン層のライナ絶縁層を形成する工程と、
（ｃ）前記ライナ絶縁層の画定する凹部を埋め込んで、絶縁物の素子分離領域を形成する工程と、
（ｄ）前記活性領域にｐチャネルＭＯＳトランジスタを形成する工程と、
（ｅ）前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に第１の紫外線光遮蔽能を有する窒化シリコン層のコンタクトエッチストッパ層を形成する工程と，
（ｆ）前記コンタクトエッチストッパ層上方に、前記第１の紫外光遮蔽能よりも高い第２の紫外光遮蔽能を有する窒化シリコン層の遮光膜を形成する工程と，
を含む半導体装置の製造方法。
- 前記工程（ｂ）が、熱ＣＶＤで前記窒化シリコン層を形成する請求項８記載の半導体装置の製造方法。
- 前記工程（ｅ）が，熱ＣＶＤで第１のＳｉ組成の窒化シリコン層を形成し，前記工程（ｆ）が，プラズマＣＶＤで前記第１のＳｉ組成より高い第２のＳｉ組成の窒化シリコン層を形成する請求項８または９記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004192744A JP4813778B2 (ja) | 2004-06-30 | 2004-06-30 | 半導体装置 |
| US10/972,326 US8022442B2 (en) | 2004-06-30 | 2004-10-26 | Semiconductor device having STI with nitride liner and UV light shielding film |
| US13/209,522 US8828830B2 (en) | 2004-06-30 | 2011-08-15 | Semiconductor device having STI with nitride liner and UV light shielding film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004192744A JP4813778B2 (ja) | 2004-06-30 | 2004-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006019327A JP2006019327A (ja) | 2006-01-19 |
| JP4813778B2 true JP4813778B2 (ja) | 2011-11-09 |
Family
ID=35513006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004192744A Expired - Fee Related JP4813778B2 (ja) | 2004-06-30 | 2004-06-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8022442B2 (ja) |
| JP (1) | JP4813778B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4643223B2 (ja) * | 2004-10-29 | 2011-03-02 | 株式会社東芝 | 半導体装置 |
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| US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
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2004
- 2004-06-30 JP JP2004192744A patent/JP4813778B2/ja not_active Expired - Fee Related
- 2004-10-26 US US10/972,326 patent/US8022442B2/en not_active Expired - Fee Related
-
2011
- 2011-08-15 US US13/209,522 patent/US8828830B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20110291204A1 (en) | 2011-12-01 |
| US8828830B2 (en) | 2014-09-09 |
| US8022442B2 (en) | 2011-09-20 |
| JP2006019327A (ja) | 2006-01-19 |
| US20060001104A1 (en) | 2006-01-05 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |