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JP4723926B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体製造装置に関し、特に、無アルカリガラス等の非晶質基板上に、各々複数の薄膜トランジスタを有してなる画素領域及びその周辺回路領域が設けられてなる半導体装置、いわゆるシステム・オン・パネルに適用して好適である。
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、極めて薄く微細な動作半導体薄膜に形成されるものであるため、近時の大面積化の要請を考慮して大画面の液晶パネル等への搭載が検討されており、特に、システム・オン・パネル等への適用が期待されている。
前記システム・オン・パネルでは、無アルカリガラス等の非晶質基板上に複数の多結晶半導体ＴＦＴ（特に多結晶シリコンＴＦＴ（ｐ−ＳｉＴＦＴ））を形成する。この場合、半導体薄膜としてアモルファスシリコン（ａ−Ｓｉ）膜を成膜した後、紫外波長・短パルスのエキシマレーザを照射することで、ガラス基板に影響を与えずａ−Ｓｉ膜のみを溶融結晶化させて動作半導体薄膜として機能するｐ−Ｓｉ膜を得る方法が主流である。
システム・オン・パネルの大面積化に対応した高出力且つ線状のビームを出射するエキシマレーザが開発されているが、レーザ結晶化によって得られるｐ−Ｓｉ膜は照射エネルギー密度だけでなくビームプロファイルや膜表面の状態等の影響を受け易く、結晶粒径の大きなものを大面積に均一に形成するのは難しかった。エキシマレーザによって結晶化した試料をＡＦＭで観察すると、図３７に示すように、ランダムに発生した核から等方的に成長した結晶粒はそれぞれ正多角形に近い形状を呈し、結晶粒同士が衝突する結晶粒界に突起が見られ、結晶粒径は１μｍに満たない。
このように、エキシマレーザを用いた結晶化によって得られるｐ−Ｓｉ膜を用いてＴＦＴを作製した場合、チャネル領域には多数の結晶粒が含まれる。結晶粒径が大きくチャネル内に存在する粒界が少ないと移動度が大きく、チャネル領域となった部分の結晶粒径が小さくチャネル内に粒界が多数存在すると、移動度が小さくなる等のように粒径に依存してＴＦＴのトランジスタ特性のバラツキが生じ易いという問題がある。また、結晶粒界には欠陥が多く、チャネル内部に粒界が存在することによりトランジスタ特性が抑えられてしまう。この技術により得られるＴＦＴの移動度は１５０ｃｍ2／Ｖｓ程度である。
本発明は、前記課題に鑑みてなされたものであり、周辺回路一体型ＴＦＴ−ＬＣＤ、システム・オン・パネル、システム・オン・ガラス等への適用に際して、ＴＦＴのトランジスタ特性を高レベルで均質化し、特に周辺回路領域において移動度に優れ高速駆動が可能なＴＦＴを備えてなる半導体装置及びその製造方法、並びに半導体製造装置を提供することを目的とする。
更に本発明は、ＴＦＴのトランジスタ特性を高レベルで均質化し、特に周辺回路領域において移動度に優れ高速駆動が可能なＴＦＴを実現するに際して、時間に対して連続的にエネルギーを出力するエネルギービームの出力不足を補完して半導体薄膜の結晶化におけるスループットを向上させ、効率に優れた前記ＴＦＴを実現することを可能とする半導体装置及びその製造方法、並びに半導体製造装置を提供することを目的とする。
本発明は前記課題を解決するため、以下に示す諸態様を備える。
本発明の第１の態様は、基板上に、各々複数の薄膜トランジスタを有する画素領域及びその周辺回路領域が設けられてなる半導体装置の製造方法であって、少なくとも前記周辺回路領域について、当該周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化し、前記各薄膜トランジスタの動作半導体薄膜とすることを特徴とする。
この場合、前記エネルギービームの具体例としては、ＣＷレーザ光、更には半導体励起の固体レーザ光（ＤＰＳＳレーザ光）が好ましい。
このように、時間に対して連続的にエネルギーを出力するエネルギービームにより半導体薄膜を結晶化することにより、結晶粒径を大粒径に、具体的にはエネルギービームの走査方向に沿って半導体薄膜の結晶状態が結晶粒が長い流線形状のフローパターンに形成される。この場合の結晶粒径は、現在使用されているエキシマレーザ光により結晶化された場合の１０〜１００倍の大きさとなる。
前記第１の態様において、前記各半導体薄膜を前記基板上に線状又は島状にパターニングすることが好適である。
ＣＷレーザによる結晶化技術は、ＳＯＩの分野において古くから研究が成されてきたが、ガラス基板では熱的に耐えないものと考えられていた。確かに、半導体薄膜としてａ−Ｓｉ膜が全面に成膜されている状態でレーザ照射すると、ａ−Ｓｉ膜の温度上昇と共にガラス基板の温度も上昇し、クラック等のダメージが観察される。本発明では、半導体薄膜を予め線状又は島状にパターニングしておくことにより、ガラス基板の温度は上がらず、クラックの発生や不純物の膜中への拡散等の発生が防止される。これにより、ガラス等の基板にＴＦＴの動作半導体薄膜を形成する際にも、ＣＷレーザに代表される時間に対して連続的にエネルギーを出力するエネルギービームを不都合なく用いることが可能となる。
前記第１の態様において、前記基板上に、パターニングされた前記各半導体薄膜に対応したエネルギービームの照射位置合わせ用のマーカーが形成されていることが好適である。
これにより、エネルギービームの照射位置ずれを抑止することができ、安定した連続ビームの供給により、いわゆるラテラル成長が可能となり、大粒径の結晶粒を有する動作半導体薄膜を確実に形成することが可能となる。
前記第１の態様において、前記基板上でパターニングされた前記各半導体薄膜に複数のスリットが形成、又は前記各半導体薄膜上に複数の細線上の絶縁膜が形成されており、前記スリットのほぼ長手方向に沿ってエネルギービームを照射することが好適である。
この場合、エネルギービーム照射による結晶化の際に、前記スリット又は前記絶縁膜（以下、便宜上単にスリットと記す）により周辺部から内側へ向かって成長する結晶粒及び粒界がブロックされ、スリット間には当該スリットと平行に成長する結晶粒のみが形成される。スリット間の領域が十分に狭ければ、この領域には単結晶が形成される。このように、スリットを大粒径の結晶粒の形成を望む領域、例えばスリット間の領域が薄膜トランジスタのチャネル領域となるように、当該スリットを形成することにより、チャネル領域を選択的に単結晶状態とすることができる。
前記第１の態様において、前記画素領域と前記周辺回路領域とにおいて、時間に対して連続的にエネルギーを出力する前記エネルギービームの照射条件が異なるようにしたり、前記画素領域に形成された半導体薄膜をパルス状にエネルギーを出力するエネルギービームにより結晶化し、前記周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化（更に具体的には、前記画素領域に形成された半導体薄膜を結晶化した後、前記周辺回路領域に形成された半導体薄膜を結晶化）したり、前記周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化して動作半導体薄膜とし、前記画素領域に形成された半導体薄膜をそのまま動作半導体薄膜とすること等が好ましい。
周辺回路領域に設けられる薄膜トランジスタは、画素領域のそれに比して要求精度が高く、作製の際に最適化が必要となる。従って、確実に大粒径の結晶粒を有する動作半導体薄膜の形成が可能であり、各薄膜トランジスタの動作特性を高いレベルで均質化できる連続的にエネルギーを出力するエネルギービームを特に周辺回路領域に適用し、要求精度が緩和された画素領域には当該エネルギービームの照射時間を短縮したり、パルス状のエネルギービーム適用する等、周辺回路領域と画素領域とで工程に差異を設ける。これにより、極めて効率的に各場所の精度要求に見合った所望のシステム・オン・パネルを実現することが可能となる。
本発明の第２の態様は、基板上に、各々複数の薄膜トランジスタを有してなる画素領域及びその周辺回路領域が設けられてなる半導体装置であって、少なくとも前記周辺回路領域を構成する前記各薄膜トランジスタの動作半導体薄膜は、結晶粒が大きい流線形状のフローパターンの結晶状態に形成されていることを特徴とする。
この場合、動作半導体薄膜にはフローパターンの流線形状に沿った大結晶粒状態、好ましくは単結晶状態とすることができるため、例えば薄膜トランジスタのチャネル領域を単結晶状態とすることが可能となり、トランジスタ特性の極めて高い高速駆動の薄膜トランジスタが実現する。
また、前記基板上に、Ｓｉ及びＮ、又は、Ｓｉ，Ｏ及びＮを含む薄膜を有するバッファー層を介して前記半導体薄膜を形成し、前記半導体薄膜の水素濃度を１×１０20個／ｃｍ3以下、更に好ましくは前記薄膜の水素濃度を１×１０22個／ｃｍ3以下とする。
これにより、時間に対して連続的にエネルギーを出力するエネルギービームによる結晶化を利用して薄膜トランジスタのトランジスタ特性を高レベルで均質化するととともに、薄膜トランジスタをピンホールや剥離が発生することなく安定に形成することが可能となり、極めて信頼性の高い薄膜トランジスタが実現される。
本発明の第３の態様は、基板上に形成された半導体薄膜を結晶化するエネルギービームを出射する半導体製造装置であって、前記エネルギービームを時間に対して連続的に出力することが可能であり、照射対象物に前記エネルギービームを走査する機能を有し、前記エネルギービームの出力不安定性が±１％／ｈより小値であることを特徴とする。
この場合、エネルギービームの出力不安定性を±１％／ｈより小値、更に好ましくは前記エネルギービームの不安定性を示すノイズ（光ノイズ）を０．１ｒｍｓ％以下とすることによって、安定した連続ビームの供給が可能となり、当該連続ビームの走査により、多数の薄膜トランジスタの動作半導体薄膜を大粒径の結晶状態（フローパターン）に各々均質に形成することが可能となる。
本発明の第４の態様は、第３の態様と同様に半導体製造装置であって、表面に半導体薄膜が形成された基板が設置され、前記基板を前記半導体薄膜の面内方向で自在に移動可能とする設置手段と、エネルギービームを時間に対して連続的に出力する機能を有するレーザ発振手段と、前記レーザ発振手段から出射された前記エネルギービームを光学的に複数の副ビームに分割するビーム分割手段とを備え、前記各副ビームを前記半導体薄膜の各所定部位に対して相対的に走査し、前記各所定部位を結晶化することを特徴とする。
この場合、分割された各副ビームにより、各々の副ビームに対応した半導体薄膜における複数の所定部位が同時に結晶化されるため、多数の薄膜トランジスタの動作半導体薄膜を大粒径の結晶状態（フローパターン）に各々均質に形成することができることに加えて、エキシマレーザに比較して出力の低いＣＷレーザ等のエネルギービームを時間に対して連続的に出力する機能を有するレーザ発振手段でも、エキシマレーザに劣らない極めて高いスループットを達成し、効率良く薄膜トランジスタの結晶化を達成することが可能となる。
前記第４の態様において、前記各副ビームにより、前記各薄膜トランジスタの形成部位のみを結晶化に最適なエネルギー強度で照射し、且つ前記各薄膜トランジスタの非形成部位を高速で通過するように制御することが好適である。これにより、更に優れたスループットが得られ、極めて効率的なトランジスタの結晶化が実現する。
本発明の第５の態様は、第３の態様と同様に半導体製造装置であって、表面に半導体薄膜が形成された基板が設置され、前記基板を前記半導体薄膜の面内方向で自在に移動可能とする設置手段と、エネルギービームを時間に対して連続的に出力する機能を有するレーザ発振手段と、前記エネルギービームの通過領域及び遮断領域を有し、前記エネルギービームを断続的に通過させる断続出射手段とを備え、前記基板を前記エネルギービームに対して相対的に走査させながら、前記半導体薄膜に前記エネルギービームを断続的に照射し、前記各薄膜トランジスタの形成部位のみを選択的に結晶化することを特徴とする。
この場合、主に断続出射手段により前記エネルギービームの透過を調節することにより、半導体薄膜の所望部位を選択的に結晶化することができる。即ち、いわゆるベタ状態の半導体薄膜の所望部位を断続的に結晶化できるため、ビームの照射部位、即ち薄膜トランジスタの形成部位（リボン状又はアイランド状の形成部位）を予め設けておく必要がなく、製造工程の削減化及びスループットの向上が実現する。
前記第５の態様において、前記半導体薄膜の前記薄膜トランジスタの形成部位と異なる部位に前記エネルギービームを断続的に照射し、所定形状に結晶化されてなる前記薄膜トランジスタの位置合わせマーカーを形成することが好適である。このように、薄膜トランジスタの形成部位の結晶化に付随して位置合わせマーカーを形成することにより、製造工程が削減され、効率良く正確な薄膜トランジスタの形成が可能となる。
なお、前記第５，第４の態様に対応した半導体装置、及び半導体装置の製造方法も本発明に含まれる。
本発明によれば、周辺回路一体型ＴＦＴ−ＬＣＤ、システム・オン・パネル、システム・オン・ガラス等への適用に際して、ＴＦＴのトランジスタ特性を高レベルで均質化し、特に周辺回路領域において移動度に優れ高速駆動が可能なＴＦＴを実現することが可能となる。
更に本発明によれば、ＴＦＴのトランジスタ特性を高レベルで均質化し、特に周辺回路領域において移動度に優れ高速駆動が可能なＴＦＴを実現するに際して、時間に対して連続的にエネルギーを出力するエネルギービームの出力不足を補完して半導体薄膜の結晶化におけるスループットを向上させ、効率に優れた前記ＴＦＴを実現することが可能となる。
以下、本発明を適用した具体的な諸実施形態について図面を参照しながら詳細に説明する。
（第１の実施形態）
−時間に対して連続的に出力するエネルギービームによる結晶化−
先ず、本実施形態の主要構成、即ち、時間に対して連続的にエネルギーを出力するエネルギービームを、ここでは半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）を利用した半導体薄膜の結晶化について開示する。
時間に対して連続したエネルギービームを半導体薄膜、例えばアモルファスシリコン膜（ａ−Ｓｉ膜）に対して照射走査することにより、大粒径のポリシリコン結晶を形成することが可能である。このときの結晶粒径は数μｍ程度となり、非常に大きな結晶を形成できる。この結晶粒径は現在使用されているエキシマレーザの１０〜１００倍の大きさになる。従って、高速動作を必要とされる周辺回路部分のＴＦＴには非常に有利である。
図１及び図２に示すように、バッファーＳｉＯ2を形成したガラス基板１上でａ−Ｓｉ膜２を線状（リボン状）（図１（ａ））、又は島状（アイランド状）（図１（ｂ））にパターニングし、ａ−Ｓｉ膜２の表面又はガラス基板１の裏面に対し、ＣＷレーザ３から時間に対して連続的に出力するエネルギービームを矢印の方向へ照射走査する。この後、図３に示すように、リボン状の半導体薄膜２（図３（ａ））、又はアイランド状の半導体薄膜２（図３（ｂ））をパターニング及びエッチングして、各半導体薄膜２内にチャネル領域４を挟みソース／ドレイン５となる領域を有するＴＦＴのアイランド領域６を形成する。
アイランド領域６の周辺部には、周囲への熱拡散により冷却速度が速いために微結晶が形成されるが、内部ではＣＷレーザ３の照射条件（エネルギー及び走査速度）を適切に選ぶことにより冷却速度を十分に遅くでき、数μｍ幅、数十μｍの長さの結晶粒が形成される。これにより、チャネル部の結晶粒径を大きくできる。
なお、時間に対して連続したエネルギービームによる結晶化技術は、ＳＯＩ（Silicon On Insulator）の分野において古くから研究が成されてきたが、ガラス基板では熱的に耐えられないと考えられていた。確かに、ａ−Ｓｉ膜が全面に成膜されている状態でレーザ照射すると、ａ−Ｓｉ膜の温度上昇と共にガラス基板の温度も上昇し、クラック等のダメージが観察されるが、ａ−Ｓｉ膜を予めリボン状、アイランド状に加工しておくことにより、ガラス基板の温度は上がらず、クラックの発生や不純物の膜中への拡散等が発生しない。
大面積にわたって、多数のＴＦＴを形成するためには、エネルギービームの安定性が重要である。半導体ＬＤ励起の固体レーザは、そのエネルギービームの不安定性を示すノイズ（光ノイズ）が、１０Ｈｚ〜２ＭＨｚの領域で０．１ｒｍｓ％以下、エネルギービームの出力不安定性が＜±１％／ｈと他のエネルギービームに比べて格段に優れている。
以下、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）を利用した結晶化の具体例を示す。
当該固体レーザの波長は５３２ｎｍ（Ｎｄ：ＹＶＯ4の第２高調波、Ｎｄ：ＹＡＧの第２高調波など）である。このエネルギービームの不安定性を示すノイズ（光ノイズ）は、１０Ｈｚ〜２ＭＨｚの領域で＜０．１ｒｍｓ％、エネルギービームの出力の時間不安定性は＜±１％／ｈである。なお、波長はこの値に限定したものではなく、半導体薄膜が結晶化できる波長を利用すればよい。出力１０Ｗであり、基板としては非晶質基板であるＮＡ３５ガラスを利用する。非晶質基板の材質はこれに限定したものではなく、他の無アルカリガラス、石英ガラス、シリコン単結晶、セラミックス、プラスチック等でも良い。
ガラス基板と半導体薄膜との間に、ＳｉＯ2バッファ層を膜厚４００ｎｍ程度に形成している。なお、バッファー層はこれに限定したものではなく、ＳｉＯ2膜とＳｉＮ膜の積層構造でも良い。半導体薄膜はプラズマＣＶＤで形成したシリコン薄膜である。エネルギー照射前に４５０℃、２時間の熱処理により水素出しの熱処理を行っている。ここで、水素出しは熱処理に限定したものではなく、エネルギービームを低エネルギー側から次第に増加させながら、多数回照射して行っても良い。本例では、ガラスを透過して裏面から照射しているが、これに限定したものではなく半導体薄膜側から照射しても良い。
エネルギービームはサイズが４００μｍ×４０μｍの長尺線状ビーム（又は楕円ビーム）に成型されている。ここで、エネルギービームのサイズ及び形状はこれに限定されたものではなく、結晶化に必要な最適な大きさに調整すればよい。例えば、ビーム形状としては、長方形ビーム（又は楕円ビーム）、線状ビーム（又は楕円ビーム）等が好適である。なお、長尺線状ビーム（又は楕円ビーム）、長方形ビーム（又は楕円ビーム）、線状ビーム（又は楕円ビーム）は、ビーム内で均一のエネルギー強度を有することが好ましいが、必ずしも均一である必要はなく、ビームの中心位置が最高強度を持つエネルギープロファイルでも良い。
本例では、ＴＦＴが形成されるシリコン領域は図２のようにリボン状にａ−Ｓｉ膜２がパターニングされており、隣接するリボン状のａ−Ｓｉ膜２間は所定距離に分離され、ａ−Ｓｉ膜２の存在しない領域が存在する。このようにａ−Ｓｉ膜２の配置を構成することにより、ＮＡ３５ガラス基板１に対する熱損傷を大幅に低減することが可能となる。なお、ａ−Ｓｉ膜はリボン状に限定されたものではなく、アイランド形状としても良い。
エネルギービームの走査速度を２０ｃｍ／ｓとしてａ−Ｓｉ膜の結晶化を行なった結果を図４に示す。
結晶粒径５μｍ以上の結晶が形成されていることが分かる。この結晶粒径サイズはエキシマレーザによる結晶化の粒径サイズの１０倍〜１００倍の大きさに相当する。なお、走査方向に流れるような結晶粒が観測されているが、このような結晶パターンを本例では「フローパターン」と定義している。この名称はこれに限定したものではなく、本例で便宜的に命名したものである。フローパターンと別タイプの結晶粒径は、図５に示すような、図３７のエキシマレーザ結晶化のパターンに類似したパターンが形成される場合がある。本例では、この結晶粒パターンを「エキシマパターン」と定義する。このエキシマパターンは、エネルギー密度または走査速度（あるいは両方）が不適切なことに起因して形成されるものである。
ここで、ガラス中に存在する大量の不純物が結晶化膜にどのような影響を与えるかという点について観測した結果について説明する。
本例では、ＮＡ３５ガラス基板１と半導体薄膜であるａ−Ｓｉ膜２との間には、ＰＥＣＶＤで形成した膜厚４００ｎｍ程度のＳｉＯ2膜がバッファー層として存在する。なお、バッファー層はこれに限定したものではなく、ＳｉＯ2単独であれば２００ｎｍ以上、またはＳｉＯ2膜とＳｉＮ膜との積層構造を利用しても良い。
ＳＩＭＳ分析の結果を図６に示す。
ガラス中の不純物（アルミニウム、ボロン、ナトリウム、バリウム）は結晶化した半導体薄膜内には存在しないことが確認される。なお、データではアルミニウムが観測されているが、これはゴーストであり、実際にアルミニウムが膜中に存在するわけではない。
ＮＡ３５ガラスに対する熱損傷を調べた結果（断面ＴＥＭを観測した結果）を図７に示す。
このように、ガラスとバッファー層との境界は明瞭であり、ガラスに対する損傷がないことが確認できる。
なお本例では、出力１０Ｗ、波長５３２ｎｍのＤＰＳＳレーザ１台を利用して結晶化したが、図２のように半導体薄膜パターンの配列が既に分かっているときには複数のビームを形成し、各エネルギービームを半導体薄膜領域に整合させて同時に照射しても良い。このとき、複数のエネルギービーム発生装置を利用しても良いし、また１台からエネルギービームを複数本に分離しても良い。
−ＴＦＴの作製−
以下、上述の時間に対して連続的に出力するエネルギービームを用いたｎチャネル薄膜トランジスタの作製例について説明する。図８〜図１１は、この薄膜トランジスタの製造方法を工程順に示す概略断面図である。
基板としては、上述と同様に、非晶質基板であるＮＡ３５のガラス基板２１を使用する。先ず、図８（ａ）に示すように、ガラス基板２１上に膜厚４００ｎｍ程度のＳｉＯ2バッファー層２２と非晶質シリコン薄膜（ａ−Ｓｉ膜）を形成したパターニングＳｉ薄膜を形成し、水素出しのために４５０℃、２時間の熱処理を行う。なお、水素出しは熱処理に限定したものではなく、エネルギービームを低エネルギー側から次第に増加させながら、多数回照射して行っても良い。
続いて、上述の時間に対して連続的に出力するエネルギービームを用いてａ−Ｓｉ膜２を結晶化し、動作半導体薄膜１１を形成する。
具体的には、例えば図２（ａ）のようにリボン状に半導体薄膜、ここではａ−Ｓｉ膜２を形成し、ＤＰＳＳレーザを用いて、波長５３２ｎｍ、エネルギービームの不安定性＜０．１ｒｍｓ％ノイズ、出力不安定性＜±１％／ｈとし、エネルギービームサイズ４００μｍ×４０μｍの線状ビームにより走査速度２０ｃｍ／ｓでａ−Ｓｉ膜２を照射走査して結晶化する。
続いて、例えば図３のように、結晶化されたリボン状の半導体薄膜にＴＦＴアイランド領域６を形成する。このとき、リボン状の半導体薄膜の中心軸上にＴＦＴのチャネル領域４が位置するように加工する。即ち、完成したＴＦＴにおいて流れる電流はレーザ光の走査方向と一致する。この場合、図２（ａ）の下部に示すように、リボン幅内に複数個（図示の例では３つ）のＴＦＴが形成されても良い。
続いて、図８（ｂ）に示すように、動作半導体薄膜１１上に膜厚２００ｎｍ程度にゲート酸化膜となるシリコン酸化膜２３をＰＥＣＶＤ法により形成する。このとき、他の手法、例えばＬＰＣＶＤ法又はスパッタリング法等を利用しても良い。
続いて、図８（ｃ）に示すように、膜厚３００ｎｍ程度となるようにアルミニウム膜（又はアルミニウム合金膜）２４をスパッタリング法により成膜形成する。
続いて、図９（ａ）に示すように、アルミニウム膜２４をフォトリソグラフィー及びそれに続くドライエッチングにより電極形状にパターニングし、ゲート電極２４を形成する。
続いて、図９（ｂ）に示すように、パターニングされたゲート電極２４をマスクとしてシリコン酸化膜２３をパターニングし、ゲート電極形状に倣ったゲート酸化膜２３を形成する。
続いて、図９（ｃ）に示すように、ゲート電極２４をマスクとして動作半導体薄膜１１のゲート電極２４の両側部位にイオンドープする。具体的には、ｎ型不純物、ここではリン（Ｐ）を加速エネルギー２０ｋｅＶ、ドーズ量４×１０15／ｃｍ2の条件でイオンドープし、ソース／ドレイン領域を形成する。
続いて、図１０（ａ）に示すように、ソース／ドレイン領域のリンを活性化するためにエキシマレーザ照射を行った後、図１０（ｂ）に示すように、全面を覆うように膜厚３００ｎｍ程度にＳｉＮを堆積し、層間絶縁膜２５を形成する。
続いて、図１１（ａ）に示すように、ゲート電極２４上、動作半導体薄膜１１のソース／ドレイン領域上をそれぞれ露出させるコンタクトホール２６を層間絶縁膜２５に開口形成する。
続いて、図１１（ｂ）に示すように、各コンタクトホール２６を埋め込むようにアルミニウム等の金属膜２７を形成した後、図１１（ｃ）に示すように、金属膜２７をパターニングし、それぞれコンタクトホール２６を通じてゲート電極２４、動作半導体薄膜１１のソース／ドレイン領域と導通する配線２７を形成する。
しかる後、全面を覆う保護膜の形成等を経て、ｎ型ＴＦＴを完成させる。
以上の各工程を経て作製されたｎチャネルＴＦＴを用いてＴＦＴ特性と結晶品質との関係について調べた。実験結果を図１２に示す。
チャネル領域の結晶パターンがフローパターンである方がエキシマレーザパターンに比較して移動度が大きいことが分かる。最高移動度は４７０ｃｍ2／Ｖｓに達する。また、移動度はフローパターン形状と強い相関があり、図１３に示すように、強く流れるフローパターン形状のほうが、弱いフローパターン形状よりも移動度が優れていることが確認された。
以上説明したように、本実施形態によれば、ＴＦＴのトランジスタ特性を高レベルで均質化し、特に周辺回路領域において移動度に優れ高速駆動が可能なＴＦＴが実現できる。これにより、当該ＴＦＴを多数備えてなる高性能な周辺回路一体型ＴＦＴ−ＬＣＤ、システム・オン・パネル、システム・オン・ガラス等が実現可能となる。
−変形例−
以下、第１の実施形態の諸変形例について説明する。
（変形例１）
図１４は、変形例１におけるガラス基板上の様子を示す概略平面図である。
ここでは、ガラス基板１上に半導体薄膜としてリボン状のａ−Ｓｉ膜２が形成されており、各ａ−Ｓｉ膜２に対応したガラス基板１端部に位置マーカー３１が設けられている。なお、図示の例ではリボン状のａ−Ｓｉ膜を示しているが、アイランド状のａ−Ｓｉ膜としても良い。
ａ−Ｓｉ膜２へのＣＷレーザ３によるエネルギービームの照射走査時に、位置マーカー３１を目安とすることにより照射位置を自動的に探索することができる仕組みになっており、これにより照射位置を定めた後、エネルギービームを走査することにより、結晶化を行う。
本例によれば、エネルギービームの照射位置ずれを抑止することができ、安定した連続ビームの供給により、いわゆるラテラル成長が可能となり、大粒径の結晶粒を有する動作半導体薄膜を確実に形成することが可能となる。
（変形例２）
図１５は本例を説明するための概略平面図である。
先ず、図１５（ａ）に示すように、ａ−Ｓｉ膜を略平行な２本のスリット３２を有するアイランド領域６を形成する。
ａ−Ｓｉ膜の表面からＣＷレーザ、例えばＮｄ：ＹＶＯ4レーザ（２ω、波長５３２ｎｍ）（または類似のレーザ）を、エネルギー６Ｗ、ビーム径４００μｍ×４０μｍ、走査速度２０ｃｍ／ｓでスリット３２の方向（矢印で表示）に照射走査する。表面からの照射でも問題なく結晶化できるのは勿論であるが、裏面から照射することによりサンプルホルダーも共に加熱されるため、膜面側の保温効果が得られ、より良い結晶が得られ易い。ａ−Ｓｉ膜は溶融・結晶化するが、アイランド領域６の周辺部は周囲への熱拡散により冷却速度が速いため、微結晶が形成されるが、内部ではＣＷレーザの照射条件（エネルギーと走査速度）を適切に選ぶことにより冷却速度を十分に遅くでき、数μｍ幅、数十μｍの長さの結晶粒が形成される。
このとき、図１５（ｂ）に示すように、周辺部から内側に向かって成長しチャネル領域を横切ろうとする結晶粒及び粒界がスリット３２によりブロッキングされ、スリット３２間には当該スリット３２と平行に成長する結晶粒のみが形成される。スリット３２の間隔が十分に狭ければ、この領域は単結晶となる。このスリット３２は粒界のブロッキングの作用を持たせつつ、スリット３２間の領域が微結晶化しないようにスリット３２の各々のスリット幅をできるだけ細く形成することが好ましい。また、スリット３２の間隔はデバイスのチャネル幅に合わせマージンを加えた程度にしておけば良い。
そして、図１５（ｃ）に示すように、スリット３２間の単結晶化された部分がチャネル領域４となるようにドライエッチングによりパターニングしてＴＦＴを完成させる。
以降は、図１５（ｄ）に示すように、公知の方法により、ゲート絶縁膜及びゲート電極を形成し、不純物の導入及び活性化後、ソース／ドレインを形成してＴＦＴとすれば良い。
このような方法で結晶化を行えば、ＴＦＴのチャネル領域に必要な部分に選択的に単結晶を得ることができる。従って、このように形成された動作半導体薄膜を用いて形成したＴＦＴは、チャネル預域には一つの結晶粒しか存在しないので、その特性が向上すると共に結晶性や結晶粒界に起因するバラツキが格段に低減される。また、ガラス基板上の各種プロセスが可能であり、低コストを維持したまま高性能且つ高付加価値のディスプレイを提供することが可能となる。
（変形例３）
図１６は、本例を説明するための概略平面図及びＡ−Ａ'に沿った概略断面図である。
先ず、ガラス基板１上に下地ＳｉＯ2とａ−Ｓｉ膜２を連続成膜した後、図１６（ａ）に示すように、ａ−Ｓｉ膜２をアイランド状にパターニングする。
続いて、図１６（ｂ）に示すように、ａ−Ｓｉ膜２上にＣＶＤ法等によりＳｉＯ2膜を５０ｎｍ程度の膜厚に成膜し、このＳｉＯ2膜を２本の平行な細線パターン３３に加工する。
続いて、図１６（ｃ）に示すように、ａ−Ｓｉ膜２の表面からＣＷレーザを照射走査する。照射条件は第１の実施形態の場合と同程度で良い。このとき、レーザ加熱によりａ−Ｓｉ膜２が溶融、再結晶化するが、上部に細線パターン３３が存在するために溶融したＳｉが表面張力によって集まり易く、細線パターン３３の下部に周囲とは独立したＳｉの細線３３ａが形成される。従って、このＳｉ細線によりチャネルを横切ろうとする結晶粒及び結晶粒界がブロックされる。その結果、２本の細線パターン３３の間には細線と平行に成長する結晶粒のみが形成されることになる。
その後、細線パターン３３のＳｉＯ2膜をＨＦ水溶液等により除去し、図１６（ｄ）に示すように、細線パターン３３間の単結晶化された部分がチャネル領域４となるようにドライエッチングにより加工する。以降は、ゲート絶縁膜及びゲート電極を形成し、公知の方法により、ＴＦＴを作製すれば良い。
このような方法で結晶化を行えば、ＴＦＴのチャネル領域に必要な部分に選択的に単結晶を得ることができる。従って、このように形成された動作半導体薄膜を用いて形成したＴＦＴは、チャネル預域には一つの結晶粒しか存在しないので、その特性が向上すると共に結晶性や結晶粒界に起因するバラツキが格段に低減される。また、ガラス基板上の各種プロセスが可能であり、低コストを維持したまま高性能且つ高付加価値のディスプレイを提供することが可能となる。
（変形例４）
本例は、変形例２とほぼ同様であり、製造工程は何ら変わる所はないが、スリットの形状が異なる点で相違する。本例のスリット形状を図１７に示す。図１５と異なるのは、２本のスリット３２が完全に平行ではなくレーザの走査方向に向かってやや広がりを持たせてある点である。この形状では、周辺部から斜めに内側に向かう結晶粒界をより効率的にブロッキングできるうえ、図内下側から延びた結晶粒をネッキングの効果によってより選択し易い。以降のプロセスは、変形例２と同様である。
（変形例５）
図１８は、本例を説明するための概観図であり、（ａ）の上部がパターニング部位の平面図を、下部がＡ−Ａ'に沿った断面図を示し、（ｂ），（ｃ）が（ａ）に続く製造工程を示す。
このａ−Ｓｉ膜２では、薄膜領域３４が厚膜領域３５に囲まれており、ＣＷレーザの走査照射は薄膜領域３４の長手方向に沿って行なわれる（図１８（ａ）参照）。このとき、厚膜領域３５は、その厚みのために熱容量が大きく、溶融した後に冷却速度が遅くなる。従って、厚膜領域３５は薄膜領域３４に対して熱浴の作用をする。これにより、結晶粒界の方向は、薄膜領域３４では、周辺の厚膜領域３５へ向かって広がってゆく（図１８（ｂ）参照）。このことは、薄膜領域３４では欠陥（結晶粒界）密度が減少することを意味する。即ち、結晶の高品質化を実現できる。
薄膜領域３４をＴＦＴのチャネル領域とすることにより、高性能なＴＦＴを実現することが可能となる（図１８（ｃ）参照）。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
ここでは、第１の実施形態で用いたＤＰＳＳレーザ装置の構成について説明する。図１９は、第２の実施形態のＤＰＳＳレーザ装置の全体構成を示す概観図である。
このＤＰＳＳレーザ装置は、固体半導体励起のＤＰＳＳレーザ４１と、ＤＰＳＳレーザ４１から出射したレーザ光を所定位置に照射するための光学系４２と、被照射対象となるガラス基板が固定され、水平・垂直方向に駆動自在のＸＹステージ４３とを備えて構成されている。
本例では、ガラス基板の材質はＮＡ３５ガラス（無アルカリガラス）であり、レーザの波長は５３２ｎｍを選択している。このエネルギービームの不安定性を示すノイズ（光ノイズ）は、１０Ｈｚ〜２ＭＨｚの領域で０．１ｒｍｓ％以下、出力の不安定性は＜±１％／ｈであり、エネルギービームの出力は１０Ｗである。なお、波長はこの値に限定したものではなく、シリコン膜が結晶化できる波長を利用すればよく、ビームの出力もこの値に限定したものではなく、適当な出力を有する装置を利用すればよい。
エネルギービームはそのサイズが４００μｍ×４０μｍの線状ビーム（長方形ビーム）に成形されている。なお、エネルギービームのサイズ及び形状はこれに限定されたものではなく、結晶化に必要な最適な大きさに調整すればよい。長尺方向のエネルギーバラツキは、中心を最大強度として４０％以内である。
ガラス基板は、ＸＹステージ４３上に光軸に垂直に設置される。
本例では、第１の実施形態と同様に、ＴＦＴが形成される半導体薄膜（ａ−Ｓｉ膜）は、図１のようにリボン状又はアイランド状とされており、隣接するａ−Ｓｉ膜間は分離され、ａ−Ｓｉ膜のない領域が存在する。これは、本例で利用しているガラス基板に対する熱損傷を低減するためのものである。
エネルギービームの走査速度は毎秒２０ｃｍである。本例では、モータ駆動のＸＹステージ４３を利用している。なお、ＸＹステージ４３の駆動機構はこれに限定したものではなく、１５ｃｍ毎秒以上で駆動できれば、他のステージを利用することも可能である。なお、エネルギービームの走査は、エネルギービームとＸＹステージ４３とが相対的に走査されれば良く、エネルギービームそのものを走査しても良いし、ステージを走査しても良い。
また、ガラス基板上に多結晶シリコンを形成する場合には、基板サイズが現状では４００ｍｍ×５００ｍｍ以上であるため、走査中の位置制御が重要である。本例のＸＹステージ４３では１ｍ移動するあたりの位置変動は１０μｍ以内である。
本実施形態のＤＰＳＳレーザ装置によれば、エネルギービームの出力不安定性を±１％／ｈより小値、更に好ましくはエネルギービームの不安定性を示すノイズ（光ノイズ）を１０Ｈｚ〜２ＭＨｚの領域で０．１ｒｍｓ％以下とすることによって、安定した連続ビームの供給が可能となり、当該連続ビームの走査により、多数のＴＦＴの動作半導体薄膜を大粒径の結晶状態（フローパターン）に各々均質に形成することが可能となる。
−変形例−
以下、第２の実施形態の諸変形例について説明する。
（変形例１）
本例のＤＰＳＳレーザ装置の全体構成を図２０に示す。
ここでは、エネルギービームの不安定性が０．１ｒｍｓ％以下のノイズ、出力不安定性が＜±１％／ｈ、出力が１０ＷのＤＰＳＳレーザ４１を２台利用している。２台のＤＰＳＳレーザ４１から出射されたレーザ光は途中で一本に融合され、これにより出力を向上させる構成とされている。
ビームサイズは、８００μｍ×４０μｍに成形されており、第２の実施形態の場合よりも大面積を照射できるようになっている。また、位置マーカーを読み取り照射する機能を有することは第１の実施形態の場合と共通である。
ＸＹステージ４３は水平置きとされており、ガラス基板が水平に設置される。また、照射走査方向は、磁気浮上タイプの移動機構を有しており、Ｘ軸方向は通常のモーター駆動方式である。エネルギービームは垂直に照射される。
本例のＤＰＳＳレーザ装置によれば、第２の実施形態の奏する諸効果に加え、複数（例示では２台）のＤＰＳＳレーザ４１を設けることにより、更に安定した連続ビームの供給が可能となり、当該連続ビームの走査により、多数のＴＦＴの動作半導体薄膜を大粒径の結晶状態（フローパターン）に各々均質に形成することが可能となる。
（変形例２）
本例のＤＰＳＳレーザ装置の全体構成を図２１に示す。
ここでは、変形例１と同様の出力安定性及び出力等を有する２台のＤＰＳＳレーザ４３を設け、それぞれ別々のエネルギービームとなって異なる場所を照射する構成とされており、各々のエネルギービームが照射位置を位置マーカーにより読み取る機能を有している。
本例のＤＰＳＳレーザ装置によれば、第２の実施形態の奏する諸効果に加え、複数（例示では２台）のＤＰＳＳレーザ４１を設けることにより、更に安定した連続ビームを迅速に供給することが可能となり、当該連続ビームの走査により、多数のＴＦＴの動作半導体薄膜を大粒径の結晶状態（フローパターン）に各々均質に形成することが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
ここでは、第２の実施形態と同様に、ＤＰＳＳレーザ装置の構成について説明し、更にこれを用いた半導体薄膜の結晶化方法について述べる。本実施形態のＤＰＳＳレーザ装置は、以下に示すようにエネルギービームを分割して用いる点で第２の実施形態と異なる。
本例では、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）Ｎｄ：ＹＶＯ4を利用した画素部の結晶化の例を示す。なお、本例では画素部の結晶化技術について言及するが、本発明は画素部の結晶化技術に限定したものではなく、周辺回路の結晶化技術として利用することができる。また、レーザはＮｄ：ＹＶＯ4に限定したものではなく、類似のＤＰＳＳレーザ光（たとえばＮｄ：ＹＡＧなど）であれば良い。波長は５３２ｎｍである。更に、波長はこれに限定したものではなく、シリコンが溶融する波長であればよい。このエネルギービームの不安定性は、＜０．１ｒｍｓ％のノイズ、出力の時間不安定性は＜±１％／ｈ、出力１０Ｗである。
基板としては非晶質基板であるＮＡ３５のガラス基板を利用している。非晶質基板はこれに限定したものではなく、他の無アルカリガラス、石英ガラス、単結晶基板、セラミックス、プラスチックなどでも良い。
ガラス基板と半導体薄膜の間に、ＳｉＯ2からなるバッファー層を４００ｎｍ程度の膜厚に形成している。なお、バッファー層はこれに限定したものではなく、ＳｉＯ2膜とＳｉＮ膜の積層構造としても良い。半導体薄膜はプラズマＣＶＤ法で形成した１５０ｎｍ程度の厚みのシリコン薄膜である。エネルギー照射前に５００℃、２時間の熱処理により水素出しの熱処理を行っている。なお、水素出しは熱処理に限定したものではなく、エネルギービームを低エネルギー側から次第に増加させながら、多数回照射して行っても良い。本例では、半導体薄膜側から照射しているが、ガラスを透過して裏面から照射しても良い。
−ＤＰＳＳレーザ装置の構成−
図２２は、第３の実施形態によるＤＰＳＳレーザ装置の構成の一部を示す概観図である。
このＤＰＳＳレーザ装置は、第２の実施形態と同様の固体半導体励起のＤＰＳＳレーザ４１（不図示）と、ＤＰＳＳレーザ４１から出射されたエネルギービームを複数、ここでは７つの副ビームに光学的に分割するビーム分割手段である回折格子５１と、コリメータレンズ５２と、分割された各ビームを集光する集光レンズ５３と、被照射対象となるガラス基板が固定され、水平・垂直方向に駆動自在の第２の実施形態と同様のＸＹステージ４３（不図示）とを備えて構成されている。
なお、本例ではビーム分割手段として回折格子５１を設けたが、これに限定されることなく、例えばポリゴンミラーや可動ミラー、音響光学効果を利用したＡＯ素子（Acoust-Optic Device）や電気光学効果を利用したＥＯ素子（Electro-Optic Device）を利用しても良い。
個々の副ビームは、画素領域の薄膜トランジスタを形成するに十分な大きさを有する８０μｍ×２０μｍのサイズを有しており、重心に最大強度を有する楕円型のビーム形状である。また、ビーム形状は楕円ビームに限定されたものではなく、長尺線状ビーム（または長方形ビーム）でもよい。なお、エネルギービームのサイズは本例のサイズに限定されたものではなく、画素用のＴＦＴが形成される大きさを有するものであればよい。
本例では、画素用ＴＦＴが形成されるシリコン領域は、図２３のようにリボン状にされており、半導体薄膜リボン５４と隣の半導体薄膜リボン５４とは分離されており、半導体薄膜の存在しない領域が存在する。これは本例で利用しているＮＡ３５ガラス基板に対する熱損傷を低減するためのものである。
なお、半導体薄膜はリボン状に限定されたものではなく、アイランド形状でも良い。また、画素用ＴＦＴでは高性能なＴＦＴを必要としないために結晶化の際に周辺回路よりもビームエネルギー密度を減少させることができる。従って、全面にアモルファスシリコンが形成されている場合であってもガラスヘの損傷を与えることなく結晶化することが可能である。
図２３は、４台のＤＰＳＳレーザ４１を利用して、合計２８個の副ビームを発生させた様子を示す概観図である。
本例における画素対応のＴＦＴの結晶化技術では、エネルギービームのスキャン速度は１００ｃｍ／ｓである。なお、スキャン速度はこの値に限定されたものではなく、画素用のＴＦＴとしての性能が得られる条件であれば良い。
画素領域全面を照射するために、２８ビームを１セットとして平行移動し、次の２８ラインを結晶化させる。このようにして、スループットを向上させることにより画素全面を結晶化させる。なお、本例では、ＸＹステージ４３を高速に移動させることにより、全面照射を行っているが、これに限定したものではなく、ステージを固定させ、２８本（本発明では２８本であるが、これに限定した本数ではないことは自明である）のレーザビームをセットとしてスキャンさせてもよい。
また、ビームの照射方法は図２３の方法に限定されたものではなく、図２４（ａ）のような照射方法も好適である。この場合には、複数台のレーザ（図示の例では２台）をそれぞれ複数のビーム（図示の例では３本）に分割する。各々の副ビームはそれぞれが重なることなく走査される。この場合には、走査毎の横方向の移動が少なくて済む。
更に、例えば図２４（ｂ）のような照射方法も好適である。この場合には、１つのＤＰＳＳレーザ４１から１つのエネルギービームを形成していることが特徴である。各々のＤＰＳＳレーザ４１から出射されるエネルギービームは、それぞれが重なることなくスキャンされる。このような照射方法は、エネルギーの高い結晶化が必要な周辺回路の結晶化技術として有利である。なお、当該技術が画素部分の結晶化技術として利用できることは言うまでもない。
図２３の方法により形成した個々のビームラインにおける結晶粒を観測した結果、結晶粒径５０ｎｍのポリシリコンが形成されたことが確認された。
−ＴＦＴの作製−
本実施形態のＤＰＳＳレーザ装置により結晶化されてなる半導体薄膜を動作半導体膜として用いて、ＴＦＴの作製した。ＴＦＴの製造方法は、第１の実施形態で説明した図８〜図１１と同様である。
本例では、半導体薄膜を結晶化するに際して、幅５０μｍを有するリボン状に各リボン間の間隔が画素のレイアウト整合するように半導体薄膜を形成し、波長は５３２ｎｍ、出力１０Ｗ、＜０．１ｒｍｓ％ノイズのエネルギービームの不安定性、＜±１％／ｈの出力不安定性、８０μｍ×２０μｍのサイズの楕円形ビームに成型されたエネルギービームにより、１００ｃｍ／ｓの走査速度で結晶化を行った。
以下、第１の実施形態の図８〜図１１と同様の工程を経て作製されたＴＦＴについて、移動度を測定したところ、約２０ｃｍ2／Ｖｓを示した。この値は画素用のトランジスタとしては十分実用に耐える性能を有している。
−変形例−
以下、第３の実施形態の変形例について説明する。
ここでは、図２５に示すように、半導体薄膜のＴＦＴを形成する領域のみを選択的に結晶化することにより効率的に結晶化する方法を開示する。
図２６は、本例で用いるＤＰＳＳレーザ装置の照明系を示す概観図である。
図２６（ａ）では、副ビームを所定方向に反射させる固定ミラー６１と、固定ミラー６１からの反射光を更に所定方向に反射させ、照射領域を照射する移動可能な稼動ミラー６２とを備えて照明系Ａが構成されており、各照明系Ａが分割された副ビームごとに設けられている。
図２６（ｂ）では、副ビームを所望方向に反射させる回動可能な固定ミラー６３と、コリメータレンズ６４と、固定ミラー６３からの反射光をコリメータレンズ６４を介して集光し、照射領域を照射する集光レンズ６５とを備えて照明系Ｂが構成されており、各照明系Ｂが分割された副ビームごとに設けられている。
この場合、ＸＹステージ４３を移動させると同時に、図２６（ａ），（ｂ）に示した光学系を分割した各副ビームに装備させる。これらの光学系は個々のＴＦＴが形成される領域のみをスキャンする設計になっている。即ち、副ビームの移動距離は高々１００μｍに満たない。
ＸＹステージ４３の高速移動とともに、各画素位置でこれらのミラー光学系を繰り返しオンさせることにより画素部分を結晶化させる。これによりスループットの向上を図る。
本例では、全面にアモルファスシリコンが形成されている場合、あるいはリボン形状、あるいは島状形状、いずれにおいてもレーザ照射する部分は画素部分のレイアウトと整合が保たれていることが必要であることは言うまでもない。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
ここでは、第２の実施形態と同様に、ＤＰＳＳレーザ装置の構成について説明し、更にこれを用いた半導体薄膜の結晶化方法について述べる。本実施形態のＤＰＳＳレーザ装置は、以下に示すように任意の部位へ選択的にレーザ照射できる点で第２の実施形態と異なる。
本実施形態では、ａ−Ｓｉ膜を予めアイランド状に加工するのではなく、ａ−Ｓｉ膜はベタ状態のままでビーム径をアイランドの幅程度（〜１００μｍ以下）に絞り、ＸＹステージを移動させながらエネルギービームの照射を断続的に行う。これにより、結晶化領域（溶融領域）は第１の実施形態におけるアイランドと同等部分になる。従って、ガラス基板へのダメージや膜剥がれの問題を回避することができる。
また、ＬＣＤに用いる場合、周辺回路領域は集積度が高く、より結晶性の良い高移動度のＴＦＴが要求されるのに対し、画素領域はＴＦＴに必要な領域が飛び飛びに存在し、移動度もあまり要求されない。占有面積は周辺回路領域よりも画素領域の方が遥かに広いので、画素領域では、ＸＹステージを高速（〜数ｍ／ｓ）でスキャンさせて、必要部位のみを飛び飛びに結晶化することにより、スループットの大幅な向上が可能である。
−ＤＰＳＳレーザ装置の構成−
図２７は、第４の実施形態によるＤＰＳＳレーザ装置の主要構成を示す概観図である。
このＤＰＳＳレーザ装置は、第２の実施形態と同様の固体半導体励起のＤＰＳＳレーザ４１と、コリメータ機能・集光機能等を有する光学系７１と、エネルギービームがガラス基板上のａ−Ｓｉ膜７０に到達するまでの光路上に設けられ、エネルギービームの通過（オン）領域７２ａ及び遮断（オフ）領域７２ｂを有し、矢印の方向へ回動させることによりエネルギービームを断続的に通過させる断続出射手段であるチョッパー７２と、オン領域７２ａを通過したエネルギービームをガラス基板の方向へ反射させるミラー７３と、水平・垂直方向に駆動自在の第２の実施形態と同様のＸＹステージ４３（不図示）とを備えて構成されている。 このＤＰＳＳレーザ装置を用いて、ＣＷレーザ光、例えばＮｄ：ＹＡＧレーザ光（２ω、波長５３２ｍｍ）を、光学系７２を通してビーム径２０μｍ×５μｍのサイズに整形する。
図２８は、画素領域におけるＴＦＴの配置例を示す概観図である。
この場合、画素サイズは１５０μｍ×５０μｍであり、ＴＦＴ領域は１０μｍ×１５μｍのサイズの広さがあれば良い。ガラス基板上にＳｉＯ2バッファー層（膜厚２００ｎｍ）、ａ−Ｓｉ膜（膜厚１５０ｎｍ）を連続成膜した後、チョッパー７２を回動することにより、エネルギービームを７．５μｓ／１７．５μｓの割合でオン／オフさせながら、走査速度（ＸＹステージ４３の移動速度）を２ｍ／ｓで照射する。このようにすると、ａ−Ｓｉ膜のアイランド化の工程を行うことなしに、ガラス基板ヘのダメージや膜剥がれを起こさずに、ａ−Ｓｉ膜の必要部分（例えば図２７中の結晶化領域７４）のみを選択的に結晶化することができる。
この場合、図２８の矢印方向、即ち長方形形状の画素の短辺（隣接する画素ＴＦＴ間の距離が短い方向）に平行にレーザビームをスキャンすることが効果的である。これは、レーザビームの断続的照射の場合に限らず、例えば図１の場合のように連続的照射であっても有効である。
なお、ａ−Ｓｉ膜のＴＦＴの形成部位と異なる部位にエネルギービームを断続的に照射し、所定形状に結晶化されてなるＴＦＴの位置合わせマーカー７５を形成し、これを指標としてａ−Ｓｉ膜の結晶化を実行するようにすることが好適である。
上述のような方法でａ−Ｓｉ膜の結晶化を行えば、ＣＷレーザを用いて大粒径の結晶が得られ、且つ、工程の増加や処理時間の増加を来たすことがない。そのような大粒径の結晶を用いて形成したＴＦＴは、その特性が向上するとともに結晶起因のバラツキが低減される。従って、低コストを維持したまま高性能且つ高付加価値の液晶表示装置を提供できる。
−変形例−
以下、第４の実施形態の諸変形例について説明する。
（変形例１）
本例では、液晶表示装置の周辺回路領域におけるＴＦＴのａ−Ｓｉ膜の結晶化方法について説明する。
周辺回路領域は、画素領域に比べて集積度も高く、結晶性に対する要求も高い。
ＴＦＴの形成領域としては、例えば、５０μｍ×２００μｍのサイズの結晶化領域を５μｍ間隔で形成し、その中に回路を作り込めばよい。この場合、ＣＷレーザを、光学系を通してビーム径５０μｍ×５μｍのサイズに整形する。ガラス基板上にＳｉＯ2バッファー層（膜厚２００ｎｍ）、ａ−Ｓｉ膜（膜厚１５０ｎｍ）を連続成膜した後、チョッパー７２を回動することにより、エネルギービームを１ｍｓ／０．０２５ｍｓの割合でオン／オフさせながら、スキャン速度（ステージの移動速度）２０ｃｍ／ｓで照射する。スキャン速度を２０ｃｍ／ｓ程度に遅くすると、流れるような長い結晶粒（フローパターン）が得られ、高移動度のＴＦＴを形成できる。このようにすれば、ａ−Ｓｉアイランド化の工程を行わなくても、ガラス基板ヘのダメージや膜剥がれを起こさずに、必要部分に高品質の結晶を形成することができる。
（変形例２）
本例では、エネルギービームをオン／オフする機構を有する断続出射手段として、小さい穴とミラーの組み合わせてこれを実現する。
図２９は、変形例２によるＤＰＳＳレーザ装置の主要構成を示す概観図である。
このＤＰＳＳレーザ装置は、ＤＰＳＳレーザ４１及び光学系７１に加え、チョッパー７２の替わりに、エネルギービームを所望の方向へ反射せる回動自在なミラー７７と、ミラー７７で反射したエネルギービームのうち、所定方向へ進行するもののみを通過させる小径の開孔７６ａの形成された遮蔽板７６とが設けられている。この場合、ミラー７７を回動させることによりエネルギービームを振り、開孔７６ａを通過した時だけオンとなる。なお、エネルギービームを振る機構としては、ポリゴンミラーを用いてこれを回動させるようにしても良い。
（変形例３）
図３０は、変形例３によるＤＰＳＳレーザ装置の主要構成を示す概観図である。
このＤＰＳＳレーザ装置は、第３の実施形態とほぼ同様の構成を有するが、チョッパー７２に加工が施され、それに伴い複数のミラーが設置されている点で異なる。
ここでは、チョッパー７２の複数のオン領域７２ａのうち、所定のものを光反射機能を有する遮蔽板８１で遮蔽し、遮蔽板８１で反射したエネルギービームを更に所定方向へ反射させる複数のミラー８２が設けられている。これにより、遮蔽板８１で反射したエネルギービームは光路を変え、ａ−Ｓｉ膜７０における隣接する列、更にはその隣接する列を照射するようにする。図２８のような画素サイズが５０μｍ×１５０μｍ、ＴＦＴ領域のサイズが１５μｍ×１０μｍの場合、１スキャンの約２／３はオフ状態となるが、このオフの時間に隣接する２列を照射すれば、１スキャンで３列照射でき、処理時間は約１／３に短縮される。
更に、ＸＹステージ４３を１スキャンする間において、照射時間よりも非照射時間の方が数倍長いので、非照射時間にエネルギービームを次々と隣接する列に高速で移動させる。これにより無駄な時間を削減することができ、更にスループットの向上を図ることが可能となる。
以上のように、本例によれば、ＣＷレーザのエネルギービームを１００μｍ以下に絞って断続的に照射することにより、ガラス基板にダメージを与えることなく、膜剥がれを起こすことなく、大粒径の結晶を形成できる。また、１列を照射するときの非照射時間を利用して隣接する数列を照射することにより、１スキャンで数列分を結晶化でき、スループットも向上する。従って、結晶粒界や結晶粒径に依存するＴＦＴ特性のバラツキを抑えることが可能となり、また、良好な素子特性が得られるようになる。その結果、駆動回路一体型の高品質な液晶表示装置の提供が可能となる。
（変形例４）
図３１は、変形例４によるＤＰＳＳレーザ装置の主要構成を示す概観図である。
このＤＰＳＳレーザ装置は、変形例３とほぼ同様の構成を有するが、チョッパー７２の替わりにポリゴンミラーが設けられている点で異なる。
このＤＰＳＳレーザ装置は、ＤＰＳＳレーザ４１及び光学系７１に加え、チョッパー７２の替わりとなるポリゴンミラー８３と、ポリゴンミラー８３で反射するエネルギービームの進行方向に応じて、所定方向のエネルギービームのみを通過させる複数（ここでは３つ）の開孔８４ａの形成された遮蔽板８４とが設けられて構成されている。
この場合、ポリゴンミラー８３を回動させてエネルギービームを振り、ａ−Ｓｉ膜７０上における３列分を１スキャンで照射する。但し、１列目を照射した分、ＸＹステージ４３は移動しているので、２列目の照射位置（開孔８４ａの位置）はＸＹステージ４３の移動分だけ進んだ位置に設けておく必要がある。３列目も同様に進んだ位置に照射する。
本例によれば、変形例３と同様に、ガラス基板にダメージを与えることなく、膜剥がれを起こすことなく、大粒径の結晶を形成できるとともに、１列を照射するときの非照射時間を利用して隣接する数列を照射することにより、１スキャンで数列分を結晶化でき、スループットの向上を図ることが可能となる。
なお、この第４の実施形態及びその変形例１〜４においては、図２７〜図３１に示すように、スキャンしながらＸ−Ｙステージを太矢印方向へ移動させ、一列又は任意の複数列のスキャンを終えたら細矢印方向へ移動させ、次のスキャンを行う。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
本実施形態では、ＴＦＴの作製時において、第１〜第４の実施形態のようにＣＷレーザを用いてａ−Ｓｉ膜の結晶化を行う際に、エネルギービームによるバッファー層の温度上昇に起因して発生するａ−Ｓｉ膜の膜剥がれを防止することに主眼をおいた、好適なバッファー層を備えたＴＦＴを開示する。
基板を構成するガラスからのナトリウム等の不純物による汚染を防止するため、ガラス基板とａ−Ｓｉ膜との間に形成されるバッファー層の材料としてＳｉＮ又はＳｉＯＮを用いることが効果的であることは知られている。この成膜したままのバッファー層における水素濃度分布を調べた結果を図３２に示す。
ＳｉＮ又はＳｉＯＮを含むバッファー層を介して積層されたａ−Ｓｉ膜を、時間に対して連続的にエネルギーを発生させるエネルギービーム、ここではＣＷレーザで結晶化すると、バッファー層がエネルギービームを吸収して（または、ａ−Ｓｉ膜の溶融時の熱伝導により）、温度が上昇する。バッファー層中の水素濃度が高いときには、水素のイフュージョンが生じてａ−Ｓｉ膜にピンホールが発生して膜剥がれが生じる。また、ａ−Ｓｉ膜中の水素の濃度が高い時にもイフュージョンが生じ、ピンホールが発生する。両者の水素濃度が高いときには、図３３に示すように、ピンホールを起因としてａ−Ｓｉ膜の剥がれが生じる。このような現象は、従来のエキシマレーザ結晶化に比較して、連続したエネルギービームを利用した場合に特に顕著に生じる。
そこで、本実施形態では、図３４に示すように、ガラス基板９１上に膜厚４００ｎｍ程度のＳｉＮ又はＳｉＯＮからなる薄膜９２ａとＳｉＯ2膜９２ｂとを積層してなるバッファー層９２を介してａ−Ｓｉ膜９３を形成し、ＣＷレーザを用いてａ−Ｓｉ膜９３の結晶化を行うに際して、ａ−Ｓｉ膜９３及び前記薄膜の水素濃度をそれぞれ調節する。具体的には、ａ−Ｓｉ膜９３の水素濃度を１×１０20個／ｃｍ3以下、且つ薄膜９２ａの水素濃度を１×１０22個／ｃｍ3以下とする。ここで、ＳｉＯ2膜９２ｂを形成することにより、ａ−Ｓｉ膜９３とバッファー層９２との間の界面準位を低減できる。また、ＣＷレーザのエネルギービーム照射時には、基板裏面よりも基板表面から照射した方がＳｉＮに直接レーザ光が照射されないために好ましい。
［ａ−Ｓｉ膜中の適正水素濃度］
ここで、ａ−Ｓｉ膜中の適正水素濃度を調べた実験結果について説明する。
先ず、図３４のようにガラス基板９１上にＰ−ＣＶＤ法によりＳｉＮからなる薄膜９２ａを膜厚５０ｎｍ程度に、ＳｉＯ2膜９２ｂを膜厚２００ｎｍ程度に順次成膜してバッファー層９２を形成し、ａ−Ｓｉ膜９３を膜厚１５０ｎｍ程度に形成する。なお、上記の各膜厚はこれらの値に限定されたものではない。
続いて、窒素雰囲気中で５００℃、２時間の熱処理によりａ−Ｓｉ膜９３の脱水素化処理を行った後、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）Ｎｄ：ＹＶＯ4により、出力６．５Ｗ、走査速度２０ｃｍ／ｓ、波長５３２ｎｍ（Ｎｄ：ＹＶＯ4の第２高調波）の条件で結晶化を実行する。この走査はＸＹステージを移動させることにより行う。
図３５は、５００℃、２時間の熱処理後のガラス基板／ＳｉＮ／ＳｉＯ2／ａ−Ｓｉ構造のＳＩＭＳ分析の結果を示す特性図である。
このＳＩＭＳ分析では、５００℃、２時間の熱処理によってａ−Ｓｉ膜９３中の水素濃度は１×１０20個／ｃｍ3以下となることが確認された。
図３６は、結晶化後の半導体薄膜を示す顕微鏡写真である。
ａ−Ｓｉ膜９３中の水素濃度を１×１０20個／ｃｍ3以下とすることでピンホールや剥がれの無い良好な結晶が得られていることが判る。
［ＳｉＮ薄膜中の適正水素濃度］
次に、バッファー層を構成するＳｉＮ薄膜中の適正水素濃度を調べた実験結果について説明する。
先ず、図３４のようにガラス基板９１上にＰ−ＣＶＤ法によりＳｉＮからなる薄膜９２ａを膜厚５０ｎｍ程度に、ＳｉＯ2膜９２ｂを膜厚２００ｎｍ程度に順次成膜してバッファー層９２を形成し、ａ−Ｓｉ膜９３を膜厚１５０ｎｍ程度に形成する。なお、上記の各膜厚はこれらの値に限定されたものではない。
続いて、窒素雰囲気中で４５０℃、２時間の熱処理によりａ−Ｓｉ膜９３の脱水素化処理を行う。ＳＩＭＳ分析を行ったところ、ＳｉＮ薄膜９２ａ中の水素濃度は１×１０22個／ｃｍ3以下になることがＳＩＭＳ分析により確認された。更に、ａ−Ｓｉ膜９３中の水素濃度は１×１０20個／ｃｍ3以下になっている。
上記のａ−Ｓｉ膜９３に対して、半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）Ｎｄ：ＹＶＯ4により、出力６．５Ｗ、走査速度２０ｃｍ／ｓ、波長５３２ｎｍ（Ｎｄ：ＹＶＯ4の第２高調波）の条件で結晶化を実行する。この走査はＸＹステージを移動させることにより行う。その結果、図３６に示すように良好な結晶が得られた。
以上説明したように、本実施形態によれば、時間に対して連続的にエネルギーを出力するエネルギービームによる結晶化を利用してＴＦＴのトランジスタ特性を高レベルで均質化するととともに、ＴＦＴをピンホールや剥離が発生することなく安定に形成することが可能となり、極めて信頼性の高いＴＦＴを実現する。
ここまで述べた諸態様において、半導体膜としてａ−Ｓｉ膜の例を挙げたが、初期膜は、ＬＰＣＶＤ法で成膜したｐ−Ｓｉ膜、固相成長のｐ−Ｓｉ膜、金属誘起固相成長のｐ−Ｓｉ膜等、いずれの場合にも適用可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１） 基板上に、各々複数の薄膜トランジスタを有する画素領域及びその周辺回路領域が設けられてなる半導体装置の製造方法であって、
少なくとも前記周辺回路領域について、当該周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化し、前記各薄膜トランジスタの動作半導体薄膜とする工程を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記各半導体薄膜が前記基板上に線状又は島状にパターニングされてなるものであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記基板上に、パターニングされた前記各半導体薄膜に対応したエネルギービームの照射位置合わせ用のマーカーが形成されていることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記基板上でパターニングされた前記各半導体薄膜に複数のスリットが形成されており、前記スリットのほぼ長手方向に沿ってエネルギービームを照射することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記各半導体薄膜で隣接する前記スリットは、両者の間隔が徐々に変化する非接触状態に形成されていることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記各半導体薄膜に２本の前記スリットが形成されており、エネルギービームの照射により形成される前記スリット間における結晶化領域を前記薄膜トランジスタのチャネル領域とすることを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 前記基板上でパターニングされた前記各半導体薄膜上に複数の細線状の絶縁膜が形成されており、前記絶縁膜のほぼ長手方向に沿ってエネルギービームを照射することを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記各半導体薄膜上で隣接する前記絶縁膜は、両者の間隔が徐々に変化する非接触状態に形成されていることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記各半導体薄膜上に２本の前記絶縁膜が形成されており、エネルギービームの照射により形成される前記絶縁膜間における結晶化領域を前記薄膜トランジスタのチャネル領域とすることを特徴とする付記７に記載の半導体装置の製造方法
（付記１０） 前記基板上でパターニングされた前記各半導体薄膜は、膜厚の異なる部分を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記各半導体薄膜の膜厚の薄い部分は、膜厚の厚い領域により囲まれており、当該膜厚の薄い部分の長手方向に沿ってエネルギービームを走査することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記各半導体薄膜の膜厚の薄い部分に合わせてチャネル領域を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３） 前記画素領域と前記周辺回路領域とにおいて、時間に対して連続的にエネルギーを出力する前記エネルギービームの照射条件が異なることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１４） 前記画素領域に形成された半導体薄膜をパルス状にエネルギーを出力するエネルギービームにより結晶化し、前記周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１５） 前記画素領域に形成された半導体薄膜を結晶化した後、前記周辺回路領域に形成された半導体薄膜を結晶化することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記周辺回路領域に形成された半導体薄膜を時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化して動作半導体薄膜とし、前記画素領域に形成された半導体薄膜をそのまま動作半導体薄膜とすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１７） 前記周辺回路領域に形成された半導体薄膜を結晶化する際に、時間に対して連続的にエネルギーを出力する前記エネルギービームを利用して前記半導体薄膜の水素出しを行なうことを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記画素領域と前記周辺回路領域とにおいて、前記半導体薄膜の厚みが異なることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１９） 時間に対して連続的にエネルギーを出力する前記エネルギービームを、前記半導体薄膜に対して走査させることを特徴とする付記１に記載の半導体装置の製造方法。
（付記２０） 長方形形状をなす画素の短辺に沿って、前記エネルギービームを走査させることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１） 時間に対して連続的にエネルギーを出力する前記エネルギービームの走査方向が前記半導体動作膜のチャネルとなる部位の電流方向と平行であることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２２） 時間に対して連続的にエネルギーを出力する複数本の前記エネルギービームを用い、同時に異なる位置に存する前記半導体薄膜を照射することを特徴とする付記１に記載の半導体装置の製造方法。
（付記２３） 時間に対して連続的にエネルギーを出力する前記エネルギービームの走査速度が１０ｃｍ／ｓ以上であることを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２４） 時間に対する連続的にエネルギーを出力する前記エネルギービームの出力不安定性が±１％／ｈより小値であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記２５） 前記エネルギービームの不安定性を示すノイズ（光ノイズ）が０．１ｒｍｓ％以下であることを特徴とする付記２４に記載の半導体装置の製造方法。
（付記２６） 時間に対する連続的にエネルギーを出力する前記エネルギービームがＣＷレーザ光であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記２７） 前記ＣＷレーザ光が半導体ＬＤ励起の固体レーザ光であることを特徴とする付記２６に記載の半導体装置の製造方法。
（付記２８） 時間に対する連続的にエネルギーを出力する前記エネルギービームにより、前記動作半導体薄膜の結晶状態を結晶粒が大きい流線形状のフローパターンに形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記２９） 前記基板が無アルカリガラス又はプラスチックからなり、エネルギービームを前記基板の表面又は裏面から照射することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３０） 前記エネルギービームを光学的に複数の副ビームに分割し、前記半導体薄膜の異なる部位に前記各副ビームを同時に照射して結晶化することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３１） 前記エネルギービーム又は前記各副ビームにより、前記各薄膜トランジスタの形成部位のみを結晶化に最適なエネルギー強度で照射し、且つ前記各薄膜トランジスタの非形成部位を高速で通過することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３２） 少なくとも２種類の前記各薄膜トランジスタの形成部位において、結晶化のためのビーム走査速度、エネルギー強度、及びビーム形状のうち少なくとも１種が異なることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３３） 前記半導体薄膜に前記エネルギービームを断続的に照射し、前記各薄膜トランジスタの形成部位のみを選択的に結晶化することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３４） 前記半導体薄膜の隣接する前記薄膜トランジスタの形成部位の照射間隔期間に、前記エネルギービームを高速で他の前記形成部位に移動させ、当該他の前記形成部位を照射することを特徴とする付記３３に記載の半導体装置の製造方法。
（付記３５） 前記半導体薄膜の前記薄膜トランジスタの形成部位と異なる部位に前記エネルギービームを断続的に照射し、所定形状に結晶化されてなる前記薄膜トランジスタの位置合わせマーカーを形成することを特徴とする付記３３に記載の半導体装置の製造方法。
（付記３６） 前記基板上に、Ｓｉ及びＮ、又は、Ｓｉ，Ｏ及びＮを含む薄膜を有するバッファー層を介して前記半導体薄膜を形成して、
前記半導体薄膜の水素濃度を１×１０20個／ｃｍ3以下とすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３７） 前記薄膜の水素濃度を１×１０22個／ｃｍ3以下とすることを特徴とする付記３６に記載の半導体装置の製造方法。
（付記３８） 前記半導体薄膜の脱水素化を、当該半導体薄膜の形成後、又は前記半導体薄膜を形成し所定のパターンを形成した後に行うことを特徴とする付記３６に記載の半導体装置の製造方法。
（付記３９） 半導体装置であって、前記半導体装置は、
基板と、
前記基板上に設けられ、複数の薄膜トランジスタを有してなる画素領域と、
前記基板上に設けられ、複数の薄膜トランジスタを有してなる前記画素領域の周辺回路領域と
を含み、
少なくとも前記周辺回路領域を構成する前記各薄膜トランジスタの動作半導体薄膜は、結晶粒が大きい流線形状のフローパターンの結晶状態に形成されていることを特徴とする半導体装置。
（付記４０） 前記フローパターンの結晶粒がチャネル長よりも長いことを特徴とする付記３９に記載の半導体装置。
（付記４１） 前記各動作半導体薄膜は、前記基板上に線状又は島状にパターニングされた各半導体薄膜にエネルギービームが照射されてなるものであることを特徴とする付記４０に記載の半導体装置。
（付記４２） 前記基板上に、パターニングされた前記各動作半導体薄膜に対応して、当該動作半導体薄膜を結晶化するためのエネルギービームの照射位置合わせ用のマーカーが形成されていることを特徴とする付記４１に記載の半導体装置。
（付記４３） 前記画素領域と前記周辺回路領域とにおいて、前記各動作半導体薄膜の厚みが異なることを特徴とする付記３９に記載の半導体装置。
（付記４４） 前記基板は、無アルカリガラス、石英ガラス、セラミックス、プラスチック、及びシリコン単結晶のうちから選ばれた１種であることを特徴とする付記３９に記載の半導体装置。
（付記４５） 前記基板上に、Ｓｉ及びＮ、又は、Ｓｉ，Ｏ及びＮを含む薄膜を有するバッファー層を介して前記半導体薄膜が形成されており、
前記半導体薄膜の水素濃度が１×１０20個／ｃｍ3以下であることを特徴とする付記３９に記載の半導体装置。
（付記４６） 前記薄膜の水素濃度が１×１０22個／ｃｍ3以下であることを特徴とする付記４５に記載の半導体装置。
（付記４７） 前記バッファー層がＳｉＯ2／ＳｉＮ又はＳｉＯ2／ＳｉＯＮの構造を有することを特徴とする付記４５に記載の半導体装置。
（付記４８） 基板上に形成された半導体薄膜を結晶化するエネルギービームを出射する半導体製造装置であって、前記半導体製造装置は、
前記エネルギービームを時間に対して連続的に出力することが可能であり、照射対象物に前記エネルギービームを相対的に走査する機能を有し、前記エネルギービームの出力不安定性が±１％／ｈより小値であることを特徴とする半導体製造装置。
（付記４９） 長方形形状をなす画素の短辺に沿って、前記エネルギービームを走査させることを特徴とする付記４８に記載の半導体製造装置。
（付記５０） 前記エネルギービームの不安定性を示すノイズ（光ノイズ）が０．１ｒｍｓ％以下であることを特徴とする付記４８に記載の半導体製造装置。
（付記５１） 前記エネルギービームの走査速度が１０ｃｍ／ｓ以上であることを特徴とする付記４８に記載の半導体製造装置。
（付記５２） 断続的にエネルギーを出力するエネルギービームを出射することが可能であることを特徴とする付記４８に記載の半導体製造装置。
（付記５３） 時間に対する連続的にエネルギーを出力する前記エネルギービームがＣＷレーザ光であることを特徴とする付記４８に記載の半導体製造装置。
（付記５４） 前記ＣＷレーザ光が半導体励起の固体レーザ光であることを特徴とする付記５３に記載の半導体製造装置。
（付記５５） 前記基板上に設けられたエネルギービームの照射位置合わせ用のマーカーを照射前に読み取って記憶し、その位置に合わせて前記エネルギービームを照射することを特徴とする付記４８に記載の半導体製造装置。
（付記５６） 半導体製造装置であって、前記半導体製造装置は、
表面に半導体薄膜が形成された基板が設置され、前記基板を前記半導体薄膜の面内方向で自在に移動可能とする設置手段と、
エネルギービームを時間に対して連続的に出力する機能を有するレーザ発振手段と、
前記レーザ発振手段から出射された前記エネルギービームを光学的に複数の副ビームに分割するビーム分割手段とを備え、
前記各副ビームを前記半導体薄膜の各所定部位に対して相対的に走査し、前記各所定部位を結晶化することを特徴とする半導体製造装置。
（付記５７） 長方形形状をなす画素の短辺に沿って、前記エネルギービームを走査させることを特徴とする付記５６に記載の半導体製造装置。
（付記５８） 前記各副ビームにより、前記各薄膜トランジスタの形成部位のみを結晶化に最適なエネルギー強度で照射し、且つ前記各薄膜トランジスタの非形成部位を高速で通過することを特徴とする付記５６に記載の半導体製造装置。
（付記５９） 少なくとも２種類の前記各薄膜トランジスタの形成部位において、結晶化のためのビーム走査速度、エネルギー強度、及びビーム形状のうち少なくとも１種が異なるように、前記各副ビームを照射することを特徴とする付記５６に記載の半導体製造装置。
（付記６０） 前記各副ビームを互いに重なり合わないように照射することを特徴とする付記５６に記載の半導体製造装置。
（付記６１） 前記エネルギービームの出力不安定性が±１％／ｈより小値であることを特徴とする付記５６に記載の半導体製造装置。
（付記６２） 前記エネルギービームの不安定性を示すノイズ（光ノイズ）が０．１ｒｍｓ％以下であることを特徴とする付記６１に記載の半導体製造装置。
（付記６３） 半導体製造装置であって、前記半導体製造装置は、
表面に半導体薄膜が形成された基板が設置され、前記基板を前記半導体薄膜の面内方向で自在に移動可能とする設置手段と、
エネルギービームを時間に対して連続的に出力する機能を有するレーザ発振手段と、
前記エネルギービームの通過領域及び遮断領域を有し、前記エネルギービームを断続的に通過させる断続出射手段とを備え、
前記基板を前記エネルギービームに対して相対的に走査させながら、前記半導体薄膜に前記エネルギービームを断続的に照射し、前記各薄膜トランジスタの形成部位のみを選択的に結晶化することを特徴とする半導体製造装置。
（付記６４） 長方形形状をなす画素の短辺に沿って、前記エネルギービームを走査させることを特徴とする付記６３に記載の半導体製造装置。
（付記６５） 前記基板の走査速度及び前記断続出射のタイミングを調節することにより、前記半導体薄膜の隣接する前記薄膜トランジスタの形成部位の照射間隔期間に、前記エネルギービームを高速で他の前記形成部位に移動させ、当該他の前記形成部位を照射することを特徴とする付記６３に記載の半導体製造装置。
（付記６６） 前記レーザ発振手段から出射された前記エネルギービームを光学的に複数の副ビームに分割するビーム分割手段を更に備え、
前記基板を前記エネルギービームに対して相対的に走査させながら、前記半導体薄膜に前記各副ビームを断続的に照射し、複数の前記各薄膜トランジスタの形成部位を同時に結晶化することを特徴とする付記６３に記載の半導体製造装置。
（付記６７） 前記半導体薄膜の前記薄膜トランジスタの形成部位と異なる部位に前記エネルギービームを断続的に照射し、所定形状に結晶化されてなる前記薄膜トランジスタの位置合わせマーカーを形成することを特徴とする付記６３に記載の半導体製造装置。
（付記６８） 前記エネルギービームの出力不安定性が±１％／ｈより小値であることを特徴とする付記６３に記載の半導体製造装置。
（付記６９） 前記エネルギービームの不安定性を示すノイズ（光ノイズ）が０．１ｒｍｓ％以下であることを特徴とする付記６８に記載の半導体製造装置。
（付記７０） 基板上に複数の半導体素子が設けられてなる半導体装置の製造方法であって、前記製造方法は、
前記半導体素子の半導体薄膜を、時間に対して連続的にエネルギーを出力するエネルギービームにより結晶化する工程を含むことを特徴とする半導体装置の製造方法。
（付記７１） 前記各半導体薄膜が前記基板上に線状又は島状にパターニングされてなり、当該各半導体薄膜に前記エネルギービームを照射することを特徴とする付記７０に記載の半導体装置の製造方法。
第１の実施形態において、半導体薄膜の結晶化の様子を示す概略平面図である。 リボン状にパターニングされた半導体薄膜の様子を示す顕微鏡写真を含む概略平面図である。 ＴＦＴアイランドが形成された様子を示す顕微鏡写真を含む概略平面図である。 ＣＷレーザにより結晶化された半導体薄膜の様子を示すＳＥＭ写真である。 ＣＷレーザにより結晶化されたエキシマパターンとなった半導体薄膜の様子を示すＳＥＭ写真である。 半導体薄膜近傍のＳＩＭＳ分析を示す特性図である。 半導体薄膜近傍の断面ＴＥＭを示す写真である。 第１の実施形態に係るＴＦＴの製造方法を工程順に示す概略断面図である。 図８に引き続き、第１の実施形態に係るＴＦＴの製造方法を工程順に示す概略断面図である。 図９に引き続き、第１の実施形態に係るＴＦＴの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第１の実施形態に係るＴＦＴの製造方法を工程順に示す概略断面図である。 半導体薄膜の結晶パターンと移動度との関係を示す特性図である。 半導体薄膜のフローパターンと移動度との関係を示す顕微鏡写真である。 第１の実施形態の変形例１において、リボン状の各半導体薄膜及び位置マーカーを示す概略平面図である。 第１の実施形態の変形例２において、半導体薄膜の様子を示す概略平面図である。 第１の実施形態の変形例３において、半導体薄膜の様子を示す概観図である。 第１の実施形態の変形例４において、半導体薄膜の様子を示す概略平面図である。 第１の実施形態の変形例５において、半導体薄膜の様子を示す概観図である。 第２の実施形態におけるＤＰＳＳレーザ装置を示す概観図である。 第２の実施形態の変形例１におけるＤＰＳＳレーザ装置を示す概観図である。 第２の実施形態の変形例２におけるＤＰＳＳレーザ装置を示す概観図である。 第３の実施形態によるＤＰＳＳレーザ装置の構成の一部を示す概観図である。 ４台のＤＰＳＳレーザ４１を利用して、合計２８個の副ビームを発生させた様子を示す概観図である。 ＤＰＳＳレーザ４１を利用した他の照射方法を示す概観図である。 半導体薄膜のＴＦＴを形成する領域のみを選択的に結晶化する様子を示す概観図である。 第３の実施形態の変形例で用いるＤＰＳＳレーザ装置の照明系を示す概観図である。 第４の実施形態によるＤＰＳＳレーザ装置の主要構成を示す概観図である。 画素領域におけるＴＦＴの配置例を示す概観図である。 第４の実施形態の変形例２によるＤＰＳＳレーザ装置の主要構成を示す概観図である。 第４の実施形態の変形例３によるＤＰＳＳレーザ装置の主要構成を示す概観図である。 第４の実施形態の変形例４によるＤＰＳＳレーザ装置の主要構成を示す概観図である。 ＳｉＮ又はＳｉＯＮをバッファー層の材料として用いた場合の当該バッファー層とＳｉ層における水素濃度分布を調べた結果を示す特性図である。 ａ−Ｓｉ膜の剥がれが生じた様子を示す顕微鏡写真である。 ガラス基板上にバッファー層を介してａ−Ｓｉ膜が形成された様子を示す概略断面図である。 ５００℃、２時間の熱処理後のガラス基板／ＳｉＮ／ＳｉＯ2／ａ−Ｓｉ構造のＳＩＭＳ分析の結果を示す特性図である。 結晶化後の半導体薄膜を示す顕微鏡写真である。 従来のエキシマレーザを用いてシリコン膜を結晶化した様子を示すＡＦＭ写真である。
符号の説明
１，２１，９１ ガラス基板
２，７０，９３ 半導体薄膜（ａ−Ｓｉ膜）
３ ＣＷレーザ
４ チャネル領域
５ ソース／ドレイン
６ ＴＦＴアイランド
１１ 動作半導体薄膜
２２ ＳｉＯ2バッファー層
２３ ゲート酸化膜（シリコン酸化膜）
２４，３２ ゲート電極（アルミニウム膜）
２５ 層間絶縁膜
２６ コンタクトホール
２７ 配線（金属膜）
３１ 位置マーカー
３２ スリット
３３ 細線パターン
４１ ＤＰＳＳレーザ
４２ 光学系
４３ ＸＹステージ
５１ 回折格子
５２ コリメータレンズ
５３，６５ 集光レンズ
５４ 半導体薄膜リボン
６１，６３ 固定ミラー
６２ 稼動ミラー
６４ コリメータレンズ
７１ 光学系
７２ チョッパー
７３，７７ ミラー
７４ 領域
７６，８１，８４ 遮蔽板
８３ ポリゴンミラー
９２ バッファー層
９２ａ ＳｉＮ又はＳｉＯＮからなる薄膜
９２ｂ ＳｉＯ2膜

Claims (11)

  1. 基板上に、各々複数の薄膜トランジスタを有する画素領域及びその周辺回路領域が設けられてなる半導体装置の製造方法であって、
    前記画素領域及び前記周辺回路領域のうち、少なくとも前記周辺回路領域に形成された半導体膜をパターニングして、スリット間の領域がＣＷレーザの照射走査によって単結晶となる間隔の平行な２本の前記スリットを有するアイランド領域を形成する工程と、
    前記ＣＷレーザを前記スリットの長手方向に沿って照射走査して結晶化する工程と、
    前記スリット間の単結晶化された部分がチャネル領域となるようにパターニングして、薄膜トランジスタを形成する工程と
    を含むことを含む半導体装置の製造方法。
  2. 前記画素領域と前記周辺回路領域とにおいて、前記ＣＷレーザの照射条件が異なることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記画素領域に形成された半導体薄膜をパルス状にエネルギーを出力するエネルギービームにより結晶化し、前記周辺回路領域に形成された半導体薄膜を前記ＣＷレーザにより結晶化することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記周辺回路領域に形成された半導体薄膜を前記ＣＷレーザにより結晶化して動作半導体薄膜とし、前記画素領域に形成された半導体薄膜をそのまま動作半導体薄膜とすることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記画素領域に形成された前記半導体膜に対して、長方形形状をなす画素の短辺に平行に、前記ＣＷレーザを照射走査させることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 複数本の前記ＣＷレーザを用い、同時に異なる位置に存在する前記半導体膜を照射することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記ＣＷレーザが半導体励起の固体レーザであることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記ＣＷレーザにより、前記半導体膜の結晶状態を流線形状のフローパターンに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記ＣＷレーザ光を光学的に複数の副ビームに分割し、
    前記半導体膜の異なる部位に前記副ビームを同時に照射して結晶化することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記アイランド領域の内部で周辺部よりも大きな結晶粒が形成されるように、結晶化のための前記ＣＷレーザの走査速度及び照射強度を調節することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記基板上に設けられた前記ＣＷレーザの照射位置合わせ用のマーカーを照射前に読み取って記憶し、その位置に合わせて前記ＣＷレーザを照射することを特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
TW544727B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4744700B2 (ja) * 2001-01-29 2011-08-10 株式会社日立製作所 薄膜半導体装置及び薄膜半導体装置を含む画像表示装置
JP4310076B2 (ja) * 2001-05-31 2009-08-05 キヤノン株式会社 結晶性薄膜の製造方法
JP4209606B2 (ja) * 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4558262B2 (ja) * 2001-08-30 2010-10-06 シャープ株式会社 半導体装置の製造方法
TWI282126B (en) * 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7589032B2 (en) * 2001-09-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Laser apparatus, laser irradiation method, semiconductor manufacturing method, semiconductor device, and electronic equipment
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
JP3903761B2 (ja) 2001-10-10 2007-04-11 株式会社日立製作所 レ−ザアニ−ル方法およびレ−ザアニ−ル装置
US6700096B2 (en) * 2001-10-30 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Laser apparatus, laser irradiation method, manufacturing method for semiconductor device, semiconductor device, production system for semiconductor device using the laser apparatus, and electronic equipment
TWI291729B (en) * 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
US7105048B2 (en) * 2001-11-30 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US7078322B2 (en) * 2001-11-29 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor
US7133737B2 (en) * 2001-11-30 2006-11-07 Semiconductor Energy Laboratory Co., Ltd. Program for controlling laser apparatus and recording medium for recording program for controlling laser apparatus and capable of being read out by computer
US6767799B2 (en) 2001-12-28 2004-07-27 Semiconductor Energy Laboratory Co., Ltd. Laser beam irradiation method
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP4008716B2 (ja) * 2002-02-06 2007-11-14 シャープ株式会社 フラットパネル表示装置およびその製造方法
JP2003332350A (ja) * 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
US6984573B2 (en) * 2002-06-14 2006-01-10 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method and apparatus
JP4813743B2 (ja) * 2002-07-24 2011-11-09 株式会社 日立ディスプレイズ 画像表示装置の製造方法
KR20050047103A (ko) 2002-08-19 2005-05-19 더 트러스티스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 다양한 조사 패턴을 포함하는 원 샷 반도체 가공 시스템 및방법
AU2003272222A1 (en) * 2002-08-19 2004-03-03 The Trustees Of Columbia University In The City Of New York Process and system for laser crystallization processing of film regions on a substrate to minimize edge areas, and structure of such film regions
JP4474108B2 (ja) 2002-09-02 2010-06-02 株式会社 日立ディスプレイズ 表示装置とその製造方法および製造装置
JP2004128421A (ja) * 2002-10-07 2004-04-22 Semiconductor Energy Lab Co Ltd レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
KR100508001B1 (ko) * 2002-12-30 2005-08-17 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
JP4389447B2 (ja) * 2003-01-28 2009-12-24 セイコーエプソン株式会社 電気光学装置の製造方法
JP4116465B2 (ja) * 2003-02-20 2008-07-09 株式会社日立製作所 パネル型表示装置とその製造方法および製造装置
EP1468774B1 (en) * 2003-02-28 2009-04-15 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and method for manufacturing semiconductor device
JP4515034B2 (ja) 2003-02-28 2010-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2004343018A (ja) * 2003-03-20 2004-12-02 Fujitsu Ltd 半導体装置及びその製造方法
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7476629B2 (en) 2003-04-21 2009-01-13 Semiconductor Energy Laboratory Co., Ltd. Beam irradiation apparatus, beam irradiation method, and method for manufacturing thin film transistor
US7220627B2 (en) * 2003-04-21 2007-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device where the scanning direction changes between regions during crystallization and process
US7397592B2 (en) * 2003-04-21 2008-07-08 Semiconductor Energy Laboratory Co., Ltd. Beam irradiation apparatus, beam irradiation method, and method for manufacturing a thin film transistor
WO2004102647A1 (ja) * 2003-05-14 2004-11-25 Fujitsu Limited 半導体薄膜の結晶化方法
US7208395B2 (en) * 2003-06-26 2007-04-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
WO2005012993A1 (ja) * 2003-07-31 2005-02-10 Sanyo Electric Co., Ltd. エレクトロクロミック表示装置
JP2005049770A (ja) * 2003-07-31 2005-02-24 Sanyo Electric Co Ltd エレクトロクロミック表示装置
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
WO2005029551A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
WO2005029546A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
WO2005029549A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for facilitating bi-directional growth
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
JP2005167084A (ja) * 2003-12-04 2005-06-23 Fujitsu Ltd レーザ結晶化装置及びレーザ結晶化方法
JP2005217214A (ja) * 2004-01-30 2005-08-11 Hitachi Ltd 半導体薄膜の製造方法及び画像表示装置
JP4568000B2 (ja) * 2004-03-24 2010-10-27 株式会社 日立ディスプレイズ 半導体薄膜の製造方法
US7611577B2 (en) * 2004-03-31 2009-11-03 Nec Corporation Semiconductor thin film manufacturing method and device, beam-shaping mask, and thin film transistor
US7547866B2 (en) 2004-04-28 2009-06-16 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method and method for manufacturing semiconductor device including an autofocusing mechanism using the same
JP4633434B2 (ja) 2004-10-18 2011-02-16 シャープ株式会社 半導体装置およびその製造方法
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
TWI268122B (en) * 2005-01-25 2006-12-01 Au Optronics Corp Semiconductor structure having multilayer of polysilicon and display panel applied with the same
JP4597730B2 (ja) 2005-03-22 2010-12-15 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
JP4675680B2 (ja) * 2005-05-30 2011-04-27 シャープ株式会社 薄膜トランジスタ基板の製造方法
US7608490B2 (en) * 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5128767B2 (ja) * 2005-11-14 2013-01-23 株式会社ジャパンディスプレイイースト 表示装置とその製造方法
JP2007142167A (ja) * 2005-11-18 2007-06-07 Hitachi Displays Ltd 表示装置およびその製造方法
WO2007067541A2 (en) * 2005-12-05 2007-06-14 The Trustees Of Columbia University In The City Of New York Systems and methods for processing a film, and thin films
CN101331592B (zh) * 2005-12-16 2010-06-16 株式会社半导体能源研究所 激光照射设备、激光照射方法和半导体装置的制造方法
JP5085902B2 (ja) * 2006-08-24 2012-11-28 株式会社ジャパンディスプレイイースト 表示装置の製造方法
US20080090396A1 (en) * 2006-10-06 2008-04-17 Semiconductor Energy Laboratory Co., Ltd. Light exposure apparatus and method for making semiconductor device formed using the same
WO2008104346A2 (en) * 2007-02-27 2008-09-04 Carl Zeiss Laser Optics Gmbh Continuous coating installation and methods for producing crystalline thin films and solar cells
US8614471B2 (en) 2007-09-21 2013-12-24 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
US8415670B2 (en) * 2007-09-25 2013-04-09 The Trustees Of Columbia University In The City Of New York Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films
CN103354204A (zh) 2007-11-21 2013-10-16 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
WO2009111340A2 (en) 2008-02-29 2009-09-11 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
US20090250791A1 (en) * 2008-04-08 2009-10-08 Themistokles Afentakis Crystalline Semiconductor Stripes
JP2010034366A (ja) * 2008-07-30 2010-02-12 Sony Corp 半導体処理装置および半導体処理方法
WO2010056990A1 (en) 2008-11-14 2010-05-20 The Trustees Of Columbia University In The City Of New York Systems and methods for the crystallization of thin films
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
JP5517832B2 (ja) * 2010-08-20 2014-06-11 住友重機械工業株式会社 レーザアニール装置及びレーザアニール方法
JP5918118B2 (ja) * 2012-12-18 2016-05-18 株式会社日本製鋼所 結晶半導体膜の製造方法
JP5725518B2 (ja) 2013-04-17 2015-05-27 株式会社日本製鋼所 レーザ光遮蔽部材、レーザ処理装置およびレーザ光照射方法
JP6832656B2 (ja) * 2016-09-14 2021-02-24 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP6997566B2 (ja) * 2017-09-14 2022-01-17 株式会社ディスコ レーザー加工装置
KR20210116762A (ko) 2020-03-13 2021-09-28 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR20220079759A (ko) 2020-12-04 2022-06-14 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142120A (ja) * 1984-08-02 1986-02-28 Agency Of Ind Science & Technol レ−ザ光照射装置
JPS6184825A (ja) * 1984-10-03 1986-04-30 Agency Of Ind Science & Technol 半導体基板の製造方法
JPH02260419A (ja) * 1989-03-30 1990-10-23 Matsushita Electric Ind Co Ltd レーザ照射方法
JPH03284828A (ja) * 1990-03-30 1991-12-16 Kyocera Corp 半導体薄膜の結晶化法
JPH03290924A (ja) * 1990-03-22 1991-12-20 Ricoh Co Ltd 結晶性シリコン膜の製造方法および結晶性シリコン半導体の製造方法
JPH059794B2 (ja) * 1987-04-03 1993-02-05 Seiko Epson Corp
JPH0555259A (ja) * 1991-08-23 1993-03-05 Tokyo Electron Ltd 液晶表示装置の製造装置
JPH05267771A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 固体レーザ装置、及びこの固体レーザ装置を用いたレーザエッチング装置，レーザマーキング装置，血液成分測定装置、並びにレーザアニール装置
JPH06291038A (ja) * 1993-03-31 1994-10-18 Ricoh Co Ltd 半導体材料製造装置
JPH07249574A (ja) * 1994-01-19 1995-09-26 Semiconductor Energy Lab Co Ltd 半導体作製方法および薄膜トランジスタ作製方法
JPH08118057A (ja) * 1994-10-31 1996-05-14 Sony Corp レーザ加工装置
JPH08172049A (ja) * 1994-12-16 1996-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH09199441A (ja) * 1996-01-22 1997-07-31 Sharp Corp 半導体装置の製造方法
JPH09199729A (ja) * 1996-01-12 1997-07-31 Seiko Epson Corp 半導体膜の結晶化方法、アクティブマトリクス基板及び液晶表示装置
JPH10209069A (ja) * 1997-01-17 1998-08-07 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置
JPH1187730A (ja) * 1997-09-03 1999-03-30 Asahi Glass Co Ltd 多結晶半導体薄膜、その形成方法、多結晶半導体ｔｆｔ、およびｔｆｔ基板
JP2000091231A (ja) * 1998-09-16 2000-03-31 Toshiba Corp 多結晶の成長方法及び製造装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309225A (en) 1979-09-13 1982-01-05 Massachusetts Institute Of Technology Method of crystallizing amorphous material with a moving energy beam
JPH05175235A (ja) * 1991-12-25 1993-07-13 Sharp Corp 多結晶半導体薄膜の製造方法
TW295703B (ja) * 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
JPH0738110A (ja) 1993-07-21 1995-02-07 Toshiba Corp 半導体装置の製造方法
US5768076A (en) 1993-11-10 1998-06-16 International Business Machines Corporation Magnetic recording disk having a laser-textured surface
JP3072005B2 (ja) 1994-08-25 2000-07-31 シャープ株式会社 半導体装置及びその製造方法
JPH0897141A (ja) * 1994-09-22 1996-04-12 A G Technol Kk 多結晶半導体層の形成方法、多結晶半導体ｔｆｔ、及びビームアニール装置
US6008101A (en) 1994-11-29 1999-12-28 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device
JP3778456B2 (ja) * 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JPH098313A (ja) 1995-06-23 1997-01-10 Sharp Corp 半導体装置の製造方法および液晶表示装置の製造方法
JPH09283441A (ja) * 1996-04-12 1997-10-31 Sanyo Electric Co Ltd 半導体素子の製造方法
JP3392325B2 (ja) * 1997-08-29 2003-03-31 シャープ株式会社 液晶表示装置
KR100480552B1 (ko) * 1997-09-02 2005-05-16 삼성전자주식회사 실리콘막의결정화방법
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
TW445545B (en) * 1999-03-10 2001-07-11 Mitsubishi Electric Corp Laser heat treatment method, laser heat treatment apparatus and semiconductor device
US6560248B1 (en) 2000-06-08 2003-05-06 Mania Barco Nv System, method and article of manufacture for improved laser direct imaging a printed circuit board utilizing a mode locked laser and scophony operation
US6509204B2 (en) 2001-01-29 2003-01-21 Xoptix, Inc. Transparent solar cell and method of fabrication

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142120A (ja) * 1984-08-02 1986-02-28 Agency Of Ind Science & Technol レ−ザ光照射装置
JPS6184825A (ja) * 1984-10-03 1986-04-30 Agency Of Ind Science & Technol 半導体基板の製造方法
JPH059794B2 (ja) * 1987-04-03 1993-02-05 Seiko Epson Corp
JPH02260419A (ja) * 1989-03-30 1990-10-23 Matsushita Electric Ind Co Ltd レーザ照射方法
JPH03290924A (ja) * 1990-03-22 1991-12-20 Ricoh Co Ltd 結晶性シリコン膜の製造方法および結晶性シリコン半導体の製造方法
JPH03284828A (ja) * 1990-03-30 1991-12-16 Kyocera Corp 半導体薄膜の結晶化法
JPH0555259A (ja) * 1991-08-23 1993-03-05 Tokyo Electron Ltd 液晶表示装置の製造装置
JPH05267771A (ja) * 1992-03-19 1993-10-15 Hitachi Ltd 固体レーザ装置、及びこの固体レーザ装置を用いたレーザエッチング装置，レーザマーキング装置，血液成分測定装置、並びにレーザアニール装置
JPH06291038A (ja) * 1993-03-31 1994-10-18 Ricoh Co Ltd 半導体材料製造装置
JPH07249574A (ja) * 1994-01-19 1995-09-26 Semiconductor Energy Lab Co Ltd 半導体作製方法および薄膜トランジスタ作製方法
JPH08118057A (ja) * 1994-10-31 1996-05-14 Sony Corp レーザ加工装置
JPH08172049A (ja) * 1994-12-16 1996-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH09199729A (ja) * 1996-01-12 1997-07-31 Seiko Epson Corp 半導体膜の結晶化方法、アクティブマトリクス基板及び液晶表示装置
JPH09199441A (ja) * 1996-01-22 1997-07-31 Sharp Corp 半導体装置の製造方法
JPH10209069A (ja) * 1997-01-17 1998-08-07 Sumitomo Heavy Ind Ltd レーザアニール方法及びレーザアニール装置
JPH1187730A (ja) * 1997-09-03 1999-03-30 Asahi Glass Co Ltd 多結晶半導体薄膜、その形成方法、多結晶半導体ｔｆｔ、およびｔｆｔ基板
JP2000091231A (ja) * 1998-09-16 2000-03-31 Toshiba Corp 多結晶の成長方法及び製造装置

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