JP4712197B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はゲッタリング技術を用いた半導体装置の作製方法及び、当該作製方法により得られる半導体装置に関する。特に本発明は、半導体膜の結晶化において触媒作用のある金属元素を添加して作製される結晶質半導体膜を用いた半導体装置の作製方法並びに半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
結晶構造を有する半導体膜（以下、結晶質半導体膜という）を用いた代表的な半導体素子として薄膜トランジスタ（以下、ＴＦＴと記す）が知られている。ＴＦＴはガラスなどの絶縁基板上に集積回路を形成する技術として注目され、駆動回路一体型液晶表示装置などが実用化されつつある。従来からの技術において、結晶質半導体膜は、プラズマＣＶＤ法や減圧ＣＶＤ法で堆積した非晶質半導体膜を、加熱処理やレーザーアニール法（レーザー光の照射により半導体膜を結晶化させる技術）により作製されている。
【０００４】
こうして作製される結晶質半導体膜は多数の結晶粒の集合体であり、その結晶方位は任意な方向に配向して制御不能であるため、ＴＦＴの特性を制限する要因となっている。このような問題点に対し、特開平７−１８３５４０号公報で開示される技術は、ニッケルなど半導体膜の結晶化に対し触媒作用のある金属元素を添加して結晶質半導体膜を作製するものであり、結晶化に必要とする加熱温度を低下させる効果ばかりでなく、結晶方位の配向性を単一方向に高めることが可能である。このような結晶質半導体膜でＴＦＴを形成すると、電界効果移動度の向上のみでなく、サブスレッショルド係数（Ｓ値）が小さくなり、飛躍的に電気的特性を向上させることが可能となっている。
【０００５】
しかし、触媒作用のある金属元素を添加する故に、結晶質半導体膜の膜中或いは膜表面には、当該金属元素が残存し、得られる素子の特性をばらつかせるなどの問題がある。その一例は、ＴＦＴにおいてオフ電流が増加し、個々の素子間でばらつくなどの問題がある。即ち、結晶化に対し触媒作用のある金属元素は、一旦、結晶質半導体膜が形成されてしまえば、かえって不要な存在となってしまう。
【０００６】
リンを用いたゲッタリングは、このような金属元素を結晶質半導体膜の特定の領域から除去するための手法として有効に活用されている。例えば、ＴＦＴのソース・ドレイン領域にリンを添加して４５０〜７００℃の熱処理を行うことで、チャネル形成領域から当該金属元素を容易に除去することが可能である。
【０００７】
リンはイオンドープ法（ＰＨ3などをプラズマで解離して、イオンを電界で加速して半導体中に注入する方法であり、基本的にイオンの質量分離を行わない方法を指す）で結晶質半導体膜に注入するが、ゲッタリングのために必要なリン濃度は１×１０20/cm3以上である。イオンドープ法によるリンの添加は、結晶質半導体膜の非晶質化をもたらすが、リン濃度の増加はその後のアニールによる再結晶化の妨げとなり問題となっている。また、高濃度のリンの添加は、ドーピングに必要な処理時間の増大をもたらし、ドーピング工程におけるスループットを低下させるので問題となっている。
【０００８】
【発明が解決しようとする課題】
本発明はこのような問題を解決するための手段であり、半導体膜の結晶化に対して触媒作用のある金属元素を用いて得られる結晶質半導体膜に残存する当該金属元素を効果的に除去する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
ゲッタリング技術は単結晶シリコンウエハーを用いる集積回路の製造技術において主要な技術として位置付けられている。ゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。それは、エクストリンシックゲッタリング(Extrinsic Gettering)とイントリンシックゲッタリング(Intrinsic Gettering)の二つに大別されている。エクストリンシックゲッタリングは外部から歪場や化学作用を与えてゲッタリング効果をもたらすものである。高濃度のリンを単結晶シリコンウエハーの裏面から拡散させるリンゲッタはこれに当たり、前述の結晶質半導体膜に対するリンを用いたゲッタリングもエクストリンシックゲッタリングの一種と見なすことができる。
【００１０】
一方、イントリンシックゲッタリングは単結晶シリコンウエハーの内部に生成された酸素が関与する格子欠陥の歪場を利用したものとして知られている。本発明は、このような格子欠陥、或いは格子歪みを利用したイントリンシックゲッタリングに着目したものであり、厚さ１０〜１００nm程度の結晶質半導体膜に適用するために以下の手段を採用するものである。
【００１１】
本発明は、結晶質半導体薄膜に希ガス元素を添加してゲッタリングサイトを形成するプロセスと、加熱処理するプロセスとを有しており、該加熱処理により結晶質半導体薄膜に含まれる金属が移動してゲッタリングサイト（希ガス元素のイオンが添加された領域）に捕獲され、ゲッタリングサイト以外の結晶質半導体薄膜から金属を除去または低減する。なお、加熱処理に代えて強光を照射してもよいし、加熱処理と同時に強光を照射してもよい。
【００１２】
また、本発明はＴＦＴを駆動させた場合、ゲート電極の端部近傍、即ちチャネル形成領域の境界付近に強い電界が集中する傾向があるため、チャネル形成領域からゲッタリングサイトの配置を遠ざけることを特徴としている。
【００１３】
また、希ガス元素の添加方法としては、イオンドーピング法やイオン注入法を用いることができ、希ガス元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種を用いることができる。中でも安価なガスであるＡｒを用いることが望ましい。イオンドーピング法を用いる場合、ドーピングガスに含まれる希ガス元素の１種類が占める濃度が３０％以上、好ましくは１００％とする。例えば、Ｋｒガス３０％、Ａｒガス７０％の濃度としたドーピングガスを用いてもよい。
【００１４】
本明細書で開示する発明の構成は、
絶縁膜と、電極と、
前記絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、
該チャネル形成領域に接し、且つ、一導電型を付与する不純物元素を含む第１の不純物領域と、
該第１の不純物領域に接し、且つ、金属元素、希ガス元素、及び一導電型を付与する不純物元素を含む第２の不純物領域とを有することを特徴とする半導体装置である。
【００１５】
上記構成において、前記電極はゲート電極であり、前記ゲート電極は、絶縁膜を間に挟んで前記第１の不純物領域と一部重なることを特徴としており、その一例を図１に示す。
【００１６】
また、上記構成における他の一例として、図８に前記ゲート電極が、絶縁膜を間に挟んで前記第１の不純物領域と全部重なることを特徴とする例を示す。なお、図８に示した例においては、前記第２の不純物領域は、自己整合的に形成されたことを特徴としている。
【００１７】
また、上記各構成において、前記第２の不純物領域に含まれる前記一導電型を付与する不純物元素の濃度は、前記第１の不純物領域に含まれる前記一導電型を付与する不純物元素の濃度より高いことを特徴としている。
【００１８】
また、上記各構成において、前記希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴としている。
【００１９】
また、上記各構成において、前記一導電型の不純物元素は周期表１５族元素または周期表１３族元素であることを特徴としている。
【００２０】
また、上記構造を実現するための発明の構成は、
非晶質構造を有する半導体膜に金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記半導体膜上に絶縁膜を形成する第３工程と、
前記絶縁膜上に前記半導体膜と重なる電極を形成する第４工程と、
前記電極をマスクとして前記半導体膜に希ガス元素を選択的に添加し、且つ、一導電型を付与する不純物元素を選択的に添加して第２の不純物領域を自己整合的に形成する第５工程と、
前記電極をエッチングしてテーパー部を有するゲート電極を形成する第６工程と、
前記テーパー部を通過させて前記半導体膜に一導電型を付与する不純物元素を選択的に添加して第１の不純物領域を形成する第７工程と、
前記第２の不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００２１】
また、作製方法に関する発明の構成は、
非晶質構造を有する半導体膜に金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記結晶構造を有する半導体膜に、一導電型を付与する不純物元素とを選択的に添加して第１の不純物領域を形成する第３工程と、
前記結晶構造を有する半導体膜に希ガス元素を選択的に添加し、且つ、一導電型を付与する不純物元素を選択的に添加して第２の不純物領域を形成する第４工程と、
前記第２の不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００２２】
上記作製方法において、前記第４の工程は、フォスフィンを含む希ガスを原料ガスとし、半導体膜にリン元素と希ガス元素とを同一工程で添加してもよい。
【００２３】
また、上記作製方法において、前記第４の工程は、フォスフィンを含む水素ガスを原料ガスとし、半導体膜にリン元素を添加した後、大気にふれることなく希ガスを原料ガスとして半導体膜に希ガス元素を添加してもよい。
【００２４】
また、前記工程における前記希ガス元素に加えて、Ｈ、Ｈ2、Ｏ、Ｏ2から選ばれた一種または複数種を添加してもよい。その場合には、該工程を希ガス元素及び水蒸気を含む雰囲気下で行えばよい。
【００２５】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００２６】
[実施の形態１]
ＴＦＴの活性層のうち、チャネル形成領域およびその境界付近は特にＴＦＴの電気特性を左右する重要な箇所であり、可能な限り不純物が存在しないことが望ましい。また、希ガス元素を添加した領域（ゲッタリングサイト）の境界にはニッケルシリサイドが偏析しやすい。そこで、本発明は、この境界をチャネル形成領域から離れた位置に配置することを最大の特徴としている。図１に示した例はレジストからなるマスクを用いてゲッタリングサイトの位置を設定し、ｎチャネル型ＴＦＴを作製した例である。
【００２７】
図１（Ａ）において、透光性を有する基板１０はバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。まず、基板１０の表面に、ブロッキング層１１として無機絶縁膜を１０〜２００nmの厚さで形成する。好適なブロッキング層の一例は、プラズマＣＶＤ法で作製される酸化窒化シリコン膜であり、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化珪素膜を１００nmの厚さに形成したものが適用される。ブロッキング層１１はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【００２８】
次いで、ブロッキング層１１上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜をフォトマスクを用いて所望の形状にパターニングして形成する。ここでは、ニッケルを用い、全面または一部に触媒含有層を塗布法、スパッタ法、蒸着法、またはプラズマ処理法によって形成した後、加熱処理または強光の照射を行い、結晶化を行う。この場合、結晶化は触媒となる金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００２９】
次いで、半導体層を覆う絶縁膜１４を形成する。絶縁膜１４はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１４はゲート絶縁膜となる。
【００３０】
次いで、半導体層のうち、後にチャネル形成領域１３ａとなる領域を覆うレジストからなるマスク１５を形成した後、絶縁膜１４を通過させて半導体層に一導電型を付与する不純物元素（ドーパント、ここではリン）を低濃度に添加してＰ-領域１２ａを形成する。（図１（Ａ））このＰ-領域１２ａの一部はＬＤＤ領域として機能するものである。
【００３１】
次いで、マスク１５を除去した後、絶縁膜１４を間に挟んでＰ-領域１２ａと一部重なる電極１６を形成する。（図１（Ｂ））この電極１６としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で単層または積層を用いればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。この電極１６はゲート電極として機能する。
【００３２】
次いで、レジストからなるマスク１７を形成した後、絶縁膜１４を通過させて半導体層に希ガス元素（Ａｒ）を添加した後、半導体層に一導電型を付与する不純物元素（リン）を高濃度に添加してＰ+＋Ａｒ領域１８を形成する。（図１（Ｃ））希ガス元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種を用いることができる。中でも安価なガスであるＡｒを用いることが望ましい。添加方法としては、イオンドーピング法を用いてもよいし、イオン注入法を用いてもよい。また、先にリンを添加した後、アルゴンを添加してもよい。また、大気にふれることなく連続的にリンのドーピングとアルゴンのドーピングを行うことが望ましい。また、原料ガスとしてドーパント及び希ガス元素を含むガスを用いて、同一の工程で両方を添加してもよい。このＰ+＋Ａｒ領域１８は、後のゲッタリング工程でゲッタリングサイトとして機能する。なお、チャネル形成領域１３ａとＰ+＋Ａｒ領域１８との間にＰ-領域１２ｂが形成される。
【００３３】
次いで、マスク１７を除去した後、ゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて４時間の熱処理を行うと、図１（Ｄ）中の矢印の方向１９、即ちチャネル形成領域１３ｂからゲッタリングサイト１８に金属元素を移動させることができる。このゲッタリングにより、絶縁層１４で覆われた半導体膜、特にチャネル形成領域１３ｂに含まれる金属元素を除去、または金属元素の濃度を低減する。また、このゲッタリングによりＰ-領域１２ｂに含まれる金属元素も除去、または金属元素の濃度も低減する。このゲッタリングでは、条件によっては、希ガス元素によるゲッタリングと、リンによるゲッタリングとの相乗効果を得ることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【００３４】
上記ゲッタリングによって、Ｐ-領域１２ｂとＰ+＋Ａｒ領域１８との境界付近に金属元素が偏析しやすいものの、チャネル形成領域１３ｂと間隔が離れているため、ＴＦＴの電気特性や信頼性等に影響を与えない。
【００３５】
次いで、ドーパントを活性化するために加熱処理、強光の照射、またはレーザー光の照射を行えばよい。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザーの第２高調波を照射してドーパントを活性化させることは非常に有効である。ＹＡＧレーザーはメンテナンスが少ないため好ましい。また、前の工程であるゲッタリング工程で活性化が可能であれば、同時に行ってもよい。
【００３６】
以降の工程は、層間絶縁膜２０ａ、２０ｂを形成し、水素化を行って、Ｐ+＋Ａｒ領域１８に達するコンタクトホールを形成し、ソース電極２１、ドレイン電極２２をそれぞれ形成してＴＦＴを完成させる。
【００３７】
リンを用いたゲッタリングと比較して、希ガス元素の添加による本発明のゲッタリング能力は高く、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【００３８】
また、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【００３９】
なお、本発明は、上記工程順序（Ｐ-領域の形成→ゲート電極の形成→Ｐ+＋Ａｒ領域の形成）に限定されず、Ｐ-領域の形成→Ｐ+＋Ａｒ領域の形成→ゲート電極の形成という工程順序でもよければ、Ｐ+＋Ａｒ領域の形成→Ｐ-領域の形成→ゲート電極の形成という工程順序でもよい。また、Ｐ+＋Ａｒ領域の形成→Ｐ-領域の形成→ゲッタリング→活性化→ゲート電極の形成という工程順序としてもよい。このようにゲッタリング後でゲート電極を形成する場合には、ゲート電極として様々な材料、例えば高温に弱い低抵抗な材料（Ｃｕ、Ａｌ、Ａｇ、Ａｕ等）を用いることが可能である。
【００４０】
[実施の形態２]
また、図８に示した例は、電極をマスクとして自己整合的に希ガス元素またはドーパントを高濃度に添加した後、電極をエッチングしてテーパー部を形成し、そのテーパー部を通過させてドーパントを低濃度に行ってテーパー部に重なるＬＤＤ領域を形成した例である。
【００４１】
実施の形態１と同様に絶縁膜３４を形成する。基板３０上にブロッキング層３１、半導体層を形成して絶縁膜３４を形成する。実施の形態１と同様にここでもニッケルを用いて結晶化を行う。
【００４２】
次いで、次いで、絶縁膜３４上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。
【００４３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク３５ａを形成し、電極３６ａ、３７ａを形成するための第１のエッチング処理を行う。第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。
【００４４】
次いで、マスク３５ａを除去せずに、電極３６ａ、３７ａをマスクとして第１のドーピングを行う。第１のドーピングでは、絶縁膜３４を通過させて半導体層に希ガス元素（Ａｒ）を添加した後、半導体層に一導電型を付与する不純物元素（リン）を高濃度に添加してＰ+＋Ａｒ領域３２ａを形成する。（図８（Ａ））なお、ドーピングされなかった領域を３３ａで示した。
【００４５】
次いで、マスク３５ａをそのままの状態としたまま、第２のエッチング処理を行い、第２の導電層の一部を除去して電極３７ｂを形成する。第２のエッチング処理によりマスク３５ａもエッチングされてマスク３５ｂが形成される。一方、第１の導電層は、ほとんどエッチングされず、テーパー角の小さいテーパー部を有する電極３６ｂを形成する。（図８（Ｂ））
【００４６】
次いで、マスク３５ｂを除去した後、第２のドーピング処理を行って図８（Ｃ）の状態を得る。ドーピングは電極３７ｂを不純物元素に対するマスクとして用い、電極３６ｂのテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、電極３６ｂと重なるＰ-領域３８を自己整合的に形成する。また、第２のドーピング処理では、Ｐ+＋Ａｒ領域にもドーピングされ、Ｐ+＋Ａｒ領域３２ｂを形成する。なお、ドーピングされなかった領域（後にチャネル形成領域となる）を３３ｂで示した。
【００４７】
次いで、ゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、図８（Ｄ）中の矢印の方向３９、即ちチャネル形成領域３３ｃからゲッタリングサイト３２ｂに金属元素を移動させることができる。このゲッタリングにより、絶縁層３４で覆われた半導体膜、特にチャネル形成領域３３ｃに含まれる金属元素を除去、または金属元素の濃度を低減する。また、このゲッタリングによりＰ-領域３８ｂに含まれる金属元素も除去、または金属元素の濃度も低減する。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。
【００４８】
次いで、ドーパントを活性化するために加熱処理、強光の照射、またはレーザー光の照射を行えばよい。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザーの第２高調波を照射してドーパントを活性化させることは非常に有効である。ＹＡＧレーザーはメンテナンスが少ないため好ましい。また、前の工程であるゲッタリング工程で活性化が可能であれば、同時に行ってもよい。
【００４９】
以降の工程は、層間絶縁膜４０ａ、４０ｂを形成し、水素化を行って、Ｐ+＋Ａｒ領域３２ｂに達するコンタクトホールを形成し、ソース電極４１、ドレイン電極４２をそれぞれ形成してＴＦＴを完成させる。
【００５０】
また、オフ電流を低減するために、電極３６ｂのテーパー部のみを除去するエッチングを行ってもよい。
【００５１】
また、高濃度のドーピングの際に用いるマスクと、希ガス元素のドーピングに用いるマスクとを同一マスクとした例を示したが、マスクを１枚増やして、それぞれに対応するマスクを形成してもよい。
【００５２】
実施の形態１及び実施の形態２のいずれの場合も、絶縁膜を通過させて半導体層にリンを添加した例を示したが、絶縁膜を除去して半導体層の一部を露呈させた後にリンを添加してもよい。
【００５３】
実施の形態１及び実施の形態２のいずれの場合もｎチャネル型ＴＦＴを例に説明したが、リンに代えてボロンを用いればｐチャネル型ＴＦＴを作製することができる。
【００５４】
また、実施の形態１及び実施の形態２のいずれの場合もチャネル形成領域の境界にニッケルシリサイドが偏析しないように希ガス元素を添加する領域との間に間隔を有している。
【００５５】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
本発明の実施形態を図２〜図６を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。なお、本実施例は、実施の形態１に示した作製工程に沿っている。
【００５７】
図２（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００５８】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質シリコン膜１０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図２（Ａ））
【００５９】
そして、公知の結晶化技術を使用して非晶質シリコン膜１０３ａから結晶質シリコン膜１０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜１０３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図２（Ｂ））
【００６０】
そして、結晶質シリコン膜１０３ｂを島状に分割して、半導体層１０４〜１０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０８を形成する。（図２（Ｃ））
【００６１】
そしてレジストマスク１０９を設け、ｎチャネル型ＴＦＴを形成する半導体層１０５〜１０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１１０〜１１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図２（Ｄ））
【００６２】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を半導体層１１０、１１１に選択的に添加する。そのため、あらかじめレジストマスク１１３〜１１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域１１７、１１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域１１７〜１１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域１１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図３（Ａ））
【００６３】
次に、マスク層１０８をフッ酸などにより除去する。また、図１（Ｄ）と図２（Ａ）で添加した不純物元素を活性化させる工程を行ってもよい。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。
【００６４】
そして、ゲート絶縁膜１２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図３（Ｂ））
【００６５】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１２１と金属膜から成る導電層（Ｂ）１２２とを積層させた。導電層（Ｂ）１２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。
【００６６】
導電層（Ａ）１２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）１２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜１２０に拡散するのを防ぐことができる。（図３（Ｃ））
【００６７】
次に、レジストマスク１２３〜１２７を形成し、導電層（Ａ）１２１と導電層（Ｂ）１２２とを一括でエッチングしてゲート電極１２８〜１３１と容量配線１３２を形成する。ゲート電極１２８〜１３１と容量配線１３２は、導電層（Ａ）から成る１２８ａ〜１３２ａと、導電層（Ｂ）から成る１２８ｂ〜１３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極１２９、１３０は不純物領域１１７、１１８の一部と、ゲート絶縁膜１２０を介して重なるように形成する。（図３（Ｄ））
【００６８】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク１３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域１３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図４（Ａ））
【００６９】
次に、ゲッタリングサイトとなる領域の形成を行う。レジストのマスク１３５、１３６ａ、１３６ｂ、１３７を形成し、希ガス元素を添加した。これはアルゴンガスを用いたイオンドープ法を用い、この領域のアルゴン濃度を１×１０20〜５×１０21atoms／cm3とした。
【００７０】
続いて、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行う。レジストのマスク１３５、１３６ａ、１３６ｂ、１３７をそのまま使用し、ｎ型を付与する不純物元素を添加して不純物領域１３８〜１４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１３８〜１４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図４（Ｂ））
【００７１】
不純物領域１３８〜１４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域１３８に添加されたリン（Ｐ）濃度は図４（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００７２】
そして、マスクを除去した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極１３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図３（Ａ）および図４（Ａ）と図４（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１４３、１４４のみが形成される。本明細書中では、この不純物領域１４３、１４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図４（Ｃ））
【００７３】
次いで、ゲッタリングを行う。本実施例は、非晶質シリコン膜から金属元素を用いる結晶化の方法で作製したため、半導体層中には微量の金属元素が残留しており、少なくともチャネル形成領域の金属元素を除去または低減することが望ましい。この金属元素を除去する手段の一つにアルゴン（Ａｒ）の添加によるゲッタリング作用を利用する。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、金属元素が図４（Ｄ）中の矢印の方向に移動し、ゲッタリングサイトである不純物領域１３８〜１４２に金属元素を偏析させることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【００７４】
次いで、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここでは裏面からＹＡＧレーザーの第２高調波で活性化工程を行った。活性化により該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【００７５】
次に、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）１４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）１４６として形成した。導電層（Ｄ）１４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）１４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図５（Ａ））
【００７６】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）１４６と導電層（Ｄ）１４５とをエッチング処理して、ゲート配線１４７、１４８と容量配線１４９を形成た。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【００７７】
次に、第１の層間絶縁膜１５０を形成する。第１の層間絶縁膜１５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線１５１〜１５４と、ドレイン配線１５５〜１５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００７８】
次に、パッシベーション膜１５９として、窒化シリコン膜または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程はパッシベーション膜１５９に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１５９に開口部を形成しておいても良い。（図５（Ｃ））
【００７９】
その後、有機樹脂からなる第２の層間絶縁膜１６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜１６０にドレイン配線１５８に達するコンタクトホールを形成し、画素電極１６１を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には反射率の高い金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図６）
【００８０】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはＣＭＯＳ回路を構成するｐチャネル型ＴＦＴ２０１と第１のｎチャネル型ＴＦＴ２０２、サンプリング回路を構成する第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００８１】
駆動回路のｐチャネル型ＴＦＴ２０１には、半導体層１０４にチャネル形成領域２０６、ソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有している。第１のｎチャネル型ＴＦＴ２０２には、半導体層１０５にチャネル形成領域２０９、ＬＤＤ領域２１０、ソース領域２１１、ドレイン領域２１２を有している。このＬＤＤ領域２１０は、ドレイン領域側のみに形成され、ゲート電極１２９と重なる領域（以降、このようなＬＤＤ領域をＬovと記す）とゲート電極１２９と重ならない領域（以降、このようなＬＤＤ領域をＬoffと記す）とを両方とも有する。第２のｎチャネル型ＴＦＴ２０３には、半導体層１０６にチャネル形成領域２１３、ＬＤＤ領域２１４，２１５、ソース領域２１６、ドレイン領域２１７を有している。このＬＤＤ領域２１４、２１５はＬov領域とＬoff領域とが形成されている。
【００８２】
画素ＴＦＴ２０４には、半導体層１０７にチャネル形成領域２１８、２１９、Ｌoff領域２２０〜２２３、ソースまたはドレイン領域２２４〜２２６を有している。さらに、容量配線１３２、１４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２６に接続し、ｎ型を付与する不純物元素が添加された半導体層２２７とから保持容量２０５が形成されている。図６では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００８３】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００８４】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００８５】
まず、実施例１に従い、図６の状態のアクティブマトリクス基板を得た後、図６のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８６】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【００８７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８８】
こうして得られた液晶モジュールの構成を図７の上面図を用いて説明する。
【００８９】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）４１１を貼り付ける外部入力端子４０９、外部入力端子と各回路の入力部までを接続する配線４１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板４００とがシール材４０７を介して貼り合わされている。
【００９０】
ゲート配線側駆動回路３０１ａと重なるように対向基板側に遮光層４０３ａが設けられ、ソース配線側駆動回路３０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部３０２上の対向基板側に設けられたカラーフィルタ４０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９１】
ここでは、カラー化を図るためにカラーフィルタ４０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００９２】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４０３ａ、４０３ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９３】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９４】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【００９５】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。
【００９６】
［実施例３］
本実施例は、実施例１と異なるＴＦＴ構造としてアクティブマトリクス基板を作製した例について図９〜１１に示す。なお、本実施例は、実施の形態２に示した作製工程に沿っている。
【００９７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００を用いる。なお、基板５００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００９８】
次いで、基板５００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０１を形成する。本実施例では下地膜５０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜５０１ａ、膜厚１００ｎｍの酸化窒化シリコン膜５０１ｂを形成した。
【００９９】
次いで、下地膜上に半導体層５０２〜５０６を形成する。この半導体層５０２〜５０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成し、所望の形状にパターニングした。
【０１００】
次いで、半導体層５０２〜５０６の表面をバッファーフッ酸等のフッ酸系のエッチャントで洗浄した後、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を主成分とする絶縁膜５０７を形成する。
【０１０１】
次いで、図９（Ａ）に示すように、ゲート絶縁膜５０７上に膜厚２０〜１００ｎｍの第１の導電膜５０８と、膜厚１００〜４００ｎｍの第２の導電膜５０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜５０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜５０９を積層形成した。
【０１０２】
なお、本実施例では、第１の導電膜５０８をＴａＮ、第２の導電膜５０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で単層または積層を用いればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０１０３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク５１０〜５１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【０１０４】
この後、レジストからなるマスク５１０〜５１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１０５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【０１０６】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５１６〜５２１（第１の導電層５１６ａ〜５２１ａと第２の導電層５１６ｂ〜５２１ｂ）を形成する。
【０１０７】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層に希ガス元素とｎ型を付与する不純物元素とを添加する。（図９（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ここでは、希ガス元素としてアルゴンを用い、ドーピングガスとしてアルゴンガス１００％としたイオンドープ法を用いて添加した後、ｎ型を付与する不純物元素としてリンを用い、フォスフィン（ＰＨ3）５％水素希釈ガスとしたイオンドープ法を用いて添加する。
【０１０８】
この場合、導電層５１６〜５２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にゲッタリングサイトとしても機能する高濃度不純物領域５２２〜５３３が形成される。高濃度不純物領域５２２〜５３３には１×１０20〜５×１０21／ｃｍ3の濃度範囲でアルゴンを添加し、さらに、３×１０19〜３×１０20/cm3の濃度範囲でｎ型を付与する不純物元素とを添加する。
【０１０９】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜５０７であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜５０７との選択比が高いので膜減りを抑えることができる。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【０１１０】
この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５３４ｂ〜５３９ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層５３４ａ〜５３９ａを形成する。また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。
【０１１１】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図９（Ｃ）の状態を得る。ドーピングは第２の導電層５３４ｂ〜５３９ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５４１〜５５４を自己整合的に形成する。この低濃度不純物領域５４１〜５５４へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層のテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。また、高濃度不純物領域５２２〜５３３にも不純物元素が添加され、高濃度不純物領域５５５〜５６６を形成する。
【０１１２】
次いで、後にｎチャネル型ＴＦＴの活性層となる半導体層をレジストからなるマスク５６７〜５６９で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型不純物領域５７０〜５７３（高濃度不純物領域５７０ａ〜５７３ａ及び低濃度不純物領域５７０ｂ〜５７３ｂ）を形成する。（図１０（Ａ））不純物領域５７０ａ〜５７３ａにはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が６×１０19〜６×１０20/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１１３】
次いで、レジストからなるマスク５７４を形成して第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部のみを選択的にエッチングする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。第３のエッチングにより、第１の導電層５３７ｃ〜５３９ｃが形成される。（図１０（Ｂ））
【０１１４】
上記第３のエッチング処理によって、画素部には、第１の導電層５３７ｃ〜５３９ｃと重ならず、濃度勾配を有する低濃度不純物領域（ＬＤＤ領域）５４７〜５５４が形成される。なお、駆動回路において、低濃度不純物領域（ＧＯＬＤ領域）５４１〜５４６は、第１の導電層５３４ａ〜５３６ａと重なったままである。このように、各回路に応じてＴＦＴの構造を作り分けている。
【０１１５】
また、本実施例では第３のドーピング処理の後に、第３のエッチング処理を行った例を示したが、第３のエッチング処理を行った後に第３のドーピング処理を行ってもよい。
【０１１６】
次いで、レジストからなるマスク５７４を除去して、ゲッタリング処理を行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて４時間の熱処理を行うと、図１０（Ｃ）中の矢印の方向、即ちチャネル形成領域からゲッタリングサイトに金属元素を移動させることができる。このゲッタリングにより、絶縁膜を間に挟んで第１の導電層と重なる半導体膜、特にチャネル形成領域に含まれる金属元素を除去、または金属元素の濃度を低減する。このゲッタリングでは、条件によっては、希ガス元素によるゲッタリングと、リンによるゲッタリングとの相乗効果を得ることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【０１１７】
次いで、第１の層間絶縁膜５７５を形成する。この第１の層間絶縁膜５７５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１１８】
次いで、図１０（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はＹＡＧレーザーまたはエキシマレーザーを裏面から照射することによって行う。裏面から照射することによって、ゲート電極と絶縁膜を介して重なる不純物領域の活性化を行うことができる。
【０１１９】
また、本実施例では、上記活性化の前に第１の層間絶縁膜を形成した例を示したが、上記活性化を行った後、第１の層間絶縁膜を形成する工程としてもよい。
【０１２０】
次いで、窒化シリコン膜からなる第２の層間絶縁膜５７６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。本実施例では、窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は第２の層間絶縁膜５７６に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２１】
次いで、第２の層間絶縁膜５７６上に有機絶縁物材料から成る第３の層間絶縁膜２７７を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域（５５７、５５８、５６１〜５６３、５６５、５７０ａ、５７１ａ、５７２ａ、５７３ａ）に達するコンタクトホールを形成するためのパターニングを行う。本実施例では複数のエッチング処理を行った。本実施例では第２の層間絶縁膜をエッチングストッパーとして第３の層間絶縁膜をエッチングした後、第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングしてから第１の層間絶縁膜をエッチングした。
【０１２２】
次いで、不純物領域（５５７、５５８、５６１〜５６３、５７０ａ、５７１ａ、５７２ａ、５７３ａ）とそれぞれ電気的に接続する電極５７８〜５８６と、不純物領域５６５と電気的に接続する画素電極５８７を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いる。
【０１２３】
以上の様にして、ｎチャネル型ＴＦＴ６０６及びｐチャネル型ＴＦＴ６０５からなるロジック回路部６０３と、ｎチャネル型ＴＦＴ６０８及びｐチャネル型ＴＦＴ６０７からなるサンプリング回路部６０４とを有する駆動回路６０１と、ｎチャネルＴＦＴ６０９からなる画素ＴＦＴ及び保持容量６１０とを有する画素部６０２とを同一基板上に形成することができる。
【０１２４】
なお、本実施例ではｎチャネル型ＴＦＴ６０９は、ソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１２５】
また、本実施例では、希ガス元素を多量に添加したため、下地膜及び基板にも添加される。希ガス元素は、下地膜及び基板のうち、電極５１６〜５２１で覆われた領域以外の領域、即ちチャネル形成領域および低濃度領域以外の領域に位置する下地膜中あるいは基板中に添加される。
【０１２６】
［実施例４］
実施例３では画素電極が反射性を有する金属材料で形成された反射型の表示装置の例を示したが、本実施例では画素電極を透光性を有する導電膜で形成した透過型の表示装置の例を図１２に示す。
【０１２７】
層間絶縁膜８００を形成する工程までは実施例３と同じであるので、ここでは省略する。実施例１に従って層間絶縁膜５７７を形成した後、透光性を有する導電膜からなる画素電極８０１を形成する。透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１２８】
その後、層間絶縁膜８００にコンタクトホールを形成する。次いで、画素電極８０１と重なる接続電極８０２を形成する。この接続電極８０２は、コンタクトホールを通じてドレイン領域と接続されている。また、この接続電極８０２と同時に他のＴＦＴのソース電極またはドレイン電極も形成する。
【０１２９】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１３０】
以上のようにしてアクティブマトリクス基板が形成される。このアクティブマトリクス基板を用い、実施例２に従って液晶モジュールを作製し、バックライト８０４、導光板８０５を設け、カバー８０６で覆えば、図１４に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー８０６と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板８０３は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【０１３１】
なお、本実施例は実施例３と組み合わせることが可能である。
【０１３２】
［実施例５］
本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を図１３に示す。
【０１３３】
図１３（Ａ）は、ＥＬモジュールをを示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板７００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部７０２、ソース側駆動回路７０１、及びゲート側駆動回路７０３を形成する。これらの画素部や駆動回路は、実施の形態に従えば得ることができる。また、７１８はシール材、７１９はＤＬＣ膜であり、画素部および駆動回路部はシール材７１８で覆われ、そのシール材は保護膜７１９で覆われている。さらに、接着材を用いてカバー材で封止されている。
【０１３４】
なお、７０８はソース側駆動回路７０１及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１３５】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板５００上に絶縁膜７１０が設けられ、絶縁膜７１０の上方には画素部７０２、ゲート側駆動回路５０３が形成されており、画素部７０２は電流制御用ＴＦＴ７１１とそのドレインに電気的に接続された画素電極７１２を含む複数の画素により形成される。また、ゲート側駆動回路７０３はｎチャネル型ＴＦＴ７１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１３６】
これらのＴＦＴ（７１１、７１３、７１４を含む）は、実施の形態または実施例１に従って作製すればよい。
【０１３７】
画素電極７１２はＥＬ素子の陽極として機能する。また、画素電極７１２の両端にはバンク７１５が形成され、画素電極７１２上にはＥＬ層７１６およびＥＬ素子の陰極７１７が形成される。
【０１３８】
ＥＬ層７１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３９】
陰極７１７は全画素に共通の配線としても機能し、接続配線７０８を経由してＦＰＣ７０９に電気的に接続されている。さらに、画素部７０２及びゲート側駆動回路７０３に含まれる素子は全て陰極７１７、シール材７１８、及び保護膜７１９で覆われている。
【０１４０】
なお、シール材７１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材７１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１４１】
また、シール材７１８を用いて発光素子を完全に覆った後、すくなくとも図１３に示すようにＤＬＣ膜等からなる保護膜７１９をシール材７１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１４２】
以上のような構造でＥＬ素子をシール材７１８及び保護膜で封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１４３】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１３とは逆方向に発光する構成としてもよい。図１４にその一例を示す。なお、上面図は同一であるので省略する。
【０１４４】
図１４に示した断面構造について以下に説明する。基板１０００上に絶縁膜１０１０が設けられ、絶縁膜１０１０の上方には画素部１００２、ゲート側駆動回路１００３が形成されており、画素部１００２は電流制御用ＴＦＴ１０１１とそのドレインに電気的に接続された画素電極１０１２を含む複数の画素により形成される。また、ゲート側駆動回路１００３はｎチャネル型ＴＦＴ１０１３とｐチャネル型ＴＦＴ１０１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１４５】
画素電極１０１２はＥＬ素子の陰極として機能する。また、画素電極１０１２の両端にはバンク１０１５が形成され、画素電極１０１２上にはＥＬ層１０１６およびＥＬ素子の陽極１０１７が形成される。
【０１４６】
陽極１０１７は全画素に共通の配線としても機能し、接続配線１００８を経由してＦＰＣ１００９に電気的に接続されている。さらに、画素部１００２及びゲート側駆動回路１００３に含まれる素子は全て陽極１０１７、シール材１０１８、及びＤＬＣ等からなる保護膜１０１９で覆われている。
【０１４７】
なお、シール材１０１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材１０１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１４８】
また、図１４では、画素電極を陰極とし、ＥＬ層と陽極を積層したため、発光方向は図１４に示す矢印の方向となっている。
【０１４９】
なお、本実施例は実施例１乃至４のいずれか一と組み合わせることが可能である。
【０１５０】
［実施例６］
実施例１では、トップゲート型ＴＦＴを例に説明したが、本発明は図１５に示すボトムゲート型ＴＦＴにも適用することができる。
【０１５１】
図１５（Ａ）は、画素部の画素の一つを拡大した上面図であり、図１５（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１５（Ｂ）の画素部の断面構造に相当する。
【０１５２】
図１５に示す画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてソース領域またはドレイン領域５４〜５６と、チャネル形成領域５７、５８と、前記ソース領域またはドレイン領域とチャネル形成領域の間にＬＤＤ領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ソース領域５４に接続する配線６４が形成され、ドレイン領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。
【０１５３】
本実施例では、実施の形態１に従って、ソース領域またはドレイン領域５４〜５６に希ガス元素を添加してゲッタリングを行ったチャネル形成領域５７、５８を備えている。
【０１５４】
本実施例では一例としてチャネルストップ型のボトムゲート型のＴＦＴの例を示したが特に限定されない。
【０１５５】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１５６】
また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ドレイン領域５６とで形成されている。
【０１５７】
なお、図１５で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。
【０１５８】
なお、本実施例は実施例１乃至５のいずれか一と組み合わせることが可能である。
【０１５９】
［実施例７］
本実施例は、金属元素を添加した後、マスクを形成し、希ガス元素を添加してゲッタリングを行った後、半導体膜のパターニングを行った後、再度希ガス元素を添加して実施の形態１と同様のゲッタリングを行う例を示す。
【０１６０】
実施の形態１に従って、金属元素を添加して結晶化を行う。その後、本実施例では酸化シリコン膜からなる第１マスクを形成し、希ガス元素を添加してゲッタリングサイトを形成する。この第１マスクは、ゲッタリングのためのものであり、帯状の開口部を有するマスクであってもよいし、後に行われる半導体層のパターニングに用いるマスクより表面積が大きいものを用いる。次いで、熱処理または強光の照射を行ってゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、ゲッタリングサイトに金属元素を偏析させることができる。次いで、半導体層のパターニングを行う。この時のパターニングに使用する第２マスクは半導体膜をパターニングするためのものであり、第１マスクよりも小さく、且つ内側に形成する。このパターニングにより、ゲッタリングサイトは除去され、さらにゲッタリングサイトの境界近傍の半導体も除去する。ゲッタリングを行うと、金属元素が希ガス元素を添加した領域の境界に偏析しやすい傾向があることから、希ガス元素を添加した領域付近の半導体膜も除去する。こうして、結晶構造を有する半導体層を形成する。以降の工程は、実施の形態１に従えばよい。
【０１６１】
従って、本実施例では、工程数およびマスク数が増加するものの、２回のゲッタリングが行われるため、さらにチャネル形成領域に含まれる金属元素を低減することができる。本実施例では、２回のゲッタリングを行う例を示したが特に限定されず、２回以上のゲッタリングを行ってもよい。また、他の公知のゲッタリング方法と組み合わせてもよいことはいうまでもない。
【０１６２】
なお、本実施例は実施例１乃至６のいずれか一と組み合わせることが可能である。
【０１６３】
［実施例８］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１６４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６〜図１８に示す。
【０１６５】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１６６】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１６７】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１６８】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１６９】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１７０】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１７１】
図１７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１７２】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１７３】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７４】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７５】
ただし、図１７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０１７６】
図１８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本願発明を表示部２９０４に適用することができる。
【０１７７】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１７８】
図１８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１７９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。
【０１８０】
【発明の効果】
本発明により、希ガスを添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０１８１】
また、リンを用いたゲッタリングと比較して、希ガス元素の添加による本発明のゲッタリング能力は高く、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す図。（実施の形態１）
【図２】 アクティブマトリクス基板の作製工程を示す図。
【図３】 アクティブマトリクス基板の作製工程を示す図。
【図４】 アクティブマトリクス基板の作製工程を示す図。
【図５】 アクティブマトリクス基板の作製工程を示す図。
【図６】 アクティブマトリクス基板の作製工程を示す図。
【図７】 液晶モジュールの外観を示す上面図。
【図８】 ＴＦＴの作製工程を示す図。（実施の形態２）
【図９】 アクティブマトリクス基板の作製工程を示す図。
【図１０】 アクティブマトリクス基板の作製工程を示す図。
【図１１】 アクティブマトリクス基板の作製工程を示す図。
【図１２】 透過型の例を示す図。
【図１３】 ＥＬモジュールを示す上面図及び断面図。
【図１４】 ＥＬモジュールを示す断面図。
【図１５】 アクティブマトリクス型液晶表示装置の断面構造図。
【図１６】 電子機器の一例を示す図。
【図１７】 電子機器の一例を示す図。
【図１８】 電子機器の一例を示す図。
【発明の属する技術分野】
本発明はゲッタリング技術を用いた半導体装置の作製方法及び、当該作製方法により得られる半導体装置に関する。特に本発明は、半導体膜の結晶化において触媒作用のある金属元素を添加して作製される結晶質半導体膜を用いた半導体装置の作製方法並びに半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
結晶構造を有する半導体膜（以下、結晶質半導体膜という）を用いた代表的な半導体素子として薄膜トランジスタ（以下、ＴＦＴと記す）が知られている。ＴＦＴはガラスなどの絶縁基板上に集積回路を形成する技術として注目され、駆動回路一体型液晶表示装置などが実用化されつつある。従来からの技術において、結晶質半導体膜は、プラズマＣＶＤ法や減圧ＣＶＤ法で堆積した非晶質半導体膜を、加熱処理やレーザーアニール法（レーザー光の照射により半導体膜を結晶化させる技術）により作製されている。
【０００４】
こうして作製される結晶質半導体膜は多数の結晶粒の集合体であり、その結晶方位は任意な方向に配向して制御不能であるため、ＴＦＴの特性を制限する要因となっている。このような問題点に対し、特開平７−１８３５４０号公報で開示される技術は、ニッケルなど半導体膜の結晶化に対し触媒作用のある金属元素を添加して結晶質半導体膜を作製するものであり、結晶化に必要とする加熱温度を低下させる効果ばかりでなく、結晶方位の配向性を単一方向に高めることが可能である。このような結晶質半導体膜でＴＦＴを形成すると、電界効果移動度の向上のみでなく、サブスレッショルド係数（Ｓ値）が小さくなり、飛躍的に電気的特性を向上させることが可能となっている。
【０００５】
しかし、触媒作用のある金属元素を添加する故に、結晶質半導体膜の膜中或いは膜表面には、当該金属元素が残存し、得られる素子の特性をばらつかせるなどの問題がある。その一例は、ＴＦＴにおいてオフ電流が増加し、個々の素子間でばらつくなどの問題がある。即ち、結晶化に対し触媒作用のある金属元素は、一旦、結晶質半導体膜が形成されてしまえば、かえって不要な存在となってしまう。
【０００６】
リンを用いたゲッタリングは、このような金属元素を結晶質半導体膜の特定の領域から除去するための手法として有効に活用されている。例えば、ＴＦＴのソース・ドレイン領域にリンを添加して４５０〜７００℃の熱処理を行うことで、チャネル形成領域から当該金属元素を容易に除去することが可能である。
【０００７】
リンはイオンドープ法（ＰＨ3などをプラズマで解離して、イオンを電界で加速して半導体中に注入する方法であり、基本的にイオンの質量分離を行わない方法を指す）で結晶質半導体膜に注入するが、ゲッタリングのために必要なリン濃度は１×１０20/cm3以上である。イオンドープ法によるリンの添加は、結晶質半導体膜の非晶質化をもたらすが、リン濃度の増加はその後のアニールによる再結晶化の妨げとなり問題となっている。また、高濃度のリンの添加は、ドーピングに必要な処理時間の増大をもたらし、ドーピング工程におけるスループットを低下させるので問題となっている。
【０００８】
【発明が解決しようとする課題】
本発明はこのような問題を解決するための手段であり、半導体膜の結晶化に対して触媒作用のある金属元素を用いて得られる結晶質半導体膜に残存する当該金属元素を効果的に除去する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
ゲッタリング技術は単結晶シリコンウエハーを用いる集積回路の製造技術において主要な技術として位置付けられている。ゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。それは、エクストリンシックゲッタリング(Extrinsic Gettering)とイントリンシックゲッタリング(Intrinsic Gettering)の二つに大別されている。エクストリンシックゲッタリングは外部から歪場や化学作用を与えてゲッタリング効果をもたらすものである。高濃度のリンを単結晶シリコンウエハーの裏面から拡散させるリンゲッタはこれに当たり、前述の結晶質半導体膜に対するリンを用いたゲッタリングもエクストリンシックゲッタリングの一種と見なすことができる。
【００１０】
一方、イントリンシックゲッタリングは単結晶シリコンウエハーの内部に生成された酸素が関与する格子欠陥の歪場を利用したものとして知られている。本発明は、このような格子欠陥、或いは格子歪みを利用したイントリンシックゲッタリングに着目したものであり、厚さ１０〜１００nm程度の結晶質半導体膜に適用するために以下の手段を採用するものである。
【００１１】
本発明は、結晶質半導体薄膜に希ガス元素を添加してゲッタリングサイトを形成するプロセスと、加熱処理するプロセスとを有しており、該加熱処理により結晶質半導体薄膜に含まれる金属が移動してゲッタリングサイト（希ガス元素のイオンが添加された領域）に捕獲され、ゲッタリングサイト以外の結晶質半導体薄膜から金属を除去または低減する。なお、加熱処理に代えて強光を照射してもよいし、加熱処理と同時に強光を照射してもよい。
【００１２】
また、本発明はＴＦＴを駆動させた場合、ゲート電極の端部近傍、即ちチャネル形成領域の境界付近に強い電界が集中する傾向があるため、チャネル形成領域からゲッタリングサイトの配置を遠ざけることを特徴としている。
【００１３】
また、希ガス元素の添加方法としては、イオンドーピング法やイオン注入法を用いることができ、希ガス元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種を用いることができる。中でも安価なガスであるＡｒを用いることが望ましい。イオンドーピング法を用いる場合、ドーピングガスに含まれる希ガス元素の１種類が占める濃度が３０％以上、好ましくは１００％とする。例えば、Ｋｒガス３０％、Ａｒガス７０％の濃度としたドーピングガスを用いてもよい。
【００１４】
本明細書で開示する発明の構成は、
絶縁膜と、電極と、
前記絶縁膜を間に挟んで前記電極と重なるチャネル形成領域と、
該チャネル形成領域に接し、且つ、一導電型を付与する不純物元素を含む第１の不純物領域と、
該第１の不純物領域に接し、且つ、金属元素、希ガス元素、及び一導電型を付与する不純物元素を含む第２の不純物領域とを有することを特徴とする半導体装置である。
【００１５】
上記構成において、前記電極はゲート電極であり、前記ゲート電極は、絶縁膜を間に挟んで前記第１の不純物領域と一部重なることを特徴としており、その一例を図１に示す。
【００１６】
また、上記構成における他の一例として、図８に前記ゲート電極が、絶縁膜を間に挟んで前記第１の不純物領域と全部重なることを特徴とする例を示す。なお、図８に示した例においては、前記第２の不純物領域は、自己整合的に形成されたことを特徴としている。
【００１７】
また、上記各構成において、前記第２の不純物領域に含まれる前記一導電型を付与する不純物元素の濃度は、前記第１の不純物領域に含まれる前記一導電型を付与する不純物元素の濃度より高いことを特徴としている。
【００１８】
また、上記各構成において、前記希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴としている。
【００１９】
また、上記各構成において、前記一導電型の不純物元素は周期表１５族元素または周期表１３族元素であることを特徴としている。
【００２０】
また、上記構造を実現するための発明の構成は、
非晶質構造を有する半導体膜に金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記半導体膜上に絶縁膜を形成する第３工程と、
前記絶縁膜上に前記半導体膜と重なる電極を形成する第４工程と、
前記電極をマスクとして前記半導体膜に希ガス元素を選択的に添加し、且つ、一導電型を付与する不純物元素を選択的に添加して第２の不純物領域を自己整合的に形成する第５工程と、
前記電極をエッチングしてテーパー部を有するゲート電極を形成する第６工程と、
前記テーパー部を通過させて前記半導体膜に一導電型を付与する不純物元素を選択的に添加して第１の不純物領域を形成する第７工程と、
前記第２の不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００２１】
また、作製方法に関する発明の構成は、
非晶質構造を有する半導体膜に金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記結晶構造を有する半導体膜に、一導電型を付与する不純物元素とを選択的に添加して第１の不純物領域を形成する第３工程と、
前記結晶構造を有する半導体膜に希ガス元素を選択的に添加し、且つ、一導電型を付与する不純物元素を選択的に添加して第２の不純物領域を形成する第４工程と、
前記第２の不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第５工程とを有することを特徴とする半導体装置の作製方法である。
【００２２】
上記作製方法において、前記第４の工程は、フォスフィンを含む希ガスを原料ガスとし、半導体膜にリン元素と希ガス元素とを同一工程で添加してもよい。
【００２３】
また、上記作製方法において、前記第４の工程は、フォスフィンを含む水素ガスを原料ガスとし、半導体膜にリン元素を添加した後、大気にふれることなく希ガスを原料ガスとして半導体膜に希ガス元素を添加してもよい。
【００２４】
また、前記工程における前記希ガス元素に加えて、Ｈ、Ｈ2、Ｏ、Ｏ2から選ばれた一種または複数種を添加してもよい。その場合には、該工程を希ガス元素及び水蒸気を含む雰囲気下で行えばよい。
【００２５】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００２６】
[実施の形態１]
ＴＦＴの活性層のうち、チャネル形成領域およびその境界付近は特にＴＦＴの電気特性を左右する重要な箇所であり、可能な限り不純物が存在しないことが望ましい。また、希ガス元素を添加した領域（ゲッタリングサイト）の境界にはニッケルシリサイドが偏析しやすい。そこで、本発明は、この境界をチャネル形成領域から離れた位置に配置することを最大の特徴としている。図１に示した例はレジストからなるマスクを用いてゲッタリングサイトの位置を設定し、ｎチャネル型ＴＦＴを作製した例である。
【００２７】
図１（Ａ）において、透光性を有する基板１０はバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。まず、基板１０の表面に、ブロッキング層１１として無機絶縁膜を１０〜２００nmの厚さで形成する。好適なブロッキング層の一例は、プラズマＣＶＤ法で作製される酸化窒化シリコン膜であり、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜を５０nmの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化珪素膜を１００nmの厚さに形成したものが適用される。ブロッキング層１１はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【００２８】
次いで、ブロッキング層１１上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜をフォトマスクを用いて所望の形状にパターニングして形成する。ここでは、ニッケルを用い、全面または一部に触媒含有層を塗布法、スパッタ法、蒸着法、またはプラズマ処理法によって形成した後、加熱処理または強光の照射を行い、結晶化を行う。この場合、結晶化は触媒となる金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００２９】
次いで、半導体層を覆う絶縁膜１４を形成する。絶縁膜１４はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１４はゲート絶縁膜となる。
【００３０】
次いで、半導体層のうち、後にチャネル形成領域１３ａとなる領域を覆うレジストからなるマスク１５を形成した後、絶縁膜１４を通過させて半導体層に一導電型を付与する不純物元素（ドーパント、ここではリン）を低濃度に添加してＰ-領域１２ａを形成する。（図１（Ａ））このＰ-領域１２ａの一部はＬＤＤ領域として機能するものである。
【００３１】
次いで、マスク１５を除去した後、絶縁膜１４を間に挟んでＰ-領域１２ａと一部重なる電極１６を形成する。（図１（Ｂ））この電極１６としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で単層または積層を用いればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。この電極１６はゲート電極として機能する。
【００３２】
次いで、レジストからなるマスク１７を形成した後、絶縁膜１４を通過させて半導体層に希ガス元素（Ａｒ）を添加した後、半導体層に一導電型を付与する不純物元素（リン）を高濃度に添加してＰ+＋Ａｒ領域１８を形成する。（図１（Ｃ））希ガス元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種を用いることができる。中でも安価なガスであるＡｒを用いることが望ましい。添加方法としては、イオンドーピング法を用いてもよいし、イオン注入法を用いてもよい。また、先にリンを添加した後、アルゴンを添加してもよい。また、大気にふれることなく連続的にリンのドーピングとアルゴンのドーピングを行うことが望ましい。また、原料ガスとしてドーパント及び希ガス元素を含むガスを用いて、同一の工程で両方を添加してもよい。このＰ+＋Ａｒ領域１８は、後のゲッタリング工程でゲッタリングサイトとして機能する。なお、チャネル形成領域１３ａとＰ+＋Ａｒ領域１８との間にＰ-領域１２ｂが形成される。
【００３３】
次いで、マスク１７を除去した後、ゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて４時間の熱処理を行うと、図１（Ｄ）中の矢印の方向１９、即ちチャネル形成領域１３ｂからゲッタリングサイト１８に金属元素を移動させることができる。このゲッタリングにより、絶縁層１４で覆われた半導体膜、特にチャネル形成領域１３ｂに含まれる金属元素を除去、または金属元素の濃度を低減する。また、このゲッタリングによりＰ-領域１２ｂに含まれる金属元素も除去、または金属元素の濃度も低減する。このゲッタリングでは、条件によっては、希ガス元素によるゲッタリングと、リンによるゲッタリングとの相乗効果を得ることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【００３４】
上記ゲッタリングによって、Ｐ-領域１２ｂとＰ+＋Ａｒ領域１８との境界付近に金属元素が偏析しやすいものの、チャネル形成領域１３ｂと間隔が離れているため、ＴＦＴの電気特性や信頼性等に影響を与えない。
【００３５】
次いで、ドーパントを活性化するために加熱処理、強光の照射、またはレーザー光の照射を行えばよい。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザーの第２高調波を照射してドーパントを活性化させることは非常に有効である。ＹＡＧレーザーはメンテナンスが少ないため好ましい。また、前の工程であるゲッタリング工程で活性化が可能であれば、同時に行ってもよい。
【００３６】
以降の工程は、層間絶縁膜２０ａ、２０ｂを形成し、水素化を行って、Ｐ+＋Ａｒ領域１８に達するコンタクトホールを形成し、ソース電極２１、ドレイン電極２２をそれぞれ形成してＴＦＴを完成させる。
【００３７】
リンを用いたゲッタリングと比較して、希ガス元素の添加による本発明のゲッタリング能力は高く、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【００３８】
また、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【００３９】
なお、本発明は、上記工程順序（Ｐ-領域の形成→ゲート電極の形成→Ｐ+＋Ａｒ領域の形成）に限定されず、Ｐ-領域の形成→Ｐ+＋Ａｒ領域の形成→ゲート電極の形成という工程順序でもよければ、Ｐ+＋Ａｒ領域の形成→Ｐ-領域の形成→ゲート電極の形成という工程順序でもよい。また、Ｐ+＋Ａｒ領域の形成→Ｐ-領域の形成→ゲッタリング→活性化→ゲート電極の形成という工程順序としてもよい。このようにゲッタリング後でゲート電極を形成する場合には、ゲート電極として様々な材料、例えば高温に弱い低抵抗な材料（Ｃｕ、Ａｌ、Ａｇ、Ａｕ等）を用いることが可能である。
【００４０】
[実施の形態２]
また、図８に示した例は、電極をマスクとして自己整合的に希ガス元素またはドーパントを高濃度に添加した後、電極をエッチングしてテーパー部を形成し、そのテーパー部を通過させてドーパントを低濃度に行ってテーパー部に重なるＬＤＤ領域を形成した例である。
【００４１】
実施の形態１と同様に絶縁膜３４を形成する。基板３０上にブロッキング層３１、半導体層を形成して絶縁膜３４を形成する。実施の形態１と同様にここでもニッケルを用いて結晶化を行う。
【００４２】
次いで、次いで、絶縁膜３４上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。
【００４３】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク３５ａを形成し、電極３６ａ、３７ａを形成するための第１のエッチング処理を行う。第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。
【００４４】
次いで、マスク３５ａを除去せずに、電極３６ａ、３７ａをマスクとして第１のドーピングを行う。第１のドーピングでは、絶縁膜３４を通過させて半導体層に希ガス元素（Ａｒ）を添加した後、半導体層に一導電型を付与する不純物元素（リン）を高濃度に添加してＰ+＋Ａｒ領域３２ａを形成する。（図８（Ａ））なお、ドーピングされなかった領域を３３ａで示した。
【００４５】
次いで、マスク３５ａをそのままの状態としたまま、第２のエッチング処理を行い、第２の導電層の一部を除去して電極３７ｂを形成する。第２のエッチング処理によりマスク３５ａもエッチングされてマスク３５ｂが形成される。一方、第１の導電層は、ほとんどエッチングされず、テーパー角の小さいテーパー部を有する電極３６ｂを形成する。（図８（Ｂ））
【００４６】
次いで、マスク３５ｂを除去した後、第２のドーピング処理を行って図８（Ｃ）の状態を得る。ドーピングは電極３７ｂを不純物元素に対するマスクとして用い、電極３６ｂのテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、電極３６ｂと重なるＰ-領域３８を自己整合的に形成する。また、第２のドーピング処理では、Ｐ+＋Ａｒ領域にもドーピングされ、Ｐ+＋Ａｒ領域３２ｂを形成する。なお、ドーピングされなかった領域（後にチャネル形成領域となる）を３３ｂで示した。
【００４７】
次いで、ゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、図８（Ｄ）中の矢印の方向３９、即ちチャネル形成領域３３ｃからゲッタリングサイト３２ｂに金属元素を移動させることができる。このゲッタリングにより、絶縁層３４で覆われた半導体膜、特にチャネル形成領域３３ｃに含まれる金属元素を除去、または金属元素の濃度を低減する。また、このゲッタリングによりＰ-領域３８ｂに含まれる金属元素も除去、または金属元素の濃度も低減する。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。
【００４８】
次いで、ドーパントを活性化するために加熱処理、強光の照射、またはレーザー光の照射を行えばよい。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザーの第２高調波を照射してドーパントを活性化させることは非常に有効である。ＹＡＧレーザーはメンテナンスが少ないため好ましい。また、前の工程であるゲッタリング工程で活性化が可能であれば、同時に行ってもよい。
【００４９】
以降の工程は、層間絶縁膜４０ａ、４０ｂを形成し、水素化を行って、Ｐ+＋Ａｒ領域３２ｂに達するコンタクトホールを形成し、ソース電極４１、ドレイン電極４２をそれぞれ形成してＴＦＴを完成させる。
【００５０】
また、オフ電流を低減するために、電極３６ｂのテーパー部のみを除去するエッチングを行ってもよい。
【００５１】
また、高濃度のドーピングの際に用いるマスクと、希ガス元素のドーピングに用いるマスクとを同一マスクとした例を示したが、マスクを１枚増やして、それぞれに対応するマスクを形成してもよい。
【００５２】
実施の形態１及び実施の形態２のいずれの場合も、絶縁膜を通過させて半導体層にリンを添加した例を示したが、絶縁膜を除去して半導体層の一部を露呈させた後にリンを添加してもよい。
【００５３】
実施の形態１及び実施の形態２のいずれの場合もｎチャネル型ＴＦＴを例に説明したが、リンに代えてボロンを用いればｐチャネル型ＴＦＴを作製することができる。
【００５４】
また、実施の形態１及び実施の形態２のいずれの場合もチャネル形成領域の境界にニッケルシリサイドが偏析しないように希ガス元素を添加する領域との間に間隔を有している。
【００５５】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
本発明の実施形態を図２〜図６を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。なお、本実施例は、実施の形態１に示した作製工程に沿っている。
【００５７】
図２（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００５８】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質シリコン膜１０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図２（Ａ））
【００５９】
そして、公知の結晶化技術を使用して非晶質シリコン膜１０３ａから結晶質シリコン膜１０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜１０３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図２（Ｂ））
【００６０】
そして、結晶質シリコン膜１０３ｂを島状に分割して、半導体層１０４〜１０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０８を形成する。（図２（Ｃ））
【００６１】
そしてレジストマスク１０９を設け、ｎチャネル型ＴＦＴを形成する半導体層１０５〜１０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１１０〜１１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図２（Ｄ））
【００６２】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を半導体層１１０、１１１に選択的に添加する。そのため、あらかじめレジストマスク１１３〜１１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域１１７、１１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域１１７〜１１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域１１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図３（Ａ））
【００６３】
次に、マスク層１０８をフッ酸などにより除去する。また、図１（Ｄ）と図２（Ａ）で添加した不純物元素を活性化させる工程を行ってもよい。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。
【００６４】
そして、ゲート絶縁膜１２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図３（Ｂ））
【００６５】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１２１と金属膜から成る導電層（Ｂ）１２２とを積層させた。導電層（Ｂ）１２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。
【００６６】
導電層（Ａ）１２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）１２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜１２０に拡散するのを防ぐことができる。（図３（Ｃ））
【００６７】
次に、レジストマスク１２３〜１２７を形成し、導電層（Ａ）１２１と導電層（Ｂ）１２２とを一括でエッチングしてゲート電極１２８〜１３１と容量配線１３２を形成する。ゲート電極１２８〜１３１と容量配線１３２は、導電層（Ａ）から成る１２８ａ〜１３２ａと、導電層（Ｂ）から成る１２８ｂ〜１３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極１２９、１３０は不純物領域１１７、１１８の一部と、ゲート絶縁膜１２０を介して重なるように形成する。（図３（Ｄ））
【００６８】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク１３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域１３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図４（Ａ））
【００６９】
次に、ゲッタリングサイトとなる領域の形成を行う。レジストのマスク１３５、１３６ａ、１３６ｂ、１３７を形成し、希ガス元素を添加した。これはアルゴンガスを用いたイオンドープ法を用い、この領域のアルゴン濃度を１×１０20〜５×１０21atoms／cm3とした。
【００７０】
続いて、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行う。レジストのマスク１３５、１３６ａ、１３６ｂ、１３７をそのまま使用し、ｎ型を付与する不純物元素を添加して不純物領域１３８〜１４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１３８〜１４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図４（Ｂ））
【００７１】
不純物領域１３８〜１４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域１３８に添加されたリン（Ｐ）濃度は図４（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００７２】
そして、マスクを除去した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極１３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図３（Ａ）および図４（Ａ）と図４（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１４３、１４４のみが形成される。本明細書中では、この不純物領域１４３、１４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図４（Ｃ））
【００７３】
次いで、ゲッタリングを行う。本実施例は、非晶質シリコン膜から金属元素を用いる結晶化の方法で作製したため、半導体層中には微量の金属元素が残留しており、少なくともチャネル形成領域の金属元素を除去または低減することが望ましい。この金属元素を除去する手段の一つにアルゴン（Ａｒ）の添加によるゲッタリング作用を利用する。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、金属元素が図４（Ｄ）中の矢印の方向に移動し、ゲッタリングサイトである不純物領域１３８〜１４２に金属元素を偏析させることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【００７４】
次いで、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここでは裏面からＹＡＧレーザーの第２高調波で活性化工程を行った。活性化により該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【００７５】
次に、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）１４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）１４６として形成した。導電層（Ｄ）１４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）１４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図５（Ａ））
【００７６】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）１４６と導電層（Ｄ）１４５とをエッチング処理して、ゲート配線１４７、１４８と容量配線１４９を形成た。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【００７７】
次に、第１の層間絶縁膜１５０を形成する。第１の層間絶縁膜１５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線１５１〜１５４と、ドレイン配線１５５〜１５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００７８】
次に、パッシベーション膜１５９として、窒化シリコン膜または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程はパッシベーション膜１５９に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１５９に開口部を形成しておいても良い。（図５（Ｃ））
【００７９】
その後、有機樹脂からなる第２の層間絶縁膜１６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜１６０にドレイン配線１５８に達するコンタクトホールを形成し、画素電極１６１を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には反射率の高い金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図６）
【００８０】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはＣＭＯＳ回路を構成するｐチャネル型ＴＦＴ２０１と第１のｎチャネル型ＴＦＴ２０２、サンプリング回路を構成する第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００８１】
駆動回路のｐチャネル型ＴＦＴ２０１には、半導体層１０４にチャネル形成領域２０６、ソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有している。第１のｎチャネル型ＴＦＴ２０２には、半導体層１０５にチャネル形成領域２０９、ＬＤＤ領域２１０、ソース領域２１１、ドレイン領域２１２を有している。このＬＤＤ領域２１０は、ドレイン領域側のみに形成され、ゲート電極１２９と重なる領域（以降、このようなＬＤＤ領域をＬovと記す）とゲート電極１２９と重ならない領域（以降、このようなＬＤＤ領域をＬoffと記す）とを両方とも有する。第２のｎチャネル型ＴＦＴ２０３には、半導体層１０６にチャネル形成領域２１３、ＬＤＤ領域２１４，２１５、ソース領域２１６、ドレイン領域２１７を有している。このＬＤＤ領域２１４、２１５はＬov領域とＬoff領域とが形成されている。
【００８２】
画素ＴＦＴ２０４には、半導体層１０７にチャネル形成領域２１８、２１９、Ｌoff領域２２０〜２２３、ソースまたはドレイン領域２２４〜２２６を有している。さらに、容量配線１３２、１４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２６に接続し、ｎ型を付与する不純物元素が添加された半導体層２２７とから保持容量２０５が形成されている。図６では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００８３】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００８４】
［実施例２］
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００８５】
まず、実施例１に従い、図６の状態のアクティブマトリクス基板を得た後、図６のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８６】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【００８７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８８】
こうして得られた液晶モジュールの構成を図７の上面図を用いて説明する。
【００８９】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）４１１を貼り付ける外部入力端子４０９、外部入力端子と各回路の入力部までを接続する配線４１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板４００とがシール材４０７を介して貼り合わされている。
【００９０】
ゲート配線側駆動回路３０１ａと重なるように対向基板側に遮光層４０３ａが設けられ、ソース配線側駆動回路３０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部３０２上の対向基板側に設けられたカラーフィルタ４０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９１】
ここでは、カラー化を図るためにカラーフィルタ４０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００９２】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層４０３ａ、４０３ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９３】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９４】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【００９５】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。
【００９６】
［実施例３］
本実施例は、実施例１と異なるＴＦＴ構造としてアクティブマトリクス基板を作製した例について図９〜１１に示す。なお、本実施例は、実施の形態２に示した作製工程に沿っている。
【００９７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００を用いる。なお、基板５００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００９８】
次いで、基板５００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０１を形成する。本実施例では下地膜５０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜５０１ａ、膜厚１００ｎｍの酸化窒化シリコン膜５０１ｂを形成した。
【００９９】
次いで、下地膜上に半導体層５０２〜５０６を形成する。この半導体層５０２〜５０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成し、所望の形状にパターニングした。
【０１００】
次いで、半導体層５０２〜５０６の表面をバッファーフッ酸等のフッ酸系のエッチャントで洗浄した後、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を主成分とする絶縁膜５０７を形成する。
【０１０１】
次いで、図９（Ａ）に示すように、ゲート絶縁膜５０７上に膜厚２０〜１００ｎｍの第１の導電膜５０８と、膜厚１００〜４００ｎｍの第２の導電膜５０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜５０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜５０９を積層形成した。
【０１０２】
なお、本実施例では、第１の導電膜５０８をＴａＮ、第２の導電膜５０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で単層または積層を用いればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０１０３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク５１０〜５１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【０１０４】
この後、レジストからなるマスク５１０〜５１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１０５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【０１０６】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５１６〜５２１（第１の導電層５１６ａ〜５２１ａと第２の導電層５１６ｂ〜５２１ｂ）を形成する。
【０１０７】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層に希ガス元素とｎ型を付与する不純物元素とを添加する。（図９（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ここでは、希ガス元素としてアルゴンを用い、ドーピングガスとしてアルゴンガス１００％としたイオンドープ法を用いて添加した後、ｎ型を付与する不純物元素としてリンを用い、フォスフィン（ＰＨ3）５％水素希釈ガスとしたイオンドープ法を用いて添加する。
【０１０８】
この場合、導電層５１６〜５２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にゲッタリングサイトとしても機能する高濃度不純物領域５２２〜５３３が形成される。高濃度不純物領域５２２〜５３３には１×１０20〜５×１０21／ｃｍ3の濃度範囲でアルゴンを添加し、さらに、３×１０19〜３×１０20/cm3の濃度範囲でｎ型を付与する不純物元素とを添加する。
【０１０９】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜５０７であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜５０７との選択比が高いので膜減りを抑えることができる。また、駆動回路のＴＦＴにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【０１１０】
この第２のエッチング処理によりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５３４ｂ〜５３９ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層５３４ａ〜５３９ａを形成する。また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。
【０１１１】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図９（Ｃ）の状態を得る。ドーピングは第２の導電層５３４ｂ〜５３９ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５４１〜５５４を自己整合的に形成する。この低濃度不純物領域５４１〜５５４へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層のテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。また、高濃度不純物領域５２２〜５３３にも不純物元素が添加され、高濃度不純物領域５５５〜５６６を形成する。
【０１１２】
次いで、後にｎチャネル型ＴＦＴの活性層となる半導体層をレジストからなるマスク５６７〜５６９で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型不純物領域５７０〜５７３（高濃度不純物領域５７０ａ〜５７３ａ及び低濃度不純物領域５７０ｂ〜５７３ｂ）を形成する。（図１０（Ａ））不純物領域５７０ａ〜５７３ａにはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が６×１０19〜６×１０20/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１１３】
次いで、レジストからなるマスク５７４を形成して第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部のみを選択的にエッチングする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。第３のエッチングにより、第１の導電層５３７ｃ〜５３９ｃが形成される。（図１０（Ｂ））
【０１１４】
上記第３のエッチング処理によって、画素部には、第１の導電層５３７ｃ〜５３９ｃと重ならず、濃度勾配を有する低濃度不純物領域（ＬＤＤ領域）５４７〜５５４が形成される。なお、駆動回路において、低濃度不純物領域（ＧＯＬＤ領域）５４１〜５４６は、第１の導電層５３４ａ〜５３６ａと重なったままである。このように、各回路に応じてＴＦＴの構造を作り分けている。
【０１１５】
また、本実施例では第３のドーピング処理の後に、第３のエッチング処理を行った例を示したが、第３のエッチング処理を行った後に第３のドーピング処理を行ってもよい。
【０１１６】
次いで、レジストからなるマスク５７４を除去して、ゲッタリング処理を行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて４時間の熱処理を行うと、図１０（Ｃ）中の矢印の方向、即ちチャネル形成領域からゲッタリングサイトに金属元素を移動させることができる。このゲッタリングにより、絶縁膜を間に挟んで第１の導電層と重なる半導体膜、特にチャネル形成領域に含まれる金属元素を除去、または金属元素の濃度を低減する。このゲッタリングでは、条件によっては、希ガス元素によるゲッタリングと、リンによるゲッタリングとの相乗効果を得ることができる。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。ただし、ゲッタリングの加熱手段に、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いるＲＴＡ法を用いる場合、半導体膜の加熱温度が４００℃〜５５０℃となるように強光を照射することが望ましい。あまり高い加熱温度としてしまうと半導体膜中の歪みが無くなってしまい、ゲッタリングサイト（ニッケルシリサイド）からニッケルを飛び出させる作用やニッケルを捕獲する作用が消えてしまうため、ゲッタリング効率が低下してしまう。
【０１１７】
次いで、第１の層間絶縁膜５７５を形成する。この第１の層間絶縁膜５７５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１１８】
次いで、図１０（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はＹＡＧレーザーまたはエキシマレーザーを裏面から照射することによって行う。裏面から照射することによって、ゲート電極と絶縁膜を介して重なる不純物領域の活性化を行うことができる。
【０１１９】
また、本実施例では、上記活性化の前に第１の層間絶縁膜を形成した例を示したが、上記活性化を行った後、第１の層間絶縁膜を形成する工程としてもよい。
【０１２０】
次いで、窒化シリコン膜からなる第２の層間絶縁膜５７６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。本実施例では、窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は第２の層間絶縁膜５７６に含まれる水素により半導体層のダングリングボンドを終端する工程である。第１の層間絶縁膜の存在に関係なく半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２１】
次いで、第２の層間絶縁膜５７６上に有機絶縁物材料から成る第３の層間絶縁膜２７７を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域（５５７、５５８、５６１〜５６３、５６５、５７０ａ、５７１ａ、５７２ａ、５７３ａ）に達するコンタクトホールを形成するためのパターニングを行う。本実施例では複数のエッチング処理を行った。本実施例では第２の層間絶縁膜をエッチングストッパーとして第３の層間絶縁膜をエッチングした後、第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜をエッチングしてから第１の層間絶縁膜をエッチングした。
【０１２２】
次いで、不純物領域（５５７、５５８、５６１〜５６３、５７０ａ、５７１ａ、５７２ａ、５７３ａ）とそれぞれ電気的に接続する電極５７８〜５８６と、不純物領域５６５と電気的に接続する画素電極５８７を形成する。これらの電極及び画素電極の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いる。
【０１２３】
以上の様にして、ｎチャネル型ＴＦＴ６０６及びｐチャネル型ＴＦＴ６０５からなるロジック回路部６０３と、ｎチャネル型ＴＦＴ６０８及びｐチャネル型ＴＦＴ６０７からなるサンプリング回路部６０４とを有する駆動回路６０１と、ｎチャネルＴＦＴ６０９からなる画素ＴＦＴ及び保持容量６１０とを有する画素部６０２とを同一基板上に形成することができる。
【０１２４】
なお、本実施例ではｎチャネル型ＴＦＴ６０９は、ソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１２５】
また、本実施例では、希ガス元素を多量に添加したため、下地膜及び基板にも添加される。希ガス元素は、下地膜及び基板のうち、電極５１６〜５２１で覆われた領域以外の領域、即ちチャネル形成領域および低濃度領域以外の領域に位置する下地膜中あるいは基板中に添加される。
【０１２６】
［実施例４］
実施例３では画素電極が反射性を有する金属材料で形成された反射型の表示装置の例を示したが、本実施例では画素電極を透光性を有する導電膜で形成した透過型の表示装置の例を図１２に示す。
【０１２７】
層間絶縁膜８００を形成する工程までは実施例３と同じであるので、ここでは省略する。実施例１に従って層間絶縁膜５７７を形成した後、透光性を有する導電膜からなる画素電極８０１を形成する。透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１２８】
その後、層間絶縁膜８００にコンタクトホールを形成する。次いで、画素電極８０１と重なる接続電極８０２を形成する。この接続電極８０２は、コンタクトホールを通じてドレイン領域と接続されている。また、この接続電極８０２と同時に他のＴＦＴのソース電極またはドレイン電極も形成する。
【０１２９】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１３０】
以上のようにしてアクティブマトリクス基板が形成される。このアクティブマトリクス基板を用い、実施例２に従って液晶モジュールを作製し、バックライト８０４、導光板８０５を設け、カバー８０６で覆えば、図１４に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー８０６と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板８０３は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【０１３１】
なお、本実施例は実施例３と組み合わせることが可能である。
【０１３２】
［実施例５］
本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を図１３に示す。
【０１３３】
図１３（Ａ）は、ＥＬモジュールをを示す上面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板７００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部７０２、ソース側駆動回路７０１、及びゲート側駆動回路７０３を形成する。これらの画素部や駆動回路は、実施の形態に従えば得ることができる。また、７１８はシール材、７１９はＤＬＣ膜であり、画素部および駆動回路部はシール材７１８で覆われ、そのシール材は保護膜７１９で覆われている。さらに、接着材を用いてカバー材で封止されている。
【０１３４】
なお、７０８はソース側駆動回路７０１及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１３５】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板５００上に絶縁膜７１０が設けられ、絶縁膜７１０の上方には画素部７０２、ゲート側駆動回路５０３が形成されており、画素部７０２は電流制御用ＴＦＴ７１１とそのドレインに電気的に接続された画素電極７１２を含む複数の画素により形成される。また、ゲート側駆動回路７０３はｎチャネル型ＴＦＴ７１３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１３６】
これらのＴＦＴ（７１１、７１３、７１４を含む）は、実施の形態または実施例１に従って作製すればよい。
【０１３７】
画素電極７１２はＥＬ素子の陽極として機能する。また、画素電極７１２の両端にはバンク７１５が形成され、画素電極７１２上にはＥＬ層７１６およびＥＬ素子の陰極７１７が形成される。
【０１３８】
ＥＬ層７１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３９】
陰極７１７は全画素に共通の配線としても機能し、接続配線７０８を経由してＦＰＣ７０９に電気的に接続されている。さらに、画素部７０２及びゲート側駆動回路７０３に含まれる素子は全て陰極７１７、シール材７１８、及び保護膜７１９で覆われている。
【０１４０】
なお、シール材７１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材７１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１４１】
また、シール材７１８を用いて発光素子を完全に覆った後、すくなくとも図１３に示すようにＤＬＣ膜等からなる保護膜７１９をシール材７１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１４２】
以上のような構造でＥＬ素子をシール材７１８及び保護膜で封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０１４３】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１３とは逆方向に発光する構成としてもよい。図１４にその一例を示す。なお、上面図は同一であるので省略する。
【０１４４】
図１４に示した断面構造について以下に説明する。基板１０００上に絶縁膜１０１０が設けられ、絶縁膜１０１０の上方には画素部１００２、ゲート側駆動回路１００３が形成されており、画素部１００２は電流制御用ＴＦＴ１０１１とそのドレインに電気的に接続された画素電極１０１２を含む複数の画素により形成される。また、ゲート側駆動回路１００３はｎチャネル型ＴＦＴ１０１３とｐチャネル型ＴＦＴ１０１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０１４５】
画素電極１０１２はＥＬ素子の陰極として機能する。また、画素電極１０１２の両端にはバンク１０１５が形成され、画素電極１０１２上にはＥＬ層１０１６およびＥＬ素子の陽極１０１７が形成される。
【０１４６】
陽極１０１７は全画素に共通の配線としても機能し、接続配線１００８を経由してＦＰＣ１００９に電気的に接続されている。さらに、画素部１００２及びゲート側駆動回路１００３に含まれる素子は全て陽極１０１７、シール材１０１８、及びＤＬＣ等からなる保護膜１０１９で覆われている。
【０１４７】
なお、シール材１０１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材１０１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１４８】
また、図１４では、画素電極を陰極とし、ＥＬ層と陽極を積層したため、発光方向は図１４に示す矢印の方向となっている。
【０１４９】
なお、本実施例は実施例１乃至４のいずれか一と組み合わせることが可能である。
【０１５０】
［実施例６］
実施例１では、トップゲート型ＴＦＴを例に説明したが、本発明は図１５に示すボトムゲート型ＴＦＴにも適用することができる。
【０１５１】
図１５（Ａ）は、画素部の画素の一つを拡大した上面図であり、図１５（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１５（Ｂ）の画素部の断面構造に相当する。
【０１５２】
図１５に示す画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてソース領域またはドレイン領域５４〜５６と、チャネル形成領域５７、５８と、前記ソース領域またはドレイン領域とチャネル形成領域の間にＬＤＤ領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ソース領域５４に接続する配線６４が形成され、ドレイン領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。
【０１５３】
本実施例では、実施の形態１に従って、ソース領域またはドレイン領域５４〜５６に希ガス元素を添加してゲッタリングを行ったチャネル形成領域５７、５８を備えている。
【０１５４】
本実施例では一例としてチャネルストップ型のボトムゲート型のＴＦＴの例を示したが特に限定されない。
【０１５５】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１５６】
また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ドレイン領域５６とで形成されている。
【０１５７】
なお、図１５で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。
【０１５８】
なお、本実施例は実施例１乃至５のいずれか一と組み合わせることが可能である。
【０１５９】
［実施例７］
本実施例は、金属元素を添加した後、マスクを形成し、希ガス元素を添加してゲッタリングを行った後、半導体膜のパターニングを行った後、再度希ガス元素を添加して実施の形態１と同様のゲッタリングを行う例を示す。
【０１６０】
実施の形態１に従って、金属元素を添加して結晶化を行う。その後、本実施例では酸化シリコン膜からなる第１マスクを形成し、希ガス元素を添加してゲッタリングサイトを形成する。この第１マスクは、ゲッタリングのためのものであり、帯状の開口部を有するマスクであってもよいし、後に行われる半導体層のパターニングに用いるマスクより表面積が大きいものを用いる。次いで、熱処理または強光の照射を行ってゲッタリングを行う。ゲッタリングは窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行うと、ゲッタリングサイトに金属元素を偏析させることができる。次いで、半導体層のパターニングを行う。この時のパターニングに使用する第２マスクは半導体膜をパターニングするためのものであり、第１マスクよりも小さく、且つ内側に形成する。このパターニングにより、ゲッタリングサイトは除去され、さらにゲッタリングサイトの境界近傍の半導体も除去する。ゲッタリングを行うと、金属元素が希ガス元素を添加した領域の境界に偏析しやすい傾向があることから、希ガス元素を添加した領域付近の半導体膜も除去する。こうして、結晶構造を有する半導体層を形成する。以降の工程は、実施の形態１に従えばよい。
【０１６１】
従って、本実施例では、工程数およびマスク数が増加するものの、２回のゲッタリングが行われるため、さらにチャネル形成領域に含まれる金属元素を低減することができる。本実施例では、２回のゲッタリングを行う例を示したが特に限定されず、２回以上のゲッタリングを行ってもよい。また、他の公知のゲッタリング方法と組み合わせてもよいことはいうまでもない。
【０１６２】
なお、本実施例は実施例１乃至６のいずれか一と組み合わせることが可能である。
【０１６３】
［実施例８］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１６４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１６〜図１８に示す。
【０１６５】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１６６】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１６７】
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１６８】
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１６９】
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１７０】
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１７１】
図１７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。
【０１７２】
図１７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。
【０１７３】
なお、図１７（Ｃ）は、図１７（Ａ）及び図１７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７４】
また、図１７（Ｄ）は、図１７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１７５】
ただし、図１７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０１７６】
図１８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本願発明を表示部２９０４に適用することができる。
【０１７７】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１７８】
図１８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。
【０１７９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。
【０１８０】
【発明の効果】
本発明により、希ガスを添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０１８１】
また、リンを用いたゲッタリングと比較して、希ガス元素の添加による本発明のゲッタリング能力は高く、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す図。（実施の形態１）
【図２】 アクティブマトリクス基板の作製工程を示す図。
【図３】 アクティブマトリクス基板の作製工程を示す図。
【図４】 アクティブマトリクス基板の作製工程を示す図。
【図５】 アクティブマトリクス基板の作製工程を示す図。
【図６】 アクティブマトリクス基板の作製工程を示す図。
【図７】 液晶モジュールの外観を示す上面図。
【図８】 ＴＦＴの作製工程を示す図。（実施の形態２）
【図９】 アクティブマトリクス基板の作製工程を示す図。
【図１０】 アクティブマトリクス基板の作製工程を示す図。
【図１１】 アクティブマトリクス基板の作製工程を示す図。
【図１２】 透過型の例を示す図。
【図１３】 ＥＬモジュールを示す上面図及び断面図。
【図１４】 ＥＬモジュールを示す断面図。
【図１５】 アクティブマトリクス型液晶表示装置の断面構造図。
【図１６】 電子機器の一例を示す図。
【図１７】 電子機器の一例を示す図。
【図１８】 電子機器の一例を示す図。
Claims (9)
- 非晶質構造を有する半導体膜に該半導体膜の結晶化を助長する金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記結晶構造を有する半導体膜に、一導電型を付与する不純物元素を選択的に添加して第１の不純物領域を形成する第３工程と、
前記結晶構造を有する半導体膜に前記一導電型を付与する不純物元素と同一の不純物元素を選択的に添加し、且つ、希ガス元素を選択的に添加して第２の不純物領域を形成する第４工程と、
前記結晶構造を有する半導体膜に熱処理を行うことにより前記第２の不純物領域に前記金属元素をゲッタリングして前記結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第５工程とを有することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記第４工程は、フォスフィンを含む希ガスを原料ガスとし、前記半導体膜に前記不純物元素としてリン元素と前記希ガス元素とを同一工程で添加することを特徴とする半導体装置の作製方法。 - 請求項１において、
前記第４工程は、フォスフィンを含む水素ガスを原料ガスとし、前記半導体膜にリン元素を添加した後、大気にふれることなく希ガスを原料ガスとして前記半導体膜に前記希ガス元素を添加することを特徴とする半導体装置の作製方法。 - 非晶質構造を有する半導体膜に該半導体膜の結晶化を助長する金属元素を添加する第１工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する第２工程と、
前記半導体膜上に絶縁膜を形成する第３工程と、
前記絶縁膜上に前記半導体膜と重なる電極を形成する第４工程と、
前記電極をマスクとして前記半導体膜に一導電型を付与する不純物元素を選択的に添加し、且つ、希ガス元素を選択的に添加して第２の不純物領域を自己整合的に形成する第５工程と、
前記電極をエッチングして端部に傾斜面を有するゲート電極を形成する第６の工程と、
前記傾斜面を通過させて前記半導体膜に前記一導電型を付与する不純物元素と同一の不純物元素を選択的に添加して第１の不純物領域を形成する第７工程と、
前記結晶構造を有する半導体膜に熱処理を行うことにより前記第２の不純物領域に前記金属元素をゲッタリングして前記結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する第８工程とを有することを特徴とする半導体装置の作製方法。 - 請求項４において、
前記第５工程は、フォスフィンを含む希ガスを原料ガスとし、前記半導体膜にリン元素と前記希ガス元素とを同一工程で添加することを特徴とする半導体装置の作製方法。 - 請求項４において、
前記第５工程は、フォスフィンを含む水素ガスを原料ガスとし、前記半導体膜にリン元素を添加した後、大気にふれることなく希ガスを原料ガスとして前記半導体膜に前記希ガス元素を添加することを特徴とする半導体装置の作製方法。 - 請求項４乃至６のいずれか一において、
前記電極は第１の導電膜及び前記第１の導電膜の上に形成された第２の導電膜からなり、
前記第６工程において、前記第１の導電膜及び前記第２の導電膜をエッチングし、第１の導電層及び第２の導電層を形成し、前記第１の導電膜及び前記第２の導電膜のエッチングの選択比の違いから、前記第１の導電層の側面と底面とがなす角度を前記第２の導電層の側面と底面とがなす角度よりも小さくし、前記端部に傾斜面を有するゲート電極を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至７のいずれか一において、前記金属元素はＦｅ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
- 請求項１乃至８のいずれか一において、前記希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019337A JP4712197B2 (ja) | 2001-01-29 | 2001-01-29 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019337A JP4712197B2 (ja) | 2001-01-29 | 2001-01-29 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002222958A JP2002222958A (ja) | 2002-08-09 |
| JP2002222958A5 JP2002222958A5 (ja) | 2008-02-28 |
| JP4712197B2 true JP4712197B2 (ja) | 2011-06-29 |
Family
ID=18885229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019337A Expired - Fee Related JP4712197B2 (ja) | 2001-01-29 | 2001-01-29 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4712197B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100848341B1 (ko) * | 2007-06-13 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024196A (ja) * | 1999-07-05 | 2001-01-26 | Semiconductor Energy Lab Co Ltd | 電気光学装置の作製方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109737A (ja) * | 1991-10-18 | 1993-04-30 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| US5753560A (en) * | 1996-10-31 | 1998-05-19 | Motorola, Inc. | Method for fabricating a semiconductor device using lateral gettering |
-
2001
- 2001-01-29 JP JP2001019337A patent/JP4712197B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024196A (ja) * | 1999-07-05 | 2001-01-26 | Semiconductor Energy Lab Co Ltd | 電気光学装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002222958A (ja) | 2002-08-09 |
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