JP4708269B2 - 半導体装置、及び半導体装置の検査方法 - Google Patents

Description

本発明は、例えば液晶駆動用ＩＣなど、多数の入出力端子を有する半導体装置に関し、特に多数個同時測定手法に適した半導体装置に関するものである。

近年、画像表示装置の技術の向上により，精密なＣＧ（コンピュータ・グラフィックス）画像、臨場感あふれる高精細な自然画像などを表示する事が可能となった。しかし、より高階調、より高精細な画像を表示したいという要求は、日益しに高まってきている。

又、画像表示装置は民生器機以外にも車載や医療器機などあらゆる分野に応用されててきていることから、信頼性を含めた品質要求も非常に高くなってきている。液晶表示装置である液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まっており、該液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化、多階調化が進んできている。

この階調表示を行うため、液晶ドライバの各出力はそれぞれＤＡコンバータを内蔵し、階調電圧を出力するようになっている。この動作についてもう少し具体的に説明すると以下の通りである。まずは、一般的な液晶ドライバの構成を図１２に示す。

図１２に示す液晶ドライバは、各液晶系出力に対応する入力データ（６ビット以上／１出力）を順次サンプリングして、出力数分のデータを取り込みラッチし、レベルシフタを介してＤＡコンバータへ入力するものである。この液晶ドライバは周知の構成であるため、具体的な動作説明は省略する。

ＤＡコンバータでは、各出力毎に階調レベルを選択して、それぞれの出力毎に有しているオペアンプを介して、基準電圧発生回路（ラダー抵抗）にて生成した各階調レベルを出力する。上記基準電圧発生回路として使用されるラダー抵抗を図１３に示すが、一般的にはこのラダー抵抗を抵抗分割することで各階調毎の所望の階調レベルを生成する。

前述の入力データに関して、６ビットＤＡＣの場合では６４階調表示、８ビットＤＡＣの場合は２５６階調、１０ビットＤＡＣの場合では１０２４階調の表示が可能となる。

液晶ドライバ用ＬＳＩの多階調化に伴い、その品質を確保するための液晶ドライバのテストでは高精度測定が不可欠となっている。つまり、ＤＡコンバータから出力されるそれぞれの階調電圧値がすべて正しい電圧値を出力しているかどうか、また各ＤＡコンバータ間において、出力される階調電圧値がそれぞれ互いに均一であるかどうかを一層高精度にテストする必要がある。

被テストデバイスＤＵＴ（Device Under Test）の電源電圧が同一であれば、出力端子の性能が６４階調から２５６階調に向上された場合、測定精度は４倍高精度化する必要がある。

以下、液晶ドライバ用ＬＳＩを被テストデバイスＤＵＴとして、テスト方法の一例を説明する。この被テストデバイスＤＵＴは、出力端子数がｍ個であって、各出力端子にはｎ通りの電圧レベルを選択して出力するためのｎ階調ＤＡコンバータを内蔵する液晶ドライバ用ＬＳＩとする。

図１４、は高精度電圧計による階調テスト方法（システム構成）を示す概略図である。このシステムは、被テストデバイスＤＵＴと半導体試験装置（テスタ）とで構成されている。

上記半導体試験装置は、被テストデバイスＤＵＴに所定の入力信号を入力し、ＤＵＴからの出力信号の良否を判定するものである。上記のシステム構成では、半導体試験装置（テスタ）を用いて所定の入力信号を被テストデバイスＤＵＴ、即ち、液晶ドライバへ供給し、１階調目のレベルを出力させる。

その後、半導体試験装置（テスタ）に内蔵されている高精度アナログ電圧測定器を用いて、１出力ずつｍ出力まで順次１階調目の階調電圧値を測定し、その測定結果を逐次、半導体試験装置（テスタ）に内蔵されているメモリに格納する。

この操作をｎ階調分繰り返していき、最終的には全出力・全階調分のデータをメモリに格納し、この結果、階調数ｎ×出力数ｍ個分のデータが格納されることになる。

メモリに格納されたデータを、半導体試験装置（テスタ）に内蔵されている演算装置を用いて所定の演算を行ない、各出力端子における各階調電圧値のズレ量や各出力端子間の階調電圧値のバラツキ（均一性）の試験を行う。

このような液晶ドライバのテストにおいては、階調数が増加することにより、階調電圧値をより高精度に測定する必要が生じる。

以上の説明でも分かるように、上記方式の液晶ドライバの基本的なテスト項目としては、各階調毎に各出力端子の電圧値が所望の範囲内であるか、又、端子間のバラツキが所望の範囲内かをテストするのが重要であり、且つキーとなる。

さらに、これを補うテスト項目として、基本動作の機能試験、ＡＣ特性などの動作マージンや消費電流・遅延時間、及び微少リーク電流などのテストを行なっている。

これらのテストは液晶ドライバの不良を検出する内容のものであり、これに加えて、潜在的な不良要因を顕在化させ、スクリーニング精度の向上を図ることが必須となっている。先にも述べたが、液晶ドライバの応用商品は民生器機以外にも車載や医療器機などにも応用されており、信頼性を含めた品質要求が非常に厳しくなってきている。

デバイスの高機能化に加えて、高品質要求に対応していくためには潜在的な不良を顕在化させるためのバーンインテストが必要となってきており、現状、液晶ドライバに対するバーンインテストはパッケージ状態もしくはウェハ状態で実施している。

以下に、ウェハ状態での液晶ドライバにバーンインテストを行う場合の例について具体的に述べる。

液晶ドライバは前述の通り、各液晶系出力に対応する入力データ（６ビット以上／１出力）を順次サンプリングして、出力数分のデータを取り込みラッチし、レベルシフタを介してＤＡコンバータへ入力する。ＤＡコンバータでは各出力毎に階調レベルを選択して、それぞれの出力毎に有しているオペアンプを介して、基準電圧発生回路（ラダー抵抗）にて生成した各階調レベルを出力する。

バーンインテストでは、上記動作を、通常よりも過負荷の状態（所望の電圧条件で、高温環境下等）にて行うことで回路全体を活性化させる。このようなバーンインテストを所定の時間行うことで、各チップにおける潜在的な不良要因を顕在化させることができる。

バーンインテスト時は、階調レベルを設定するための入力データや電源・ＧＮＤの他に状態モニタ用の出力端子が必要となる。例えば、８ビット（２５６階調）ドライバの場合、入力５２本の信号供給が必要となる。

上記バーンインテストを実施した後、上述した不良検出のテストを行なう。このようなテストフローでテストを実施することで、高品質要求のあるデバイスに対応することができる。
特開平０４−２１８９３６号公報（１９９２年８月１０日公開）

上記不良検出のためのテストについては、様々な工夫を行うことでテスト時間を短縮するための施策を講じることが可能である。しかしながら、内部を活性化させ潜在的な不良を顕在化させるためのバーンインテストについては、被テストデバイスの活性化時間が重要であり、様々な工夫を行っても個々のデバイスについての活性化時間を短縮することは困難であり、テスト能力の低下やテストコストがアップする。

ここで、バーンインテストに係る時間及びコストを低減するには、多数個のデバイスに対して、同時にバーンインテストを実施することが有効である。しかしながら、上述したように、近年の多出力化、多階調化が進んだ液晶ドライバでは、その入出力端子数（特に入力端子）が多いため、多数個同時テストが困難であるといった問題がある。

すなわち、液晶ドライバに代表される多数の入出力端子や電源端子を備えた半導体デバイスは端子数が多いため、多数個を同時にテストするときは、半導体検査装置の検査用信号端子（以下ピンエレクトロニクス＝ＰＥ）を使う。このため、検査装置のＰＥ数が多数個テストの個数を制約することになる。

また、ウエハ上に作りこまれた状態の半導体デバイスを検査する場合は、半導体検査装置のＰＥと検査対象である半導体デバイスの電極端子とを電気的に接続する為のウエハプローブカード（ＷＰＣ）を用いる。しかしながら、上記電極端子上にプロイービング針を多数接続させることは、該針の物理的実装スペースの不足を招き、多数個テストを可能とするＷＰＣを実現することは困難である。このため、半導体デバイスの端子数が多いほど多数個同測テストが困難な状況となる。これについて、図１５および図１６を参照して説明すると以下の通りである。

従来の液晶ドライバ１００に対して通常機能シングルテストを実施する場合のプローブカード１１０の構成を図１５に示す。図１５は、プローブカード１１０と液晶ドライバ１００とのコンタクト状態を示しており、図１５（ａ）は上面図、図１５（ｂ）は側面図である。

プローブカード１１０は、入力端子側プローブ針１１１、出力端子側プローブ針１１２、プローブカード基板１１３、プローブ固定用台座１１４を備えて構成されている。液晶ドライバ１００に対するテスト時には、液晶ドライバ１００をコントロールするための入力端子側プローブ針１１１と液晶を電圧駆動するための出力端子側プローブ針１１２とを外部テスタと電気的に接続し、液晶ドライバ１００の動作テストを実施する。

液晶ドライバ１００では、該ドライバを動作させるために必要な信号の全てを外部から入力するため、使用するプローブカードにおいても全ての入力端子について針立てが必要となる。液晶ドライバ１００の構成を図１におけるドライバ部１０と同じとすれば、入力端子側プローブ針１１１としては、ＣＫ（１本）、ＳＰ（１本）、ＤＡＴＡ（４８本）、ＲＥＶ（１本）、ＬＳ（１本）の全端子に対して計５２本を要する。これらの入力端子側プローブ針１１１は、液晶ドライバ１００の長辺側（図で左側）に備える。

また、出力端子側プローブ針１１２も同様に、液晶ドライバ１００の長辺側に備えるが、入力端子側と相対する長辺側（図で右側）に備える。また、現在の液晶ドライバでは、出力数が３８４〜７２０端子出力が主流であり、各種パネル用途により出力数が最適化選定されている。

プローブ針１１１および１１２は、プローブカード基板１１３に対してプローブ固定用台座１１４にて固定されており、プローブ針１１１および１１２の先端と液晶ドライバ１００の入力パッドとをコンタクトして電気的に接続する。このように、液晶ドライバ１００の入力端子と出力端子とに対して、全てにプローブ針１１１および１１２を備えたプローブカード１１０を用いてデバイス仕様の全入出力端子をコンタクトしテストを実施する。

上記コンタクト状態が示すように、多数個同測テストを実施する場合には、液晶ドライバ１個あたりの全プローブ針×ＤＵＴ（被テストデバイス）数のプローブ針が必要であり、物理的な実装スペースの問題やプローブ針固定方法などの制約により、通常テスト時のＤＵＴコンタクト状態では、多数個同測テストは困難となる。

尚、液晶ドライバ１００へのテストがバーンインテストである場合には、図１６に示すように、入力端子側プローブ針１１１のみを液晶ドライバ１００とコンタクトする状態としてもよい。すなわち、バーンイン動作の目的は、一般的に知られている技術としてＤＵＴへの動作ストレスを与えることであり、進行性不良モードの早期顕在化が目的である。したがって、バーンインテストでは、ＤＵＴである液晶ドライバ１００に対する動作のコントロールができればよいため、入力端子側プローブ針１１１を設定するのみでもよい。但し、上述したように、５２本の入力端子側プローブ針１１１を要するプローブカード１１０でも、多数個同測バーンインテストは困難である。

特許文献１には、バーンイン動作制御用の入力端子数を低減するために、バーンインテスト回路を組みこんだ液晶ドライバ用半導体装置が開示されている。図１７は、特許文献１に開示された液晶ドライバ用半導体装置を示す図である。

上記特許文献１おける液晶ドライバは、ＮＴＥＳＴ端子にテスト信号が入力され、テストモードに設定された時、ＣＲ発振回路１２０によって自己発振し、この自己発振クロックに基づいて、バーンインコントロール回路１３０がテスト用信号を生成する構成である。これにより、多数あるロジック入力端子に、外部からテスト用制御信号を与えることなくバーンインテストを実行させることが可能となる。

しかしながら、上記特許文献１の液晶ドライバは、自己発振によるクロック信号に基づき内部状態を設定するので、任意のタイミングで任意の状態に設定できず、また、周波数も固定であるため、高品質確保の為のＩＤＤＱテストを任意の状態では行えないという問題がある。任意の状態とは、例えば、メモリセルの“１”の状態と“０”の状態とを設定する場合などで、其々の状態で、ＩＤＤＱテストを実施することで高品質を確保できる。また、隣接ビットを反転ビットに設定してＩＤＤＱテストを実施することでさらに高品質を確保できる。

さらに、上記特許文献１の液晶ドライバは、バーンインテストに必要な装置構成を簡略化することを目的としているものであり、被テストデバイスの多数個同時テストを目的としているものではない。実際、上記液晶ドライバでは、多数個同時テストを行うことはできない。その理由は以下の通りである。

すなわち、上記特許文献１の液晶ドライバを多数個同時テストを行おうとした場合、各ドライバへの入力信号のタイミングを揃えたとしても、その後の各ドライバでの動作は自己発振によるクロック信号に基づくため、各ドライバへの出力信号のタイミングを揃えることができない。多数個同時テストでは、各ドライバの出力信号のタイミングを揃えることが必要であるため、上記記特許文献１の液晶ドライバでは、多数個同時テストを行うことはできない。

このように、液晶ドライバなどの半導体デバイスは、従来のゲーム機や携帯電子機器のみならず、自動車や医療機など高い信頼性が求められる分野にも活用されるようになり果、高い品質を確保する為、長い検査時間を必要するバーンインの導入が不可欠となった。しかし、従来技術では、上記のように多数個を同時にバーンインできない為、検査工程の時間が長くなり、出荷日程、高品質、製品価格のすべてにつき顧客の要望に対応することが困難であるという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、多数個同時テストを容易かつ高品位に行える半導体装置を実現することにある。

本発明に係る半導体装置は、上記課題を解決するために、メイン動作部と、上記メイン動作部に対しての良否判定テストを行う時に、該メイン動作部に供給されるテスト信号を生成するテスト信号生成部とを有しており、上記テスト信号生成部は、外部から入力されるテストイネーブル信号およびクロック信号に基づいて、複数種類の信号からなる上記テスト信号を生成可能であり、上記テスト信号のテスト動作中の階調出力レベルはクロックの入力回数によって変更されることを特徴としている。尚、上記メイン動作部とは、その半導体装置における本来の機能（通常使用時の機能）を実現するための機能部である。

上記の構成によれば、上記半導体装置を被検査デバイス（ＤＵＴ）として良否判定テストを行う場合、この良否判定テストに要するテスト信号はテスト信号生成部によって生成される。上記テスト信号生成部は、外部から入力されるテストイネーブル信号およびクロック信号に基づいて、上記テスト信号を生成可能であるため、上記メイン動作部がその動作において多くの入力信号を必要とする場合に、テスト用の入力信号を大幅に低減できる。これにより、多数個同時テストを行う場合にプローブ針の針立てが困難となるといった課題を解決できる。

また、上記テスト信号生成部は、外部から入力されるクロック信号によって動作するため、ＤＵＴに対して入力信号と出力信号とのタイミング同期をとることが容易であり、かつ、多数個同時テストを行う場合には各ＤＵＴの出力タイミングを揃えることも容易である。ＤＵＴに対して入力信号と出力信号とのタイミング同期をとることが容易になれば、テスト時におけるＤＵＴの動作制御が容易となり、高品位な良否判定テストも可能となる。

また、上記半導体装置は、クロック信号を生成するクロック生成部を有し、上記テスト信号生成部は、上記クロック生成部によって生成されたクロック信号に基づいて、上記テスト信号を生成可能であることが好ましい。

上記の構成によれば、上記半導体装置では、外部クロックに基づく良否判定テストと、上記クロック生成部によって生成される内部クロックによる良否判定テストとが可能となる。内部クロックによる良否判定テストでは、電源印加とバーンインイネーブル信号（ＮＴＥＳＴ）のみで回路を活性化（動作）させることができる。

また、上記半導体装置は、上記テストイネーブル信号およびクロック信号の端子パッドは、半導体素子の長辺に沿って配置されていることが好ましい。さらには、上記テストイネーブル信号およびクロック信号の端子パッドは、通常動作モード用の制御信号端子パッドを間に挟んで配置されていることが好ましい。

ここで、上記テストイネーブル信号およびクロック信号の端子パッドは、半導体装置レイアウト上、ある程度の距離を確保した状態で配置されることが好ましい。これは、特に多数個同時テストを行う場合に使用されるプローブカードにおいて、プローブ針の配置を容易にするためである。また、半導体装置には、上記テストイネーブル信号およびクロック信号の端子パッド以外に、通常動作モード用の他の制御信号端子用パッドも形成される。

上記の構成によれば、上記テストイネーブル信号およびクロック信号の端子パッドある程度の距離を確保して配置することが容易になる。

また、上記半導体装置は、上記テストイネーブル信号およびクロック信号の端子パッドを複数組備えており、対応する各端子パッドを半導体装置の内部配線にて接続していることが好ましい。

上記の構成によっても、多数個同時テストを行う場合に使用されるプローブカードにおいて、隣接する半導体装置において使用する端子パッドを異ならせれば、プローブ針の身近接を回避でき、プローブ針の配置を容易にすることができる。

また、本発明は、例えば、上記半導体装置が、液晶ドライバ等の多出力端子を備えた半導体装置である場合に好適に適用できる。

本発明に係る半導体装置の検査方法は、上記課題を解決するために、メイン動作部と、上記メイン動作部に対しての良否判定テストを行う時に、該メイン動作部に供給されるテスト信号を生成するテスト信号生成部とを有している半導体装置に対し、上記テスト信号生成部にテストイネーブル信号およびクロック信号を外部から入力し、このテストイネーブル信号およびクロック信号に基づいて上記テスト信号生成部に複数種類の信号からなる上記テスト信号を生成させ、上記テスト信号のテスト動作中の階調出力レベルをクロックの入力回数によって変更させ、上記メイン動作部の良否判定テストを実行させることを特徴としている。

また、上記半導体装置の検査方法は、上記良否判定テストが、静止時電源電流測定による良否判定であることが好ましい。

また、上記半導体装置の検査方法は、複数の上記半導体装置に対して同時に良否判定テストを行うことが好ましい。

本発明に係る半導体装置は、以上のように、メイン動作部と、上記メイン動作部に対しての良否判定テストを行う時に、該メイン動作部に供給されるテスト信号を生成するテスト信号生成部とを有しており、上記テスト信号生成部は、外部から入力されるテストイネーブル信号およびクロック信号に基づいて、上記テスト信号を生成可能であることを特徴としている。

それゆえ、上記半導体装置を被検査デバイス（ＤＵＴ）として良否判定テストを行う場合、テスト用の入力信号を大幅に低減できること、かつ、各ＤＵＴの出力タイミングを揃えることが容易になることから、多数個同時テストに適したものとなる。

また、ＤＵＴに対して入力信号と出力信号とのタイミング同期をとることが容易になる
ことから、テスト時におけるＤＵＴの動作制御が容易となり、上記テスト信号のテスト動作中の階調出力レベルをクロックの入力回数によって変更させるため、高品位な良否判定テストも可能となる。

本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。尚、本実施の形態では、液晶ドライバを本発明の半導体装置として例示するが、本発明において適用可能な半導体装置の種類は特に限定されるものではない。また、以下の説明で行われる半導体装置のテストは、バーンインテストを例示しているが、それ以外の動作テスト（良否判定テスト）にも本発明は適用可能である。

図１は、本実施の形態に係る液晶ドライバ１の概略構成を示す図である。この液晶ドライバ１は、ドライバ部１０にテスト回路２０を追加したことを特徴としている。ドライバ部１０は、シフトレジスタ、サンプリングメモリ、ホールドメモリ、レベルシフタ、ＤＡコンバータ、出力アンプ等で構成されているが、この構成は周知の液晶ドライバとなんら変わりが無いものであるため、ここでは詳細な説明を省略する。

ドライバ部１０は、クロック信号ＣＫ、スタートパルス信号ＳＰ、極性制御信号ＲＥＶ、走査制御信号ＬＳ等の各種制御信号や、表示信号ＲＧＢの入力を受けてその動作を行う。このため、ドライバ部１０は多くの信号入力端子を必要とし、例えば、上記表示信号ＲＧＢの各色８ｂｉｔとすると５２本の入力を要する。

液晶ドライバの動作テスト時において、これらの多数の信号を外部から入力しようとすると、テスト信号入力のためのＰＥ数が多くなりすぎて多数個同時テストが困難になることは前述したとおりである。

このため、液晶ドライバ１は、テスト回路２０を備えることによって、少ない入力信号によってテストを実行することが可能となっている。テスト回路２０は、図２に示すように、クロック発振回路（ＣＲ発振回路）２１、バーンインコントロール回路（ＢＩＣ）２２、制御信号選択回路２３を備えている。また、テスト回路２０は、ＴＥＳＴＥＮ、ＴＥＳＴＣＫ、およびＮＴＥＳＴの３本のテスタチャンネル入力によって、ドライバ部１０の動作テストを行うことが可能となっている。尚、液晶ドライバ１は、特許文献１と同様のバーンインテスト（以下、自己バーンインと称する）と、多数個同時テストに適したバーンインテスト（以下、コントロールバーンインと称する）とを実行可能となっている。

ＴＥＳＴＥＮは、同測テストイネーブル信号、および該信号の入力端子を示しており、コントロールバーンインの実行時にはＴＥＳＴＥＮ信号がＨｉｇｈとされる。ＴＥＳＴＣＫは、テストクロック信号、および該信号の入力端子を示しており、コントロールバーンインを行う場合の外部クロック信号である。ＮＴＥＳＴは、クロック発振回路２１の発振および停止を切替えるための信号、および該信号の入力端子を示している（ここでは、ＮＴＥＳＴがＬｏｗの時、クロック発振回路２１が発振する）。ＴＥＳＴＥＮ信号、ＴＥＳＴＣＫ信号、およびＮＴＥＳＴ信号のＨｉｇｈ／Ｌｏｗと、液晶ドライバ１の動作との関係を示すと以下の表１の通りである。

まず、ＴＥＳＴＥＮ信号およびＮＴＥＳＴ信号が共にＬｏｗの場合は、自己バーンイン動作が実施される。この時、ＮＴＥＳＴ信号がＬｏｗであることから、クロック発振回路２１が発振し、自己発振クロックをバーンインコントロール回路２２へ出力する。自己バーンインでは、テスト用のクロック信号はクロック発振回路２１で生成されるため、外部からのＴＥＳＴＣＫ信号の入力は必要ない。

また、バーンインコントロール回路２２は、テスト用制御信号を生成し、該テスト用制御信号を制御信号選択回路２３を介してドライバ部１０へ出力する。バーンインコントロール回路２２で生成されるテスト用制御信号とは、クロック信号ＣＫ、スタートパルス信号ＳＰ、極性制御信号ＲＥＶ、走査制御信号ＬＳ等の各種制御信号や、表示信号ＲＧＢであり、ドライバ部１０はこれらのテスト用制御信号の入力を受けてテストを実行することが可能となる。また、バーンインコントロール回路２２は、クロック信号の入力を受けて所望のテスト用制御信号を生成するようにロジック設計されている。

ＴＥＳＴＥＮ信号およびＮＴＥＳＴ信号が共にＨｉｇｈの場合は、コントロールバーンイン動作が実施される。この時、ＮＴＥＳＴ信号がＨｉｇｈであることから、クロック発振回路２１は発振を停止し、ＴＥＳＴＣＫ信号が外部（テスタ）から入力される。バーンインコントロール回路２２は、ＴＥＳＴＣＫ信号に基づいてテスト用制御信号を生成し、該テスト用制御信号を制御信号選択回路２３を介してドライバ部１０へ出力する。

さらに、液晶ドライバ１の通常動作時（液晶表示装置に搭載されての実使用時）には、ＴＥＳＴＥＮ信号はＬｏｗに、ＮＴＥＳＴ信号はＨｉｇｈに固定され、ＴＥＳＴＣＫ信号も入力されない。このとき、ドライバ部１０への動作用信号は、ロジック入力端子から制御信号選択回路２３を介してドライバ部１０へ入力される。上記ロジック入力端子は、クロック信号ＣＫ、スタートパルス信号ＳＰ、極性制御信号ＲＥＶ、走査制御信号ＬＳ等の各種制御信号や、表示信号ＲＧＢに対して、１ビット信号毎に１つの端子を割り当てられた通常の信号入力端子である。

制御信号選択回路２３は、ドライバ部１０への出力信号を、バーンインコントロール回路２２で生成されたテスト用制御信号と、ロジック入力端子から入力される動作用信号との間で選択的に切替える。すなわち、制御信号選択回路２３は、自己バーンイン時もしくはコントロールバーンイン時には、バーンインコントロール回路２２で生成されたテスト用制御信号をドライバ部１０へ出力し、液晶ドライバ１の通常動作時には、ロジック入力端子から入力される動作用信号をドライバ部１０へ出力する。制御信号選択回路２３での信号選択は、ＴＥＳＴＥＮ信号とＮＴＥＳＴ信号とによって行われる。

また、バーンインコントロール回路２２は、コントロールバーンイン時には外部から入力されるＴＥＳＴＣＫ信号によって動作し、自己バーンイン時にはクロック発振回路２１によって生成される内部クロックによって動作する。このため、バーンインコントロール回路２２の直前にはマルチプレクサ２４が配置され、ＴＥＳＴＥＮ信号によってバーンインコントロール回路２２に送るクロック信号をＴＥＳＴＥＮ信号によって切替えるようになっている。

液晶ドライバ１をＤＵＴとするコントロールバーンインでは、テストのためのクロックとして、外部から入力されるＴＥＳＴＣＫ信号を用いている。このため、ＤＵＴに対して入力信号と出力信号とのタイミング同期をとることが容易であり、かつ、多数個同時テストを行う場合には各ＤＵＴの出力タイミングを揃えることも容易である。

本実施の形態の液晶ドライバ１におけるメリットの一つとしては、バーンインテストを行うにあたっての信号入力数を減少し、これによりプローブカードのＰＥ数を減らして多数個同時テストを可能とする点にある。この点について図面を参照して以下に詳細に説明する。

図３は、上述の液晶ドライバ１をＤＵＴとしてテストするためのプローブカード３０を示す図であり、図３（ａ）は上面図、図３（ｂ）は側面図である。プローブカード３０は、入力端子側プローブ針３１、プローブカード基板３２、プローブ固定用台座３３を備えて構成されている。ＤＵＴに対するテスト時には、液晶ドライバ１をコントロールするための入力端子側プローブ針３１を外部テスタと電気的に接続し、ＤＵＴの動作テストを実施する。尚、プローブカード基板３２には、プローブ針とＤＵＴの入力パッドとの位置合わせが容易となるように開口部が設けられている。

本発明のテスト回路２０を備えた液晶ドライバ１では、テスト回路２０自体にＤＵＴをコントロールする機能を有しているため、入力端子側プローブ針３１は、ＴＥＳＴＥＮ、ＴＥＳＴＣＫ、ＮＴＥＳＴの３端子に対応させて３本のみ設定すれば良い。

３本に集約された入力端子側プローブ針３１は、図３に示すように、ＤＵＴの長辺側に距離“Ａ”を確保した状態で配置される。ＤＵＴのパッドレイアウトにおいては、この距離“Ａ”を確保した状態で設計する。距離“Ａ”とは、入力端子側プローブ針３１の隣接相互のプローブ針間の距離を意味する。

尚、液晶ドライバ１には、ＴＥＳＴＥＮ、ＴＥＳＴＣＫ、ＮＴＥＳＴ用の３端子用パッド以外に、通常動作モード時の制御信号端子用パッドも形成される。ＴＥＳＴＥＮ、ＴＥＳＴＣＫ、ＮＴＥＳＴ用の各パッドは、液晶ドライバ１を形成する半導体チップの所定の同一辺に備えられ、かつ、いずれのパッド間にも少なくとも一つの通常動作モード時の制御信号端子用パッドが配置されるようにすれば、上記距離“Ａ”を確保することは容易である。

図４は、半導体ウェハ上に縦４個×横４個に配置された合計１６個のＤＵＴ♯１〜♯１６に対して一括にコンタクトし、多数個同時バーンインを行う様子を示す図である。

液晶ドライバ１をＤＵＴとしてバーンインを実施する場合、ＤＵＴ１個当たりに必要となる制御端子数は３本であり、１６個のＤＵＴを一括コンタクトするためには合計４８本のプローブ針３１を備える必要がある。図４においては、図左側のＤＵＴ８個（♯１〜♯８）に対しては、プローブカード基板３２の左側からプローブ針立てを行う。また、図右側のＤＵＴ８個（♯９〜♯１６）に対しては、プローブカード基板３２の右側からプローブ針立てを行う。

また、中央２列のＤＵＴ（♯５〜♯１２）におけるプローブ針３１は、外側２列のＤＵＴ（♯１〜♯４、♯１３〜♯１６）におけるプローブ針３１に対して、プローブ針元の位相をずらしてプローブ固定用台座に固定される。すなわち、中央２列のＤＵＴ（♯５〜♯１２）に対するプローブ針３１と、外側２列のＤＵＴ（♯１〜♯４、♯１３〜♯１６）に対するプローブ針３１とは、上面（すなわち、ＤＵＴのパッド配置面の法線方向）から見て互いに重なり合わないような配置とされる。図３におけるＤＵＴのパッド間距離“Ａ”は、このときのずらし量を十分確保するための距離である。。

このように、多数個同時テストを行う場合、ＤＵＴにテスト用制御信号を入力するプローブ針を、上面から見て互いに重なり合わないような配置とすることは、プローブカードにおいて多数備えられるプローブ針間の干渉を抑制する上で有効である。これを図５を参照して説明すると以下の通りである。ここで、図５（ａ）はプローブ針を上面から見て互いに重なり合う配置とした場合の側面図、図５（ｂ）はプローブ針を上面から見て互いに重なり合う配置とした場合の上面図、図５（ｃ）はプローブ針を上面から見て互いに重なり合わない配置とした場合の側面図、図５（ｄ）はプローブ針を上面から見て互いに重なり合わない配置とした場合の上面図である。尚、以下の説明では、プローブ針を上面から見て互いに重なり合うようにした配置を多層針固定構造、プローブ針を上面から見て互いに重なり合わないようにした配置を平面針固定構造と称する。

図５（ｂ）と図５（ｄ）との比較により、上面からプローブ針が互いに重なり合う多層針固定構造に比べ、プローブ針が重なり合わない平面針構造の方がプローブ針間の距離を大きくとることができ、プローブ針間の干渉を抑制できることが分かる。あるいは見方を変えれば、多層針固定構造においてプローブ針間の距離を大きくとろうとすれば、図５（ａ）と図５（ｃ）との比較から分かるように、プローブカードの厚みや面積の増大を招くといった問題が現れる。

また、多数個同時テストを行う場合のプローブ針３１の重なり合いをさける構成としては、図４に示すようなプローブ針元の位相をずらす以外の構成も可能である。これを図６および図７を参照して説明する。

図６は、ＤＵＴにおけるテスト用端子（入力パッド）の配置を示す図である。このように、図６に示すＤＵＴでは、テスト用端子が２組備えられていることを特徴としている。これら２組の端子は、ＤＵＴチップの長辺方向に並べて配置されており、各端子はＤＵＴの内部配線によって接続されている。上記ＤＵＴに対しては、いずれか１組の端子においてプロービングすればテストが可能となる。尚、図６のＤＵＴは、テスト用端子を２組備えたものを例示しているが、３組以上のテスト用端子を備えていても良い。

図６に示す上記ＤＵＴが半導体ウェハ上に縦４個×横４個に配置された状態において、多数個同時バーンインを行う様子を図７に示す。図６においては、１６個のＤＵＴにおいて♯１〜♯１６の番号を振っている。

図７に示す配置では、中央２列のＤＵＴ（♯５〜♯１２）に対してはチップ上側の端子組を用いてプロービングを行っており、外側２列のＤＵＴ（♯１〜♯４、♯１３〜♯１６）に対してはチップ下側の端子組を用いてプロービングを行っている。この構成では、プローブカードにおける全てのプローブ針を平行に配置することができる。これにより、プローブ針の一部を斜め配置している図４のプローブカードに比べ、プローブカードの製造が容易となる。また、針と針との間隔が狭くなる箇所がなくなり、かつ、斜め配置でないため針の長さも短くなりたわみも減少するため、プローブ針間でのショートの危険性も減少する。

尚、上記図３ないし図７で説明したプローブカードは、バーンインテストにおいて使用するものを想定しているため、入力側プローブ針のみを備えたものを例示しているが、テストの内容によっては出力側プローブ針を備えても良い。ここで、液晶ドライバにおける出力数は通常３８４〜７２０端子であり入力端子よりも多いが、出力側については、入力側と異なり全ての端子についてプロービングを行う必要は無い。このため、任意に抽出された少数の出力端子にプロービングすれば、入力側および出力側の両方でプロービングを行う場合であっても多数個同時テストは可能である。

バーンインテストにおいては、上述したように、入力側のプロービングのみによってもテストを行うことも可能である。但し、入力側プロービングのみでバーンインテストを行った場合、その後で進行性不良が顕在化されたデバイスを発見するための更なるテストが必要であるため、実際には、出力側についてもプロービングを行った状態でバーンインテストを実施することが好ましい。出力側でもプロービングを行いながら多数個同測テストを行う場合、各ＤＵＴの出力タイミングを揃えることが必要であるため、この場合、上述したコントロールバーンインの適用が好適である。

また、プローブカードにおいて、入力側プローブ針と出力側プローブ針との両方を備える場合には、例えば、ＤＵＴの短辺方向の一方側に入力側プローブ針を備え、他方側に出力側プローブ針を配置することが考えられる。

また、本実施の形態の液晶ドライバ１における他のメリットとしては、上述したコントロールバーンによって、ＤＵＴに対する入力信号と出力信号とのタイミング同期をとることが容易となるため、テスト時におけるＤＵＴの動作制御が容易となり、高品位なテストが行える点にある。この点について図面を参照して以下に詳細に説明する。

先ずは、自己バーンインを行う時の液晶ドライバ１の出力電圧状態を図８に示す。尚、液晶ドライバ１はドット反転型の液晶ドライバであるため、図８に示す出力電圧では奇数端子出力と偶数端子出力とでは出力極性が反転している。

図８の出力電圧値については、階調出力レベルのＶＨ０ならびにＶＬ０レベルのみが選択され、時間経過とともにＶＨ０レベルの電圧値とＶＬ０レベルの電圧値とで出力電圧変化が繰り返されている。自己バーンインでは、他の階調レベルを選択出力することはできない。また、時間経過については、液晶ドライバへの制御ＣＫ信号がＣＲ発振回路より自己発振により生成されるため、任意に液晶ドライバの出力電圧反転の繰り返し速度を制御することはできない。

また、このときの液晶ドライバの動作は、ＣＲ発振回路の自己発振による制御ＣＫ信号が支配的であるため、任意にバーンイン動作を停止させることも不可能である。従って、自己バーンインでのバーンイン動作では出力電圧値などの液晶ドライバの動作状態のモニタリングを試みた場合、バーンイン動作と測定とのタイミング同期がとれないことから、モニタリング（テスト）は不可能であった。

次に、コントロールバーンインを行う時の液晶ドライバ１の出力電圧状態の一例を図９に示す。

図９は、液晶ドライバ１の出力電圧状態変化をＴＥＳＴＣＫ入力（回数）に対する時間的変化として示したものであり、上の波形が奇数端子出力の出力電圧状態変化を示し、下の波形が偶数端子出力の出力電圧状態変化を示している。奇数出力端子と偶数出力端子は常時極性反転した状態で出力状態が決定する。

コントロールバーンインのテスト動作においては、階調レベルの選択、出力反転の繰り返し回数、動作時間、動作速度等の制御を行うことが可能である。例えば、図９の出力例においては、階調選択１期間では、バーンインコントロール回路より生成される入力ＲＧＢデータは、階調出力レベルのＶＨ０ならびにＶＬ０レベルに相当している。そして、ＴＥＳＴＣＫ入力（回数）を進めると階調選択２期間に遷移し、バーンインコントロール回路から生成される入力ＲＧＢデータは、ＶＨ２５５ならびにＶＬ２５５レベルに相当するように変化する。このようなテスト動作中の階調出力レベルの変更は、バーンインコントロール回路においてクロックの入力回数によって変更されるように、予めロジック設計しておけばよい。

また、ＴＥＳＴＣＫ信号の周波数を変化させることによって、周波数（動作速度）変更を行うことが可能である。ＴＥＳＴＣＫ信号の周波数とドライバ出力の周波数との関係を図１０に示している。

コントロールバーンインのテスト動作中の周波数（動作速度）変更期間では、ＴＥＳＴＣＫ入力速度を、階調選択１期間および階調選択２期間より遅くした状態を示しており、ＴＥＳＴＣＫ入力信号の周波数によって、ＤＵＴの出力電圧変化速度を変化できることを示している。

なお、ここでのＴＥＳＴＣＫ信号数と１回毎の液晶出力変化の関係は、通常の液晶ドライバＬＳＩと同一タイミングに設定している。つまり、ＤＵＴの液晶駆動出力端子数に対応して、取り込む階調データ数が決まるので、取り込む階調データ数に応じてＴＥＳＴＣＫ信号数が決まる。

つまり、出力状態保持期間のように、バーンインコントロール回路から生成されるＬＳ信号が入力されたあと、ＴＥＳＴＣＫ信号を停止すればＤＵＴの出力電圧値をモニタリング（テスト判定）ができるほか、ＤＡＴＡ取り込み期間中など、任意のポイントでＩＤＤＱ測定も可能となる。

例えば、バーンインコントロール回路から生成される信号を所望の状態に設定して、ＴＥＳＴＣＫ信号をハイまたはローの状態に固定することで、静止時電源電流を測定することができる。また、上記の静止時電源電流を測定した後、その状態を所定時間保持し、しかる後に再度静止時電源電流を測定して、これら２つの静止時電源電流の差の大きさで半導体装置の良否を判定することも可能である。

図１１は、本発明の液晶ドライバのテスト制御信号とバーンインコントロール回路で生成されるバーンイン生成信号の変化の関係を示す図である。

図２に示したバーンインコントロール回路図において、ＴＥＳＴＣＫ端子より入力されるＣＫ信号に同期して、バーンインコントロール回路で生成され、ＤＵＴに入力される信号とＤＵＴの出力状態を時系列的に表したものである。ここに示す、バーンイン生成信号のＳＰＩＮ、ＤＡＴＡ、ＬＳ、ＲＥＶ信号とＤＵＴ出力のＳＰＯＵＴ、ＬＣＤＯＵＴの動作は、通常の液晶ドライバＬＳＩの動作と全く同一のものである。ＴＥＳＴＣＫ信号は、通常の液晶ドライバ動作におけるＣＫ信号に相当するものであり、本発明では、ＴＥＳＴＣＫ信号を外部からコントロールできるため、ＤＵＴの動作をリアルタイムにモニタリングが可能である。

尚、以上に説明してきた液晶ドライバ１においては、バーンインテストとして自己バーンとコントロールバーンインとの２種類のテストを可能としている。このため、自己バーンイン用にクロック発振回路２１とＮＴＥＳＴ端子とを有している。しかしながら、上記液晶ドライバ１においては、コントロールバーンインを行えることが特徴であり、コントロールバーンインのみを行える液晶ドライバであっても本発明の範囲に含まれる。コントロールバーンインのみが行える液晶ドライバにおいては、クロック発振回路とＮＴＥＳＴ端子とは省略可能である。

本発明の実施形態を示すものであり、液晶ドライバの要部構成を示すブロック図である。 上記液晶ドライバに含まれるテスト回路の構成を示す図である。 上記液晶ドライバのテスト用ウエハプローブカードを示す図であり、（ａ）は上面図、（ｂ）は側面図である。 上記液晶ドライバに対し、１６個同時テスト用ウエハプローブカードを示す図である。 １６個同時テスト用ウエハプローブカードのプローブ針構造を示すものであり、（ａ）は多層針固定構造の側面図、（ｂ）は多層針固定構造の上面図、（ｃ）は平面針固定構造の側面図、（ｄ）は平面針固定構造の上面図である。 本発明の液晶ドライバのテスト用端子の配置の変形例を示す平面図である。 上記液晶ドライバに用いられる１６個同時テスト用ウエハプローブカードを示す図である。 自己バーンイン時において、上記液晶ドライバの出力レベル状態を示す図である。 コントロールバーンイン時において、上記液晶ドライバの出力レベル状態を示す図である。 ＴＥＳＴＣＫ信号の周波数とドライバ出力の周波数との関係を示す図である。 上記液晶ドライバのテスト制御信号とバーンインコントロール回路で生成されるバーンイン生成信号の変化の関係を示す図である。 従来の液晶ドライバの要部構成を示すブロック図である。 基準電圧発生回路として使用されるラダ−抵抗を示す図である。 高精度電圧計による階調テスト方法（システム構成）を示す概略図である。 従来の液晶ドライバのテスト用ウエハプローブカードを示す図であり、（ａ）は上面図、（ｂ）は側面図である。 従来の液晶ドライバのテスト用ウエハプローブカードを示す図である。 従来の液晶ドライバに含まれるテスト回路の構成を示す図である。

符号の説明

１ 液晶ドライバ
１０ ドライバ部（メイン動作部）
２０ テスト回路（テスト信号生成部）
２１ クロック発振回路（クロック生成部）
２２ バーンインコントロール回路（テスト信号生成部）
２３ 制御信号選択回路
３０ プローブカード
３１ 入力側プローブ針
３２ 出力側プローブ針

Claims (10)

1. メイン動作部と、
   上記メイン動作部に対しての良否判定テストを行う時に、該メイン動作部に供給されるテスト信号を生成するテスト信号生成部とを有しており、
   上記テスト信号生成部は、外部から入力されるテストイネーブル信号およびクロック信号に基づいて、複数種類の信号からなる上記テスト信号を生成可能であり、
   上記テスト信号のテスト動作中の階調出力レベルはクロックの入力回数によって変更されることを特徴とする半導体装置。
2. クロック信号を生成するクロック生成部を有し、
   上記テスト信号生成部は、上記クロック生成部によって生成されたクロック信号に基づいて、上記テスト信号を生成可能であることを特徴とする請求項１に記載の半導体装置。
3. 上記テストイネーブル信号およびクロック信号の端子パッドは、半導体素子の長辺に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
4. 上記テストイネーブル信号およびクロック信号の端子パッドは、通常動作モード用の制御信号端子パッドを間に挟んで配置されていることを特徴とする請求項３に記載の半導体装置。
5. 上記テストイネーブル信号およびクロック信号の端子パッドを複数組備えており、対応する各端子パッドを半導体装置の内部配線にて接続していることを特徴とする請求項１に記載の半導体装置。
6. 多出力端子を備えた半導体装置であることを特徴とする請求項１ないし５の何れかに記載の半導体装置。
7. 液晶ドライバであることを特徴とする請求項６に記載の半導体装置。
8. メイン動作部と、
   上記メイン動作部に対しての良否判定テストを行う時に、該メイン動作部に供給されるテスト信号を生成するテスト信号生成部とを有している半導体装置に対し、
   上記テスト信号生成部にテストイネーブル信号およびクロック信号を外部から入力し、このテストイネーブル信号およびクロック信号に基づいて上記テスト信号生成部に複数種類の信号からなる上記テスト信号を生成させ、上記テスト信号のテスト動作中の階調出力レベルをクロックの入力回数によって変更させ、上記メイン動作部の良否判定テストを実行させることを特徴とする半導体装置の検査方法。
9. 上記良否判定テストは、静止時電源電流測定による良否判定であることを特徴とする請求項８に記載の半導体装置の検査方法。
10. 複数の上記半導体装置に対して同時に良否判定テストを行うことを可能とする請求項８または９に記載の半導体装置の検査方法。

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