JP4707095B2 - 半導体回路 - Google Patents

Description

本発明は、半導体回路に関し、特に複数の電源端子を備える半導体回路に関する。

ＩＣ（半導体集積回路）チップは、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、又はＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）でパッケージ化されることが多い。ＱＦＰは、ＩＣチップのパッケージ方法の１つであり、外部入出力用のピンをパッケージの四辺に配したものである。ＳＳＯＰは、端子がパッケージの２側面から取り出されると共にＬ字型に成型されたパッケージである。

従来のＩＣチップを搭載したパッケージにおける電源端子及び接地端子の配置について、図１の（ａ）を参照して説明する。
従来、ＩＣチップ３００を搭載したパッケージ１０００は、システムを構成するために他のチップと実装基板上で接続され、実装基板は、ＩＣチップ３００に電源を供給するためのＶＤＤ系電源配線１００、ＶＳＳ系電源配線２００を含んでいる。
ＩＣチップ３００を搭載したパッケージ１０００では、通常、アナログ回路に電圧を供給するための第１電源端子（ＡＶＤＤ）１１０、第１接地端子（ＡＶＳＳ）２１０、及びデジタル回路に電圧を供給するための第２電源端子（ＶＤＤ）１２０、第２接地端子（ＶＳＳ）２２０を備える。第１電源端子（ＡＶＤＤ）１１０と第２電源端子（ＶＤＤ）１２０とに同じ電圧を供給する場合においても、これらの端子はノイズ対策といった理由から別々の端子に分離され、同様に、第１接地端子（ＡＶＳＳ）２１０と第２接地端子（ＶＳＳ）２２０とも別々の端子に分離されている。第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０は、端子（リード）の先端部分で実装基板上のＶＤＤ系電源配線１００に接続され、同様に、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０は、端子の先端部分で実装基板上のＶＳＳ系電源配線２００に接続されている。また、第１電源端子（ＡＶＤＤ）１１０は、ＩＣチップ３００上の電極パッド（ＡＶＤＤ）１１にボンディングされており、第２電源端子（ＶＤＤ）１２０は、ＩＣチップ３００上の電極パッド（ＶＤＤ）１２にボンディングされている。同様に、第１接地端子（ＡＶＳＳ）２１０は、ＩＣチップ３００上の電極パッド（ＡＶＳＳ）２１にボンディングされており、第２接地端子（ＶＳＳ）２２０は、ＩＣチップ３００上の電極パッド（ＶＳＳ）２２にボンディングされている。
前記のパッケージ１０００を矩形とした時、第１電源端子（ＡＶＤＤ）１１０及び第１接地端子（ＡＶＳＳ）２１０は前記のパッケージ１０００の第１の辺に配置されており、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は第１の辺と対面する第２の辺に配置されている。ここで、辺に配置されているとは、辺に沿って辺の近傍に配置されている場合を含む。また、前記のパッケージ１０００は、矩形の対角線上に位置する第１角部と第２角部を有し、第１電源端子（ＡＶＤＤ）１１０及び第１接地端子（ＡＶＳＳ）２１０は、第１角部近傍に配置されており、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は、第２角部近傍に配置されている。更に、第１電源端子（ＡＶＤＤ）１１０を基準として第１接地端子（ＡＶＳＳ）２１０が位置する方向を第１方向、第２電源端子（ＶＤＤ）１２０を基準として第２接地端子（ＶＳＳ）２２０が位置する方向を第２方向とした場合、第１方向と第２方向が正反対の方向になるように、第１電源端子（ＡＶＤＤ）１１０、第１接地端子（ＡＶＳＳ）２１０、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は配置されている。この時、ＶＤＤ系電源配線１００とＶＳＳ系電源配線２００は交差している状態になる。
図１の（ｂ）に、ＶＤＤ系電源配線１００とＶＳＳ系電源配線２００が交差する部分の断面図を示す。ここでは、ＶＤＤ系電源配線１００とＶＳＳ系電源配線２００が交差する部分において、ＶＳＳ系電源配線２００は、コンタクト部２０１を介して他の配線層に設けられているＶＳＳ系電源配線２０２に接続されている。

現在、ＩＣチップを搭載したパッケージを実装するプリント配線基盤に関しては、ピンの配置により、接続配線の基板占有面積の増大を防ぐ従来技術が知られている。例えば、基板占有面積の増大を抑制しつつ、ノイズレベル低減を図るプリント配線基板がある（特許文献１参照）。
この従来技術では、電子部品の各端子と電気的に接続される複数のピンが多角形状に配置されてなるプリント配線基板において、前記複数のピンのうち、前記多角形状を構成する辺の端部に配置されているピンを接地端子にしているとともに、この接地端子に隣合わせに配置されているピンを電源端子にしている。更に、前記多角形状のうち前記接地端子が配置されている角部から前記電子部品と同一面で放射状に延設されるように第１の導体領域が形成され、該第１の導体領域と前記接地端子とが電気的に接続されている。すなわち、この従来技術では、前記角部から放射状に延設された前記第１の導体領域を配線として用いている。

特開２００２−５７４１８号公報

従来のＩＣチップを搭載したパッケージの電源端子と接地端子の配置では、複数の電源端子を実装基板上で接続する第１電源配線パターンと複数の接地端子を実装基板上で接続する第２電源配線パターンとが交差してしまう。第１電源配線パターンと第２電源配線パターンを交差させるためには、交差部分において第１電源配線パターンを設ける層と第２電源配線パターンを設ける層を別にしなければならず、実装基板上での第１電源配線パターン、第２電源配線パターンが単層でレイアウトできないことによって他の配線のレイアウトが複雑になってしまうため層数が増加し、実装基板のコストが増大する。その上、異なる層にある電源配線パターン同士を接続するためのコンタクトを設ける必要があるが、コンタクトを設けることは配線とコンタクトとを接続する部分のコンタクト抵抗があるため、配線の抵抗値増大を招く。また、第１電源配線パターンと第２電源配線パターンを交差させる時、各々の電源配線パターンを細くして電源配線の多層化を防止する場合もある。電源配線パターンが細くなれば、その細くなった箇所の抵抗が大きくなり、パッケージに対して安定した電源を供給することができず、システムとしての実装基板の性能（安定性）が劣化する。
従って、本発明の目的は、実装基板（多層配線パターン基板）上の複数の電源配線パターンを交差させずに配置することで電源供給用の配線パターン層を減少させることを可能とする半導体回路を提供することである。

以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

第１配線パターン（１００）と第２配線パターン（２００）を有する配線基板に実装された半導体回路（１０００）であって、
前記半導体回路（１０００）の第１の辺には前記第１配線パターン（１００）に接続されるべき第１電源端子（１１０）及び前記第２配線パターン（２００）に接続されるべき第１接地端子（２１０）が設けられ、前記第１の辺に対向する第２の辺には前記第１配線パターン（１００）に接続されるべき第２電源端子（１２０）及び前記第２配線パターン（２００）に接続されるべき第２接地端子（２２０）が設けられ、
前記第１電源端子（１１０）、前記第２電源端子（１２０）、前記第１接地端子（２１０）及び前記第２接地端子（２２０）は、前記第１配線パターン（１００）と前記第２配線パターン（２００）とが前記配線基板上で交差しないように配置されている
半導体回路（１０００）。

プリント配線基盤において、電源配線の配線パターンを２層にすると途中でビアコンタクトを作って引き回さなければならず、設計の手間がかかるだけでなく、電源配線に余計な抵抗や容量がついてしまう。本発明に関するチップを搭載したパッケージを実装するプリント配線基板では、電源配線の配線パターンを１層にすることができ、パターン設計が容易になるとともに、電源配線の太さを変化させる必要がないため電源配線のインピーダンスの増大を防止することができる。

以下に、本発明について添付図面を参照して説明する。
図２に、本発明の第１の実施形態を示す。
本発明のＩＣ（半導体集積回路）チップ３００を搭載したパッケージ１０００は、システムを構成するために他のチップと実装基板上で接続され、実装基板は、ＩＣチップ３００に電源を供給するためのＶＤＤ系電源配線１００、ＶＳＳ系電源配線２００を含んでいる。
ＩＣチップ３００を搭載したパッケージ１０００では、通常、アナログ回路に電圧を供給するための第１電源端子（ＡＶＤＤ）１１０、第１接地端子（ＡＶＳＳ）２１０、及びデジタル回路に電圧を供給するための第２電源端子（ＶＤＤ）１２０、第２接地端子（ＶＳＳ）２２０を備える。第１電源端子（ＡＶＤＤ）１１０と第２電源端子（ＶＤＤ）１２０とに同じ電圧を供給する場合においても、これらの端子はノイズ対策といった理由から別々の端子に分離され、同様に、第１接地端子（ＡＶＳＳ）と第２接地端子（ＶＳＳ）とも別々の端子に分離されている。第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０は、端子（リード）の先端部分で実装基板上のＶＤＤ系電源配線１００に接続されている。同様に、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０は、端子の先端部分で実装基板上のＶＳＳ系電源配線２００に接続されている。また、第１電源端子（ＡＶＤＤ）１１０は、ＩＣチップ３００上の電極パッド（ＡＶＤＤ）１１にボンディングされており、第２電源端子（ＶＤＤ）１２０は、ＩＣチップ３００上の電極パッド（ＶＤＤ）１２にボンディングされている。同様に、第１接地端子（ＡＶＳＳ）２１０は、ＩＣチップ３００上の電極パッド（ＡＶＳＳ）２１にボンディングされており、第２接地端子（ＶＳＳ）２２０は、ＩＣチップ３００上の電極パッド（ＶＳＳ）２２にボンディングされている。なお、ボンディングにはワイヤボンディングとワイヤレスボンディングとを含む。

本発明のＩＣチップ３００を搭載したパッケージ１０００を矩形とした時、第１電源端子（ＡＶＤＤ）１１０及び第１接地端子（ＡＶＳＳ）２１０は前記のパッケージ１０００の第１の辺に配置されており、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は第１の辺と対面する第２の辺に配置されている。ここで、辺に配置されているとは、辺に沿って辺の近傍に配置されている場合を含む。また、前記のパッケージ１０００は、矩形の対角線上に位置する第１角部と第２角部を有し、第１電源端子（ＡＶＤＤ）１１０及び第１接地端子（ＡＶＳＳ）２１０は、第１角部近傍に配置されており、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は、第２角部近傍に配置されている。更に、第１電源端子（ＡＶＤＤ）１１０を基準として第１接地端子（ＡＶＳＳ）２１０が位置する方向を第１方向、第２電源端子（ＶＤＤ）１２０を基準として第２接地端子（ＶＳＳ）２２０が位置する方向を第２方向とした場合、第１方向と第２方向が同じ方向となるように、第１電源端子（ＡＶＤＤ）１１０、第１接地端子（ＡＶＳＳ）２１０、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は配置されている。これにより、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンを互いに交差しないように設けることが可能となる。例えば、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンを平行に設けることが可能となる。但し、実際には、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンは、前記の矩形のパッケージ１０００の四辺で囲まれる領域内、すなわち、ＩＣチップ３００からのリードが実装基板と接続する点で定義されるパッケージの領域内で交差しなければ良く、必ずしも平行でなくとも良い。なお、交差には、ねじれの位置といった立体的な交差を含む。

ＶＤＤ系電源配線１００は高電位の電圧が供給され、ＶＳＳ系電源配線２００は低電位の電圧が供給される。なお、ＶＳＳ系電源配線２００は接地されていても良い。
この時、第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０はＶＤＤ系電源配線１００に接続されているため、第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０に供給される電圧の電位は、ＶＤＤ系電源配線１００に供給される電圧の電位と等しい。同様に、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０はＶＳＳ系電源配線２００に接続されているため、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０に供給される電圧の電位は、ＶＳＳ系電源配線２００に供給される電圧の電位と等しい。
また、同じ電位が供給されるリードの先端同士を結ぶ線分（ＶＤＤ−ＡＶＤＤの線分とＶＳＳ―ＡＶＳＳの線分）が交差しないようにリードを配置することによって上記パッケージの領域内でＶＤＤ系とＶＳＳ系の電源配線が交わらないように配置することもできる。

図３に、本発明の第２の実施形態を示す。
本発明の第２の実施形態では、パッケージ１０００において、第１電源端子（ＡＶＤＤ）１１０と第２電源端子（ＶＤＤ）１２０を対面させる形に配置し、同様に、第１接地端子（ＡＶＳＳ）２１０と第２接地端子（ＶＳＳ）２２０を対面させる形に配置し、対面する端子間を繋ぐ電源配線同士を平行に設けられるようにする。
第２の実施形態の構成も第１の実施形態と同様であり、本発明のＩＣ（半導体集積回路）チップ３００を搭載したパッケージ１０００は、システムを構成するために他のチップと実装基板上で接続され、実装基板は、ＩＣチップ３００に電源を供給するためのＶＤＤ系電源配線１００、ＶＳＳ系電源配線２００を含んでいる。
ＩＣチップ３００を搭載したパッケージ１０００では、通常、アナログ回路に電圧を供給するための第１電源端子（ＡＶＤＤ）１１０、第１接地端子（ＡＶＳＳ）２１０、及びデジタル回路に電圧を供給するための第２電源端子（ＶＤＤ）１２０、第２接地端子（ＶＳＳ）２２０を備える。第１電源端子（ＡＶＤＤ）１１０と第２電源端子（ＶＤＤ）１２０とに同じ電圧を供給する場合においても別々の端子に分離され、同様に、第１接地端子（ＡＶＳＳ）と第２接地端子（ＶＳＳ）とも別々の端子に分離されている。第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０は、端子（リード）の先端部分で実装基板上のＶＤＤ系電源配線１００に接続されている。同様に、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０は、端子の先端部分で実装基板上のＶＳＳ系電源配線２００に接続されている。また、第１電源端子（ＡＶＤＤ）１１０は、ＩＣチップ３００上の電極パッド（ＡＶＤＤ）１１にボンディングされており、第２電源端子（ＶＤＤ）１２０は、ＩＣチップ３００上の電極パッド（ＶＤＤ）１２にボンディングされている。同様に、第１接地端子（ＡＶＳＳ）２１０は、ＩＣチップ３００上の電極パッド（ＡＶＳＳ）２１にボンディングされており、第２接地端子（ＶＳＳ）２２０は、ＩＣチップ３００上の電極パッド（ＶＳＳ）２２にボンディングされている。なお、ボンディングにはワイヤボンディングとワイヤレスボンディングとを含む。

本発明の第２の実施形態では、本発明のＩＣチップ３００を搭載したパッケージ１０００を矩形とした時、第１電源端子（ＡＶＤＤ）１１０及び第１接地端子（ＡＶＳＳ）２１０は前記のパッケージ１０００の第１の辺に配置されており、第２電源端子（ＶＤＤ）１２０及び第２接地端子（ＶＳＳ）２２０は第１の辺と対面する第２の辺に配置されている。この時、例えば、各々の辺の中央部といった同じ位置に配置することで、第１電源端子（ＡＶＤＤ）１１０と第２電源端子（ＶＤＤ）１２０が対面するように配置する。同様に、第１接地端子（ＡＶＳＳ）２１０と第２接地端子（ＶＳＳ）２２０が対面するように配置する。これにより、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンを互いに交差しないように設けることが可能となる。例えば、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンを平行に設けることが可能となる。但し、実際には、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンは、前記の矩形のパッケージ１０００の四辺で囲まれる領域内、すなわち、ＩＣチップ３００からのリードが実装基板と接続する点で定義されるパッケージの領域内で交差しなければ良く、必ずしも平行でなくとも良い。
また、同じ電位が供給されるリードの先端同士を結ぶ線分（ＶＤＤ−ＡＶＤＤの線分とＶＳＳ―ＡＶＳＳの線分）が交差しないようにリードを配置することによって上記パッケージの領域内でＶＤＤ系とＶＳＳ系の電源配線が交わらないように配置することもできる。

図４では、本発明の第２の実施形態のパッケージ１０００と実装基板の関係を示している。
実装基板上には、ＶＤＤ系の電源から電力を供給されるＶＤＤ系電源配線１００と、ＶＳＳ系の電源から電力を供給されるＶＳＳ系電源配線２００が設けられている。ＶＤＤ系電源配線１００及びＶＳＳ系電源配線２００は配線パターンでも良い。
この実装基板上にＩＣチップ３００を搭載したパッケージ１０００が実装されている。パッケージ１０００の第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０はＶＤＤ系電源配線１００と接続されている。また、パッケージ１０００の第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０はＶＳＳ系電源配線２００と接続されている。従って、第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０はＶＤＤ系の電源から電力を供給され、第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０はＶＳＳ系の電源から電力を供給される。
なお、図４では本発明の第２の実施形態を例に説明したが、第１の実施形態についても同様である。

図５に、本発明のパッケージの参考例を示す。
図５の（ａ）は、端子（電極リード）がパッケージ１０００の２側面から取り出されるＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）を示す。２側面から取り出される端子を、前記の第１又は第２の実施形態で説明した位置に配置するようにする。
図５の（ｂ）は、端子（電極リード）をパッケージ１０００の四辺に配置したＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示す。ＱＦＰの場合もＳＯＰと同様に、対面する２側面から取り出される端子に注目し、これらの端子を前記の第１又は第２の実施形態で説明した位置に配置するようにする。
図５の（ｃ）は、パッケージ１０００裏面に、格子状に配列した外部端子（バンプ）を形成し、多ピン化と高密度化を図ったＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を示す。バンプの例としては、はんだボールがある。ＢＧＡの場合、本発明のＩＣチップ３００を搭載したパッケージ１０００を矩形とした時、前記のパッケージ１０００は、矩形の対角線上に位置する第１角部と第２角部を有する。第１角部近傍に配置されているバンプのうち少なくとも１つを第１電源端子（ＡＶＤＤ）１１０とし、第１電源端子（ＡＶＤＤ）１１０の近傍に配置されているバンプのうち少なくとも１つを第１接地端子（ＡＶＳＳ）２１０とする。同様に、第２角部近傍に配置されているバンプのうち少なくとも１つを第２電源端子（ＶＤＤ）１２０とし、第２電源端子（ＶＤＤ）１２０の近傍に配置されているバンプのうち少なくとも１つを第２接地端子（ＶＳＳ）２２０とする。この時、第１電源端子（ＡＶＤＤ）１１０を基準として第１接地端子（ＡＶＳＳ）２１０が位置する方向と、第２電源端子（ＶＤＤ）１２０を基準として第２接地端子（ＶＳＳ）２２０が位置する方向は、同じ方向となるようにする。
この時、同じ電位が供給されるバンプを結ぶ線分（ＶＤＤ−ＡＶＤＤの線分とＶＳＳ―ＡＶＳＳの線分）が交差しないようにバンプを配置することによって上記パッケージの領域内でＶＤＤ系とＶＳＳ系の電源配線が交わらないように配置することもできる。
なお、実際には、本発明のパッケージ１０００は前記の参考例に限定されるものではなく、ＶＤＤ系の電源配線に接続される端子とＶＳＳ系の電源配線に接続される端子とを持つパッケージ１０００であれば良い。

また、本発明のパッケージ１０００の各端子の配置と同様に、ＩＣチップ３００上の電極パッドを配置することも可能である。この時、パッケージ１０００の各々の端子は、対応する電極パッドにボンディングされている。ボンディングにはワイヤボンディングとワイヤレスボンディングとを含む。
本発明のＩＣチップ３００は、電極パッド（ＡＶＤＤ）１１、電極パッド（ＶＤＤ）１２、電極パッド（ＡＶＳＳ）２１及び電極パッド（ＶＳＳ）２２を備えている。
電極パッド（ＡＶＤＤ）１１は、第１電源端子（ＡＶＤＤ）１１０と接続されている。電極パッド（ＶＤＤ）１２は、第２電源端子（ＶＤＤ）１２０と接続されている。電極パッド（ＡＶＳＳ）２１は、第１接地端子（ＡＶＳＳ）２１０と接続されている。電極パッド（ＶＳＳ）２２は、第２接地端子（ＶＳＳ）２２０と接続されている。
本発明のＩＣチップ３００を矩形とした時、電極パッド（ＡＶＤＤ）１１及び電極パッド（ＡＶＳＳ）２１は前記のＩＣチップ３００の第１の辺に配置されている。同様に、電極パッド（ＶＤＤ）１２及び電極パッド（ＶＳＳ）２２は第１の辺と対面する第２の辺に配置されている。ここで、辺に配置されているとは、辺に沿って辺の近傍に配置されている場合を含む。更に、前記のＩＣチップ３００は、矩形の対角線上に位置する第１角部と第２角部を有し、電極パッド（ＡＶＤＤ）１１及び電極パッド（ＡＶＳＳ）２１は、第１角部近傍に配置されている。また、電極パッド（ＶＤＤ）１２及び電極パッド（ＶＳＳ）２２は、第２角部近傍に配置されている。電極パッド（ＡＶＤＤ）１１を基準として電極パッド（ＡＶＳＳ）２１が位置する方向を第１方向、電極パッド（ＶＤＤ）１２を基準として電極パッド（ＶＳＳ）２２が位置する方向を第２方向とした場合、第１方向と第２方向が同じ方向になるようにする。これにより、本発明のパッケージ１０００の各端子の配置が容易になるとともに、ＩＣチップ３００に対しても、ＶＤＤ系電源配線１００の配線パターンとＶＳＳ系電源配線２００の配線パターンを互いに交差しないように平行に設けることが可能となる。

図６に、本発明のＩＣチップ３００上でのパッド配置の例を示す。
ＩＣチップ３００において、電極パッド（ＡＶＤＤ）１１及び電極パッド（ＡＶＳＳ）２１がＩＣチップ３００の第１の辺に配置されている。また、電極パッド（ＶＤＤ）１２及び電極パッド（ＶＳＳ）２２に加えて、更に、電極パッド（ＲＥＧＣ）３０、電極パッド（Ｘ１端子）３１及び電極パッド（Ｘ２端子）３２が第１の辺と対面する第２の辺に配置されている。なお、電極パッド（ＲＥＧＣ）３０、電極パッド（Ｘ１端子）３１及び電極パッド（Ｘ２端子）３２は、電極パッド（ＶＤＤ）１２及び電極パッド（ＶＳＳ）２２の近傍に設けられる。

電極パッド（ＡＶＤＤ）１１及び第２電源端子（ＶＤＤ）１２０はＶＤＤ系の電源から電力を供給される。第１接地端子（ＡＶＳＳ）２１０及び第２接地端子（ＶＳＳ）２２０はＶＳＳ系の電源から電力を供給される。
電極パッド（ＲＥＧＣ）３０はレギュレータ（ｒｅｇｕｌａｔｏｒ）に接続されているＲＥＧＣ端子の電極パッドである。電極パッド（Ｘ１端子）３１及び電極パッド（Ｘ２端子）３２は、水晶発振子を用いた水晶発振器（ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ）といった発振器に接続されている発振器用端子の電極パッドである。

図６の（ａ）は、電極パッド（ＶＳＳ）２２と、前記の電極パッドに隣接する電極パッド（ＲＥＧＣ）３０を同電位とした２電源の場合について示した第１の例である。
第１の例では、電極パッド（ＡＶＤＤ）１１と電極パッド（ＶＤＤ）１２はＶＤＤ系電源配線１００に接続されており、電極パッド（ＡＶＳＳ）２１と電極パッド（ＶＳＳ）２２及び電極パッド（ＲＥＧＣ）３０はＶＳＳ系電源配線２００に接続されている。
なお、電極パッド（Ｘ１端子）３１及び電極パッド（Ｘ２端子）３２についても、電極パッド（ＶＳＳ）２２と同電位であればＶＳＳ系電源配線２００に接続されるようにしても良い。この場合でも、電源配線上の細くなった箇所でインピーダンスが増大することがないように、ＶＳＳ系電源配線２００の太さを常に一定に保つようにする。

図６の（ｂ）は、電極パッド（ＶＳＳ）２２と、前記の電極パッドに隣接する電極パッド（ＲＥＧＣ）３０を異電位とした３電源の場合について示した第２の例である。
第２の例では、電極パッド（ＡＶＤＤ）１１と電極パッド（ＶＤＤ）１２はＶＤＤ系電源配線１００に接続されており、電極パッド（ＡＶＳＳ）２１と電極パッド（ＶＳＳ）２２はＶＳＳ系電源配線２００に接続されている。ここでは、電極パッド（ＲＥＧＣ）３０は、ＶＳＳ系電源配線２００とは接続されておらず、レギュレータの信号線と接続されている。電極パッド（ＲＥＧＣ）３０の電位は、この信号線から供給される信号の電位と等しくなる。

以下に、電極パッド（ＡＶＤＤ）１１と電極パッド（ＡＶＳＳ）２１が設けられた第１の辺に、更に、リファレンス電源から電圧が供給される第３電源端子（ＡＶＲＥＦ）に接続されている電極パッド（ＡＶＲＥＦ）４０が設けられる場合について説明する。

図６の（ｃ）は、電極パッド（ＡＶＤＤ）１１及び電極パッド（ＡＶＲＥＦ）４０を同電位とした２電源の場合について示した第３の例である。
第３の例では、電極パッド（ＡＶＤＤ）１１、電極パッド（ＡＶＳＳ）２１及び電極パッド（ＡＶＲＥＦ）４０は第１の辺に設けられ、電極パッド（ＶＤＤ）１２、電極パッド（ＶＳＳ）２２、電極パッド（ＲＥＧＣ）３０、電極パッド（Ｘ１端子）３１、電極パッド（Ｘ２端子）３２は第２の辺に設けられる。電極パッド（ＡＶＤＤ）１１、電極パッド（ＶＤＤ）１２及び電極パッド（ＡＶＲＥＦ）４０はＶＤＤ系電源配線１００に接続されており、電極パッド（ＡＶＳＳ）２１と電極パッド（ＶＳＳ）２２及び電極パッド（ＲＥＧＣ）３０はＶＳＳ系電源配線２００に接続されている。この時、第１電源端子（ＡＶＤＤ）１１０、第２電源端子（ＶＤＤ）１２０及び第３電源端子（ＡＶＲＥＦ）４０は同じＶＤＤ系の電源から電力を供給されている。また、第１接地端子（ＡＶＳＳ）２１０、第２接地端子（ＶＳＳ）２２０及び電極パッド（ＲＥＧＣ）３０は同じＶＳＳ系の電源から電力を供給されている。

図６の（ｄ）は、電極パッド（ＡＶＤＤ）１１及び電極パッド（ＡＶＲＥＦ）４０を異電位とした３電源の場合について示した第４の例である。
第４の例では、電極パッド（ＡＶＤＤ）１１、電極パッド（ＡＶＳＳ）２１及び電極パッド（ＡＶＲＥＦ）４０は第１の辺に設けられ、電極パッド（ＶＤＤ）１２、電極パッド（ＶＳＳ）２２、電極パッド（ＲＥＧＣ）３０、電極パッド（Ｘ１端子）３１、電極パッド（Ｘ２端子）３２は第２の辺に設けられる。電極パッド（ＡＶＤＤ）１１、電極パッド（ＶＤＤ）１２はＶＤＤ系電源配線１００に接続されている。第３電源端子（ＡＶＲＥＦ）４０は、接続されている電源配線から、ＶＤＤ系電源配線１００及びＶＳＳ系電源配線２００のいずれとも異なる電位の電力を供給されている。電極パッド（ＡＶＳＳ）２１と電極パッド（ＶＳＳ）２２及び電極パッド（ＲＥＧＣ）３０はＶＳＳ系電源配線２００に接続されている。この時、第１電源端子（ＡＶＤＤ）１１０及び第２電源端子（ＶＤＤ）１２０は同じＶＤＤ系の電源から電力を供給されている。同様に、第１接地端子（ＡＶＳＳ）２１０、第２接地端子（ＶＳＳ）２２０及び電極パッド（ＲＥＧＣ）３０は同じＶＳＳ系の電源から電力を供給されている。

なお、前記の図６の説明においては、ＩＣチップ３００の各電極パッドの配置について述べているが、パッケージ１０００の各端子の配置についても同様の配置を行うことが可能である。この場合、前記の図６の説明において、ＩＣチップ３００をパッケージ１０００に読み替え、電極パッドを対応する端子に読み替える。例えば、電極パッド（ＡＶＤＤ）１１を、第１電源端子（ＡＶＤＤ）１１０と読み替える。

以下に、本発明のＩＣチップ３００の内部回路について、ＶＤＤ系、ＶＳＳ系に分けて説明する。ここで、ＶＤＤ系とは、ＶＤＤ系の電源から電力を供給される電源配線、電源端子及び信号用電極パッドを示す。また、ＶＳＳ系とは、ＶＳＳ系の電源から電力を供給される電源配線、接地端子及び信号用電極パッドを示す。

ＶＤＤ系については、図７の（ａ）に示すように、電極パッド（ＶＤＤ）１２がリセット信号が入力される電極パッド（Ｒｅｓｅｔ）５０とプルアップ抵抗５１を介して接続されている。また、図７の（ｂ）に示すように、Ｐチャネルオープンドレイン出力となる信号が入力される電極パッド（Ｐｃｈ−ＯＤ）６０とプルアップ抵抗６１及びＰｃｈトランジスタ６２を介して接続されている。この時、電極パッド（Ｐｃｈ−ＯＤ）６０とプルアップ抵抗６１が接続されており、プルアップ抵抗６１とＰｃｈトランジスタ６２のドレイン側が接続されており、Ｐｃｈトランジスタ６２のソース側と電極パッド（ＶＤＤ）１２が接続されている。なお、電極パッド（ＶＤＤ）１２は、ＶＤＤ系電源配線１００でも良い。

また、ＶＳＳ系については、図８の（ａ）に示すように、電極パッド（Ｘ１端子）３１はプルダウン抵抗７１及びＮｃｈトランジスタ７２を介して電極パッド（ＶＳＳ）２２に接続されている。この時、電極パッド（Ｘ１端子）３１とプルダウン抵抗７１が接続されており、プルダウン抵抗７１とＮｃｈトランジスタ７２のドレイン側が接続されており、Ｎｃｈトランジスタ７２のソース側が電極パッド（ＶＳＳ）２２に接続されている。また、Ｎｃｈトランジスタ７２のゲートには制御信号（ＣＴＬ）７０が入力される。また、図８の（ｂ）に示すように、電極パッド（Ｘ２端子）３２はプルダウン抵抗７３及びＮｃｈトランジスタ７４を介して電極パッド（ＶＳＳ）２２に接続されている。この時、電極パッド（Ｘ１端子）３１とプルダウン抵抗７３が接続され、プルダウン抵抗７３とＮｃｈトランジスタ７４のドレイン側が接続され、Ｎｃｈトランジスタ７４のソース側が電極パッド（ＶＳＳ）２２に接続されている。また、Ｎｃｈトランジスタ７４のゲートには制御信号（ＣＴＬ）７０が入力される。なお、電極パッド（ＶＳＳ）２２は、ＶＳＳ系電源配線２００でも良い。また、電極パッド（ＶＳＳ）２２は、接地されていても良い。

図９に、図７の（ａ）（ｂ）に示すＶＤＤ系と、図８の（ａ）（ｂ）に示すＶＳＳ系とを分けたレイアウト図を示す。図９の（ａ）はＶＤＤ系のレイアウト図であり、ここでは、図７の（ａ）に示す電極パッド（ＶＤＤ）１２とプルアップ抵抗５１とは、ＶＤＤ系電源配線１００を介して接続されている。同様に、図７の（ｂ）に示す電極パッド（ＶＤＤ）１２とＰｃｈトランジスタ６２とは、ＶＤＤ系電源配線１００を介して接続されている。また、図９の（ｂ）はＶＳＳ系のレイアウト図であり、ここでは、図８の（ａ）に示すＮｃｈトランジスタ７２のソース側は、ＶＳＳ系電源配線２００を介して電極パッド（ＶＳＳ）２２に接続されている。同様に、Ｎｃｈトランジスタ７４のソース側は、ＶＳＳ系電源配線２００を介して電極パッド（ＶＳＳ）２２に接続されている。なお、電極パッド（ＶＳＳ）２２及びＶＳＳ系電源配線２００は接地されていても良い。

ＶＤＤ系、ＶＳＳ系の端子を混在させて配置すると、チップの周辺にＶＤＤ系、ＶＳＳ系の両方の配線を引き回さなければならず、チップサイズの増加を招く。そこで、ＶＤＤ端子の近くにＶＤＤ系の端子を、また、ＶＳＳ端子の近くにＶＳＳ系の端子をまとめて配置することにより、それぞれの配線を引き回すだけで済ませることができる。

以上のように、本発明のパッケージのようにＶＤＤ系の端子及びＶＳＳ系の端子を配置することで、ＶＤＤ系及びＶＳＳ系の電源配線を交差させることなく１層に配置することが可能となる。ＶＤＤ系及びＶＳＳ系の電源配線が交差する場合、例えば、ＶＤＤ系の電源配線を第１層、ＶＳＳ系の電源配線を第２層に配置すると、他の信号線を第３層以降に配置することになる。しかし、ＶＤＤ系及びＶＳＳ系の電源配線を第１層に配置できれば、他の信号線を第２層に配置することが可能となり、多層配線基板における配線層を減少させることが可能である。また、ＶＤＤ系及びＶＳＳ系の電源配線を交差させることなく配置できれば、各々の電源配線を交差部分で細くする必要がないため、電源配線を細くすることによるインピーダンスの増加を抑制することが可能となる。

図１は、従来のパッケージを示す図である。（ａ）はパッケージの構成図、（ｂ）は、配線の交差する部分の断面図である。 図２は、本発明のパッケージの第１の実施形態を示す図である。 図３は、本発明のパッケージの第２の実施形態を示す図である。 図４は、本発明のパッケージの実装基板を示す図である。 図５は、本発明のパッケージの参考例を示す図である。（ａ）はＳＯＰ、（ｂ）はＱＦＰ、（ｃ）はＢＧＡを示す図である。 図６は、本発明のＩＣチップ上のパッド配置の例を示す図である。（ａ）（ｃ）は２電源、（ｂ）（ｄ）は３電源の場合を示す図である。 図７は、ＶＤＤ系の詳細を示す図である。（ａ）はＲｅｓｅｔについて、（ｂ）はＰｃｈ−ＯＤについての図である。 図８は、ＶＳＳ系の詳細を示す図である。（ａ）はＸ１（発振器用端子）について、（ｂ）はＸ２（発振器用端子）についての図である。 図９は、ＶＤＤ系とＶＳＳ系を分けたレイアウト図である。（ａ）はＶＤＤ系について、（ｂ）はＶＳＳ系についての図である。

符号の説明

１１… 第１電源端子（ＡＶＤＤ）の電極パッド
１２… 第２電源端子（ＶＤＤ）の電極パッド
２１… 第１接地端子（ＡＶＳＳ）の電極パッド
２２… 第２接地端子（ＶＳＳ）の電極パッド
３０… ＲＥＧＣ（レギュレータ）の電極パッド
３１… Ｘ１（発振器用端子）の電極パッド
３２… Ｘ２（発振器用端子）の電極パッド
４０… 第３電源端子（ＡＶＲＥＦ）の電極パッド
５０… Ｒｅｓｅｔの電極パッド
５１… プルアップ抵抗
６０… Ｐｃｈ−ＯＤ（Ｐチャネルオープンドレイン出力）の電極パッド
６１… プルアップ抵抗
６２… Ｐｃｈトランジスタ
７１… プルダウン抵抗
７２… Ｎｃｈトランジスタ
７３… プルダウン抵抗
７４… Ｎｃｈトランジスタ
１００… ＶＤＤ系電源配線
１１０… 第１電源端子（ＡＶＤＤ）
１２０… 第２電源端子（ＶＤＤ）
２００… ＶＳＳ系電源配線
２０１… コンタクト部
２０２… ＶＳＳ系電源配線
２１０… 第１接地端子（ＡＶＳＳ）
２２０… 第２接地端子（ＶＳＳ）
３００… ＩＣチップ
１０００… パッケージ

Claims (15)

1. 第１配線パターンと第２配線パターンを有する配線基板に実装された半導体回路であって、
   前記半導体回路の第１の辺には、
   前記第１配線パターンに接続される第１電源端子及び前記第２配線パターンに接続される第１接地端子が設けられ、
   前記第１の辺に対向する第２の辺には、
   前記第１配線パターンに接続される第２電源端子及び前記第２配線パターンに接続される第２接地端子と、
   ソース側が前記第２接地端子に接続され、ゲートに入力された制御信号に応じて電流を可変にするｎＭＯＳ素子と、
   前記ｎＭＯＳ素子のドレイン側に接続されているプルダウン抵抗と、
   前記プルダウン抵抗に接続されている発振器用端子と
   が設けられ、
   前記第１電源端子、前記第２電源端子、前記第１接地端子及び前記第２接地端子は、前記配線基板上で前記第１配線パターンと前記第２配線パターンとが同一配線層で交差しないように配置されており、
   前記発振器用端子は、前記ｎＭＯＳ素子がＯＮ状態の場合、前記プルダウン抵抗を介して前記第２接地端子の電位と同じ電位となる
   半導体回路。
2. 請求項１に記載の半導体回路において、
   前記第１電源端子を基準として前記第１接地端子が位置する方向と、前記第２電源端子を基準として前記第２接地端子が位置する方向とは、同じ方向である
   半導体回路。
3. 請求項１又は２に記載の半導体回路において、
   前記半導体回路の第１角部及び第２角部は、前記半導体回路の対角線上に位置し、
   前記第１電源端子及び前記第１接地端子は、前記第１角部近傍に配置されており、
   前記第２電源端子及び前記第２接地端子は、前記第２角部近傍に配置されている
   半導体回路。
4. 請求項１又は２に記載の半導体回路において、
   前記第１電源端子及び前記第１接地端子は、前記第１の辺の中央近傍に配置されており、
   前記第２電源端子及び前記第２接地端子は、前記第２の辺の中央近傍に配置されている
   半導体回路。
5. 請求項１乃至４のいずれか一項に記載の半導体回路において、
   前記第１配線パターンには、更に、前記第１電源端子と同電位の第３電源端子が接続されている
   半導体回路。
6. 請求項１乃至５のいずれか一項に記載の半導体回路において、
   前記第１配線パターンは、プルアップ抵抗を介して信号出力装置と接続されている
   半導体回路。
7. 請求項１乃至６のいずれか一項に記載の半導体回路において、
   前記第２接地端子は、前記第２の辺で、前記第２電源端子と前記発振器用端子との間の領域に位置し、
   前記発振器用端子は、前記半導体回路が前記配線基板に実装された場合、前記第２配線パターンの近傍に位置する
   半導体回路。
8. 請求項１乃至７のいずれか一項に記載の半導体回路において、
   前記半導体回路はパッケージであり、
   前記第１電源端子、前記第２電源端子、前記第１接地端子及び前記第２接地端子は、前記パッケージの電極リードである
   半導体回路。
9. 請求項１乃至７のいずれか一項に記載の半導体回路において、
   前記半導体回路はパッケージであり、
   前記第１電源端子、前記第２電源端子、前記第１接地端子及び前記第２接地端子は、前記パッケージのバンプである
   半導体回路。
10. 請求項１乃至７のいずれか一項に記載の半導体回路において、
    前記半導体回路は半導体チップであり、
    前記第１電源端子、前記第２電源端子、前記第１接地端子及び前記第２接地端子は、前記半導体チップの電極パッドである
    半導体回路。
11. 配線基板の第１の電源配線パターンと接続される第１の電源端子及び第２の電源端子と、
    前記配線基板の第２の電源配線パターンと接続される第３の電源端子及び第４の電源端子と、
    ソース側が前記第４電源端子に接続され、ゲートに入力された制御信号に応じて電流を可変にするｎＭＯＳ素子と、
    前記ｎＭＯＳ素子のドレイン側に接続されているプルダウン抵抗と、
    前記プルダウン抵抗に接続されている発振器用端子と
    を具備し、
    前記第１乃至第４の電源端子は、前記配線基板上で前記第１の電源配線パターンと前記第２の電源配線パターンとが同一配線層で交差しないように配置されており、
    前記発振器用端子は、前記ｎＭＯＳ素子がＯＮ状態の場合、前記プルダウン抵抗を介して前記第４電源端子の電位と同じ電位となることを特徴とする半導体回路。
12. 前記第１乃至第４の電源端子は、前記第１の電源配線パターンと前記第２の電源配線パターンとが前記配線基板上の前記半導体回路に対応する領域において交差しないように配置されていることを特徴とする請求項１１記載の半導体回路。
13. 前記第１の電源端子と第２の電源端子とを結ぶ線分と前記第３の電源端子と第４の電源端子とを結ぶ線分とが交差しないよう前記第１乃至第４の電源端子が配置されていることを特徴とする請求項１２記載の半導体回路。
14. 前記第１の電源端子及び第２の電源端子は、それぞれ前記半導体回路の第１の辺及び前記第１の辺に対向する第２の辺に設けられていることを特徴とする請求項１１記載の半導体回路。
15. 前記第１の電源端子及び第２の電源端子は、それぞれ前記半導体回路の第１の辺及び前記第１の辺以外の第２の辺に設けられていることを特徴とする請求項１１記載の半導体回路。

Images