JP4634898B2 - 定電圧回路 - Google Patents

Description

本発明は、基準電圧源で発生する電圧に基づいて負の定電圧を出力する際にその基準電圧源で発生するノイズを除去できるようにした定電圧回路に関するものである。

図２にこの種の従来の定電圧回路の回路図を示す。１１は基準電圧源、１２は出力端子、Ｒ１１，Ｒ１２は抵抗、Ｃ１１は容量、Ｑ１１はｐｎｐ型トランジスタ、Ｑ１２〜Ｑ１４はｎｐｎ型トランジスタ、Ｉ１１は電流源である。また、通常の集積回路では、ｎｐｎ型トランジスタのコレクタと基板の間、ｐｎｐ型トランジスタのベースと基板の間のそれぞれに寄生容量が形成されるため、基板がＶＥＥの電圧となる負電圧出力の定電圧回路では、トランジスタＱ１１のベース・ＶＥＥ端子間に寄生容量Ｃ１２が、トランジスタＱ１３のコレクタ・ＶＥＥ端子間に寄生容量Ｃ１３が、ＧＮＤ端子・ＶＥＥ端子間に寄生容量Ｃ１４が、それぞれ形成される。

この定電圧回路では、基準電圧源１１の出力電圧を−Ｖrefとし、トランジスタＱ１１のベース・エミッタ間電圧をＶbe11、トランジスタQ１２のベース・エミッタ間電圧をＶbe12、抵抗Ｒ１１の抵抗値をＲ１１、トランジスタＱ１１のベース電流をＩｂ１１とすると、出力端子２に出力する出力電圧Ｖoutは、
Ｖout＝−Ｖref＋Ｖbe11−Ｖbe12＋Ｒ１１×Ｉｂ１１ (1)
となるので、Ｖbe11、Ｖbe12が一定で、Ｒ１１×Ｉｂ１１を無視すると、Ｖoutは一定となる。とくに、Ｖbe11≒Ｖbe12の場合は、
Ｖout≒−Ｖref (2)
となる。

抵抗Ｒ１１と容量Ｃ１１はＣＲフィルタ回路（ＬＰＦ）を構成し、基準電圧源１１で動作時に発生するショット雑音、熱雑音、フリッカ雑音、バースト雑音等を除去する。このときのカットオフ周波数ｆｃは、Ｃ１１を容量Ｃ１１の容量値、Ｒ１１を抵抗Ｒ１１の抵抗値とすると、
ｆｃ＝１／２π（Ｃ１１×Ｒ１１） (3)
で表される。

ところが、上記の定電圧回路では、基準電圧源１１で発生するノイズをより低減するために、ＣＲフィルタ回路のカットオフ周波数ｆｃを下げ、かつ素子の面積を小さくするには、抵抗Ｒ１１の抵抗値を大きくする必要がある。そして、抵抗Ｒ１１の抵抗値を大きくすると、その抵抗Ｒ１１における電圧降下が大きくなってしまい、出力電圧Ｖoutの値が低下してしまうので、その抵抗Ｒ１１の抵抗値増大に合わせて、抵抗Ｒ１２の抵抗値も大きくし、抵抗Ｒ１１に流れる電流を小さくしなければならない。

しかし、抵抗Ｒ１１，Ｒ１２の抵抗値を大きくすると、ノードＮＤ３，ＮＤ４および出力端子１２のインピーダンスが大きくなってしまい、寄生容量Ｃ１２，Ｃ１３を経由してＶＥＥ端子から到来する電源ノイズによる影響が大きくなり、リップル除去比が悪化してしまうという問題がある。

本発明の目的は、基準電圧源で発生するノイズを低域まで吸収すると同時にリップル除去比の悪化を抑制した定電圧回路を提供することである。

上記課題を解決するために請求項１にかかる発明の定電圧回路は、基準電圧源（１）で発生した負の基準電圧をベースに入力するｐｎｐ型の第１のトランジスタ（Ｑ１）と、該第１のトランジスタ（Ｑ１）のエミッタとＧＮＤ端子に接続されたバイアス抵抗（Ｒ２）と、前記第１のトランジスタ（Ｑ１）のエミッタに接続されたＣＲフィルタ回路（Ｒ１，Ｃ１）と、該ＣＲフィルタ回路（Ｒ１，Ｃ１）の出力側にベースが接続されコレクタが前記ＧＮＤ端子に接続されエミッタが出力端子（２）に接続されたｎｐｎ型の第２のトランジスタ（Ｑ２）と、前記第１のトランジスタ（Ｑ１）のコレクタにベースが接続されコレクタが前記ＧＮＤ端子に接続されたｎｐｎ型の第３のトランジスタ（Ｑ３）と、前記第１のトランジスタ（Ｑ１）のコレクタにエミッタが接続されコレクタがＶＥＥ端子に接続されベースが前記第３のトランジスタ（Ｑ３）のエミッタに接続されたｎｐｎ型の第４のトランジスタ（Ｑ４）と、前記出力端子（２）にエミッタが接続されベースが前記第３のトランジスタ（Ｑ３）のエミッタに接続されコレクタが前記ＶＥＥ端子に接続された第５のトランジスタ（Ｑ５）とを具備することを特徴とする。

請求項２にかかる発明は、請求項１に記載の定電圧回路において、前記ＣＲフィルタ回路は、前記第１のトランジスタ（Ｑ１）のエミッタと前記第２のトランジスタ（Ｑ２）のベースの間に接続された第１の抵抗（Ｒ１）と、前記第２のトランジスタ（Ｑ２）のベースと前記ＧＮＤ端子の間に接続された第１の容量（Ｃ１）とからなることを特徴とする。

本発明の定電圧回路によれば、基準電圧源で発生するノイズを低減するためのＣＲフィルタ回路の抵抗値を増大させ、これに合わせて第１のトランジスタのエミッタ側の抵抗を増大させて電流減少を図っても、寄生容量に関連するノードのインピーダンスがこれによって増大することはない。よって、基準電圧源で発生するノイズを低域まで吸収でき、しかもリップル除去比の悪化を招くことを防止できる。

図１は本発明の１つの実施例の定電圧回路の回路図である。１は負の基準電圧−Ｖrefを出力する基準電圧源、２は出力端子、Ｑ１はｐｎｐ型トランジスタ、Ｑ２〜Ｑ５はｎｐｎ型トランジスタ、Ｃ１は容量、Ｒ１，Ｒ２は抵抗である。ｐｎｐ型トランジスタＱ１はそのベースに基準電圧源１の基準電圧−Ｖrefが印加し、それに応じてトランジスタＱ３にエミッタ電流が流れ、これがカレントミラーを構成するトランジスタＱ４，Ｑ５のベースに供給される。トランジスタＱ１のエミッタはＧＮＤ端子との間にバイアス抵抗Ｒ２が接続され、また抵抗Ｒ１と容量Ｃ１からなるＣＲフィルタ回路（ＬＰＦ）を経由してトランジスタＱ２のベースが接続されている。出力端子２はトランジスタＱ２のエミッタとトランジスタＱ５のエミッタの共通接続点に接続されている。

通常の集積回路では、前記したようにｎｐｎ型トランジスタのコレクタと基板との間、ｐｎｐ型トランジスタのベースと基板との間に寄生容量が形成される。負電圧出力の定電圧回路では、基板にＶＥＥの電圧が印加されるので、図１の回路では、ｐｎｐ型トランジスタＱ１のベースとＶＥＥ端子の間に寄生容量Ｃ２が形成され、ＧＮＤ端子とＶＥＥ端子の間に寄生容量Ｃ３が形成される。

ｎｐｎ型トランジスタＱ４，Ｑ５は、そのエミッタとコレクタが逆接続され、そのコレクタがＶＥＥ端子に接続されているので、出力端子２とＶＥＥ端子との間に寄生容量は形成されない。また、トランジスタＱ１のエミッタ（ノードＮＤ１）やトランジスタＱ２のベース（ノードＮＤ２）とＶＥＥ端子との間にも寄生容量は形成されない。また、それらトランジスタＱ４，Ｑ５はエミッタがコレクタとして、コレクタがエミッタとして働き、その電流増幅率βが非常に小さくなるが、トランジスタＱ３によりベース電流補償が行われ、必要なベース電流が供給される。

本実施例の定電圧回路では、基準電圧源１の出力電圧を−Ｖrefとし、トランジスタＱ１のベース・エミッタ間電圧をＶbe1、トランジスタQ２のベース・エミッタ間電圧をＶbe2とすると、抵抗Ｒ１の抵抗値をＲ１、トランジスタＱ２のベース電流をＩｂ２とすると、出力端子２に出力する出力電圧Ｖoutは、
Ｖout＝−Ｖref＋Ｖbe1−Ｖbe2−Ｒ１×Ｉｂ２ (4)
となるので、Ｖbe1、Ｖbe2が一定で、Ｒ１×Ｉｂ２を無視すると、Ｖoutは一定となる。とくに、Ｖbe1≒Ｖbe2の場合は、
Ｖout≒−Ｖref (5)
となる。

抵抗Ｒ１と容量Ｃ１からなるＣＲフィルタ回路（ＬＰＦ）は、基準電圧源１で動作時に発生するショット雑音、熱雑音、フリッカ雑音、バースト雑音等を除去する。このときのカットオフ周波数ｆｃは、Ｃ１を容量Ｃ１の容量値、Ｒ１を抵抗Ｒ１の抵抗値とすると、
ｆｃ＝１／２π（Ｃ１×Ｒ１） (6)
で表される。

基準電圧源１で発生するノイズをより低減するために、ＣＲフィルタ回路のカットオフ周波数ｆｃを下げ、かつ素子の面積を小さくするには、抵抗Ｒ１の抵抗値を大きくする必要がある。そして、抵抗Ｒ１の抵抗値を大きくすると、その抵抗Ｒ１における電圧降下が大きくなってしまい、出力電圧Ｖoutの値が低下してしまうので、その抵抗Ｒ１の抵抗値増大に合わせて、抵抗Ｒ２の抵抗値も大きくし、抵抗Ｒ１に流れる電流を小さくしなければならない。

このようにして抵抗Ｒ１，Ｒ２の抵抗値を大きくすると、ノードＮＤ１，ＮＤ２および出力端子２のインピーダンスが大きくなるが、これらノードＮＤ１，ＮＤ２および出力端子２には前記したように基板に対する寄生容量が形成されない。通常ではＶＥＥの電圧の電源ノイズがこれらの寄生容量を経由して回路要部に悪影響をあたえるのであるが、本実施例ではノードＮＤ１，ＮＤ２および出力端子２に寄生容量が付加されないので、その部分のインピーダンスが大きくなっても、電源ノイズの悪影響を受けることはなく、リップル除去比の悪化を抑制することができる。

本発明の１つの実施例の定電圧回路の回路図である。 従来の定電圧回路の回路図である。

符号の説明

１：基準電圧源
２：出力端子

Claims (2)

1. 基準電圧源で発生した負の基準電圧をベースに入力するｐｎｐ型の第１のトランジスタと、該第１のトランジスタのエミッタとＧＮＤ端子に接続されたバイアス抵抗と、前記第１のトランジスタのエミッタに接続されたＣＲフィルタ回路と、該ＣＲフィルタ回路の出力側にベースが接続されコレクタが前記ＧＮＤ端子に接続されエミッタが出力端子に接続されたｎｐｎ型の第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続されコレクタが前記ＧＮＤ端子に接続されたｎｐｎ型の第３のトランジスタと、前記第１のトランジスタのコレクタにエミッタが接続されコレクタがＶＥＥ端子に接続されベースが前記第３のトランジスタのエミッタに接続されたｎｐｎ型の第４のトランジスタと、前記出力端子にエミッタが接続されベースが前記第３のトランジスタのエミッタに接続されコレクタが前記ＶＥＥ端子に接続された第５のトランジスタとを具備することを特徴とする定電圧回路。
2. 請求項１に記載の定電圧回路において、
   前記ＣＲフィルタ回路は、前記第１のトランジスタのエミッタと前記第２のトランジスタのベースの間に接続された第１の抵抗と、前記第２のトランジスタのベースと前記ＧＮＤ端子の間に接続された第１の容量とからなることを特徴とする定電圧回路。

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