JP4577460B2 - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP4577460B2 JP4577460B2 JP09475599A JP9475599A JP4577460B2 JP 4577460 B2 JP4577460 B2 JP 4577460B2 JP 09475599 A JP09475599 A JP 09475599A JP 9475599 A JP9475599 A JP 9475599A JP 4577460 B2 JP4577460 B2 JP 4577460B2
- Authority
- JP
- Japan
- Prior art keywords
- group
- insulating film
- channel layer
- layer
- control electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体によりチャネル層が構成されると共に、チャネル層と制御電極との間に絶縁膜が設けられた半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
窒化物系ＩＩＩ−Ｖ族化合物半導体であるガリウムナイトライド（ＧａＮ）はその禁制帯幅が３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．０ｅＶ以上のところにあると考えられている。また、ＧａＮの飽和速度は約２．５×１０7 ｃｍ／ｓであり、他の半導体であるシリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、ＧａＮの破壊電場は約５×１０6 Ｖ／ｃｍと、ＳｉやＧａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。それゆえ、ＧａＮは高周波、高温、大電力用半導体素子を構成する材料として大きな可能性を持つことが予想されてきた。
【０００３】
近年では、このようなＧａＮを用いた半導体素子の試作例も見られるようになった。例えば、電界効果トランジスタ（Field Effect Transistor ；ＦＥＴ）に関しては、ショットキーゲート電界効果トランジスタ（Metal-Semiconductor Field Effect Transistor ；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ（High Electron Mobility Transistor ；ＨＥＭＴ）などの例が報告されている（例えば、Appl. Phys. Lett., 62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994) p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; Appl. Phys. Lett., 68 (1996) p.2849）。更に、最近に至っては、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor ；ＭＩＳＦＥＴ）の例も報告されている（例えば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phys., 82 (1997) p.5843 ）。
【０００４】
図８は、従来のＧａＮを用いたＭＩＳＦＥＴの一例を表すものである（Electron Lett., 34 (1998) p.592 参照）。このＭＩＳＦＥＴは、例えば、サファイアよりなる基板１０１の上にＧａＮよりなるバッファ層１０２，不純物を添加していないアルミニウムガリウムナイトライド（undope−ＡｌＧａＮ；undope−は不純物を添加していないことを表す）よりなる下地層１０３およびｎ型ＧａＮよりなるチャネル層としての電子走行層１０４が順次積層され、電子走行層１０４の上にはアルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１０５を介して制御電極としてのゲート電極１０６が形成された構造を有している。電子走行層１０４の上には、また、ｎ型ＧａＮよりそれぞれなるソース領域１０７およびドレイン領域１０８がゲート電極１０６を間に挟むように形成されており、それぞれに対応してソース電極１０９およびドレイン電極１１０がそれぞれ設けられている。これらソース電極１０９およびドレイン電極１１０はソース領域１０７およびドレイン領域１０８とそれぞれオーミック接触しており、ゲート電極１０６は絶縁膜１０５と非オーミック接触状態となっている。
【０００５】
このような構成を有するＭＩＳＦＥＴは、化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる絶縁膜１０５をゲート電極１０６と電子走行層１０４との間に有しているので、Ｓｉ系の金属−酸化膜−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転層をチャネルとして動作させることが可能であり、入力振幅を大きくとることができるものと期待されていた（J.Appl.Phys.; 82 (1997) p.5843参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＡｌＮよりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴでは、ゲート電極１０６に電圧を印加すると電荷が絶縁膜１０５を通過してしまい、ゲート電極１０６と電子走行層１０４との間のリーク電流を少なく押さえることが難しいという問題があった。そのため、ＭＩＳＦＥＴが有する本来の性能を十分に得ることができなかった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、絶縁膜を通過するリーク電流を少なくすることができる半導体素子およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下であり、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下であり、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下のものである。
【００１１】
本発明による他の半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは非晶質よりなるものである。
【００１２】
本発明による半導体素子の製造方法は、チャネル層に対応して制御電極を設けると共に、チャネル層をＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体により形成するものであって、サファイア基板のｃ面上において、チャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜をＭＯＣＶＤ法により形成すると共に、絶縁膜のうちの少なくとも１つを７５０℃以下の温度で形成するものである。
【００１３】
本発明による半導体素子では、絶縁膜のうちの少なくとも１つが、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下とされ、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下とされ、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下とされているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１６】
本発明による他の半導体素子では、絶縁膜のうちの少なくとも１つが非晶質により構成されているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１７】
本発明による半導体素子の製造方法では、サファイア基板のｃ面上においてチャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜がＭＯＣＶＤ法により形成される。その際、絶縁膜のうちの少なくとも１つは７５０℃以下の温度で形成される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体素子であるＦＥＴの断面構成を表すものである。このＦＥＴは、例えば、基板１１の一面に、バッファ層１２を介して下地層１３，電子供給層１４およびチャネル層としての電子走行層１５が順次積層された構成を有している。
【００２０】
基板１１は例えばサファイアにより構成されており、バッファ層１２などは基板１１のｃ面すなわち劈開（０００１）面に形成されている。バッファ層１２は、例えば、厚さが５０ｎｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎにより構成されている。このバッファ層１２は非晶質に近い結晶よりなり、下地層１３を成長させる際の核となる核形成層（nucleation layer）ともいわれるものである。
【００２１】
下地層１３は、例えば、厚さが２μｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。電子供給層１４は、例えば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。この電子供給層１４の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。電子走行層１５は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型ＧａＮの結晶により構成されている。この電子走行層１５の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。
【００２３】
電子走行層１５の基板１１と反対側には、例えば、絶縁膜１６を介して制御電極としてのゲート電極１７が形成されている。この絶縁膜１６は、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。なお、絶縁膜１６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましい。アルミニウムの組成比が高いほど絶縁障壁が大きくなると共に、格子不整合が緩和していない場合にはピエゾ効果による界面の二次元電子生成量が多くなるからである。従って、絶縁膜１６はＡｌＮにより構成される方がより好ましい。
【００２４】
絶縁膜１６は、また、電子走行層１５の側からゲート電極１７の側に向かって成長された複数の柱状結晶により構成されている。これら各柱状結晶は、電子走行層１５の側において全体または一部が一体となり単結晶となっている場合もある。一方、ゲート電極１７の側においては、各柱状結晶塊の間に間隙が存在している。ゲート電極１７の側の表面において各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜１６の膜厚の８０％以下であり、その平均深さは膜厚の３５％以下となっている。また、ゲート絶縁膜１７の側の表面における各柱状結晶塊の平均直径は４０ｎｍ以下となっている。この絶縁膜１６は、このような各柱状結晶塊の間に存在する間隙の深さおよび各柱状結晶塊の平均直径を有することにより、通過するリーク電流を抑制することができるようになっている。
【００２５】
なお、より効果的にリーク電流を抑制するには、各柱状結晶塊の間に存在する間隙の最大深さは膜厚の６５％以下であることが好ましく、平均深さは３０％以下であることが好ましい。また、各柱状結晶塊の平均直径は２８ｎｍ以下であることが好ましい。ちなみに、ここにおいて、各柱状結晶塊の間に存在する間隙の深さというのは、ゲート電極１７側の表面の平均位置からの深さのことである。
また、各柱状結晶塊の直径というのは、ゲート電極１７側の表面の平均位置における各柱状結晶塊の直径のことであり、例えば、走査型プローブ顕微鏡をタッピングモードで用い、表面の凹凸形状を測定し、その測定画像の結晶塊の大きさを統計的に処理することにより求められる。更に、絶縁膜１６の膜厚は、電子走行層１５側の表面の平均位置からゲート電極１７側の表面の平均位置までの厚さのことである。
【００２６】
ゲート電極１７は、例えば、絶縁膜１６の側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積層した構成を有しており、絶縁膜１６とは非オーミック接触状態となっている。
【００２７】
電子走行層１５の基板１１と反対側には、また、例えば、ゲート電極１７を間に挟むように絶縁膜１６を介してソース電極１８とドレイン電極１９とが離間してそれぞれ設けられている。但し、これらソース電極１８およびドレイン電極１９は電子走行層１５に直接設けられていてもよい。ソース電極１８およびドレイン電極１９は、例えば、絶縁膜１６の側からチタン（Ｔｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を順次積層して加熱処理により合金化した構造をそれぞれ有している。これらソース電極１８およびドレイン電極１９は、電子走行層１５とそれぞれオーミック接触している。
【００２８】
このような構成を有するＦＥＴは、次のようにして製造することができる。
【００２９】
まず、例えば、サファイアよりなるｃ面の基板１１を用意し、水素（Ｈ2 ）ガス雰囲気中において１０５０℃でクリーニングする。次いで、基板１１の一面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により温度を５５０℃に下げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなるバッファ層１２を成長させる。続いて、このバッファ層１２の上に、例えば、同じくＭＯＣＶＤ法により温度を９９０℃に上げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなる下地層１３，ｎ型Ａｌ0.15Ｇａ0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりなる電子走行層１５を順次成長させる。
【００３０】
そののち、電子走行層１５の上に、例えば、同じくＭＯＣＶＤ法により温度を５５０℃以上９００℃以下の範囲内に下げて原料ガスを供給しつつ、undope−ＡｌＮあるいはundope−ＡｌＧａＮよりなる絶縁膜１６を成長させる。その際、成膜温度は絶縁膜１６の結晶状態に大きな影響を与える。例えば、成膜温度を低くするほど絶縁膜１６の各柱状結晶塊の平均直径は小さくなり、各柱状結晶塊の間に存在する間隙の深さは浅くなる。ここでは、５５０℃以上９００℃以下の範囲内の温度で絶縁膜１６を成長させることにより、上述した構造を有する絶縁膜１６が形成される。
【００３１】
すなわち、ゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下の絶縁膜１６が形成される。
また、絶縁膜の成膜温度をより低くすれば、各柱状結晶塊の間に存在する間隙の深さがより浅くなり、各柱状結晶塊の平均粒径がより小さくなるので好ましい。
例えば、絶縁膜１６の成膜温度を７５０℃以下とすれば、各柱状結晶塊の間に存在する間隙の最大深さが膜厚の６５％以下であり、平均深さが膜厚の３０％以下であり、各柱状結晶塊の平均直径が２８ｎｍ以下の絶縁膜１６が形成される。
【００３２】
なお、ＭＯＣＶＤにおける原料ガスには、例えば、ガリウムの原料としてトリメチルガリウム（Ｇａ（ＣＨ3 ）3 ；ＴＭＧ），アルミニウムの原料としてトリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ；ＴＭＡ），窒素の原料としてアンモニア（ＮＨ3 ）およびｎ型不純物の原料としてシラン（ＳｉＨ4 ）をそれぞれ用いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニアが０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共に、キャリアガスとして例えば８リットル／ｍｉｎの水素ガスと８リットル／ｍｉｎの窒素（Ｎ2 ）ガスを流す。成長圧力は例えば２５０Ｔｏｒｒである。
【００３３】
このようにして絶縁膜１６を成長させたのち、この絶縁膜１６の上に、ソース電極１８およびドレイン電極１９の各形成領域にそれぞれ対応してチタン層，アルミニウム層，白金層および金層を順次蒸着し、熱処理により合金化を行ってソース電極１８およびドレイン電極１９をそれぞれ形成する。そののち、ソース電極１８とドレイン電極１９との間の絶縁膜１６の上に、例えば、ニッケル層および金層を順次蒸着してゲート電極１７を形成する。これにより、図１に示したＦＥＴが形成される。
【００３４】
このＦＥＴは、次のように動作する。
【００３５】
このＦＥＴでは、デプレッションモードなので、ゲート電極１７に負の電圧を印加すると電子走行層１５内に空乏層が形成され、ソース電極１８とドレイン電極１９との間に流れるドレイン電流が減る。ここでは、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下とされ、平均深さが膜厚の３５％以下とされ、表面における各柱状結晶塊の平均直径が４０ｎｍ以下とされているので、絶縁膜１６を通過するリーク電流が抑制される。
【００３６】
なお、ここで具体的な実験結果を示し、このＦＥＴの作用について更に説明する。
【００３７】
まず、実施例１として、厚さ６ｎｍのundope−ＡｌＮよりなる絶縁膜１６を成膜温度８００℃で成長させ、上述のＦＥＴを作成した。なお、絶縁膜１６を成膜したのち、ゲート電極１７の側の表面状態を走査型プローブ顕微鏡により測定した。その測定結果の一部を図２に示す。図２において曲線Ａは絶縁膜１６のゲート電極１７側の表面における一方向の高低変化すなわち表面状態を表しており、直線Ｂはその表面の平均位置を表している。ちなみに、図２において横軸は絶縁膜１６のゲート電極１７側の表面に対して平行な方向の距離であり、縦軸は絶縁膜１６のゲート電極１７側の表面に対して垂直な方向の高さである。図２から、この絶縁膜１６はゲート電極１７側の表面において各柱状結晶塊の間に間隙を有していることが分かる。この測定結果に基づき、各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径をそれぞれ求めた。それらの結果を表１にそれぞれ示す。表１に示したように、間隙の最大深さは膜厚の７２％、間隙の平均深さは膜厚の３３％、平均直径は３０ｎｍであった。
【００３８】
【表１】
【００３９】
次いで、作成したＦＥＴについて、ソース電極１８およびドレイン電極１９を共に０Ｖにした状態で、ゲート電極１７の電圧を−１Ｖ〜１Ｖまで変化させ、ゲート電流を測定した。その結果を図３に示す。
【００４０】
また、実施例２として、絶縁膜１６の成膜温度を７００℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図４に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５８％、間隙の平均深さは膜厚の２７％、平均直径は２５ｎｍであった。
【００４１】
更に、実施例３として、絶縁膜１６の成膜温度を６５０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図５に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５０％、間隙の平均深さは膜厚の２３％、平均直径は１５ｎｍであった。
【００４２】
加えて、比較例として、絶縁膜の成膜温度を９９０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜の特性およびゲート電流を調べた。絶縁膜の表面状態の一部を図６に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の８３％、間隙の平均深さは膜厚の３７％、平均直径は５０ｎｍであった。
【００４３】
ここで、図３において各実施例および比較例を比較してみると、実施例３よりも実施例２、実施例２よりも実施例１、実施例１よりも比較例の方がそれぞれゲート電流の絶対値が大きく、絶縁膜１６を通過するリーク電流が多いことが分かる。また、ゲート電流の絶対値は比較例において特に大きくなっていることも分かる。
【００４４】
すなわち、絶縁膜１６の各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とすることによりリーク電流を抑制できることが分かり、より効果的には６５％以下が好ましいことが分かる。また、絶縁膜１６の各柱状結晶塊の間に存在する間隙の平均深さを膜厚の３５％以下とすることによりリーク電流を抑制できることが分かり、より効果的には３０％以下が好ましいことが分かる。更に、絶縁膜１６の各柱状結晶塊の平均直径を４０ｎｍ以下とすることによりリーク電流を抑制できることが分かり、より効果的には２８ｎｍ以下が好ましいことが分かる。
【００４５】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、またはゲート電極１７側の表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、絶縁膜１６の信頼性を高めることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。よって、ゲート電極１７に大きなゲート電圧を印加することができ、反転層の形成などの本来ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997) p.5843参照）を十分に得ることができる。
【００４６】
また、各柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とするようにし、または平均深さを膜厚の３０％以下とするようにし、または各柱状結晶塊の平均直径を２８ｎｍ以下とするようにすれば、より効果的にリーク電流の発生を抑制することができる。
【００４７】
更に、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。なお、絶縁膜１６を７５０℃以下の温度で成長させるようにすれば、よりリーク電流の発生を抑制できる半導体素子を得ることができる。
【００４８】
（第２の実施の形態）
図７は本発明の第２の実施の形態に係るＦＥＴの断面構成を表すものである。
このＦＥＴは、電子走行層１５と絶縁層１６との間に他の絶縁層２６を更に備えたことを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４９】
絶縁層２６は、絶縁膜１６と同様に、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。絶縁膜２６についても、絶縁膜１６と同様に、窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましく、ＡｌＮにより構成される方がより好ましい。
【００５０】
この絶縁膜２６は、また、絶縁膜１６と同様に、電子走行層１５の側から絶縁膜１６の側に向かって成長された複数の柱状結晶により構成されている。各柱状結晶は、絶縁膜１６と同様に、電子走行層１５の側において全部または一部が一体となっている場合があり、絶縁層１６の側において各柱状結晶塊の間に間隙を有している。但し、絶縁層１６に比べて、絶縁層１６の側の表面において各柱状結晶塊の間に存在する間隙の最大深さおよび平均深さは共に深く、各柱状結晶塊の平均直径は大きくなっている。なお、各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜２６の膜厚の８０％以下でもそれよりも大きくてもよく、平均深さは膜厚の３５％以下でもそれよりも大きくてもよく、各柱状結晶塊の平均直径は４０ｎｍ以下でもそれよりも大きくてもよい。
【００５１】
すなわち、このＦＥＴは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を有しており、絶縁膜１６，２６のうちの少なくとも一方は、表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下のものである。
【００５２】
このような構成を有するＦＥＴは、絶縁膜２６を絶縁膜１６の成膜温度よりも高い温度で成長させることを除き、第１の実施の形態と同様にして製造することができる。また、このＦＥＴは、第１の実施の形態と同様に作用する。
【００５３】
このように本実施の形態に係る半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる複数の絶縁膜１６，２６を有すると共に、絶縁膜１６，２６のうちの少なくとも一方については表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、第１の実施の形態と同様に、絶縁膜１６，２６を通過するリーク電流の発生を抑制することができる。
【００５４】
また、本実施の形態に係る半導体に係る半導体素子の製造方法によれば、絶縁膜１６，２６のうちの少なくとも一方を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、第１の実施の形態と同様に、容易に本実施の形態に係る半導体素子を製造することができ、本実施の形態に係る半導体素子を実現することができる。
【００５５】
なお、ここでは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を設ける場合について説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる３以上の絶縁膜を設けるようにしてもよい。その場合も、３以上の絶縁膜のうちの少なくとも１つについては表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とすれば、同様の効果を得ることができる。
【００５６】
（第３の実施の形態）
本実施の形態に係るＦＥＴは、絶縁膜１６が非晶質（アモルファス）よりなることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、対応する構成要素には同一の符号を付し、図１を参照して、同一部分についての詳細な説明を省略する。
【００５７】
すなわち、このＦＥＴでは、絶縁膜１６が非晶質により構成されているので、第１の実施の形態において説明したような各柱状結晶塊の間の隙間が存在せず、絶縁膜１６を通過するリーク電流を抑制することができるようになっている。このような構成を有するＦＥＴは、絶縁膜１６を例えば５５０℃以下の範囲内の温度で成膜させることを除き、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用する。
【００５８】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６を非晶質により構成するようにしたので、第１の実施の形態と同様に、絶縁膜１６の信頼性を高くすることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。
【００５９】
また、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以下の範囲内の温度で成膜させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。
【００６０】
なお、ここでは詳細に説明しないが、第２の実施の形態と同様に、電子走行層１５と絶縁膜１６との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の他の絶縁膜を設けるようにしてもよい。他の絶縁膜は、非晶質でも結晶でもよい。
【００６１】
以上、各実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。例えば、上記第１および第２の実施の形態では、絶縁膜１６の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、かつ平均深さが膜厚の３５％以下であり、かつ表面における各柱状結晶塊の平均直径が４０ｎｍ以下である場合について説明したが、本発明はこれらのうちの少なくとも１つを充足していればよい。
【００６２】
また、上記各実施の形態では、基板１１に積層したバッファ層１２，下地層１３，電子供給層１４および電子走行層１５をそれぞれ構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６３】
更に、上記各実施の形態では、絶縁膜１６，２６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体により構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくともアルミニウムと、窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６４】
加えて、上記各実施の形態では、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の絶縁膜１６，２６を有する場合について説明したが、二酸化ケイ素（ＳｉＯ2 ），窒化ケイ素（Ｓｉ3 Ｎ4 ）または酸化アルミニウム（Ａｌ2 Ｏ3 ）などの他の絶縁材料よりなる絶縁膜を更に有していてもよい。
【００６５】
更にまた、上記各実施の形態では、ＦＥＴの構成について具体的に例を挙げて説明したが、本発明は、他の構成を有するＦＥＴについても同様に適用される。
例えば、上記各実施の形態では、デプレッションモードの場合について具体的に説明したが、本発明は、エンハンスメントモードの場合についても同様に適用される。その場合、ゲート電極１７に正の電圧を加えると電子走行層１５内に電荷が誘起されてドレイン電流が流れることを除き、または電子走行層１５と絶縁膜１６，２６との界面の電子走行層１５側内に電荷が誘起され反転層が形成されてドレイン電流が流れることを除き、デプレッションモードと同様である。
【００６６】
また、上記各実施の形態では、チャネル層を電子の通路である電子走行層１５とする場合について説明したが、チャネル層が正孔の通路となるように構成してもよい。この場合も、デプレッションモードおよびエンハンスメントモードのいずれでもよい。
【００６７】
加えてまた、上記各実施の形態では、半導体素子としてＦＥＴを具体的に説明したが、本発明は、チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりなり、チャネル層と制御電極との間に絶縁膜を有する半導体素子について広く適用される。
【００６８】
更にまた、上記各実施の形態では、バッファ層１２，下地層１３，電子供給層１４，電子走行層１５および絶縁膜１６，２６をＭＯＣＶＤ法によりそれぞれエピタキシャル成長させるようにしたが、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機金属分子線エピタキシー（Metal Organic Molecular Beam Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外のＣＶＤ法などの他の方法によりエピタキシャル成長させるようにしてもよい。
【００６９】
加えてまた、上記第３の実施の形態では、非晶質よりなる絶縁膜１６をＭＯＣＶＤ法によりエピタキシャル成長させるようにしたが、他の方法、例えばスパッタリングなどの物理的蒸着（Physical Vapor Deposition ；ＰＶＤ）法により形成するようにしてもよい。なお、上記第３の実施の形態では、非晶質よりなる絶縁膜１６を４８０℃以上の温度で成長させるようにしたが、例えばＰＶＤ法により形成する場合には特に限定はなく、４８０℃以下の温度でも形成することができる。
【００７０】
【発明の効果】
以上説明したように請求項１または請求項２に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つを、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなるようにし、その表面において柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とし、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さを膜厚の３０％以下とし、かつ、その表面における柱状結晶塊の平均直径を２８ｎｍ以下とするようにしたので、絶縁膜の信頼性を高めることができ、絶縁膜を通過するリーク電流の発生を抑制することができる。よって、制御電極に大きな電圧を印加することができ、例えば、反転層の形成などの本来ＭＩＳＦＥＴが有する性能を十分に得ることができるという効果を奏する。
【００７１】
また、請求項３または請求項４に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、少なくとも１つの絶縁膜を非晶質により構成するようにしたので、請求項１または請求項２に記載の半導体素子と同様の効果を奏する。
【００７２】
更に、請求項５に記載の半導体素子の製造方法によれば、少なくとも１つの絶縁膜を７５０℃以下の温度で形成するようにしたので、本発明の半導体素子を容易に製造することができ、本発明の半導体素子を容易に実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＥＴの構成を表す断面図である。
【図２】実施例１における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図３】各実施例および比較例におけるゲート電流とゲート電圧との関係を表す特性図である。
【図４】実施例２における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図５】実施例３における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図６】比較例における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図７】本発明の第２の実施の形態に係るＦＥＴの構成を表す断面図である。
【図８】従来のＦＥＴの一構成例を表す断面図である。
【符号の説明】
１１，１０１…基板、１２，１０２…バッファ層、１３，１０３…下地層、１４…電子供給層、１５，１０４…電子走行層（チャネル層）、１６，２６，１０５…絶縁膜、１７，１０６…ゲート電極（制御電極）、１８，１０９…ソース電極、１９，１１０…ドレイン電極、１０７…ソース領域、１０８…ドレイン領域
【発明の属する技術分野】
本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体によりチャネル層が構成されると共に、チャネル層と制御電極との間に絶縁膜が設けられた半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
窒化物系ＩＩＩ−Ｖ族化合物半導体であるガリウムナイトライド（ＧａＮ）はその禁制帯幅が３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．０ｅＶ以上のところにあると考えられている。また、ＧａＮの飽和速度は約２．５×１０7 ｃｍ／ｓであり、他の半導体であるシリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、ＧａＮの破壊電場は約５×１０6 Ｖ／ｃｍと、ＳｉやＧａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。それゆえ、ＧａＮは高周波、高温、大電力用半導体素子を構成する材料として大きな可能性を持つことが予想されてきた。
【０００３】
近年では、このようなＧａＮを用いた半導体素子の試作例も見られるようになった。例えば、電界効果トランジスタ（Field Effect Transistor ；ＦＥＴ）に関しては、ショットキーゲート電界効果トランジスタ（Metal-Semiconductor Field Effect Transistor ；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ（High Electron Mobility Transistor ；ＨＥＭＴ）などの例が報告されている（例えば、Appl. Phys. Lett., 62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994) p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; Appl. Phys. Lett., 68 (1996) p.2849）。更に、最近に至っては、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor ；ＭＩＳＦＥＴ）の例も報告されている（例えば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phys., 82 (1997) p.5843 ）。
【０００４】
図８は、従来のＧａＮを用いたＭＩＳＦＥＴの一例を表すものである（Electron Lett., 34 (1998) p.592 参照）。このＭＩＳＦＥＴは、例えば、サファイアよりなる基板１０１の上にＧａＮよりなるバッファ層１０２，不純物を添加していないアルミニウムガリウムナイトライド（undope−ＡｌＧａＮ；undope−は不純物を添加していないことを表す）よりなる下地層１０３およびｎ型ＧａＮよりなるチャネル層としての電子走行層１０４が順次積層され、電子走行層１０４の上にはアルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１０５を介して制御電極としてのゲート電極１０６が形成された構造を有している。電子走行層１０４の上には、また、ｎ型ＧａＮよりそれぞれなるソース領域１０７およびドレイン領域１０８がゲート電極１０６を間に挟むように形成されており、それぞれに対応してソース電極１０９およびドレイン電極１１０がそれぞれ設けられている。これらソース電極１０９およびドレイン電極１１０はソース領域１０７およびドレイン領域１０８とそれぞれオーミック接触しており、ゲート電極１０６は絶縁膜１０５と非オーミック接触状態となっている。
【０００５】
このような構成を有するＭＩＳＦＥＴは、化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる絶縁膜１０５をゲート電極１０６と電子走行層１０４との間に有しているので、Ｓｉ系の金属−酸化膜−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転層をチャネルとして動作させることが可能であり、入力振幅を大きくとることができるものと期待されていた（J.Appl.Phys.; 82 (1997) p.5843参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＡｌＮよりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴでは、ゲート電極１０６に電圧を印加すると電荷が絶縁膜１０５を通過してしまい、ゲート電極１０６と電子走行層１０４との間のリーク電流を少なく押さえることが難しいという問題があった。そのため、ＭＩＳＦＥＴが有する本来の性能を十分に得ることができなかった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、絶縁膜を通過するリーク電流を少なくすることができる半導体素子およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下であり、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下であり、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下のものである。
【００１１】
本発明による他の半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは非晶質よりなるものである。
【００１２】
本発明による半導体素子の製造方法は、チャネル層に対応して制御電極を設けると共に、チャネル層をＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体により形成するものであって、サファイア基板のｃ面上において、チャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜をＭＯＣＶＤ法により形成すると共に、絶縁膜のうちの少なくとも１つを７５０℃以下の温度で形成するものである。
【００１３】
本発明による半導体素子では、絶縁膜のうちの少なくとも１つが、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下とされ、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下とされ、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下とされているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１６】
本発明による他の半導体素子では、絶縁膜のうちの少なくとも１つが非晶質により構成されているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１７】
本発明による半導体素子の製造方法では、サファイア基板のｃ面上においてチャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜がＭＯＣＶＤ法により形成される。その際、絶縁膜のうちの少なくとも１つは７５０℃以下の温度で形成される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体素子であるＦＥＴの断面構成を表すものである。このＦＥＴは、例えば、基板１１の一面に、バッファ層１２を介して下地層１３，電子供給層１４およびチャネル層としての電子走行層１５が順次積層された構成を有している。
【００２０】
基板１１は例えばサファイアにより構成されており、バッファ層１２などは基板１１のｃ面すなわち劈開（０００１）面に形成されている。バッファ層１２は、例えば、厚さが５０ｎｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎにより構成されている。このバッファ層１２は非晶質に近い結晶よりなり、下地層１３を成長させる際の核となる核形成層（nucleation layer）ともいわれるものである。
【００２１】
下地層１３は、例えば、厚さが２μｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。電子供給層１４は、例えば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。この電子供給層１４の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。電子走行層１５は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型ＧａＮの結晶により構成されている。この電子走行層１５の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。
【００２３】
電子走行層１５の基板１１と反対側には、例えば、絶縁膜１６を介して制御電極としてのゲート電極１７が形成されている。この絶縁膜１６は、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。なお、絶縁膜１６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましい。アルミニウムの組成比が高いほど絶縁障壁が大きくなると共に、格子不整合が緩和していない場合にはピエゾ効果による界面の二次元電子生成量が多くなるからである。従って、絶縁膜１６はＡｌＮにより構成される方がより好ましい。
【００２４】
絶縁膜１６は、また、電子走行層１５の側からゲート電極１７の側に向かって成長された複数の柱状結晶により構成されている。これら各柱状結晶は、電子走行層１５の側において全体または一部が一体となり単結晶となっている場合もある。一方、ゲート電極１７の側においては、各柱状結晶塊の間に間隙が存在している。ゲート電極１７の側の表面において各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜１６の膜厚の８０％以下であり、その平均深さは膜厚の３５％以下となっている。また、ゲート絶縁膜１７の側の表面における各柱状結晶塊の平均直径は４０ｎｍ以下となっている。この絶縁膜１６は、このような各柱状結晶塊の間に存在する間隙の深さおよび各柱状結晶塊の平均直径を有することにより、通過するリーク電流を抑制することができるようになっている。
【００２５】
なお、より効果的にリーク電流を抑制するには、各柱状結晶塊の間に存在する間隙の最大深さは膜厚の６５％以下であることが好ましく、平均深さは３０％以下であることが好ましい。また、各柱状結晶塊の平均直径は２８ｎｍ以下であることが好ましい。ちなみに、ここにおいて、各柱状結晶塊の間に存在する間隙の深さというのは、ゲート電極１７側の表面の平均位置からの深さのことである。
また、各柱状結晶塊の直径というのは、ゲート電極１７側の表面の平均位置における各柱状結晶塊の直径のことであり、例えば、走査型プローブ顕微鏡をタッピングモードで用い、表面の凹凸形状を測定し、その測定画像の結晶塊の大きさを統計的に処理することにより求められる。更に、絶縁膜１６の膜厚は、電子走行層１５側の表面の平均位置からゲート電極１７側の表面の平均位置までの厚さのことである。
【００２６】
ゲート電極１７は、例えば、絶縁膜１６の側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積層した構成を有しており、絶縁膜１６とは非オーミック接触状態となっている。
【００２７】
電子走行層１５の基板１１と反対側には、また、例えば、ゲート電極１７を間に挟むように絶縁膜１６を介してソース電極１８とドレイン電極１９とが離間してそれぞれ設けられている。但し、これらソース電極１８およびドレイン電極１９は電子走行層１５に直接設けられていてもよい。ソース電極１８およびドレイン電極１９は、例えば、絶縁膜１６の側からチタン（Ｔｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を順次積層して加熱処理により合金化した構造をそれぞれ有している。これらソース電極１８およびドレイン電極１９は、電子走行層１５とそれぞれオーミック接触している。
【００２８】
このような構成を有するＦＥＴは、次のようにして製造することができる。
【００２９】
まず、例えば、サファイアよりなるｃ面の基板１１を用意し、水素（Ｈ2 ）ガス雰囲気中において１０５０℃でクリーニングする。次いで、基板１１の一面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により温度を５５０℃に下げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなるバッファ層１２を成長させる。続いて、このバッファ層１２の上に、例えば、同じくＭＯＣＶＤ法により温度を９９０℃に上げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなる下地層１３，ｎ型Ａｌ0.15Ｇａ0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりなる電子走行層１５を順次成長させる。
【００３０】
そののち、電子走行層１５の上に、例えば、同じくＭＯＣＶＤ法により温度を５５０℃以上９００℃以下の範囲内に下げて原料ガスを供給しつつ、undope−ＡｌＮあるいはundope−ＡｌＧａＮよりなる絶縁膜１６を成長させる。その際、成膜温度は絶縁膜１６の結晶状態に大きな影響を与える。例えば、成膜温度を低くするほど絶縁膜１６の各柱状結晶塊の平均直径は小さくなり、各柱状結晶塊の間に存在する間隙の深さは浅くなる。ここでは、５５０℃以上９００℃以下の範囲内の温度で絶縁膜１６を成長させることにより、上述した構造を有する絶縁膜１６が形成される。
【００３１】
すなわち、ゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下の絶縁膜１６が形成される。
また、絶縁膜の成膜温度をより低くすれば、各柱状結晶塊の間に存在する間隙の深さがより浅くなり、各柱状結晶塊の平均粒径がより小さくなるので好ましい。
例えば、絶縁膜１６の成膜温度を７５０℃以下とすれば、各柱状結晶塊の間に存在する間隙の最大深さが膜厚の６５％以下であり、平均深さが膜厚の３０％以下であり、各柱状結晶塊の平均直径が２８ｎｍ以下の絶縁膜１６が形成される。
【００３２】
なお、ＭＯＣＶＤにおける原料ガスには、例えば、ガリウムの原料としてトリメチルガリウム（Ｇａ（ＣＨ3 ）3 ；ＴＭＧ），アルミニウムの原料としてトリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ；ＴＭＡ），窒素の原料としてアンモニア（ＮＨ3 ）およびｎ型不純物の原料としてシラン（ＳｉＨ4 ）をそれぞれ用いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニアが０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共に、キャリアガスとして例えば８リットル／ｍｉｎの水素ガスと８リットル／ｍｉｎの窒素（Ｎ2 ）ガスを流す。成長圧力は例えば２５０Ｔｏｒｒである。
【００３３】
このようにして絶縁膜１６を成長させたのち、この絶縁膜１６の上に、ソース電極１８およびドレイン電極１９の各形成領域にそれぞれ対応してチタン層，アルミニウム層，白金層および金層を順次蒸着し、熱処理により合金化を行ってソース電極１８およびドレイン電極１９をそれぞれ形成する。そののち、ソース電極１８とドレイン電極１９との間の絶縁膜１６の上に、例えば、ニッケル層および金層を順次蒸着してゲート電極１７を形成する。これにより、図１に示したＦＥＴが形成される。
【００３４】
このＦＥＴは、次のように動作する。
【００３５】
このＦＥＴでは、デプレッションモードなので、ゲート電極１７に負の電圧を印加すると電子走行層１５内に空乏層が形成され、ソース電極１８とドレイン電極１９との間に流れるドレイン電流が減る。ここでは、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下とされ、平均深さが膜厚の３５％以下とされ、表面における各柱状結晶塊の平均直径が４０ｎｍ以下とされているので、絶縁膜１６を通過するリーク電流が抑制される。
【００３６】
なお、ここで具体的な実験結果を示し、このＦＥＴの作用について更に説明する。
【００３７】
まず、実施例１として、厚さ６ｎｍのundope−ＡｌＮよりなる絶縁膜１６を成膜温度８００℃で成長させ、上述のＦＥＴを作成した。なお、絶縁膜１６を成膜したのち、ゲート電極１７の側の表面状態を走査型プローブ顕微鏡により測定した。その測定結果の一部を図２に示す。図２において曲線Ａは絶縁膜１６のゲート電極１７側の表面における一方向の高低変化すなわち表面状態を表しており、直線Ｂはその表面の平均位置を表している。ちなみに、図２において横軸は絶縁膜１６のゲート電極１７側の表面に対して平行な方向の距離であり、縦軸は絶縁膜１６のゲート電極１７側の表面に対して垂直な方向の高さである。図２から、この絶縁膜１６はゲート電極１７側の表面において各柱状結晶塊の間に間隙を有していることが分かる。この測定結果に基づき、各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径をそれぞれ求めた。それらの結果を表１にそれぞれ示す。表１に示したように、間隙の最大深さは膜厚の７２％、間隙の平均深さは膜厚の３３％、平均直径は３０ｎｍであった。
【００３８】
【表１】
次いで、作成したＦＥＴについて、ソース電極１８およびドレイン電極１９を共に０Ｖにした状態で、ゲート電極１７の電圧を−１Ｖ〜１Ｖまで変化させ、ゲート電流を測定した。その結果を図３に示す。
【００４０】
また、実施例２として、絶縁膜１６の成膜温度を７００℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図４に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５８％、間隙の平均深さは膜厚の２７％、平均直径は２５ｎｍであった。
【００４１】
更に、実施例３として、絶縁膜１６の成膜温度を６５０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図５に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５０％、間隙の平均深さは膜厚の２３％、平均直径は１５ｎｍであった。
【００４２】
加えて、比較例として、絶縁膜の成膜温度を９９０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜の特性およびゲート電流を調べた。絶縁膜の表面状態の一部を図６に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の８３％、間隙の平均深さは膜厚の３７％、平均直径は５０ｎｍであった。
【００４３】
ここで、図３において各実施例および比較例を比較してみると、実施例３よりも実施例２、実施例２よりも実施例１、実施例１よりも比較例の方がそれぞれゲート電流の絶対値が大きく、絶縁膜１６を通過するリーク電流が多いことが分かる。また、ゲート電流の絶対値は比較例において特に大きくなっていることも分かる。
【００４４】
すなわち、絶縁膜１６の各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とすることによりリーク電流を抑制できることが分かり、より効果的には６５％以下が好ましいことが分かる。また、絶縁膜１６の各柱状結晶塊の間に存在する間隙の平均深さを膜厚の３５％以下とすることによりリーク電流を抑制できることが分かり、より効果的には３０％以下が好ましいことが分かる。更に、絶縁膜１６の各柱状結晶塊の平均直径を４０ｎｍ以下とすることによりリーク電流を抑制できることが分かり、より効果的には２８ｎｍ以下が好ましいことが分かる。
【００４５】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、またはゲート電極１７側の表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、絶縁膜１６の信頼性を高めることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。よって、ゲート電極１７に大きなゲート電圧を印加することができ、反転層の形成などの本来ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997) p.5843参照）を十分に得ることができる。
【００４６】
また、各柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とするようにし、または平均深さを膜厚の３０％以下とするようにし、または各柱状結晶塊の平均直径を２８ｎｍ以下とするようにすれば、より効果的にリーク電流の発生を抑制することができる。
【００４７】
更に、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。なお、絶縁膜１６を７５０℃以下の温度で成長させるようにすれば、よりリーク電流の発生を抑制できる半導体素子を得ることができる。
【００４８】
（第２の実施の形態）
図７は本発明の第２の実施の形態に係るＦＥＴの断面構成を表すものである。
このＦＥＴは、電子走行層１５と絶縁層１６との間に他の絶縁層２６を更に備えたことを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４９】
絶縁層２６は、絶縁膜１６と同様に、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。絶縁膜２６についても、絶縁膜１６と同様に、窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましく、ＡｌＮにより構成される方がより好ましい。
【００５０】
この絶縁膜２６は、また、絶縁膜１６と同様に、電子走行層１５の側から絶縁膜１６の側に向かって成長された複数の柱状結晶により構成されている。各柱状結晶は、絶縁膜１６と同様に、電子走行層１５の側において全部または一部が一体となっている場合があり、絶縁層１６の側において各柱状結晶塊の間に間隙を有している。但し、絶縁層１６に比べて、絶縁層１６の側の表面において各柱状結晶塊の間に存在する間隙の最大深さおよび平均深さは共に深く、各柱状結晶塊の平均直径は大きくなっている。なお、各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜２６の膜厚の８０％以下でもそれよりも大きくてもよく、平均深さは膜厚の３５％以下でもそれよりも大きくてもよく、各柱状結晶塊の平均直径は４０ｎｍ以下でもそれよりも大きくてもよい。
【００５１】
すなわち、このＦＥＴは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を有しており、絶縁膜１６，２６のうちの少なくとも一方は、表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下のものである。
【００５２】
このような構成を有するＦＥＴは、絶縁膜２６を絶縁膜１６の成膜温度よりも高い温度で成長させることを除き、第１の実施の形態と同様にして製造することができる。また、このＦＥＴは、第１の実施の形態と同様に作用する。
【００５３】
このように本実施の形態に係る半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる複数の絶縁膜１６，２６を有すると共に、絶縁膜１６，２６のうちの少なくとも一方については表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、第１の実施の形態と同様に、絶縁膜１６，２６を通過するリーク電流の発生を抑制することができる。
【００５４】
また、本実施の形態に係る半導体に係る半導体素子の製造方法によれば、絶縁膜１６，２６のうちの少なくとも一方を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、第１の実施の形態と同様に、容易に本実施の形態に係る半導体素子を製造することができ、本実施の形態に係る半導体素子を実現することができる。
【００５５】
なお、ここでは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を設ける場合について説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる３以上の絶縁膜を設けるようにしてもよい。その場合も、３以上の絶縁膜のうちの少なくとも１つについては表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とすれば、同様の効果を得ることができる。
【００５６】
（第３の実施の形態）
本実施の形態に係るＦＥＴは、絶縁膜１６が非晶質（アモルファス）よりなることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、対応する構成要素には同一の符号を付し、図１を参照して、同一部分についての詳細な説明を省略する。
【００５７】
すなわち、このＦＥＴでは、絶縁膜１６が非晶質により構成されているので、第１の実施の形態において説明したような各柱状結晶塊の間の隙間が存在せず、絶縁膜１６を通過するリーク電流を抑制することができるようになっている。このような構成を有するＦＥＴは、絶縁膜１６を例えば５５０℃以下の範囲内の温度で成膜させることを除き、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用する。
【００５８】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６を非晶質により構成するようにしたので、第１の実施の形態と同様に、絶縁膜１６の信頼性を高くすることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。
【００５９】
また、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以下の範囲内の温度で成膜させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。
【００６０】
なお、ここでは詳細に説明しないが、第２の実施の形態と同様に、電子走行層１５と絶縁膜１６との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の他の絶縁膜を設けるようにしてもよい。他の絶縁膜は、非晶質でも結晶でもよい。
【００６１】
以上、各実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。例えば、上記第１および第２の実施の形態では、絶縁膜１６の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、かつ平均深さが膜厚の３５％以下であり、かつ表面における各柱状結晶塊の平均直径が４０ｎｍ以下である場合について説明したが、本発明はこれらのうちの少なくとも１つを充足していればよい。
【００６２】
また、上記各実施の形態では、基板１１に積層したバッファ層１２，下地層１３，電子供給層１４および電子走行層１５をそれぞれ構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６３】
更に、上記各実施の形態では、絶縁膜１６，２６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体により構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくともアルミニウムと、窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６４】
加えて、上記各実施の形態では、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の絶縁膜１６，２６を有する場合について説明したが、二酸化ケイ素（ＳｉＯ2 ），窒化ケイ素（Ｓｉ3 Ｎ4 ）または酸化アルミニウム（Ａｌ2 Ｏ3 ）などの他の絶縁材料よりなる絶縁膜を更に有していてもよい。
【００６５】
更にまた、上記各実施の形態では、ＦＥＴの構成について具体的に例を挙げて説明したが、本発明は、他の構成を有するＦＥＴについても同様に適用される。
例えば、上記各実施の形態では、デプレッションモードの場合について具体的に説明したが、本発明は、エンハンスメントモードの場合についても同様に適用される。その場合、ゲート電極１７に正の電圧を加えると電子走行層１５内に電荷が誘起されてドレイン電流が流れることを除き、または電子走行層１５と絶縁膜１６，２６との界面の電子走行層１５側内に電荷が誘起され反転層が形成されてドレイン電流が流れることを除き、デプレッションモードと同様である。
【００６６】
また、上記各実施の形態では、チャネル層を電子の通路である電子走行層１５とする場合について説明したが、チャネル層が正孔の通路となるように構成してもよい。この場合も、デプレッションモードおよびエンハンスメントモードのいずれでもよい。
【００６７】
加えてまた、上記各実施の形態では、半導体素子としてＦＥＴを具体的に説明したが、本発明は、チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりなり、チャネル層と制御電極との間に絶縁膜を有する半導体素子について広く適用される。
【００６８】
更にまた、上記各実施の形態では、バッファ層１２，下地層１３，電子供給層１４，電子走行層１５および絶縁膜１６，２６をＭＯＣＶＤ法によりそれぞれエピタキシャル成長させるようにしたが、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機金属分子線エピタキシー（Metal Organic Molecular Beam Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外のＣＶＤ法などの他の方法によりエピタキシャル成長させるようにしてもよい。
【００６９】
加えてまた、上記第３の実施の形態では、非晶質よりなる絶縁膜１６をＭＯＣＶＤ法によりエピタキシャル成長させるようにしたが、他の方法、例えばスパッタリングなどの物理的蒸着（Physical Vapor Deposition ；ＰＶＤ）法により形成するようにしてもよい。なお、上記第３の実施の形態では、非晶質よりなる絶縁膜１６を４８０℃以上の温度で成長させるようにしたが、例えばＰＶＤ法により形成する場合には特に限定はなく、４８０℃以下の温度でも形成することができる。
【００７０】
【発明の効果】
以上説明したように請求項１または請求項２に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つを、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなるようにし、その表面において柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とし、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さを膜厚の３０％以下とし、かつ、その表面における柱状結晶塊の平均直径を２８ｎｍ以下とするようにしたので、絶縁膜の信頼性を高めることができ、絶縁膜を通過するリーク電流の発生を抑制することができる。よって、制御電極に大きな電圧を印加することができ、例えば、反転層の形成などの本来ＭＩＳＦＥＴが有する性能を十分に得ることができるという効果を奏する。
【００７１】
また、請求項３または請求項４に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、少なくとも１つの絶縁膜を非晶質により構成するようにしたので、請求項１または請求項２に記載の半導体素子と同様の効果を奏する。
【００７２】
更に、請求項５に記載の半導体素子の製造方法によれば、少なくとも１つの絶縁膜を７５０℃以下の温度で形成するようにしたので、本発明の半導体素子を容易に製造することができ、本発明の半導体素子を容易に実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＥＴの構成を表す断面図である。
【図２】実施例１における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図３】各実施例および比較例におけるゲート電流とゲート電圧との関係を表す特性図である。
【図４】実施例２における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図５】実施例３における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図６】比較例における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図７】本発明の第２の実施の形態に係るＦＥＴの構成を表す断面図である。
【図８】従来のＦＥＴの一構成例を表す断面図である。
【符号の説明】
１１，１０１…基板、１２，１０２…バッファ層、１３，１０３…下地層、１４…電子供給層、１５，１０４…電子走行層（チャネル層）、１６，２６，１０５…絶縁膜、１７，１０６…ゲート電極（制御電極）、１８，１０９…ソース電極、１９，１１０…ドレイン電極、１０７…ソース領域、１０８…ドレイン領域
Claims (5)
- チャネル層に対応して制御電極が設けられると共に、前記チャネル層はＩＩＩ族元素であるガリウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素子であって、
前記チャネル層と前記制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、
前記絶縁膜のうちの少なくとも１つは、前記チャネル層の側から前記制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下であり、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下であり、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下である
半導体素子。 - 前記絶縁膜は、ＡｌＮおよびＡｌＧａＮのうちの少なくとも一方よりなる
請求項１記載の半導体素子。 - チャネル層に対応して制御電極が設けられると共に、前記チャネル層はＩＩＩ族元素であるガリウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素子であって、
前記チャネル層と前記制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、前記絶縁膜のうちの少なくとも１つは非晶質よりなる
半導体素子。 - 前記絶縁膜は、ＡｌＮおよびＡｌＧａＮのうちの少なくとも一方よりなる
請求項３記載の半導体素子。 - チャネル層に対応して制御電極を設けると共に、チャネル層をＩＩＩ族元素であるガリウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体により形成する半導体素子の製造方法であって、
サファイア基板のｃ面上において、チャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜をＭＯＣＶＤ法により形成すると共に、前記絶縁膜のうちの少なくとも１つを７５０℃以下の温度で形成する
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09475599A JP4577460B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09475599A JP4577460B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294768A JP2000294768A (ja) | 2000-10-20 |
| JP4577460B2 true JP4577460B2 (ja) | 2010-11-10 |
Family
ID=14118932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09475599A Expired - Fee Related JP4577460B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4577460B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3393602B2 (ja) * | 2000-01-13 | 2003-04-07 | 松下電器産業株式会社 | 半導体装置 |
| WO2003032397A2 (en) * | 2001-07-24 | 2003-04-17 | Cree, Inc. | INSULTING GATE AlGaN/GaN HEMT |
| JP4023121B2 (ja) * | 2001-09-06 | 2007-12-19 | 豊田合成株式会社 | ｎ型電極、ＩＩＩ族窒化物系化合物半導体素子、ｎ型電極の製造方法、及びＩＩＩ族窒化物系化合物半導体素子の製造方法 |
| JP2004006461A (ja) * | 2002-05-31 | 2004-01-08 | Nec Corp | 半導体装置 |
| JP3661061B2 (ja) | 2002-10-09 | 2005-06-15 | 松下電器産業株式会社 | プラズマ振動スイッチング素子 |
| JP4869564B2 (ja) * | 2003-11-28 | 2012-02-08 | 新日本無線株式会社 | 窒化物半導体装置及びその製造方法 |
| JP4869563B2 (ja) * | 2004-04-21 | 2012-02-08 | 新日本無線株式会社 | 窒化物半導体装置及びその製造方法 |
| WO2006001369A1 (ja) | 2004-06-24 | 2006-01-05 | Nec Corporation | 半導体装置 |
| JP5248743B2 (ja) * | 2004-06-30 | 2013-07-31 | アイメック | 半導体装置および半導体装置の製造方法 |
| JP2006080341A (ja) * | 2004-09-10 | 2006-03-23 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP4869576B2 (ja) * | 2004-09-29 | 2012-02-08 | 新日本無線株式会社 | 窒化物半導体装置及びその製造方法 |
| JP4765301B2 (ja) * | 2004-11-25 | 2011-09-07 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP2006269534A (ja) * | 2005-03-22 | 2006-10-05 | Eudyna Devices Inc | 半導体装置及びその製造方法、その半導体装置製造用基板及びその製造方法並びにその半導体成長用基板 |
| JP2007066963A (ja) * | 2005-08-29 | 2007-03-15 | New Japan Radio Co Ltd | 窒化物半導体装置 |
| JP2009509343A (ja) * | 2005-09-16 | 2009-03-05 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Ｎ極窒化アルミニウムガリウム／窒化ガリウムエンハンスメントモード電界効果トランジスタ |
| US7399692B2 (en) * | 2005-10-03 | 2008-07-15 | International Rectifier Corporation | III-nitride semiconductor fabrication |
| US8039412B2 (en) * | 2005-12-20 | 2011-10-18 | Momentive Performance Materials Inc. | Crystalline composition, device, and associated method |
| JPWO2009081584A1 (ja) * | 2007-12-26 | 2011-05-06 | 日本電気株式会社 | 半導体装置 |
| CN101971308B (zh) | 2008-03-12 | 2012-12-12 | 日本电气株式会社 | 半导体器件 |
| JP5581471B2 (ja) * | 2008-07-09 | 2014-09-03 | 中部電力株式会社 | 半導体装置およびその製造方法 |
| JP2010021232A (ja) * | 2008-07-09 | 2010-01-28 | Chubu Electric Power Co Inc | 半導体装置およびその製造方法 |
| JP5431756B2 (ja) * | 2009-03-18 | 2014-03-05 | 株式会社豊田中央研究所 | Ｉｉｉ族窒化物半導体からなる半導体装置 |
| WO2012014675A1 (ja) * | 2010-07-29 | 2012-02-02 | 日本碍子株式会社 | 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法 |
| EP2720257A4 (en) | 2012-08-10 | 2015-09-23 | Ngk Insulators Ltd | SEMICONDUCTOR DEVICE, HEMT DEVICE AND METHOD FOR PRODUCING THE SEMICONDUCTOR DEVICE |
| CN108054097B (zh) * | 2017-12-13 | 2020-12-18 | 英诺赛科（珠海）科技有限公司 | GaN半导体器件及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261052A (ja) * | 1998-03-09 | 1999-09-24 | Furukawa Electric Co Ltd:The | 高移動度トランジスタ |
-
1999
- 1999-04-01 JP JP09475599A patent/JP4577460B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11261052A (ja) * | 1998-03-09 | 1999-09-24 | Furukawa Electric Co Ltd:The | 高移動度トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294768A (ja) | 2000-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4577460B2 (ja) | 半導体素子およびその製造方法 | |
| JP4224737B2 (ja) | 半導体素子 | |
| US7595544B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7253454B2 (en) | High electron mobility transistor | |
| US7544963B2 (en) | Binary group III-nitride based high electron mobility transistors | |
| JP4744109B2 (ja) | 半導体装置とその製造方法 | |
| JP5580602B2 (ja) | デプレッションモードＧａＮベースＦＥＴを使用したカスコード回路 | |
| US8410525B2 (en) | Compound semiconductor substrate and device therewith | |
| US8569800B2 (en) | Field effect transistor | |
| CN103066103B (zh) | 硅衬底上的iii族氮化物的衬底击穿电压改进方法 | |
| US8378388B2 (en) | Semiconductor device having a GaN-based semiconductor layer doped with Fe | |
| US20120299060A1 (en) | Nitride semiconductor device and manufacturing method thereof | |
| US8878249B2 (en) | Method for heteroepitaxial growth of high channel conductivity and high breakdown voltage nitrogen polar high electron mobility transistors | |
| US20130240901A1 (en) | Nitride semiconductor device | |
| US20070272945A1 (en) | Field-effect transistor | |
| JPH10223901A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP2008091595A (ja) | 半導体装置およびその製造方法 | |
| JP2006303475A (ja) | 電界効果トランジスタ | |
| US20050236646A1 (en) | Nitride semiconductor device and manufacturing method thereof | |
| JP3753068B2 (ja) | 電界効果トランジスタ用エピタキシャルウェハの製造方法 | |
| JP7257498B2 (ja) | 窒化物半導体装置 | |
| JP5223201B2 (ja) | 電界効果トランジスタ | |
| US7554132B2 (en) | Electronic device containing group-III element based nitride semiconductors | |
| JP2006114655A (ja) | 半導体エピタキシャルウェハ及び電界効果トランジスタ | |
| CN100470835C (zh) | 含有ⅲ族元素基氮化物半导体的电子器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100728 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100810 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |