JP4576652B2

JP4576652B2 - 液晶表示装置

Info

Publication number: JP4576652B2
Application number: JP36723599A
Authority: JP
Inventors: 敏一前川; 義晴仲島; 真太郎森田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-18
Filing date: 1999-12-24
Publication date: 2010-11-10
Anticipated expiration: 2019-12-24
Also published as: US20030117354A1; EP1030288B1; JP2000305504A; EP1030288A3; US6509894B1; EP1030288A1; KR20000058088A; KR100648139B1

Description

【０００１】
【発明の属する技術分野】
本発明は、負又は正の電源電圧を発生する電源発生回路を備えたアクティブマトリクス型液晶表示装置（ＬＣＤ；Liquid Crystal Display）、特にいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置の低電圧化、高コントラスト化等の高性能、高画質化への要求が高まっている。一般に、高コントラスト化と低電圧化とは相反する要求である。すなわち、コントラストを高めるには、液晶表示装置へ入力するビデオ信号の振幅を大きくする必要があり、その結果、液晶表示装置の駆動電圧は高くなり、低電圧化できないことになる。その逆に、低電圧化するためには、ビデオ信号の振幅を低減することとなり、その結果、コントラストは低下する方向になる（図２３（Ａ），（Ｂ）を参照）。
【０００３】
そこで、低電圧化、高コントラスト化の双方を同時に満足させるには、ビデオ信号の低電圧側（ＶＬ）を可能な限り下げ（即ち、グランド側に近づけ）、併せてビデオ信号の中心値（ＶＣ）も下げ、ビデオ信号のダイナミックレンジを上げながら、ビデオ信号の高電圧側（ＶＨ）を下げる方式を採る必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、この方式を採ると、図２４に示す画素の等価回路において、ビデオ信号の高電圧側（ＶＨ）を保持した画素トランジスタ１０１の閾値Ｖｔｈがデプレッションに寄っていると、スキャンライン（ゲートライン）１０２が０Ｖで、ソースライン１０３が低レベル（以下、“Ｌ”レベルと記す）のときに、図２５に示すように、画素トランジスタ１０１がリークして輝点となるいわゆるリーク性輝点を生じるおそれがある。画素トランジスタ１０１の特性例を図２６に示す。
【０００５】
したがって、これまでは、上述した方式が採れず、高コントラスト化か低電圧化かの二者択一の選択をケースバイケースで行っていた。ただし、スキャンライン１０２の“Ｌ”レベルをマイナスに設定できれば、このリーク性輝点に対するマージンは十分にとれることがわかっている。しかしながら、そのためには、スキャンライン１０２の“Ｌ”レベルをマイナスに設定する負電源発生回路を用意する必要がある。従来は、構成上、この負電源発生回路をパネル外部に設けざるを得なかったため、セット設計に負担を生じせしめる結果となっていた。
【０００６】
また、点順次走査方式の液晶表示装置の場合には、水平走査における走査開始側（例えば、パネルの左側）と走査終了側（例えば、パネルの右側）では画素への書き込み時間が異なる。すなわち、パネルの左側では１Ｈ（約６３μsec)程度の書き込み時間であるのに対して、パネルの右側では書き込みが終わって直ぐにゲート選択パルスが消滅するために数μsec（例えば、５μsec）程度の書き込み時間となる。
【０００７】
このように、点順次走査方式の液晶表示装置では、パネルの左側と右側とで書き込み時間が違うことから、画素トランジスタ１０１として特性の悪いトランジスタを用いた場合には、パネルの右側では書き込み時間が短いことから、画素トランジスタ１０１が十分にオンしきれず、書き込み不足が発生するため、パネルの左側と右側で輝度差が発生し、画質が悪化するという課題もある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、簡単な構成で電源電圧を発生し得る電源発生回路およびその発生方法、ならびにパネル外部に電源発生回路を設けることなく、入力信号のダイナミックレンジを拡大できるとともに、良好な画質を得ることが可能な液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明による電源発生回路は、入力クロックに対して逆相のクロックの高レベル側又は低レベル側をグランドレベル以下の基準電位レベル又は正の基準電位レベルでクランプする第１のクランプ手段と、入力クロックに対して正相のクロックの高レベル側又は低レベル側をグランドレベル以下の基準電位レベル又は正の基準電位レベルでクランプする第２のクランプ手段と、第１のクランプ手段のクランプ出力の高レベル側又は低レベル側で、第２のクランプ手段のクランプ出力の低レベル側又は高レベル側をサンプリングするサンプリング手段とを備えた構成となっている。そして、この電源発生回路は、駆動回路一体型の液晶表示装置において、そのパネル（基板）上に形成されて用いられる。
【００１０】
上記構成の電源発生回路および液晶表示装置において、入力クロックに対して正相および逆相のクロックの高レベル側又は低レベル側をグランドレベル以下の基準電位レベル又は正の基準電位レベルでクランプし、そのクランプした正相側のクロックの低レベル側又は高レベル側を、クランプした逆相側のクロックの高レベル側又は低レベル側でサンプリングすることで、クロックの高レベル側をクランプした場合には基準電位レベルの負電源電圧が、クロックの低レベル側をクランプした場合には電源電圧レベルよりも基準電位レベルだけ高い正電源電圧が生成される。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【００１２】
図１において、画素１１が２次元マトリクス状に配置されて有効画素領域１２を構成している。この有効画素領域１２において、画素１１は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）１３と、この薄膜トランジスタ１３のドレイン電極に画素電極が接続された液晶セル１４と、薄膜トランジスタ１３のドレイン電極に一方の電極が接続された補助容量１５とから構成されている。
【００１３】
この画素構造において、各画素１１の薄膜トランジスタ１３は、そのゲート電極がゲートライン（スキャンライン）１６に接続され、かつそのソース電極がソースライン（信号ライン）１７に接続されている。また、液晶セル１４の対向電極および補助容量１５の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモンライン１８に接続されている。
【００１４】
有効画素領域１２の例えば上側には水平ドライバ１９が配され、また例えば左側には垂直ドライバ（スキャンドライバ）２０が配されている。水平ドライバ１９は、水平クロックＨＣＫなどのタイミング信号に基づいて動作し、入力ビデオ信号Video Sig.に基づいて各画素１１への実データの書き込みを点順次で行う。
垂直ドライバ２０は、垂直クロックＶＣＫなどのタイミング信号に基づいて動作し、各画素１１を行単位で順次駆動する。
【００１５】
水平ドライバ１９および垂直ドライバ２０は、ポリシリコン薄膜トランジスタを用いて有効画素領域１２と共にガラス基板（以下、ＬＣＤパネルと称す）２１上に一体形成されている。これにより、水平ドライバ１９や垂直ドライバ２０を含む駆動回路が有効画素領域１２と共にＬＣＤパネル２１上に一体形成された駆動回路一体型液晶表示装置が構成される。本実施形態ではさらに、ＬＣＤパネル２１上に負電源発生回路（電源発生回路）２２がポリシリコン薄膜トランジスタを用いて一体形成されている。
【００１６】
この負電源発生回路２２は、発生する負電源電圧を駆動回路、例えば垂直ドライバ２０に供給するために内蔵されたものであり、垂直ドライバ２０に入力される垂直クロックＶＣＫよりも早い（周波数が高い）クロック、例えば水平ドライバ１９に入力される水平クロックＨＣＫを入力とし、この水平クロックＨＣＫに基づいて負電源電圧を発生し、これを垂直ドライバ２０の出力段における第２の負側電源ラインに供給する。負電源発生回路２２の入力クロックとしては、水平ドライバ１９に入力されるタイミングクロックに限らず、負電源用に別途供給されるクロックを用いるようにしても良い。
【００１７】
図２は、第１実施形態に係るアクティブマトリクス型液晶表示装置の垂直ドライバ２０を構成するシフトレジスタの構成の一例を示すブロック図であり、シフトレジスタのある転送段およびその出力段の構成を示している。
【００１８】
図２において、ｎ段目の転送段（レジスタ）２３は、正側電源ｖｄｄと第１の負側電源ｖｓｓ１（本例では、グランド）を駆動電圧とし、前段（ｎ−１）から与えられるシフトパルスＶｎ−１をシフトして得られるシフトパルスＶｎを次段（ｎ＋１）へ与えるとともに、これに同期して互いに逆相のスキャンパルスｖａ，ｖａｘを出力する。このスキャンパルスｖａ，ｖａｘの振幅は、図３の波形図（ａ）から明らかなように、ｖｓｓ１〜ｖｄｄである。
【００１９】
スキャンパルスｖａ，ｖａｘは、レベルシフト回路２４に供給される。このレベルシフト回路２４は、正側電源ｖｄｄと先述した負電源発生回路２２で発生された第２の負側電源ｖｓｓ２（ｖｓｓ２＜ｖｓｓ１）を駆動電圧とし、図３の波形図（ｂ）に示すように、ｖｓｓ１〜ｖｄｄの振幅のスキャンパルスｖａ，ｖａｘをｖｓｓ２〜ｖｄｄの振幅のスキャンパルスｖｂにレベルシフト（レベル変換）する。このスキャンパルスｖｂは、正側電源ｖｄｄと負側電源ｖｓｓ２で動作するバッファ２５を介して有効画素領域１２（図１を参照）のｎ行目のゲートライン（スキャンライン）１６を駆動する。
【００２０】
図４に、レベルシフト回路２４の回路構成の一例を示す。このレベルシフト回路２４は、ＣＭＯＳラッチセル２６およびＣＭＯＳインバータ２７を有する構成となっている。
【００２１】
ＣＭＯＳラッチセル２６は、反転スキャンパルスｖａｘをゲート入力とし、ソースが正側電源ｖｄｄに接続されたＰチャネルＭＯＳ（以下、単にＰＭＯＳと記す）トランジスタＱｐ１１と、スキャンパルスｖａをゲート入力とし、ソースが正側電源ｖｄｄに接続されたＰＭＯＳトランジスタＱｐ１２と、ＰＭＯＳトランジスタＱｐ１１とドレインが共通接続されるとともに、ソースが第２の負側電源ｖｓｓ２に接続され、かつゲートがＰＭＯＳトランジスタＱｐ１２のドレインに接続されたＮチャネルＭＯＳ（以下、単にＮＭＯＳと記す）トランジスタＱｎ１１と、ＰＭＯＳトランジスタＱｐ１２とドレインが共通接続されるとともに、ソースが第２の負側電源ｖｓｓ２に接続され、かつゲートがＰＭＯＳトランジスタＱｐ１１のドレインに接続されたＮＭＯＳトランジスタＱｎ１２とから構成されている。
【００２２】
ＣＭＯＳインバータ２７は、ゲートがＣＭＯＳラッチセル２６の出力端、即ちＰＭＯＳトランジスタＱｐ１２とＮＭＯＳトランジスタＱｎ１２のドレイン共通接続点に接続され、ソースが正側電源ｖｄｄに接続されたＰＭＯＳトランジスタＱｐ１３と、このＰＭＯＳトランジスタＱｐ１３とゲートおよびドレインがそれぞれ共通に接続され、ソースが第２の負側電源ｖｓｓ２に接続されたＮＭＯＳトランジスタＱｎ１３とからなり、ＰＭＯＳトランジスタＱｐ１３およびＮＭＯＳトランジスタＱｎ１３のドレイン共通接続点から有効画素領域１２のゲートライン１６を駆動するスキャンパルスを導出する構成となっている。
【００２３】
上述したように、駆動回路一体型液晶表示装置において、負電源発生回路２２をＬＣＤパネル２１上に内蔵し、この負電源発生回路２２で発生した負電源電圧を垂直ドライバ２０に供給するようにしたことにより、ＬＣＤパネル２１の外部に負電源発生回路を設ける必要がないため、セット設計の負担を軽減できることになる。また、ＬＣＤパネル２１の電源電圧を上げることなく、入力信号のダイナミックレンジを拡大でき、しかも良好な画質（特にコントラスト）を得ることが可能となる。
【００２４】
図５は、負電源発生回路２２の構成例を示すブロック図である。本構成例に係る負電源発生回路２２は、入力クロックを反転し、さらに反転するインバータ３１，３２と、これらインバータ３１，３２の各反転出力の直流分をカットするコンデンサ３３，３４と、これらコンデンサ３３，３４の出力をグランドレベル以下の基準電位レベル（本例では、グランドレベル）でクランプするクランプ回路３５，３６と、クランプ回路３５（第１のクランプ手段）のクランプ出力に基づいてクランプ回路３６（第２のクランプ手段）のクランプ出力をサンプリングするサンプリングスイッチ３７（サンプリング手段）とを有し、回路出力端子３８から負電源電圧−ｖｄｄを導出する構成となっている。
【００２５】
次に、上記構成の負電源発生回路２２の回路動作について説明する。
【００２６】
この負電源発生回路２２には、０Ｖ〜ｖｄｄの振幅を持つクロック、例えば水平ドライバ１９（図１を参照）に入力される水平クロックＨＣＫが入力される。
この入力クロックは、インバータ３１で反転され、その後インバータ３２でさらに反転される。これらインバータ３１，３２の各反転クロック、即ち入力クロックに対して逆相のクロックおよび正相のクロックは、コンデンサ３３，３４を通過することによって直流成分がカットされる。
【００２７】
そして、コンデンサ３３，３４を経た各クロックは、クランプ回路３５，３６においてそれぞれ高レベル（以下、“Ｈ”レベルと記す）側が、グランドレベル以下の基準電位レベル、例えばグランドレベル（０Ｖ）でクランプされる。これにより、クランプ回路３５，３６の各クランプ出力は、図中の波形からも明らかなように、−ｖｄｄ〜０Ｖの振幅を持ちかつ互いに逆相の関係となる。そして、サンプリングスイッチ３７がクランプ回路３５のクランプ出力の“Ｈ”レベル、即ち０Ｖでオン状態となることで、クランプ回路３６のクランプ出力の低レベル（以下、“Ｌ”レベルと記す）側、即ち−ｖｄｄを出力する。これが負電源電圧−ｖｄｄとして回路出力端子３８から導出される。
【００２８】
図６は、クランプ回路３５，３６およびサンプリングスイッチ３７の第１具体例を示す回路図である。そして、図中、図５と同等部分には同一符号を付して示している。
【００２９】
クランプ回路３５は、コンデンサ３３の出力端とグランドとの間に接続され、そのゲートがコンデンサ３４の出力端に接続されたＰＭＯＳトランジスタＱｐ３１によって構成されている。クランプ回路３６は、コンデンサ３４の出力端とグランドとの間に接続され、そのゲートがコンデンサ３３の出力端に接続されたＰＭＯＳトランジスタＱｐ３２によって構成されている。サンプリングスイッチ３７は、コンデンサ３４の出力端と回路出力端子３８との間に接続され、そのゲートがコンデンサ３３の出力端に接続されたＮＭＯＳトランジスタＱｎ３１によって構成されている。
【００３０】
次に、上記構成のクランプ回路３５，３６およびサンプリングスイッチ３７の回路動作について説明する。
【００３１】
先ず、入力クロックに対して正相のクロックが“Ｌ”レベルのとき、この正相クロックがコンデンサ３４で直流カットされることで、コンデンサ３４の出力端（以下、ノードＢと称す）の電位が若干マイナス側に振れる。これにより、ＰＭＯＳトランジスタＱｐ３１がターンオンする。すると、ＰＭＯＳトランジスタＱｐ３１はコンデンサ３３の出力端（以下、ノードＡと称す）の電位をグランド側に引き始める。
【００３２】
ノードＡの電位がグランド側に引かれると、ＰＭＯＳトランジスタＱｐ３２もターンオンする。すると、ＰＭＯＳトランジスタＱｐ３２はノードＢの電位をマイナス側に引き始めてノードＢの電位をさらに下げる。ノードＢの電位が下がると、ノードＡの電位がさらにグランド側に寄ってくる。この動作の繰り返し、即ち正帰還により、ノードＡの“Ｈ”レベル（ｖｄｄレベル）が０Ｖでクランプされる。これにより、クランプ回路３５のクランプ出力は、−ｖｄｄ〜０Ｖの振幅を持つ入力クロックに対して逆相のクロックとなる。
【００３３】
一方、入力クロックに対して逆相のクロックが“Ｌ”レベルのとき、この逆相クロックがコンデンサ３３で直流カットされることで、ノードＡの電位が若干マイナス側に振れる。これにより、ＰＭＯＳトランジスタＱｐ３２がターンオンする。すると、ＰＭＯＳトランジスタＱｐ３２はノードＢの電位をグランド側に引き始める。
【００３４】
ノードＢの電位がグランド側に引かれると、ＰＭＯＳトランジスタＱｐ３１もターンオンする。すると、ＰＭＯＳトランジスタＱｐ３１はノードＡの電位をマイナス側に引き始めてノードＡの電位をさらに下げる。ノードＡの電位が下がると、ノードＢの電位がさらにグランド側に寄ってくる。この正帰還により、ノードＢの“Ｈ”レベルが０Ｖでクランプされる。これにより、クランプ回路３６のクランプ出力は、−ｖｄｄ〜０Ｖの振幅を持つ入力クロックに対して正相のクロックとなる。
【００３５】
そして、ノードＡの電位が“Ｈ”レベル、即ち０Ｖのときには、ＮＭＯＳトランジスタＱｎ３１がオン状態となるため、ノードＡのクランプ出力と逆相のノードＢのクランプ出力、即ち“Ｌ”レベル（−ｖｄｄ）が出力される。また、ノードＡの電位が“Ｌ”レベル、即ち−ｖｄｄのときには、ＮＭＯＳトランジスタＱｎ３１がオフ状態となるため、−ｖｄｄがそのまま保持される。
【００３６】
このように、クランプ回路３５，３６が相手側の入力クロックに基づいてクランプ動作を行う構成とすることで正帰還がかかるため、基準電位レベル（本例では、グランドレベル）で確実にクランプし、当該基準電位レベルの負電源電圧−ｖｄｄを発生することができる。
【００３７】
図７に、シミュレーション結果を示す。同図において、ｖ（ｙ）は入力クロックに対して正相のクロック、ｖ（ｚ）は入力クロックに対して正相のクロック、ｖ（ｘａ）は入力クロックに対して正相のクランプ出力、ｖ（ｘｂ）は入力クロックに対して逆相のクランプ出力、−ｖｄｄは負電源電圧の各波形をそれぞれ示している。
【００３８】
図８は、負電源発生回路２２の第１変形例を示す回路図であり、図中、図６と同等部分には同一符号を付して示している。この第１変形例においては、回路出力端子３８とグランドとの間に、定電圧化手段、例えばツェナーダイオード３９を接続した構成となっている。この第１変形例に係る負電源発生回路２２を駆動回路一体型液晶表示装置に搭載する場合には、図９に示すように、ツェナーダイオード３９はＬＣＤパネル２１の外部に外付けとなる。
【００３９】
このように、回路出力端子３８とグランドとの間にツェナーダイオード３９を接続することにより、負電源電圧−ｖｄｄの電圧値がツェナーダイオード３９のツェナー電圧で決まるため、当該ツェナー電圧を選定することによって所望の電圧値の負電源電圧−ｖｄｄを容易にかつ安定して得ることができることになる。
なお、定電圧化手段としては、ツェナーダイオードに限らず、バイポーラダイオード、ＭＯＳダイオードなどであっても良い。
【００４０】
図１０は、負電源発生回路２２の第２変形例を示す回路図であり、図中、図６と同等部分には同一符号を付して示している。この第２変形例に係る負電源発生回路２２では、インバータ３１，３２としてそれぞれＣＭＯＳインバータを用いた回路構成となっている。この回路構成の場合にも、基本的な回路動作は図６の場合と同じである。
【００４１】
図１１は、負電源発生回路２２の第３変形例を示す回路図であり、図中、図１０と同等部分には同一符号を付して示している。この第３変形例に係る負電源発生回路２２では、インバータ３１，３２としてそれぞれＣＭＯＳインバータを用いるとともに、コンデンサ３３，３４をＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３で形成した回路構成となっている。
【００４２】
この回路構成において、コンデンサ３３の入力端（ノードａ）の電位は、コンデンサ３３の出力端（ノードｂ）の電位よりも必ず高いので、ＮＭＯＳトランジスタＱｎ３２はチャネルが常に形成される図の向きで接続される。コンデンサ３４側についても、ノードａ′，ｂ′の電位関係は同じであることから、ＮＭＯＳトランジスタＱｎ３３の接続もＮＭＯＳトランジスタＱｎ３２の場合と同じである。コンデンサ３３，３４をデプレッションのＭＯＳトランジスタで形成することも可能である。
【００４３】
なお、以上説明した第１具体例（図６）およびその変形例（図８、図１０、図１１）では、正相クロックおよび逆相クロックのクランプを相手側のクロック、即ち逆相クロックおよび正相クロックに基づいて行う構成としたが、正相クロックおよび逆相クロックのクランプを自己のクロックに基づいて行うようにすることも可能である。これを第２具体例として、以下に説明する。
【００４４】
図１２は、クランプ回路３５，３６およびサンプリングスイッチ３７の第２具体例を示す回路図であり、図中、図５と同等部分には同一符号を付して示している。
【００４５】
クランプ回路３５は、コンデンサ３３の出力端（ノードｂ）とグランドとの間に接続され、そのゲートがコンデンサ３３の入力端（ノードａ）に接続されたＮＭＯＳトランジスタＱｎ３４によって構成されている。クランプ回路３６は、コンデンサ３４の出力端（ノードｂ′）とグランドとの間に接続され、そのゲートがコンデンサ３４の入力端（ノードａ′）に接続されたＮＭＯＳトランジスタＱｎ３５によって構成されている。サンプリングスイッチ３７は、ノードｂ′と回路出力端子３８との間に接続され、そのゲートがノードｂに接続されたＮＭＯＳトランジスタＱｎ３６によって構成されている。
【００４６】
このように、正相クロックおよび逆相クロックのクランプを自己のクロックに基づいて行うようにしても、相手側のクロックに基づいてクランプを行う第１具体例の場合と同様に、クランプ回路３５のクランプ出力として、−ｖｄｄ〜０Ｖの振幅を持つ入力クロックに対して逆相のクロックを得ることができ、クランプ回路３６のクランプ出力として、−ｖｄｄ〜０Ｖの振幅を持つ入力クロックに対して正相のクロックを得ることができる。
【００４７】
図１３は、クランプ回路３５，３６およびサンプリングスイッチ３７の第３具体例を示す回路図であり、図中、図１２と同等部分には同一符号を付して示している。
【００４８】
クランプ回路３５は、コンデンサ３３の出力端（ノードｂ）とグランドとの間に接続され、そのゲートがコンデンサ３３の入力端（ノードａ）に接続されたＮＭＯＳトランジスタＱｎ３４によって構成されている。クランプ回路３６は、コンデンサ３４の出力端（ノードｂ′）とグランドとの間に直列に接続されたＰＭＯＳトランジスタＱｐ３３およびＮＭＯＳトランジスタＱｎ３５からなり、ＰＭＯＳトランジスタＱｐ３３のゲートがノードｂに、ＮＭＯＳトランジスタＱｎ３５のゲートがノードａ′にそれぞれ接続された構成となっている。
【００４９】
この第３具体例の回路構成の場合には、ＮＭＯＳトランジスタＱｎ３５のゲートに、ノードｂと逆極性のパルス（クロック）が印加されることになる。これにより、ノードｂ′の“Ｈ”側のレベルを十分低いインピーダンスでクランプできることになる。
【００５０】
以上説明した第２、第３具体例においても、第１具体例の場合と同様に、回路出力端子３８とグランドとの間にツェナーダイオードを接続したり、インバータ３１，３２をＣＭＯＳインバータで構成したり、コンデンサ３３，３４をＭＯＳキャパシタで構成したりする変形例の適用が可能である。
【００５１】
なお、上記実施形態においては、本発明に係る負電源発生回路２２を、水平ドライバ１９および垂直ドライバ２０を共にＬＣＤパネル２１上に有効画素領域１２と一体形成（オンチップ）した駆動回路一体型液晶表示装置に搭載する場合を例に採って説明したが、これに限られるものではなく、水平ドライバ１９をオフチップとし、垂直ドライバ２０をオンチップとした駆動回路一体型液晶表示装置にも同様に適用可能である。
【００５２】
また、負電源発生回路２２で発生した負電源電圧を垂直ドライバ２０に供給する適用例について説明したが、この適用例に限定されるものではなく、駆動回路一体型液晶表示装置内の負電源を必要とする他の回路へ供給する場合にも同様に適用も可能である。その他の適用例について以下に説明する。
【００５３】
図１４は、他の適用例を示すアクティブマトリクス型液晶表示装置の構成の一例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本適用例に係る駆動回路一体型液晶表示装置において、水平ドライバ１９は水平シフトレジスタ１９１、サンプリング＆第１ラッチ回路１９２、第２ラッチ回路１９３、レベルシフタ１９４およびＤＡ（デジタルアナログ）コンバータ１９５によって構成されている。
【００５４】
この水平ドライバ１９において、水平シフトレジスタ１９１には、水平転送パルスとして水平スタートパルスＨＳＴおよび水平クロックＨＣＫが与えられる。
すると、水平シフトレジスタ１９１は、水平スタートパルスＨＳＴに応答して水平クロックＨＣＫの周期で各段から順次シフトパルスを出力することによって水平走査を行う。サンプリング＆第１ラッチ回路１９２は、水平シフトレジスタ１９１から出力されるシフトパルスに応答してデジタルデータを順次サンプリングし、さらにサンプリングしたデータを有効画素領域１２の各ソースライン（コラムライン）ごとにラッチする。
【００５５】
第２ラッチ回路１９３は、サンプリング＆第１ラッチ回路１９２でラッチされた各ソースラインに対応するラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。レベルシフタ１９４は、第２ラッチ回路１９３で再ラッチされたラッチデータについて、その信号レベルを所定のレベルにレベルシフト（レベル変換）してＤＡコンバータ１９５に供給する。
【００５６】
ＤＡコンバータ１９５は、レベルシフタ１９４でレベルシフトされたデジタルデータを、有効画素領域１２の各ソースラインごとにアナログ信号に変換し、このアナログ信号を対応するソースラインに供給する。このＤＡコンバータ１９５としては、レベルシフタ１９４でレベルシフトされたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して対応するソースラインへ出力するいわゆる基準電圧選択型ＤＡコンバータが用いられる。
【００５７】
上記構成の液晶表示装置において、コモン電圧ＶＣＯＭ（図１を参照）を１Ｈごとに反転させるＶＣＯＭ反転駆動を用いる場合を考える。このＶＣＯＭ反転駆動を用いた液晶表示装置において、例えば０Ｖ〜５Ｖのレベル範囲の基準電圧を選択するＤＡコンバータ１９５では、基準電圧を選択するためのアナログスイッチとしてＭＯＳトランジスタを用いた場合に、選択される基準電圧のダイナミックレンジを確保するためには、ＰＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトランジスタの閾値をＶｔｈｎとすると、選択データ信号の“Ｌ”レベル側は０Ｖ−Ｖｔｈｐ以下でなればならず、“Ｈ”レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならない。
【００５８】
このように、選択データ信号の振幅を基準電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値Ｖｔｈｐだけ低く、ＮＭＯＳトランジスタの閾値Ｖｔｈｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることから、ＤＡコンバータ１９５の前段にレベルシフタ１９４が配置されているのである。そして、このレベルシフタ１９４は、上記の理由から負電源を必要とする。
【００５９】
そこで、本適用例では、図１４に示すように、ＬＣＤパネル２１内に負電源発生回路２２を内蔵し、この負電源発生回路２２で発生された負電源電圧をレベルシフタ１９４に供給するようにする。このように、負電源発生回路２２を内蔵することで、負電源発生回路２２をＬＣＤパネル２１の外部に設ける必要がないため、その分だけセット設計の負担を軽減できることになる。
【００６０】
なお、上記各適用例では、駆動回路一体型液晶表示装置に適用した場合を例にとって説明したが、駆動回路一体型液晶表示装置への適用のみならず、負電源電圧を必要とする装置全てに適用可能である。
【００６１】
図１５は、本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【００６２】
図１５において、画素５１が２次元マトリクス状に配置されて有効画素領域５２を構成している。この有効画素領域５２において、画素５１は、薄膜トランジスタ５３と、この薄膜トランジスタ５３のドレイン電極に画素電極が接続された液晶セル５４と、薄膜トランジスタ５３のドレイン電極に一方の電極が接続された補助容量５５とから構成されている。
【００６３】
この画素構造において、各画素５１の薄膜トランジスタ５３は、そのゲート電極がゲートライン（スキャンライン）５６に接続され、かつそのソース電極がソースライン（信号ライン）５７に接続されている。また、液晶セル５４の対向電極および補助容量５５の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモンライン５８に接続されている。
【００６４】
有効画素領域５２の例えば上側には水平ドライバ５９が配され、また例えば左側には垂直ドライバ（スキャンドライバ）６０が配されている。水平ドライバ５９は、水平クロックＨＣＫなどのタイミング信号に基づいて動作し、入力ビデオ信号Video Sig.に基づいて各画素５１への実データの書き込みを点順次で行う。
垂直ドライバ６０は、垂直クロックＶＣＫなどのタイミング信号に基づいて動作し、各画素５１を行単位で順次駆動する。
【００６５】
水平ドライバ５９および垂直ドライバ６０は、ポリシリコン薄膜トランジスタを用いて有効画素領域５２と共にＬＣＤパネル６１上に一体形成されている。これにより、水平ドライバ５９や垂直ドライバ６０を含む駆動回路が有効画素領域５２と共にＬＣＤパネル６１上に一体形成された駆動回路一体型液晶表示装置が構成される。本実施形態ではさらに、ＬＣＤパネル６１上に正電源発生回路（電源発生回路）６２がポリシリコン薄膜トランジスタを用いて一体形成されている。
【００６６】
この正電源発生回路６２は、発生する正電源電圧を駆動回路、例えば垂直ドライバ６０に供給するために内蔵されたものであり、垂直ドライバ６０に入力される垂直クロックＶＣＫよりも早い（周波数が高い）クロック、例えば水平ドライバ５９に入力される水平クロックＨＣＫを入力とし、この水平クロックＨＣＫに基づいて正電源電圧を発生し、これを垂直ドライバ６０の出力段における第２の正側電源ラインに供給する。正電源発生回路６２の入力クロックとしては、水平ドライバ５９に入力されるタイミングクロックに限らず、正電源用に別途供給されるクロックを用いるようにしても良い。
【００６７】
図１６は、第２実施形態に係るアクティブマトリクス型液晶表示装置の垂直ドライバ６０を構成するシフトレジスタの構成の一例を示すブロック図であり、シフトレジスタのある転送段およびその出力段の構成を示している。
【００６８】
図１６において、ｎ段目の転送段（レジスタ）６３は、第１の正側電源ｖｄｄ１と負側電源ｖｓｓ（本例では、グランド）を駆動電圧とし、前段（ｎ−１）から与えられるシフトパルスＶｎ−１をシフトして得られるシフトパルスＶｎを次段（ｎ＋１）へ与えるとともに、これに同期して互いに逆相のスキャンパルスｖａ，ｖａｘを出力する。このスキャンパルスｖａ，ｖａｘの振幅は、図１７の波形図（ａ）から明らかなように、ｖｓｓ〜ｖｄｄ１である。
【００６９】
スキャンパルスｖａ，ｖａｘは、レベルシフト回路６４に供給される。このレベルシフト回路６４は、負側電源ｖｓｓと先述した正電源発生回路６２で発生された第２の正側電源ｖｄｄ２（ｖｄｄ１＜ｖｄｄ２）を駆動電圧とし、図１７の波形図（ｂ）に示すように、ｖｓｓ〜ｖｄｄ１の振幅のスキャンパルスｖａ，ｖａｘをｖｓｓ〜ｖｄｄ２の振幅のスキャンパルスｖｂにレベルシフト（レベル変換）する。このスキャンパルスｖｂは、第２の正側電源ｖｄｄ２と負側電源ｖｓｓで動作するバッファ６５を介して有効画素領域５２（図１５を参照）のｎ行目のゲートライン（スキャンライン）５６を駆動する。
【００７０】
レベルシフト回路６４としては、図４に示した回路構成、即ちＣＭＯＳラッチセルおよびＣＭＯＳインバータを有する回路構成のものが用いられる。ただし、図４において、第２の負側電源ｖｓｓ２が負側電源ｖｓｓに、正側電源ｖｄｄが第２の正側電源ｖｄｄ２にそれぞれ置き換わるものとする。
【００７１】
上述したように、駆動回路一体型液晶表示装置において、正電源発生回路６２をＬＣＤパネル６１上に内蔵し、この正電源発生回路６２で発生した正電源電圧を垂直ドライバ６０に供給するようにしたことにより、ＬＣＤパネル６１の外部に正電源発生回路を設ける必要がないため、セット設計の負担を軽減できることになる。
【００７２】
また、ＬＣＤパネル６１の電源電圧を上げなくても、ゲートライン５６に印加するスキャンパルス（ゲート選択パルス）の振幅を大きくできることから、薄膜トランジスタ５３として特性の悪いトランジスタを用いた場合であっても、当該トランジスタのゲート・ソース間に十分大きな電圧を与えることができるため、薄膜トランジスタ５３を確実にオンさせることができる。
【００７３】
これにより、点順次走査方式の液晶表示装置において、ＬＣＤパネル６１の左側と右側とで書き込み時間が違ったとしても、ゲートライン５６に振幅の大きなスキャンパルスが印加されることに伴って、書き込み時間の短いパネルの右側の画素でも薄膜トランジスタ５３が確実にオンするため、画素への書き込みが十分に行われる。したがって、書き込み時間の違いに伴ってＬＣＤパネル６１の左側と右側で輝度差が発生するのを回避できる。
【００７４】
図１８は、正電源発生回路６２の構成例を示すブロック図である。本構成例に係る正電源発生回路６２は、入力クロックを反転し、さらに反転するインバータ７１，７２と、これらインバータ７１，７２の各反転出力の直流分をカットするコンデンサ７３，７４と、これらコンデンサ７３，７４の出力を正の基準電位レベル（本例では、電源電圧レベルｖｄｄ）でクランプするクランプ回路７５，７６と、クランプ回路７５（第１のクランプ手段）のクランプ出力に基づいてクランプ回路７６（第２のクランプ手段）のクランプ出力をサンプリングするサンプリングスイッチ７７（サンプリング手段）とを有し、回路出力端子７８から正の電源電圧２ｖｄｄを第２の正側電源ｖｄｄ２として導出する構成となっている。
【００７５】
次に、上記構成の正電源発生回路６２の回路動作について説明する。
【００７６】
この正電源発生回路６２には、０Ｖ〜ｖｄｄの振幅を持つクロック、例えば水平ドライバ５９（図１５を参照）に入力される水平クロックＨＣＫが入力される。この入力クロックは、インバータ７１で反転され、その後インバータ７２でさらに反転される。これらインバータ７１，７２の各反転クロック、即ち入力クロックに対して逆相のクロックおよび正相のクロックは、コンデンサ７３，７４を通過することによって直流成分がカットされる。
【００７７】
そして、コンデンサ７３，７４を経た各クロックは、クランプ回路７５，７６においてそれぞれ“Ｌ”レベル側が電源電圧ｖｄｄでクランプされる。これにより、クランプ回路７５，７６の各クランプ出力は、図中の波形からも明らかなように、ｖｄｄ〜２ｖｄｄの振幅を持ちかつ互いに逆相の関係となる。そして、サンプリングスイッチ７７がクランプ回路７５のクランプ出力の“Ｌ”レベル、即ちｖｄｄでオン状態となることで、クランプ回路７６のクランプ出力の“Ｈ”レベル側、即ち２ｖｄｄを出力する。これが正電源電圧２ｖｄｄとして回路出力端子７８から導出される。
【００７８】
図１９は、クランプ回路７５，７６およびサンプリングスイッチ７７の第１具体例を示す回路図である。そして、図中、図１８と同等部分には同一符号を付して示している。
【００７９】
クランプ回路７５は、コンデンサ７３の出力端と電源ｖｄｄとの間に接続され、そのゲートがコンデンサ７４の出力端に接続されたＮＭＯＳトランジスタＱｎ７１によって構成されている。クランプ回路７６は、コンデンサ７４の出力端と電源ｖｄｄとの間に接続され、そのゲートがコンデンサ７３の出力端に接続されたＮＭＯＳトランジスタＱｎ７２によって構成されている。サンプリングスイッチ７７は、コンデンサ７４の出力端と回路出力端子７８との間に接続され、そのゲートがコンデンサ７３の出力端に接続されたＰＭＯＳトランジスタＱｐ７１によって構成されている。
【００８０】
次に、上記構成のクランプ回路７５，７６およびサンプリングスイッチ７７の回路動作について説明する。
【００８１】
先ず、入力クロックに対して正相のクロックが“Ｈ”レベルのとき、この正相クロックがコンデンサ７４で直流カットされることで、コンデンサ７４の出力端（以下、ノードＢと称す）の電位が若干プラス側に振れる。これにより、ＮＭＯＳトランジスタＱｎ７１がターンオンする。すると、ＮＭＯＳトランジスタＱｎ７１はコンデンサ７３の出力端（以下、ノードＡと称す）の電位を電源ｖｄｄ側に引き始める。
【００８２】
ノードＡの電位が電源ｖｄｄ側に引かれると、ＮＭＯＳトランジスタＱｎ７２もターンオンする。すると、ＮＭＯＳトランジスタＱｎ７２はノードＢの電位をプラス側に引き始めてノードＢの電位をさらに上げる。ノードＢの電位が上がると、ノードＡの電位がさらに電源ｖｄｄ側に寄ってくる。この動作の繰り返し、即ち正帰還により、ノードＡの“Ｌ”レベル（０Ｖ）が電源電圧レベルｖｄｄでクランプされる。これにより、クランプ回路７５のクランプ出力は、ｖｄｄ〜２ｖｄｄの振幅を持つ入力クロックに対して逆相のクロックとなる。
【００８３】
一方、入力クロックに対して逆相のクロックが“Ｌ”レベルのとき、この逆相クロックがコンデンサ７３で直流カットされることで、ノードＡの電位が若干プラス側に振れる。これにより、ＮＭＯＳトランジスタＱｎ７２がターンオンする。すると、ＮＭＯＳトランジスタＱｎ７２はノードＢの電位を電源ｖｄｄ側に引き始める。
【００８４】
ノードＢの電位が電源ｖｄｄ側に引かれると、ＮＭＯＳトランジスタＱｎ７１もターンオンする。すると、ＮＭＯＳトランジスタＱｎ７１はノードＡの電位をプラス側に引き始めてノードＡの電位をさらに上げる。ノードＡの電位が上がると、ノードＢの電位がさらに電源ｖｄｄ側に寄ってくる。この正帰還により、ノードＢの“Ｌ”レベルが電源電圧レベルｖｄｄでクランプされる。これにより、クランプ回路７６のクランプ出力は、ｖｄｄ〜２ｖｄｄの振幅を持つ入力クロックに対して正相のクロックとなる。
【００８５】
そして、ノードＡの電位が“Ｌ”レベル、即ちｖｄｄのときには、ＰＭＯＳトランジスタＱｐ７１がオン状態となるため、ノードＡのクランプ出力と逆相のノードＢのクランプ出力、即ち“Ｈ”レベル（２ｖｄｄ）が出力される。また、ノードＡの電位が“Ｈ”レベル、即ち２ｖｄｄのときには、ＰＭＯＳトランジスタＱｐ７１がオフ状態となるため、２ｖｄｄがそのまま保持される。
【００８６】
このように、クランプ回路７５，７６が相手側の入力クロックに基づいてクランプ動作を行う構成とすることで正帰還がかかるため、基準電位レベル（本例では、正の電源電圧レベルｖｄｄ）で確実にクランプし、当該基準電位レベルの２倍の電源電圧２ｖｄｄを発生することができる。
【００８７】
図２０は、正電源発生回路６２の第１変形例を示す回路図であり、図中、図１９と同等部分には同一符号を付して示している。この第１変形例においては、回路出力端子７８と電源ｖｄｄとの間に、定電圧化手段、例えばツェナーダイオード７９を接続した構成となっている。この第１変形例に係る正電源発生回路６２を駆動回路一体型液晶表示装置に搭載する場合には、図２１に示すように、ツェナーダイオード７９はＬＣＤパネル５１の外部に外付けとなる。
【００８８】
このように、回路出力端子７８と電源ｖｄｄとの間にツェナーダイオード７９を接続することにより、正電源電圧２ｖｄｄの電圧値がツェナーダイオード７９のツェナー電圧で決まるため、当該ツェナー電圧を選定することによって所望の電圧値の正電源電圧２ｖｄｄを容易にかつ安定して得ることができることになる定電圧化手段としては、ツェナーダイオードに限らず、バイポーラダイオード、ＭＯＳダイオードなどであっても良い。
【００８９】
なお、正電源発生回路６２の他の変形例としては、図１０および図１１に示した負電源発生回路２２と同様の構成の変形例が考えられる。また、クランプ回路７５，７６およびサンプリングスイッチ７７としても、図１２および図１３に示した回路構成のものが考えられる。この場合、クランプ回路７５，７６およびサンプリングスイッチ７７を構成する各ＭＯＳトランジスタとしては、クランプ回路３５，３６およびサンプリングスイッチ３７と逆導電型のトランジスタが用いられ、かつグランドが電源ｖｄｄに置き換えられることになる。
【００９０】
なお、上記実施形態においては、本発明に係る正電源発生回路６２を、水平ドライバ５９および垂直ドライバ６０を共にＬＣＤパネル６１上に有効画素領域５２と一体形成（オンチップ）した駆動回路一体型液晶表示装置に搭載する場合を例に採って説明したが、これに限られるものではなく、水平ドライバ５９をオフチップとし、垂直ドライバ６０をオンチップとした駆動回路一体型液晶表示装置にも同様に適用可能である。
【００９１】
また、正電源発生回路６２で発生した正電源電圧を垂直ドライバ６０に供給する適用例について説明したが、この適用例に限定されるものではなく、駆動回路一体型液晶表示装置内の正電源を必要とする他の回路へ供給する場合にも同様に適用も可能である。その他の適用例について以下に説明する。
【００９２】
図２２は、他の適用例を示すアクティブマトリクス型液晶表示装置の構成の一例を示すブロック図であり、図中、図１５同等部分には同一符号を付して示している。
【００９３】
本適用例に係る駆動回路一体型液晶表示装置において、水平ドライバ５９は、水平シフトレジスタ５９１、サンプリング＆第１ラッチ回路５９２、第２ラッチ回路５９３、レベルシフタ５９４およびＤＡコンバータ５９５によって構成されている。この水平ドライバ５９において、各回路部５９１〜５９５は、図１４の各回路部１９１〜１９５と同様の機能を持っている。その詳細については、重複するので省略するものとする。
【００９４】
上記構成の液晶表示装置において、コモン電圧ＶＣＯＭ（図１５を参照）を１Ｈごとに反転させるＶＣＯＭ反転駆動を用いる場合を考える。このＶＣＯＭ反転駆動を用いた液晶表示装置において、例えば０Ｖ〜５Ｖのレベル範囲の基準電圧を選択するＤＡコンバータ５９５では、基準電圧を選択するためのアナログスイッチとしてＭＯＳトランジスタを用いた場合に、選択される基準電圧のダイナミックレンジを確保するためには、ＰＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトランジスタの閾値をＶｔｈｎとすると、選択データ信号の“Ｌ”レベル側は０Ｖ−Ｖｔｈｐ以下でなればならず、“Ｈ”レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならない。
【００９５】
このように、選択データ信号の振幅を基準電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値Ｖｔｈｐだけ低く、ＮＭＯＳトランジスタの閾値Ｖｔｈｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることから、ＤＡコンバータ５９５の前段にレベルシフタ５９４が配置されているのである。そして、このレベルシフタ５９４は、上記の理由から正電源を必要とする。
【００９６】
そこで、本適用例では、図２２に示すように、ＬＣＤパネル６１内に正電源発生回路６２を内蔵し、この正電源発生回路６２で発生された正電源電圧をレベルシフタ５９４に供給するようにする。このように、正電源発生回路６２を内蔵することで、正電源発生回路６２をＬＣＤパネル６１の外部に設ける必要がないため、その分だけセット設計の負担を軽減できることになる。
【００９７】
なお、上記各適用例では、駆動回路一体型液晶表示装置に適用した場合を例にとって説明したが、駆動回路一体型液晶表示装置への適用のみならず、正電源電圧を必要とする装置全てに適用可能である。
【００９８】
また、第１実施形態では負電源発生回路２２を内蔵した場合を、また第２実施形態では正電源発生回路６２を内蔵した場合をそれぞれ例にとって説明したが、負電源発生回路２２および正電源発生回路６２を共に内蔵した構成をとることも可能である。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、駆動回路一体型の液晶表示装置において、電源発生回路をＬＣＤパネル上に内蔵し、この電源発生回路で発生した電源電圧を駆動回路に供給するようにしたことにより、ＬＣＤパネル外に電源発生回路を設ける必要がないため、セット設計の負担を軽減できることになる。そして、負電源電圧を発生する負電源発生回路を内蔵した液晶表示装置にあっては、パネル電源電圧を上げることなく、入力信号のダイナミックレンジを拡大でき、しかも良好な画質（特にコントラスト）を得ることが可能となる。
【０１００】
また、正電源電圧を発生する正電源発生回路を内蔵した液晶表示装置にあっては、ＬＣＤパネルの電源電圧を上げなくてもゲート選択パルスの振幅を大きくできることから、短い時間でも画素への書き込みを十分に行うことができるため、点順次走査方式の際に、ＬＣＤパネルの左側と右側とで書き込み時間が違ったとしても輝度差が発生することはなく、良好な画質を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【図２】第１実施形態に係る垂直ドライバを構成するシフトレジスタの構成例を示すブロック図である。
【図３】レベルシフト回路の前後におけるスキャンパルスの波形図である。
【図４】レベルシフト回路の回路構成の一例を示す回路図である。
【図５】負電源発生回路の構成例を示すブロック図である。
【図６】負電源発生回路を構成するクランプ回路およびサンプリングスイッチの第１具体例を示す回路図である。
【図７】シミュレーション結果を示す波形図である。
【図８】負電源発生回路の第１変形例を示す回路図である。
【図９】第１変形例に係る負電源発生回路を搭載した液晶表示装置の構成例を示すブロック図である。
【図１０】負電源発生回路の第２変形例を示す回路図である。
【図１１】負電源発生回路の第３変形例を示す回路図である。
【図１２】クランプ回路およびサンプリングスイッチの第２具体例を示す回路図である。
【図１３】クランプ回路およびサンプリングスイッチの第３具体例を示す回路図である。
【図１４】第１実施形態に係る負電源発生回路を搭載したアティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【図１５】本発明の第２実施形態に係るアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【図１６】第２実施形態に係る垂直ドライバを構成するシフトレジスタの構成例を示すブロック図である。
【図１７】レベルシフト回路の前後におけるスキャンパルスの波形図である。
【図１８】正電源発生回路の構成例を示すブロック図である。
【図１９】正電源発生回路を構成するクランプ回路およびサンプリングスイッチの具体例を示す回路図である。
【図２０】正電源発生回路の変形例を示す回路図である。
【図２１】変形例に係る正電源発生回路を搭載した液晶表示装置の構成例を示すブロック図である。
【図２２】第２実施形態に係る正電源発生回路を搭載したアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。
【図２３】液晶表示装置の駆動電圧とビデオ信号の振幅との関係（Ａ）および入力ビデオ信号とコントラストとの関係（Ｂ）を示す図である。
【図２４】画素の等価回路図である。
【図２５】リーク性輝点を生じる概念を説明する波形図である。
【図２６】画素トランジスタの特性例を示す図である。
【符号の説明】
１１，５１…画素、１２，５２…有効画素領域、１３，５３…ＴＦＴ（薄膜トランジスタ）、１４，５４…液晶セル、１６，５６…ゲートライン（スキャンライン）、１７，５７…ソースライン、１９，５９…水平ドライバ、２０，６０…垂直ドライバ、２１，７１…ＬＣＤパネル、２２…負電源発生回路、２４，６４…レベルシフト回路、３５，３６，７５，７６…クランプ回路、３７，７７…サンプリングスイッチ、３９，７９…ツェナーダイオード、６２…正電源発生回路

Claims

基板上に、有効画素領域と、電源電圧を発生する電源発生回路とが形成されている液晶表示装置であって、
前記電源発生回路は、入力クロックに対して逆相のクロックの高レベル側又は低レベル側をグランドレベル以下の基準電位レベル又は正の基準電位レベルでクランプする第１のクランプ手段と、入力クロックに対して正相のクロックの高レベル側又は低レベル側をグランドレベル以下の基準電位レベル又は正の基準電位レベルでクランプする第２のクランプ手段と、前記第１のクランプ手段のクランプ出力の高レベル側又は低レベル側で、前記第２のクランプ手段のクランプ出力の低レベル側又は高レベル側をサンプリングするサンプリング手段とを有する液晶表示装置。
前記基板上には、少なくとも垂直ドライバを含む駆動回路が、ポリシリコン薄膜トランジスタを用いて更に形成されており、
前記電源発生回路は、発生した電源電圧を前記駆動回路に供給する請求項１に記載の液晶表示装置。
前記電源発生回路は、発生した電源電圧を前記垂直ドライバに供給する請求項２に記載の液晶表示装置。
前記電源発生回路は、前記垂直ドライバで用いる垂直クロックよりも高い周波数のクロックに基づいて電源電圧を発生する請求項３に記載の液晶表示装置。
前記電源発生回路は、前記駆動回路に含まれる水平ドライバで用いる水平クロックに基づいて電源電圧を発生する請求項４に記載の液晶表示装置。
前記駆動回路は、デジタルデータを水平走査に同期して順次サンプリングラッチするサンプリングラッチ回路と、このサンプリングラッチ回路にラッチされたデータを１Ｈ（Ｈは水平走査期間）周期で再ラッチするラッチ回路と、このラッチ回路で再ラッチされたデータのレベルを変換するレベルシフタと、このレベルシフタでレベル変換されたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して出力するＤＡコンバータとを有し、
前記電源発生回路は、発生した電源電圧を前記レベルシフタに供給する請求項２に記載の液晶表示装置。
前記電源発生回路は、前記第１，第２のクランプ手段の各前段に、前記逆相のクロックおよび前記正相のクロックの各直流成分をカットする第１，第２のコンデンサを有する請求項１に記載の液晶表示装置。
前記電源発生回路は、前記サンプリング手段の出力端とグランドレベル以下の基準電位レベル点又は正の基準電位レベル点との間に接続された定電圧化手段を有する請求項１に記載の液晶表示装置。
前記第１のクランプ手段は前記第２のクランプ手段の入力クロックに基づいてクランプ動作を行い、前記第２のクランプ手段は前記第１のクランプ手段の入力クロックに基づいてクランプ動作を行う請求項１に記載の液晶表示装置。
前記第１，第２のクランプ手段は各々、自己の入力クロックに基づいてクランプ動作を行う請求項１に記載の液晶表示装置。