JP4413730B2 - 液晶表示装置及びその駆動方法 - Google Patents

Description

本発明は、液晶表示装置及びその駆動方法に関し、特に、配向規制用構造物を用いて垂直配向型の液晶を配向規制する液晶表示装置及びその駆動方法に関する。

液晶表示装置は、対向配置された一対の基板と、両基板間に封止された液晶とを有している。ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置では、基板上に部分的に設けられた突起や電極の抜き部（スリット）等の配向規制用構造物により、負の誘電率異方性を有する垂直配向型の液晶が配向規制される（例えば、特許文献１参照）。ＭＶＡモードの液晶表示装置は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードやＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード等の他の表示モードの液晶表示装置に比較して、高速応答、高コントラスト、広視野角という利点を有していた。しかしながら近年、ＴＮモードやＩＰＳモードの液晶表示装置において液晶の材料特性や駆動方式などの改善が進み、従来のＭＶＡモード以上の高速応答が実現され始めている。また、テレビ受像機用途などで動画表示への対応を考慮すると、従来のＭＶＡモードの液晶表示装置の応答特性は必ずしも十分ではなかった。

図１１は、従来の一般的な液晶表示装置の画素の等価回路を示している。図１１に示すように、各画素にはスイッチング素子として薄膜トランジスタ（ＴＦＴ）が設けられている。ＴＦＴのゲート電極はゲートバスラインに接続され、ゲート電極には所定のゲート電圧Ｖｇが印加されるようになっている。ＴＦＴのドレイン電極はドレインバスラインに接続され、ドレイン電極には所定のデータ電圧Ｖｄが印加されるようになっている。ＴＦＴのソース電極は、液晶容量Ｃｌｃ及び蓄積容量Ｃｓのそれぞれ一方の電極に接続されている。液晶容量Ｃｌｃ及び蓄積容量Ｃｓのそれぞれ他方の電極は、コモン電圧Ｖｃｏｍに維持されている。

図１２（ａ）は、ある画素のＴＦＴのゲート電極に接続されたゲートバスラインに印加されるゲート電圧Ｖｇを示すグラフであり、図１２（ｂ）は、当該画素のＴＦＴのドレイン電極に接続されたドレインバスラインに印加されるデータ電圧Ｖｄ（絶対値）を示すグラフであり、図１２（ｃ）は、当該画素の輝度を示すグラフである。図１２（ａ）〜（ｃ）の横軸は時間を表し、図１２（ａ）、（ｂ）の縦軸は電圧レベルを表し、図１２（ｃ）の縦軸は輝度（％）を表している。

図１２（ａ）に示すように、この画素のＴＦＴのゲート電極にはフレーム周期毎の時間ｔ０、ｔ１、ｔ２、・・・に電圧Ｖｇｏｎ（ゲートパルス）が印加され、ＴＦＴは周期的にオン状態になる。ＴＦＴがオン状態になると、データ電圧Ｖｄが当該画素の画素電極に印加され、液晶容量Ｃｌｃ及び蓄積容量Ｃｓに電荷が蓄積される。蓄積された電荷は、ＴＦＴが次にオン状態になるまでの１フレーム期間保持される。図１２（ｂ）に示すように、ドレインバスラインに印加されているデータ電圧Ｖｄは、時間ｔ０と時間ｔ１との間に、黒を表示させる電圧Ｖｄ１から白を表示させる電圧Ｖｄ２（｜Ｖｄ２｜＞｜Ｖｄ１｜）に変化している。すなわち、当該画素の画素電極には、時間ｔ０以前には電圧Ｖｄ１が印加され、時間ｔ１以降には電圧Ｖｄ２が印加されることになる。ここでは、画素電極に印加される電圧が変化する時間ｔ１からのフレーム期間を第１フレームとする。第１フレームでは、液晶容量Ｃｌｃに蓄積される電荷によって当該画素の液晶の配向状態が変化し、図１２（ｃ）の線ｂ１に示すように輝度が変化する。

輝度の変化に着目すると、第１フレームの後半で輝度変化が飽和し、第２フレームで再び輝度が変化し始めていることが分かる。このため、輝度の応答波形はフレーム期間毎に段状になっている。従来の液晶表示装置では、輝度の応答波形が２段（又は３段以上）になる２段（多段）応答が生じることにより応答時間が長くなり、高速応答化が困難になっていた。ここで、輝度が０％から１００％に変化するとき、輝度１０％から輝度９０％までに要する時間を応答時間とする。

上記のような２段応答が生じる原因について説明する。図１３（ａ）は液晶への印加電圧と輝度との関係を示すグラフであり、図１３（ｂ）は液晶への印加電圧と液晶容量Ｃｌｃとの関係を示すグラフである。図１３（ａ）、（ｂ）の横軸は印加電圧を表し、図１３（ａ）の縦軸は輝度レベルを表し、図１３（ｂ）の縦軸は液晶容量Ｃｌｃを表している。黒表示である出発輝度Ｂｏｆｆにおける印加電圧をＶｏｆｆとし、液晶容量をＣｌｃｏｆｆとする。また、白表示である目標輝度Ｂｏｎにおける印加電圧をＶｏｎとする。図１３（ａ）、（ｂ）に示すように、液晶には第１フレームの最初に電圧Ｖｏｎが印加される（図１３（ｂ）の矢印ｘ１）。これにより、液晶容量Ｃｌｃ及び蓄積容量Ｃｓには電荷Ｑ（＝（Ｃｌｃｏｆｆ＋Ｃｓ）×Ｖｏｎ）が蓄積され、１フレーム期間の間保持される。電圧Ｖｏｎが印加されて液晶が応答することにより、液晶容量Ｃｌｃは液晶の誘電率異方性により第１フレームでΔＣｌｃ増加する。これに対し、電荷保存の法則により電荷Ｑは一定である。したがって、
Ｑ＝（Ｃｌｃｏｆｆ＋ΔＣｌｃ＋Ｃｓ）×（Ｖｏｎ−ΔＶ）
となり、等電荷曲線ｑに沿う矢印ｘ２で示すように、液晶への印加電圧は第１フレーム内でΔＶ減少する。このため、第１フレームでの到達輝度Ｂ１は目標輝度Ｂｏｎより低くなる。同様に、第２フレームの最初には電圧Ｖｏｎが印加されるものの（矢印ｘ３）、液晶容量Ｃｌｃの変化に伴って印加電圧が減少し（矢印ｘ４）、第２フレームでの到達輝度Ｂ２は目標輝度Ｂｏｎより低くなる。したがって、画素の輝度が目標輝度Ｂｏｎになるのには数フレームが必要になってしまう。このような液晶容量Ｃｌｃの増加に伴う印加電圧の低下によって、フレーム期間内での輝度変化の飽和、すなわち輝度の２段応答が発生する。

輝度の２段応答を抑制し、液晶表示装置の高速応答化を図るために、以下の２つの手法が従来考えられてきた。
（１）蓄積容量Ｃｓを大きくすることによって、液晶容量Ｃｌｃの変化の影響を相対的に小さくする。
（２）液晶容量Ｃｌｃの変化を見込んで、第１フレームの印加電圧を高くする（いわゆるオーバードライブ方式）。
しかしながら上記の手法（１）は、蓄積容量Ｃｓを大きくするに伴って画素の開口率が低下するため、輝度が低下してしまうという欠点を有している。

図１４（ａ）は、手法（２）を用いた液晶表示装置における液晶への印加電圧と輝度との関係を示すグラフであり、図１４（ｂ）は液晶への印加電圧と液晶容量Ｃｌｃとの関係を示すグラフである。図１４（ａ）、（ｂ）に示すように、手法（２）では、液晶容量Ｃｌｃの変化を見込んで、第１フレーム最初の印加電圧をＶｏｄだけ高くする（図１４（ｂ）の矢印ｘ５）。液晶容量Ｃｌｃ及び蓄積容量Ｃｓには電荷Ｑ（＝（Ｃｌｃｏｆｆ＋Ｃｓ）×（Ｖｏｎ＋Ｖｏｄ））が蓄積される。液晶容量Ｃｌｃの増加に伴って、印加電圧は第１フレーム内でＶｏｄだけ低下する（矢印ｘ６）。これにより次式のように、第１フレームの最後には、目標輝度Ｂｏｎを得るのに必要な電圧Ｖｏｎが液晶に印加されることになる。
Ｑ＝（Ｃｌｃｏｆｆ＋ΔＣｌｃ＋Ｃｓ）×（Ｖｏｎ＋Ｖｏｄ−Ｖｏｄ）
＝（Ｃｌｃｏｆｆ＋ΔＣｌｃ＋Ｃｓ）×Ｖｏｎ

図１５（ａ）は、ある画素のＴＦＴのゲート電極に接続されたゲートバスラインに印加されるゲート電圧Ｖｇを示すグラフであり、図１５（ｂ）は、当該画素のＴＦＴのドレイン電極に接続されたドレインバスラインに印加されるデータ電圧Ｖｄを示すグラフであり、図１５（ｃ）は、当該画素の輝度を示すグラフである。図１５（ａ）〜（ｃ）の横軸及び縦軸は、図１２（ａ）〜（ｃ）の横軸及び縦軸と同様である。図１５（ｃ）の線ｂ１は、図１２（ｃ）に示した線ｂ１と同様に従来の液晶表示装置の当該画素の輝度を示し、線ｂ２は、手法（２）を用いたＴＮモードの液晶表示装置の当該画素の輝度を示している。図１５（ａ）〜（ｃ）に示すように、手法（２）を用いたＴＮモードの液晶表示装置の輝度の応答波形は段状になっておらず、２段応答が生じていない。このように、ＴＮやＩＰＳ、ラビングＶＡ等のモードのように基板全面に均一に配向制御処理が施された液晶表示装置では、手法（２）を用いることにより２段応答が抑制されて高速応答化が実現されていた。

図１５（ｃ）の線ｂ３は、手法（２）を用いたＭＶＡモードの液晶表示装置の輝度を示している。手法（２）を用いたＭＶＡモードの液晶表示装置では、応答時間が若干短縮されるものの２段応答は改善されない。このように、ＭＶＡモードの液晶表示装置では、従来の手法（２）をそのまま適用するだけでは高速応答化が困難であることが分かった。

ＭＶＡモードの液晶表示装置において高速応答化が困難な原因を明らかにするため、高速度カメラを用いて液晶の応答状態を観察した。図１６及び図１７は、ＭＶＡモードの液晶表示パネルの黒を表示している画素の液晶に対し、白を表示させる電圧を印加したときの液晶の応答状態を示している。この液晶表示パネルは、画素端部に対して斜め（約４５°）に延びる配向規制用構造物を有している。図１６及び図１７は、クロスニコル配置の一対の偏光板で液晶表示パネルを挟み、後方から光を照射した状態を示している。図１６では、一般のＭＶＡモードの液晶表示装置と同様に両偏光板の偏光軸が画素端部にほぼ平行に配置され、図１７では、液晶の配向乱れを観察し易いように両偏光板の偏光軸が配向規制用構造物の延びる方向にほぼ平行に配置されている。図１６及び図１７の（ａ）は電圧を印加してから４ｍｓ後の状態、（ｂ）は８ｍｓ後の状態、（ｃ）は１２ｍｓ後の状態、（ｄ）は２０ｍｓ後の状態をそれぞれ示している。また（ｅ）は３２ｍｓ後の状態、（ｆ）は４０ｍｓ後の状態、（ｇ）は８０ｍｓ後の状態、（ｈ）は３００ｍｓ後の状態をそれぞれ示している。図１６及び図１７に示すように、電圧印加直後の液晶には大きい配向乱れが生じており、配向乱れが解消されて所望の輝度が得られるまでには、電圧を印加してから数十ｍｓ程度（数フレーム分）の時間が必要であることが分かった。このように、配向規制用構造物を有するＭＶＡモードの液晶表示装置では、２段応答と上記のような液晶の配向乱れとの双方が高速応答化を阻害しているため、良好な応答特性を得るのが困難であるという問題が生じていた。

特許第２９４７３５０号公報 特開２０００−２３１０９１号公報 特開２００１−１１７０７４号公報

本発明の目的は、良好な応答特性の得られる液晶表示装置及びその駆動方法を提供することにある。

上記目的は、対向配置された一対の基板と、前記一対の基板間に封止された液晶と、前記一対の基板の少なくとも一方に形成され、前記液晶を配向規制する配向規制用構造物と、前記一対の基板の一方に形成されたスイッチング素子と、前記スイッチング素子に接続された複数のバスラインと、前記複数のバスラインに所定の駆動信号を供給するバスライン駆動回路部と、画素の表示状態を暗表示から前記暗表示より輝度の高い明表示に変化させる際に、前記表示状態が変化する第１フレームの最初に前記画素の液晶に印加される第１の電圧の大きさと、前記第１フレームの次の第２フレーム以降に前記画素の液晶に印加される第２の電圧の大きさとの差が、前記画素の液晶容量の変化により前記第１フレーム内に生じる電圧変化の大きさよりも大きくなるように前記バスライン駆動回路部を制御する制御回路部とを有することを特徴とする液晶表示装置によって達成される。

本発明によれば、良好な応答特性の得られる液晶表示装置を実現できる。

本発明の一実施の形態による液晶表示装置及びその駆動方法について図１乃至図１０を用いて説明する。図１は、本実施の形態による液晶表示装置が有するＭＶＡモードの液晶表示パネル１の断面構成を模式的に示している。図１（ａ）は液晶に電圧を印加していない状態を示し、図１（ｂ）は液晶に電圧を印加した状態を示している。図２は、ＭＶＡモードの液晶表示パネル１の３画素分の構成及び液晶分子の配向方向を示す概念図である。図１（ａ）、（ｂ）に示すように、ＭＶＡモードの液晶表示パネル１では、負の誘電率異方性を有する液晶の液晶分子８が、２枚のガラス基板１０、１１の間で基板面にほぼ垂直に配向している。図示していないが、一方のガラス基板１０上にはＴＦＴとＴＦＴに接続された画素電極とが画素領域毎に形成されており、他方のガラス基板１１上の全面には共通電極が形成されている。ガラス基板１０の画素電極上には配向規制用構造物として線状の突起２０が形成され、ガラス基板１１の共通電極上には線状の突起２１が形成されている。突起２０、２１は交互に配列するように互いに並列して配置されている。画素電極、共通電極及び突起２０、２１上には、不図示の垂直配向膜が塗布形成されている。また液晶表示パネル１を挟んで、一対の偏光板がクロスニコルに配置される。

液晶に電圧が印加されていない状態では、図１（ａ）に示すように、液晶分子８は基板面にほぼ垂直に配向している。この状態では黒が表示される。図１（ｂ）に示すように、液晶に所定の電圧が印加されると液晶分子８が傾斜し、所定の階調（例えば白）が表示される。このとき、突起２０、２１によって液晶分子８の傾斜方向が規制され、液晶分子８は複数の方向に配向する。図２に示すように、突起２０、２１は例えば画素端部に対して斜めに延びている。このように突起２０、２１が形成されている場合には、液晶分子８は一画素内でＡ、Ｂ、Ｃ、Ｄの４方向にそれぞれ配向する。このように、本実施の形態による液晶表示装置では、電圧を印加した際に液晶分子８が一画素内で複数の方向に配向するので、良好な視角特性が得られるようになっている。なお、本例では２枚のガラス基板１０、１１上にそれぞれ線状の突起２０、２１が形成されているが、例えば突起２０に代えて画素電極の抜き部（スリット）を設けてもよい。

図３は、本実施の形態による液晶表示装置の画素の等価回路を示している。図３に示すように、各画素にはスイッチング素子としてＴＦＴが設けられている。ＴＦＴのゲート電極Ｇはゲートバスラインに電気的に接続され、ゲート電極Ｇには所定のゲート電圧Ｖｇが印加されるようになっている。ＴＦＴのドレイン電極Ｄはドレインバスラインに電気的に接続され、ドレイン電極Ｄには所定のデータ電圧Ｖｄが印加されるようになっている。ＴＦＴのソース電極Ｓは、液晶容量Ｃｌｃの一方の電極である画素電極と、蓄積容量Ｃｓの一方の電極である蓄積容量電極とに電気的に接続されている。液晶容量Ｃｌｃの他方の電極である共通電極と、蓄積容量Ｃｓの他方の電極である蓄積容量バスラインとは、コモン電圧Ｖｃｏｍに維持されている。

図４（ａ）は、ある画素のＴＦＴのゲート電極Ｇに接続されたゲートバスラインに印加されるゲート電圧Ｖｇを示すグラフであり、図４（ｂ）は、当該画素のＴＦＴのドレイン電極Ｄに接続されたドレインバスラインに印加されるデータ電圧Ｖｄ（絶対値）を示すグラフであり、図４（ｃ）は、当該画素の輝度を示すグラフである。図４（ａ）〜（ｃ）の横軸は時間を表し、図４（ａ）、（ｂ）の縦軸は電圧レベルを表し、図４（ｃ）の縦軸は輝度（％）を表している。図４（ｃ）の線ｂ４は、本実施の形態による液晶表示装置の当該画素の輝度を示し、線ｂ１は、図１２（ｃ）に示した線ｂ１と同様に従来の液晶表示装置の画素の輝度を示し、線ｂ３は、図１５（ｃ）に示した線ｂ３と同様に従来のオーバードライブ方式を用いたＭＶＡモードの液晶表示装置の画素の輝度を示している。本例では、当該画素と同一のドレインバスラインに接続された全ての画素を黒表示から白表示に変化させ、白表示が数フレームの間維持されるような表示データが外部から液晶表示装置に入力されたものとする。また、フレーム期間は１６．７ｍｓとする。

図４（ａ）に示すように、この画素のＴＦＴのゲート電極Ｇにはフレーム周期毎の時間ｔ０、ｔ１、ｔ２、・・・に電圧Ｖｇｏｎ（ゲートパルス）が印加され、ＴＦＴは周期的にオン状態になる。ＴＦＴがオン状態になると、データ電圧Ｖｄが当該画素の画素電極に印加され、液晶容量Ｃｌｃ及び蓄積容量Ｃｓに電荷が蓄積される。蓄積された電荷は、ＴＦＴが次にオン状態になるまでの１フレーム期間保持される。

図４（ｂ）に示すように、ドレインバスラインに印加されるデータ電圧Ｖｄは、時間ｔ０と時間ｔ１との間に、黒を表示させる電圧Ｖｄ１から電圧Ｖｄ４（｜Ｖｄ４｜＞｜Ｖｄ１｜）に変化している。当該画素の画素電極には、前フレームまでの電圧Ｖｄ１よりも高い電圧Ｖｄ４が時間ｔ１に印加されることになる。時間ｔ１から開始されるフレーム期間を第１フレームとする。

第１フレームに印加される電圧Ｖｄ４は、一般的なオーバードライブ方式と同様に、白を表示させるために印加される電圧Ｖｄ２よりも、第１フレーム内での液晶容量Ｃｌｃの増加に伴って減少する電圧Ｖｏｄ（＞０）分だけ高くなっている（｜Ｖｄ４−Ｖｄ２｜＝Ｖｏｄ）。これにより、第１フレームの最初には電圧Ｖｄ４（第１の電圧）が液晶に印加され、第１フレームの最後には電圧Ｖｄ２（第３の電圧）が液晶に印加されることになる。

第２フレーム以降には、一般的なオーバードライブ方式と異なり、電圧Ｖｄ２より低い電圧Ｖｄ３（第２の電圧）が印加される（｜Ｖｄ３｜＜｜Ｖｄ２｜）。すなわち、電圧Ｖｄ４と電圧Ｖｄ３との差は、第１フレームにおいて液晶容量Ｃｌｃの増加に伴って減少する電圧Ｖｏｄよりも大きくなっている（｜Ｖｄ４−Ｖｄ３｜＞Ｖｏｄ）。電圧Ｖｄ３は、第１フレームの最後に得られる輝度を概ね維持するために必要な電圧である。ＭＶＡモードの液晶表示装置において、液晶の配向乱れが解消されるためには、電圧を印加してから数十ｍｓ程度の時間が必要である。したがって、一般的なオーバードライブ方式のように第２フレーム以降に電圧Ｖｄ２を印加してしまうと、画素の輝度は第２フレーム以降の数フレームに亘って上昇することになり、２段応答が生じてしまう。本実施の形態では、液晶の配向乱れが解消されることを見込んで、第２フレーム以降に電圧Ｖｄ２より低い電圧Ｖｄ３を印加する。これにより、図４（ｃ）の線ｂ４に示すように、第１フレームの最後に得られる輝度を第２フレーム以降に維持し、２段応答を生じさせないようにしている。また、本実施の形態では、輝度が変化するのは第１フレームのみであり、第２フレーム以降は輝度が変化しない。第１フレームの最後に得られる輝度が最大の輝度（１００％）となるため、輝度１０％から輝度９０％までに要する応答時間が短縮される。したがって、動画表示に十分対応可能な応答特性を有するＭＶＡモードの液晶表示装置が実現できる。

以下、本実施の形態による液晶表示装置及びその駆動方法について、実施例を用いてより具体的に説明する。

（実施例１）
まず、本実施の形態の実施例１による液晶表示装置及びその駆動方法について説明する。図５は、本実施例による液晶表示装置の概略構成を示している。図５に示すように、液晶表示装置は、外部から入力される８ビット表示データを例えば２フレーム分記憶するフレームメモリ５０と、フレームメモリ５０に記憶された２フレーム分の表示データを画素毎に比較して階調の変化を画素毎に判定し、階調が暗表示から明表示へ変化した画素の情報を含む階調変化データを出力する比較判定回路５１と、比較判定回路５１から表示データ及び階調変化データが入力され、外部から同期信号が入力されるタイミングコントローラ５２とを制御回路部として有している。タイミングコントローラ５２は、後述するフレームレートコントロール（ＦＲＣ）技術を実現するＦＲＣ回路５３を有している。また液晶表示装置は、内部電源回路５４と、内部電源回路５４から電力が供給され、例えばオペアンプを用いて複数レベルの基準電圧を生成する基準電圧生成回路５５とを有している。さらに液晶表示装置は、ＭＶＡモードの液晶表示パネル１と、液晶表示パネル１の複数のゲートバスラインに所定の駆動信号を出力するゲートバスライン駆動回路（ゲートドライバ）５６と、液晶表示パネル１の複数のドレインバスラインに所定の駆動信号を出力するドレインバスライン駆動回路（データドライバ）５７とを有している。ゲートドライバ５６には、タイミングコントローラ５２からゲートドライバ制御信号が入力され、内部電源回路５４からゲートドライバ用電圧が入力される。データドライバ５７には、タイミングコントローラ５２から８ビット表示データ及びデータドライバ制御信号が入力され、基準電圧生成回路５５から複数レベルの基準電圧が入力され、内部電源回路５４からデータドライバ用電圧が入力される。

図６は、従来の液晶表示装置の概略構成を示している。図５に示す本実施例による液晶表示装置は、図６に示す従来の液晶表示装置と比較すると、フレームメモリ５０、比較判定回路５１及びＦＲＣ回路５３を備えている点に特徴を有している。また、本実施例による液晶表示装置は、従来の液晶表示装置と同様に、一般的な２５６階調対応のデータドライバ５７を有している。２５６階調対応のデータドライバ５７は、基準電圧生成回路５５から入力される複数レベルの基準電圧を用いて、ドライバ内部での抵抗分割により、８ビット表示データ（０〜２５５）に対応した２５６レベルの電圧を選択して出力できるようになっている。したがって、８ビット表示データの２５５階調（１１１１１１１１）に対応した電圧が液晶へ印加可能な最大の電圧であり、それ以上の電圧を液晶に印加することは一般的にはできない。

本実施例では、ある画素の階調が０階調（暗表示）から２５５階調（明表示）に変化したとき、第１フレームの最後に得られる当該画素の輝度を予め求めておき、その輝度を１００％として第２フレーム以降の階調設定を行う。例えば、第１フレームの最後での到達輝度がデータドライバ５７に入力される表示データの２４３階調に相当する場合、制御回路部は、ＦＲＣ技術を用いて、０〜２４３階調により２５６レベルの階調を作成する。ＦＲＣ技術は、複数レベルの階調を組み合わせた複数のフレームにより、本来表示が困難な中間の階調を表示可能とする技術である。例えば、０〜２５５階調の各階調間に３レベルの階調を作成することにより１０２１階調の表示が可能となる。この中から任意の２５６階調を取り出すことによって、液晶表示装置に本来設定されている階調輝度特性とは異なる階調輝度特性を得ることが可能になる。ＦＲＣ技術はデータを変換する技術であるため、ＦＲＣ回路５３はタイミングコントローラ５２のＬＳＩ内に容易に組み込むことができる。

図７（ａ）は液晶表示装置に入力される表示データの例を示し、図７（ｂ）はその表示データが入力された際に制御回路部がデータドライバ５７に出力する表示データの例を示している。図７（ａ）に示す表示データは、第１フレーム（１Ｆ）に、例えばあるドレインバスラインに接続された全ての画素が黒表示（０階調）から白表示（２５５階調）に変化することを表している。このとき制御回路部は、比較判定回路部５１で生成された階調変化データに基づいて、図７（ｂ）に示すように、データドライバ５７に第１フレームのみ２５５階調の表示データを出力する。第２フレーム（２Ｆ）以降にも液晶表示装置に２５５階調の表示データが連続して入力される場合には、制御回路部は、第２フレーム以降に例えば２４３階調の表示データをデータドライバ５７に出力するようにする。データドライバ５７への出力データの２４３階調を白表示に対応させることにより、データドライバ５７への出力データの階調レベルは１２（＝２５５−２４３）階調分減少することになる。本実施例では、上述のようにＦＲＣ技術を用いて０〜２４３階調間に２５６レベルの階調を作成することにより２５６階調の表示が得られる。

図８（ａ）は、従来のＭＶＡモードの液晶表示装置の画素の輝度変化を示し、図８（ｂ）は、本実施例によるＭＶＡモードの液晶表示装置の画素の輝度変化を示している。図８（ａ）、（ｂ）の横方向は時間を表し、縦方向は輝度レベルを表している。図８（ａ）の線ｂ５に示すように、従来のＭＶＡモードの液晶表示装置では、暗表示から明表示に切り替わる際に２段応答が生じているのに対し、図８（ｂ）の線ｂ６に示すように本実施例によるＭＶＡモードの液晶表示装置では２段応答が抑制されている。したがって、本実施例によれば、動画表示に十分対応可能な応答特性を有するＭＶＡモードの液晶表示装置が実現できる。

（実施例２）
次に、本実施の形態の実施例２による液晶表示装置及びその駆動方法について説明する。本実施例ではＦＲＣ技術を用いず、専用のデータドライバを用いる。図９は、本実施例の前提となる従来のデータドライバのＤＡコンバータ部及び基準電圧生成回路を示している。図９に示すように、基準電圧生成回路５５は、（ｊ＋１）レベルの正極性の基準電圧ＨＲＶｎ（ｎ＝０，…，ｉ，…，ｊ）と、（ｊ＋１）レベルの負極性の基準電圧ＬＲＶｎ（ｎ＝０，…，ｉ，…，ｊ）とを出力できるようになっている。データドライバ５７のＤＡコンバータ部５８は、これらの基準電圧ＨＲＶｎ及びＬＲＶｎを用い、抵抗分割により２５６レベルの正極性の電圧ＨＶ０〜ＨＶ２５５と、２５６レベルの負極性の電圧ＬＶ０〜ＬＶ２５５とを出力できるようになっている。従来のデータドライバ５７では、入力した８ビット表示データの最大値である２５５階調に対応する電圧は、ＨＶ２５５及びＬＶ２５５である。電圧ＨＶ２５５及びＬＶ２５５は、データドライバ５７により駆動される画素の液晶に印加される最大の電圧である。この電圧の大きさは、基準電圧生成回路５５により供給される基準電圧により規定される。

図１０は、本実施例による液晶表示装置のデータドライバのＤＡコンバータ部及び基準電圧生成回路を示している。図１０に示すように、基準電圧生成回路５５は、正極性の基準電圧ＨＲＶｎ（ｎ＝０，…，ｉ，…，ｊ）及び負極性の基準電圧ＬＲＶｎ（ｎ＝０，…，ｉ，…，ｊ）に加えて、過剰電圧用の基準電圧ＨＲＶｋ（正極性）及びＬＲＶｋ（負極性）を出力するようになっている。データドライバ５７のＤＡコンバータ部５８は、この基準電圧ＨＲＶｋ及びＬＲＶｋに対応した過剰電圧ＯＷＨ（正極性）及びＯＷＬ（負極性）を出力できるようになっている。ＯＷＨ及びＯＷＬは、ＨＶ２５５及びＬＶ２５５より絶対値の大きい電圧である。

本実施例では、実施例１における第２フレーム以降の２４３階調に対応する電圧がＨＶ２５５とＬＶ２５５になるように基準電圧が設定される。また本実施例では、制御回路部からデータドライバ５７に出力される８ビット表示データに過剰電圧制御データが付加される。過剰電圧制御データには、データドライバ５７に過剰電圧ＯＷＨ又はＯＷＬを出力させるか、あるいは８ビット表示データに従って最大ＨＶ２５５又はＬＶ２５５の通常の電圧を出力させるかの制御情報が含まれている。なお、ＯＷＨとＨＶ２５５との間、及びＯＷＬとＬＶ２５５との間に、抵抗分割により複数レベルの過剰電圧を生成し、過剰電圧制御データを複数ビットにすることにより、複数レベルの過剰電圧を選択可能にすることもできる。本実施例によれば、実施例１と同様に、動画表示に十分対応可能な応答特性を有するＭＶＡモードの液晶表示装置が実現できる。

本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、画素の表示が黒から白に変化する場合を例に挙げたが、本発明はこれに限らず、相対的に暗表示から明表示に変化する場合であれば、黒から中間調又は中間調から白などの変化にも適用できる。

以上説明した実施の形態による液晶表示装置及びその駆動方法は、以下のようにまとめられる。
（付記１）
対向配置された一対の基板と、
前記一対の基板間に封止された液晶と、
前記一対の基板の少なくとも一方に形成され、前記液晶を配向規制する配向規制用構造物と、
前記一対の基板の一方に形成されたスイッチング素子と、
前記スイッチング素子に接続された複数のバスラインと、
前記複数のバスラインに所定の駆動信号を供給するバスライン駆動回路部と、
画素の表示状態を暗表示から前記暗表示より輝度の高い明表示に変化させる際に、前記表示状態が変化する第１フレームの最初に前記画素の液晶に印加される第１の電圧の大きさと、前記第１フレームの次の第２フレーム以降に前記画素の液晶に印加される第２の電圧の大きさとの差が、前記画素の液晶容量の変化により前記第１フレーム内に生じる電圧変化の大きさよりも大きくなるように前記バスライン駆動回路部を制御する制御回路部と
を有することを特徴とする液晶表示装置。
（付記２）
付記１記載の液晶表示装置において、
前記第１の電圧の大きさは、前記第２の電圧の大きさよりも大きいこと
を特徴とする液晶表示装置。
（付記３）
付記１又は２に記載の液晶表示装置において、
前記第２の電圧は、前記第１フレームの最後での前記画素の輝度が概ね維持される電圧であること
を特徴とする液晶表示装置。
（付記４）
付記１乃至３のいずれか１項に記載の液晶表示装置において、
前記第２の電圧の大きさは、前記第１フレームの最後に前記画素の液晶に印加される第３の電圧の大きさよりも小さいこと
を特徴とする液晶表示装置。
（付記５）
付記１乃至４のいずれか１項に記載の液晶表示装置において、
前記暗表示は黒表示であり、前記明表示は白表示であること
を特徴とする液晶表示装置。
（付記６）
付記１乃至５のいずれか１項に記載の液晶表示装置において、
前記制御回路部は、外部から入力される表示データを複数フレーム分記憶するフレームメモリと、前記複数フレーム分の前記表示データを比較して前記画素の表示状態の変化を判定する比較判定回路とを有すること
を特徴とする液晶表示装置。
（付記７）
付記１乃至６のいずれか１項に記載の液晶表示装置において、
前記液晶は負の誘電率異方性を有し、電圧無印加時に基板面に対してほぼ垂直に配向していること
を特徴とする液晶表示装置。
（付記８）
付記１乃至７のいずれか１項に記載の液晶表示装置において、
前記配向規制用構造物は、突起又は電極の抜き部であること
を特徴とする液晶表示装置。
（付記９）
液晶を配向規制する配向規制用構造物を有する液晶表示装置の駆動方法であって、
画素の表示状態を暗表示から前記暗表示より輝度の高い明表示に変化させる際に、前記表示状態が変化する第１フレームの最初に前記画素の液晶に印加される第１の電圧の大きさと、前記第１フレームの次の第２フレーム以降に前記画素の液晶に印加される第２の電圧の大きさとの差を、前記画素の液晶容量の変化により前記第１フレーム内に生じる電圧変化の大きさよりも大きくすること
を特徴とする液晶表示装置の駆動方法。
（付記１０）
付記９記載の液晶表示装置の駆動方法において、
前記第１の電圧の大きさは、前記第２の電圧の大きさよりも大きいこと
を特徴とする液晶表示装置の駆動方法。
（付記１１）
付記９又は１０に記載の液晶表示装置の駆動方法において、
前記第２の電圧は、前記第１フレームの最後での前記画素の輝度が概ね維持される電圧であること
を特徴とする液晶表示装置の駆動方法。
（付記１２）
付記９乃至１１のいずれか１項に記載の液晶表示装置の駆動方法において、
前記第２の電圧の大きさは、前記第１フレームの最後に前記画素の液晶に印加される第３の電圧の大きさよりも小さいこと
を特徴とする液晶表示装置の駆動方法。
（付記１３）
付記９乃至１２のいずれか１項に記載の液晶表示装置の駆動方法において、
前記暗表示は黒表示であり、前記明表示は白表示であること
を特徴とする液晶表示装置の駆動方法。

本発明の一実施の形態による液晶表示装置の断面構成を模式的に示す図である。 本発明の一実施の形態による液晶表示装置の３画素分の構成及び液晶分子の配向方向を示す概念図である。 本発明の一実施の形態による液晶表示装置の画素の等価回路を示す図である。 本発明の一実施の形態による液晶表示装置の応答特性を示す図である。 本発明の一実施の形態の実施例１による液晶表示装置の概略構成を示す図である。 従来の液晶表示装置の概略構成を示す図である。 本発明の一実施の形態の実施例１による液晶表示装置の駆動方法を示す図である。 本発明の一実施の形態の実施例１による液晶表示装置の効果を示す図である。 本発明の一実施の形態の実施例２の前提となる従来の液晶表示装置のデータドライバのＤＡコンバータ部及び基準電圧生成回路の概略構成を示す図である。 本発明の一実施の形態の実施例２による液晶表示装置のデータドライバのＤＡコンバータ部及び基準電圧生成回路の概略構成を示す図である。 従来の液晶表示装置の画素の等価回路を示す図である。 従来の液晶表示装置の応答特性を示す図である。 ２段応答の生じる原因を説明する図である。 オーバードライブ方式の液晶表示装置を説明する図である。 オーバードライブ方式を用いた従来の液晶表示装置の応答特性を示す図である。 従来のＭＶＡモードの液晶表示装置の液晶の応答状態を示す図である。 従来のＭＶＡモードの液晶表示装置の液晶の応答状態を示す図である。

符号の説明

１ 液晶表示パネル
８ 液晶分子
１０、１１ ガラス基板
２０、２１ 突起
５０ フレームメモリ
５１ 比較判定回路
５２ タイミングコントローラ
５３ ＦＲＣ回路
５４ 内部電源回路
５５ 基準電圧生成回路
５６ ゲートドライバ
５７ データドライバ
５８ ＤＡコンバータ部

Claims (10)

1. 対向配置された一対の基板と、
   前記一対の基板間に封止された液晶と、
   前記一対の基板の少なくとも一方に形成され、前記液晶を配向規制する配向規制用構造物と、
   前記一対の基板の一方に形成されたスイッチング素子と、
   前記スイッチング素子に接続された複数のバスラインと、
   前記複数のバスラインに所定の駆動信号を供給するバスライン駆動回路部と、
   画素の表示状態を暗表示から前記暗表示より輝度の高い明表示に変化させる際に、前記表示状態が変化する第１フレームの最初に前記画素の液晶に印加される第１の電圧の大きさと、前記第１フレームの次の第２フレーム以降に前記画素の液晶に印加される第２の電圧の大きさとの差が、前記画素の液晶容量の変化により前記第１フレーム内に生じる電圧変化の大きさよりも大きくなるように前記バスライン駆動回路部を制御する制御回路部と
   を有することを特徴とする液晶表示装置。
2. 請求項１記載の液晶表示装置において、
   前記第１の電圧の大きさは、前記第２の電圧の大きさよりも大きいこと
   を特徴とする液晶表示装置。
3. 請求項１又は２に記載の液晶表示装置において、
   前記第２の電圧は、前記第１フレームの最後での前記画素の輝度が概ね維持される電圧であること
   を特徴とする液晶表示装置。
4. 請求項１乃至３のいずれか１項に記載の液晶表示装置において、
   前記第２の電圧の大きさは、前記第１フレームの最後に前記画素の液晶に印加される第３の電圧の大きさよりも小さいこと
   を特徴とする液晶表示装置。
5. 請求項１乃至４のいずれか１項に記載の液晶表示装置において、
   前記暗表示は黒表示であり、前記明表示は白表示であること
   を特徴とする液晶表示装置。
6. 請求項１乃至５のいずれか１項に記載の液晶表示装置において、
   前記制御回路部は、外部から入力される表示データを複数フレーム分記憶するフレームメモリと、前記複数フレーム分の前記表示データを比較して前記画素の表示状態の変化を判定する比較判定回路とを有すること
   を特徴とする液晶表示装置。
7. 請求項１乃至６のいずれか１項に記載の液晶表示装置において、
   前記液晶は負の誘電率異方性を有し、電圧無印加時に基板面に対してほぼ垂直に配向していること
   を特徴とする液晶表示装置。
8. 請求項１乃至７のいずれか１項に記載の液晶表示装置において、
   前記配向規制用構造物は、突起又は電極の抜き部であること
   を特徴とする液晶表示装置。
9. 液晶を配向規制する配向規制用構造物を有する液晶表示装置の駆動方法であって、
   画素の表示状態を暗表示から前記暗表示より輝度の高い明表示に変化させる際に、前記表示状態が変化する第１フレームの最初に前記画素の液晶に印加される第１の電圧の大きさと、前記第１フレームの次の第２フレーム以降に前記画素の液晶に印加される第２の電圧の大きさとの差を、前記画素の液晶容量の変化により前記第１フレーム内に生じる電圧変化の大きさよりも大きくすること
   を特徴とする液晶表示装置の駆動方法。
10. 請求項９記載の液晶表示装置の駆動方法において、
    前記第１の電圧の大きさは、前記第２の電圧の大きさよりも大きいこと
    を特徴とする液晶表示装置の駆動方法。