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JP4405557B2 - アクティブマトリクス基板、表示装置、テレビジョン装置、アクティブマトリクス基板の製造方法、及び表示装置の製造方法 - Google Patents

アクティブマトリクス基板、表示装置、テレビジョン装置、アクティブマトリクス基板の製造方法、及び表示装置の製造方法 Download PDF

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Description

本発明は、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置などの表示装置を構成するアクティブマトリクス基板に関し、特に、アクティブマトリクス基板の欠陥修正技術に関するものである。
アクティブマトリクス基板は、液晶表示装置、ＥＬ表示装置などの表示装置において幅広く用いられている。例えば、液晶表示装置を構成するアクティブマトリクス基板は、特許文献１などに開示されている。
図１４は、従来のアクティブマトリクス基板１２０の１つの画素を示す平面図である。このアクティブマトリクス基板１２０は、マトリクス状に設けられた複数の画素電極１１２と、各画素電極１１２毎に設けられた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）１０５と、各画素電極１１２の間を互いに平行に延びる複数のゲート線１０１と、各ゲート線１０１と交差して各画素電極１１２の間を互いに平行に延びる複数のソース線１０３と、各ゲート線１０１の間に互いに平行に延びる容量線１０２とを備えている。
ＴＦＴ１０５は、ゲート線１０１に接続されたゲート電極１０１ａと、ゲート電極１０１ａを覆うように設けられた半導体層１０４と、半導体層１０４上に設けられソース線１０３に接続されたソース電極１０３ａと、半導体層１０４上でソース電極１０３ａに対峙するように設けられたドレイン電極１０３ｂとを備えている。そして、ドレイン電極１０３ｂは、容量線１０２が延びている領域に延設されて、画素電極１１２にコンタクトホール１１１ｂを介して接続されたドレイン引出電極１０７及び容量電極１０６になっている。
また、上記構成のアクティブマトリクス基板１２０と、共通電極を有する対向基板と、それら両基板の間に設けられ液晶分子を含む液晶層とを備えた液晶表示装置（液晶表示パネル）では、ＴＦＴ１０５のスイッチング機能によって、ＴＦＴ１０５に接続された各画素電極１１２に画像信号を適宜伝達することで画像が表示される。また、アクティブマトリクス基板１２０では、ＴＦＴ１０５をオフにしている期間中の液晶層の自己放電、又は、ＴＦＴ１０５のオフ電流による画像信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路などに使用したりするために、容量線１０２と、容量電極１０６との間に補助容量が形成されている。
また、近年、大型の液晶テレビジョン装置（液晶ＴＶ）などに用いられる液晶表示装置においては、広視野角化を目的として、多重領域（Multi-domain）を有する垂直配向方式（ＶＡ；Vertical Alignment）、いわゆる、ＭＶＡ（Multi-domain Vertical Alignment）方式が広く普及している（例えば、特許文献２参照）。
このようなＭＶＡ方式の液晶表示装置では、アクティブマトリクス基板の画素電極、及び対向基板の共通電極に切除パターン（スリット部）又は液晶分子の配向制御用の突起部が設けられており、これによって形成されるフリンジフィールド（Fringe Field）を利用して、液晶分子の配向方向を複数に分散させることで広視野角を実現している。なお、特許文献３には、光漏れの防止や電圧印加後の初期応答速度の改善を目的として、上記画素電極や共通電極の切除パターンに対応する位置に電極を埋設させる技術が開示されている。
ところで、アクティブマトリクス基板を製造する際の製造プロセスにおいては、基板上に付着した異物などによってゲート線が断線することがある。この断線したゲート線では、画素電極に正常な電圧（ドレイン電圧）を印加することができないので、液晶表示装置の表示画面上にそのゲート線に沿って線状の点欠陥が視認されてしまう。この線状の点欠陥の個数が多くなると、その液晶表示装置が不良となり、液晶表示装置の製造歩留まりを低下させてしまう。
例えば、特許文献４には、このようなゲート線の断線の修正ができるように、容量線と同層に設けられ、画素電極及びソース線と重なる部分を有する修正用交差部を備えたアクティブマトリクス方式の液晶表示装置が開示されている。
特開平９−１５２６２５号公報 特開２００１−８３５２３号公報 特開２００１−１１７０８３号公報 特開平５−３３３３７３号公報
しかしながら、特許文献４などに記載された液晶表示装置の修正方法では、断線を修正すると、断線位置に対応する画素に隣接する画素が正常に機能しなくなり、画素欠陥となってしまうという問題があった。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、画素欠陥の発生を抑制して断線を修正することにある。
上記目的を達成するために、本発明は、各画素電極の間に互い平行に延びる第１ソース線及び第２ソース線をそれぞれ設けると共に、それらに交差するように容量線を設けるようにしたものである。
具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線とを備え、上記各容量線は、各画素毎に延設され、該各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部を備え、上記第１ソース線と第２ソース線とは、互いに接続されていることを特徴とする。
上記の構成によれば、容量線が断線した場合には、容量線の断線位置に対応する画素の画素電極の両側に配設された第１ソース線及び第２ソース線を切断して、それぞれ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成する。そして、各ソース線バイパス部と断線した容量線及び容量線延設部とを接続する。これにより、容量線の断線位置よりも下流側に対して、上記各ソース線バイパス部及び容量線延設部を介して、補助容量信号が供給される。ここで、第１ソース線と第２ソース線とが互いに接続されていることにより、第１ソース線及び第２ソース線の双方にデータ信号が入力されるので、容量線の断線を修正するために、スイッチング素子に接続された第１ソース線を切断しても、第２ソース線に直接データ信号を入力したり、第１ソース線と第２ソース線とを接続したりする必要がない。
したがって、従来のように、断線を修正するための迂回路として画素電極を使用する必要がないので、画素欠陥の発生を抑制して容量線の断線が修正される。
また、ゲート線と容量線とが独立して構成されているため、ゲート線の負荷が低減され、ゲート線における信号遅延が改善される。
上記各容量線には、誘電膜を介して重なる容量電極がそれぞれ設けられていてもよい。
上記の構成によれば、容量線と、容量電極と、それらの間のゲート絶縁膜などの誘電膜により補助容量が形成される。これは、画素電極が形成される層と第１ソース線及び第２ソース線が形成される層との間に、感光性樹脂などからなる数ミクロンオーダーの層間絶縁膜が形成される場合に好適に適用される。これにより、第１ソース線及び第２ソース線と画素電極とを重ねて配置させることが可能になるので、有効画素面積が大きくなり、開口率が向上する。
上記各スイッチング素子及び容量電極と上記各画素電極との間には、層間絶縁膜が介設され、上記スイッチング素子は、上記各画素電極に接続されたドレイン電極を有し、上記ドレイン電極及び容量電極と上記各画素電極とは、上記層間絶縁膜にそれぞれ形成されたコンタクトホールを介して接続されていてもよい。
上記の構成によれば、仮に、容量線と容量電極との間に短絡が発生して、その容量線と容量電極との間に形成される補助容量を切断及び分離したとしても、すなわち、一方のコンタクトホールにより画素電極に接続された容量電極を有する補助容量を切断及び分離したとしても、第１ソース線からのデータ信号が他方のコンタクトホールを介して画素電極に供給されるので、補助容量の短絡に起因する画素欠陥が修正される。
上記ドレイン電極は、延設されて上記容量電極に接続されていてもよい。
上記の構成によれば、仮に、ドレイン電極上の層間絶縁膜に形成されたコンタクトホールに不具合があって、ドレイン電極と画素電極とが電気的に遮断されたとしても、ドレイン電極の延設部分を介して、画素電極にデータ信号が供給される。
また、仮に、ドレイン電極の延設部分が断線したとしても、ドレイン電極上の層間絶縁膜に形成されたコンタクトホール、及び画素電極を介して、容量電極にデータ信号が供給される。
上記各画素電極には、上記各容量線と重なるように、液晶分子の配向を分割するためのスリット部、又は、液晶分子の配向を制御するための突起部が設けられていてもよい。
上記の構成によれば、液晶分子の配向を分割するためのスリット部、又は、液晶分子の配向制御するための突起部が形成された領域は、通常、透過領域として機能しないので、その領域と重なるように、各容量線を配置することにより、補助容量の形成に起因する開口率の低下が抑制される。このような構成のアクティブマトリクス基板は、ＭＶＡ方式の液晶表示装置に好適に用いられる。
上記各第１ソース線及び第２ソース線と上記各容量線との重なる部分の面積は、それぞれ２５μｍ２以上であってもよい。
上記の構成によれば、イットリウムアルミニウムガーネット（ＹＡＧ）レーザなどを用いて、第１ソース線及び第２ソース線と容量線との間の絶縁膜の溶融加工を行う場合に、充分なレーザ照射領域が確保され、第１ソース線及び第２ソース線と容量線との間の導通の信頼性が向上する。
また、本発明に係る表示装置は、本発明のアクティブマトリクス基板を備えたことを特徴とする。
上記の構成によれば、アクティブマトリクス基板において、画素欠陥の発生を抑制して断線が修正されるので、表示装置の製造歩留まりを向上させることが可能である。
また、本発明に係るテレビジョン装置は、本発明の表示装置と、テレビジョン放送を受信するチューナ部とを備えたことを特徴とする。
上記の構成によれば、表示装置を構成するアクティブマトリクス基板において、画素欠陥の発生を抑制して断線が修正されるので、テレビジョン装置の製造歩留まりを向上させることが可能である。
また、本発明に係るアクティブマトリクス基板の製造方法は、マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線と、上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部とを備え、上記第１ソース線と第２ソース線とが互いに接続されたアクティブマトリクス基板を製造する方法であって、上記容量線の断線の存在を検出する断線検出工程と、上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側部に沿って配設された第１ソース線及び第２ソース線において、上記断線した容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断を行い、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそれぞれ形成するソース線バイパス部形成工程と、上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを備えることを特徴とする。
上記の方法によれば、ソース線バイパス部形成工程において、断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側に配置され、それぞれ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成する。そして、接続工程において、各ソース線バイパス部と断線した容量線及び容量線延設部とを接続する。これにより、容量線の断線位置よりも下流側に対して、上記各ソース線バイパス部及び容量線延設部を介して、補助容量信号が供給される。ここで、第１ソース線と第２ソース線とが互いに接続されていることにより、第１ソース線及び第２ソース線の双方にデータ信号が入力されるので、容量線の断線を修正するために、スイッチング素子に接続された第１ソース線を切断しても、第２ソース線に直接データ信号を入力したり、第１ソース線と第２ソース線とを接続したりする必要がない。したがって、画素欠陥の発生を抑制して容量線の断線が修正される。
上記切断及び接続は、レーザ照射によって行われてもよい。
上記の方法によれば、配線の切断及び接続を確実に行うことが可能になる。
上記切断は、ＹＡＧレーザの第４高調波によって行われてもよい。
上記の方法によれば、第１ソース線、第２ソース線、容量線のレーザ照射による破壊分離における信頼性が向上する。
上記接続は、ＹＡＧレーザの第２高調波によって行われてもよい。
上記の方法によれば、ソース線バイパス部とゲート線との、ソース線バイパス部と容量バイパス部との、容量線バイパス部と第１ソース線との、容量線バイパス部と第２ソース線との、ソース線バイパス部と容量線との、及びソース線バイパス部と容量線延設部とのレーザ照射による溶融接続における信頼性が向上する。
また、本発明に係る表示装置の製造方法は、マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線と、上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部とを備え、上記第１ソース線と第２ソース線とが互いに接続されたアクティブマトリクス基板を有する表示装置を製造する方法であって、上記容量線の断線の存在を検出する断線検出工程と、上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側部に沿って配設された第１ソース線及び第２ソース線において、上記断線した容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断を行い、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそれぞれ形成するソース線バイパス部形成工程と、上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを備えることを特徴とする。
上記の方法によれば、ソース線バイパス部形成工程において、断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側に配置され、それぞれ、容量線及び容量線延設部に重なる部分を有するソース線バイパス部を形成する。そして、接続工程において、各ソース線バイパス部と断線した容量線及び容量線延設部とを接続する。これにより、容量線の断線位置よりも下流側に対して、上記各ソース線バイパス部及び容量線延設部を介して、補助容量信号が供給される。ここで、第１ソース線と第２ソース線とが互いに接続されていることにより、第１ソース線及び第２ソース線の双方にデータ信号が入力されるので、容量線の断線を修正するために、スイッチング素子に接続された第１ソース線を切断しても、第２ソース線に直接データ信号を入力したり、第１ソース線と第２ソース線とを接続したりする必要がない。したがって、画素欠陥の発生を抑制して容量線の断線が修正される。
上記切断及び接続は、レーザ照射によって行われてもよい。
上記の方法によれば、配線の切断及び接続を確実に行うことが可能になる。
上記切断は、ＹＡＧレーザの第４高調波によって行われてもよい。
上記の方法によれば、第１ソース線、第２ソース線、容量線のレーザ照射による破壊分離における信頼性が向上する。
上記接続は、ＹＡＧレーザの第２高調波によって行われてもよい。
上記の方法によれば、ソース線バイパス部とゲート線との、ソース線バイパス部と容量バイパス部との、容量線バイパス部と第１ソース線との、容量線バイパス部と第２ソース線との、ソース線バイパス部と容量線との、及びソース線バイパス部と容量線延設部とのレーザ照射による溶融接続における信頼性が向上する。
本発明によれば、各画素電極の間に互い平行に延びる第１ソース線及び第２ソース線がそれぞれ設けられていると共に、それらに交差するように容量線が設けられているので、画素欠陥の発生を抑制して断線を修正することができ、アクティブマトリクス基板、及びそれを備えた表示装置の製造歩留まりを向上させることができる。
図１は、実施形態１に係るアクティブマトリクス基板２０ａを示す平面図である。 図２は、図１中のII−II線に沿ったアクティブマトリクス基板２０ａ（液晶表示パネル５０）の断面図である。 図３は、液晶表示パネル５０を備えた液晶表示装置６０を示すブロック図である。 図４は、液晶表示装置６０を備えたテレビジョン装置７０を示すブロック図である。 図５は、実施形態１に係るアクティブマトリクス基板２０ａのゲート線断線修正後の平面図である。 図６は、実施形態２に係るアクティブマトリクス基板２０ｂを示す平面図である。 図７は、実施形態２に係るアクティブマトリクス基板２０ｂの容量線断線修正後の平面図である。 図８は、実施形態３に係るアクティブマトリクス基板２０ｃのソース線断線修正後の平面図である。 図９は、実施形態４に係るアクティブマトリクス基板２０ｄを示す平面図である。 図１０は、図９中のＸ−Ｘ線に沿ったアクティブマトリクス基板２０ｄの断面図である。 図１１は、実施形態５に係るアクティブマトリクス基板２０ｅを示す平面図である。 図１２は、実施形態６に係るアクティブマトリクス基板２０ｆを示す平面図である。 図１３は、実施形態７に係るアクティブマトリクス基板２０ｇを示す平面図である。 図１４は、従来のアクティブマトリクス基板１２０を示す平面図である。
１ ゲート線
２ 容量線
２ａ 第１容量線
２ｂ 第２容量線
２ｃ 容量線延設部
３ａ 第１ソース線
３ｂ 第２ソース線
３ｄ ドレイン電極
５，５ａ，５ｂ ＴＦＴ（スイッチング素子）
６ 容量電極
７ ゲート絶縁膜（誘電膜）
１１ａ，１１ｂ コンタクトホール
１２ 画素電極
１２ｃ スリット部（突起部）
１５ 層間絶縁膜
１６ａ，１６ｂ，１６ｃ，１６ｄ ソース線バイパス部
１７ａ，１７ｂ 容量線バイパス部
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ アクティブマトリクス基板
５０ 液晶表示パネル
６０ 液晶表示装置（表示装置）
６５ チューナ部
７０ テレビジョン装置
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図５は、本発明に係るアクティブマトリクス基板、表示装置及びテレビジョン装置の実施形態１を示している。なお、本実施形態では、表示装置として液晶表示装置を例示するが、本発明は、有機ＥＬ（electroluminescent）表示装置などの他の表示装置にも適用することができる。
図４は、本実施形態のテレビジョン装置７０を示すブロック図である。
テレビジョン装置７０は、図４に示すように、テレビジョン放送を受信して映像信号を出力するチューナ部６５と、チューナ部６５から供給される映像信号に基づいて、画像を表示する液晶表示装置６０とを備えている。
図３は、本実施形態の液晶表示装置６０を示すブロック図である。
液晶表示装置６０は、図３に示すように、チューナ部６５などから供給される映像信号を輝度信号及び色信号に分離するためのＹ／Ｃ分離回路３１と、輝度信号及び色信号を光の３原色であるＲ、Ｇ及びＢのアナログＲＧＢ信号に変換するためのビデオクロマ回路３２と、アナログＲＧＢ信号をデジタルＲＧＢ信号に変換するためのＡ／Ｄコンバータ３３と、デジタルＲＧＢ信号が入力される液晶コントローラ３４と、液晶コントローラ３４からのデジタルＲＧＢ信号が所定のタイミングで入力され、実質的に画像を表示するための液晶表示パネル５０と、液晶表示パネル５０に階調電圧を供給するための階調回路３６と、液晶表示パネル５０に光を供給するためのバックライト３８と、バックライト３８を駆動させるためのバックライト駆動回路３７と、上記構成のシステム全体を制御するためのマイコン３５とを備えている。
なお、Ｙ／Ｃ分離回路３１に供給される映像信号としては、上記のようなテレビジョン放送に基づく映像信号の他に、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号を利用することができる。
図２は、本実施形態の液晶表示パネル５０を示す断面図である。
液晶表示パネル５０は、図２に示すように、互いに対向して配置されるアクティブマトリクス基板２０ａ及び対向基板３０と、それら両基板２０ａ及び３０の間に設けられた液晶層４０とを備えている。
図１は、本実施形態のアクティブマトリクス基板２０ａを示す平面図である。なお、図２は、図１中のII−II線に沿った液晶表示パネル５０の断面図である。
アクティブマトリクス基板２０ａは、図１に示すように、互いに平行に延びる複数のゲート線１と、各ゲート線１に直交する方向に互いに平行に延びる複数のソース線３と、各ゲート線１の間に延びる容量線２とを備えている。そして、ゲート線１とソース線３との各交差部分には、ＴＦＴ５が設けられている。また、各ＴＦＴ５に対応して一対のゲート線１及び一対のソース線３で囲われる表示領域には画素を構成する画素電極１２が設けられている。
ソース線３は、ＴＦＴ５に接続された第１ソース線３ａと、第１ソース線３ａに隣り合うと共に各画素毎に接続された第２ソース線３ｂとにより構成されている。
容量線２は、互いに平行に延びると共に各画素毎に接続された第１容量線２ａ及び第２容量線２ｂにより構成されている。
ＴＦＴ５は、図１及び図２に示すように、ゲート線１から側方に突出するように設けられたゲート電極１ａと、ゲート電極１ａ上にゲート絶縁膜７を介して設けられ、真性アモルファスシリコン層及びｎ＋アモルファスシリコン層により構成された半導体層４と、半導体層４上に設けられ、第１ソース線３ａから側方に突出するように設けられたソース電極３ｃと、半導体層４上にソース電極３ｃに対峙するように設けられたドレイン電極３ｄとを備えている。
また、ゲート絶縁膜７の上層には、各画素毎に容量線２に重なるように容量電極６が設けられている。さらに、ＴＦＴ５及び容量電極６を覆うように、上層の第１層間絶縁膜８と下層の第２層間絶縁膜９とにより構成された層間絶縁膜１５が積層されている。そして、層間絶縁膜１５の上層には、コンタクトホール１１ａを介してドレイン電極３ｄに、及びコンタクトホール１１ｂを介して容量電極６にそれぞれ接続された画素電極１２が設けられている。さらに、画素電極１２の上層には、配向膜（不図示）が設けられている。
容量線２と容量電極６との間には、ゲート絶縁膜７（誘電膜）が挟持されており、それらによって、補助容量が構成されている。
対向基板３０は、絶縁基板１０上に、カラーフィルタ層１３、共通電極１４及び配向膜（不図示）などが順に積層された多層積層構造になっている。
カラーフィルタ層１３は、アクティブマトリクス基板２０ａの各画素に対応して、赤、緑及び青のうちのいずれか１つの着色層が設けられている。なお、赤、緑及び青の３つの画素（pixel）から１つの絵素（picture element）が構成される。
液晶層４０には、電気光学特性を有するネマチック液晶分子（液晶材料）が含まれている。
このような構成の液晶表示パネル５０は、各画素電極１２毎に１つの画素が構成されており、各画素において、ゲート線１から走査信号がゲート電極１ａを介して送られてＴＦＴ５がオン状態になったときに、ソース線３からデータ信号が送られてソース電極３ｃ及びドレイン電極３ｄを介して、画素電極１２に所定の電荷が書き込まれ、画素電極１２と共通電極１４との間で電位差が生じることになり、液晶層４０からなる液晶容量、及び補助容量に所定の電圧が印加されるように構成されている。そして、液晶表示パネル５０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部（バックライト３８）から入射する光の透過率を調整することにより、画像が表示される。
次に、本発明の実施形態１に係る液晶表示装置６０を構成する液晶表示パネル５０の製造方法について、一例を挙げて説明する。
液晶表示パネル５０は、以下に説明するアクティブマトリクス基板作製工程、対向基板作製工程及び液晶表示パネル作製工程を経て製造される。また、アクティブマトリクス基板作製工程及び液晶表示パネル作製工程の少なくとも一方の後に検査工程を行い、検査工程で断線が検出された場合には、検査工程の後に断線修正工程が追加される。
以下に、アクティブマトリクス基板作製工程について、説明する。
まず、ガラス基板などの絶縁基板１０上の基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、又は、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して、ゲート線１、ゲート電極１ａ及び容量線２を形成する。
次いで、ゲート線１などが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ３０００Å〜５０００Å程度）を成膜し、ゲート絶縁膜７を形成する。
続いて、ゲート絶縁膜７上の基板全体に、ＣＶＤ法により真性アモルファスシリコン膜（厚さ１０００Å〜３０００Å）と、リンがドープされたｎ＋アモルファスシリコン膜（厚さ４００Å〜７００Å）とを連続して成膜し、その後、ＰＥＰ技術によりゲート電極１ａ上に島状にパターン形成して、真性アモルファスシリコン層とｎ＋アモルファスシリコン層からなるシリコン積層体を形成する。
続いて、シリコン積層体が形成された基板全体に、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅などの金属膜、それらの合金膜、又は、それらの積層膜（厚さ１０００Å〜３０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、第１ソース線３ａ、第２ソース線３ｂ、ソース電極３ｃ、ドレイン電極３ｄ及び容量電極６を形成する。
さらに、ソース電極３ｃ及びドレイン電極３ｄをマスクとして、シリコン積層体を構成するｎ＋アモルファスシリコン層をエッチングして、チャネル部を有する半導体層４を形成する。
ここで、半導体層４は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜及びポリシリコン膜にレーザアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、ＴＦＴ５の特性を向上させることができる。
次いで、ソース線３（第１ソース線３ａ及び第２ソース線３ｂ）などが形成された基板全体に、ＣＶＤ法により窒化シリコンや酸化シリコンなどの無機絶縁膜（厚さ２０００Å〜５０００Å）を成膜して、第１層間絶縁膜８を形成する。
その後、第１層間絶縁膜８が形成された基板全体に、ダイコート（塗布）法により、感光性アクリル樹脂を（厚さ２μｍ〜４μｍ）を成膜して、第２層間絶縁膜９を形成する。
さらに、第１層間絶縁膜８及び第２層間絶縁膜９からなる層間絶縁膜１５のドレイン電極３ｄ及び容量電極６に対応する部分をそれぞれエッチング除去して、コンタクトホール１１ａ及び１１ｂを形成する。
続いて、層間絶縁膜１５上の基板全体に、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å〜２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、画素電極１２を形成する。
最後に、画素電極１２上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。
以上のようにして、アクティブマトリクス基板２０ａを作製（製造）することができる。
以下に、対向基板作製工程について、説明する。
まず、ガラス基板などの絶縁基板１０上に、Ｃｒ薄膜、又は黒色顔料を含有する樹脂を成膜した後、ＰＥＰ技術によりパターン形成して、ブラックマトリクスを形成する。
次いで、ブラックマトリクスの間のそれぞれに、顔料分散法等を用いて、赤、緑及び青のいずれの着色層（厚さ２μｍ程度）をパターン形成してカラーフィルタ層１３を形成する。
続いて、カラーフィルタ層１３上の基板全体に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズなどからなる透明導電膜（厚さ１０００Å程度）を成膜して、共通電極１４を形成する。
最後に、共通電極１３上の基板全体に、ポリイミド樹脂を厚さ５００Å〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜を形成する。
上記のようにして、対向基板が作製（製造）される。
＜液晶表示パネル作製工程＞
以下に、液晶表示パネル作製工程について、説明する。
まず、上述のようにして作製されたアクティブマトリクス基板２０ａ及び対向基板３０のうちの一方に、スクリーン印刷により、熱硬化性エポキシ樹脂等からなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層４０の厚さに相当する直径を持ち、プラスチック又はシリカからなる球状のスペーサーを散布する。
次いで、アクティブマトリクス基板２０ａと対向基板３０とを貼り合わせ、シール材料を硬化させて、空の液晶表示パネルを作製する。
最後に、空の液晶表示パネルに、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射により、液晶材料を封止する。これによって、液晶層４０が形成される。
以上のようにして、液晶表示パネル５０が作製（製造）される。
以下に、検査工程及び断線修正工程について、説明する。
まず、アクティブマトリクス基板作製工程の後に、検査工程（断線検出工程）を行う場合について、説明する。
この断線検出工程では、アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａに対して、外観検査や電気光学検査などを行うことにより、断線（断線位置）を検出する。ここで、外観検査とは、ＣＣＤカメラなどにより、配線パターンを光学的に検査するものであり、電気光学検査とは、アクティブマトリクス基板に対向するようにモジュレータ（電気光学素子）を設置した後、アクティブマトリクス基板とモジュレータとの間に電圧を印加させると共に光を入射させて、その光の輝度の変化をＣＣＤカメラで捉えることで配線パターンを電気光学的に検査するものである。
続いて、断線が検出されたアクティブマトリクス基板２０ａについて、断線の修正を行う。本実施形態では、アクティブマトリクス基板２０ａのゲート線１が断線した場合の断線の修正方法について、図５を用いて説明する。このゲート線１の断線は、以下に示すソース線バイパス部形成工程、容量線バイパス部形成工程、及び接続工程を経て修正される。
まず、ソース線バイパス部形成工程では、図５中のＤ１、Ｄ３、Ｄ５及びＤ７にレーザ照射を行うことにより、断線検出工程で検出されたゲート線１の断線位置Ｘに対応する画素の画素電極１２の両側部に沿って配設された各第２ソース線３ｂにおいて、その画素電極１２を通る第１容量線２ａを越えた部分（Ｄ３及びＤ５）と、断線したゲート線１を越えた部分（Ｄ１及びＤ７）との切断を行い、第１容量線２ａ及びゲート線１に重なる部分を有するソース線バイパス部１６ａ及び１６ｂをそれぞれ形成する。
続いて行う容量線バイパス部形成工程では、図５中のＤ２、Ｄ４及びＤ６にレーザ照射を行うことにより、断線検出工程で検出されたゲート線１の断線位置Ｘに対応する画素の画素電極１２を通る第１容量線２ａにおいて、断線位置Ｘに対応する画素の画素電極１２の両側部に沿って配設された各第２ソース線３ｂを越える部分（Ｄ２及びＤ６）の切断を行うと共に、第１容量線２ａと第２容量線２ｂとの接続部分Ｄ４の切断を行い、各第２ソース線３ｂに重なる部分を有する容量線バイパス部１７ａを形成する。
ここで、上記各配線の切断には、例えば、ＹＡＧレーザの第４高調波（波長２６６ｎｍ）が用いられる。
最後に行う接続工程では、図５中のＣ１〜Ｃ４にレーザ照射を行うことにより、各ソース線バイパス部１６ａ及び１６ｂのゲート線１に重なる部分（Ｃ１及びＣ４）と断線したゲート線１との接続、及び各ソース線バイパス部１６ａ及び１６ｂの第１容量線２ａに重なる部分（Ｃ２及びＣ３）と容量線バイパス部１７ａとの接続を行う。ここで、上記各配線の接続には、例えば、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）が用いられる。
以上のような断線修正工程を行うことによって、ゲート線１の断線位置Ｘよりも下流側に対して、図５中の矢印に示すように、ソース線バイパス部１６ａ、容量線バイパス部１７ａ及びソース線バイパス部１６ｂを介して、走査信号を供給することができる。
次に、液晶表示パネル作製工程の後に、検査工程（断線検出工程）を行う場合について、説明する。
この断線検出工程では、液晶表示パネル作製工程で作製された液晶表示パネル５０に対して、点灯検査を行うことにより、断線（断線位置）を検出する。具体的には、例えば、各ゲート線１にバイアス電圧−１０Ｖ、周期１６．７ｍｓｅｃ、パルス幅５０μｓｅｃの＋１５Ｖのパルス電圧のゲート検査信号を入力して全てのＴＦＴ５をオン状態にする。さらに、各ソース線３に１６．７ｍｓｅｃ毎に極性が反転する±２Ｖの電位のソース検査信号を入力して、各ＴＦＴ５のソース電極３ｃ及びドレイン電極３ｄを介して画素電極１２に±２Ｖに対応した電荷を書き込む。同時に、共通電極１４に直流で−１Ｖの電位の共通電極検査信号を入力する。このとき、画素電極１２と共通電極１４との間で構成される液晶容量に電圧が印加され、その画素電極１２で構成する画素が点灯状態になり、ノーマリーホワイトモード（電圧無印加時に白表示）では、白表示から黒表示となる。そして、断線が発生した配線に沿った画素では、その画素電極１２に所定の電荷が書き込むことができず、非点灯（輝点）となる。これにより、配線の断線位置が検出される。
続いて、断線が検出された液晶表示パネル５０について、断線の修正を行う。具体的な修正方法については、上述したアクティブマトリクス基板２０ａでの修正方法と実質的に同じであるので詳細な説明を省略する。なお、アクティブマトリクス基板２０ａでの修正の場合には、アクティブマトリクス基板２０ａの表面及び裏面の両方からレーザ照射が可能であったが、液晶表示パネル５０での修正の場合には、アクティブマトリクス基板２０ａ側からレーザ照射を行うことになる。
以上説明したように、本実施形態のアクティブマトリクス基板２０ａによれば、ゲート線１が断線した場合には、ソース線バイパス部１６ａ及び１６ｂ、並びに、容量線バイパス部１７ａを形成すると共に、断線したゲート線１、ソース線バイパス部１６ａ及び１６ｂ、並びに、容量線バイパス部１７ａをそれぞれ接続することにより、ゲート線１の断線位置Ｘよりも下流側に対して、ソース線バイパス部１６ａ、容量線バイパス部１７ａ及びソース線バイパス部１６ｂを介して、走査信号が供給される。したがって、従来のように、断線を修正するための迂回路として画素電極を使用する必要がないので、画素欠陥の発生を抑制して断線を修正することができる。
また、アクティブマトリクス基板２０ａでは、ゲート線１と容量線２とが独立して構成されているため、ゲート線１の負荷が低減され、ゲート線１における信号遅延を改善することができる。
さらに、アクティブマトリクス基板２０ａでは、容量線２が第１容量線２ａ及び第２容量線２ｂにより構成されているので、ゲート線１の断線を修正する際に、例えば、第１容量線２ａの一部を切断して、容量線バイパス部１７ａを形成させるが、第２容量線２ｂが切断されずにそのまま補助容量として機能するので、表示品位の低下を可及的に抑制して断線を修正することができる。
また、アクティブマトリクス基板２０ａでは、第１容量線２ａと第２容量線２ｂとが互いに接続されているので、外部駆動回路との接続端子を共有することができ、新たに外部駆動回路を設ける必要がない。
さらに、アクティブマトリクス基板２０ａでは、画素電極１２が形成されている層と第１ソース線３ａ及び第２ソース線３ｂが形成されている層との間に、感光性樹脂などからなる数ミクロンオーダーの第２層間絶縁膜９が形成されているので、第１ソース線３ａ及び第２ソース線３ｂと画素電極１２とを重ねて配置させることができる。これにより、有効画素面積が大きくなり、開口率を向上させることができる。
また、アクティブマトリクス基板２０ａでは、各ＴＦＴ５及び各容量電極６と各画素電極１２との間には、層間絶縁膜１５が介設され、各ＴＦＴ５のドレイン電極３ｄ及び各容量電極６と各画素電極１２とは、層間絶縁膜１５にそれぞれ形成されたコンタクトホール１１ａ及び１１ｂを介して接続されているので、仮に、容量線２と容量電極６との間に短絡が発生して、その容量線２と容量電極６との間に形成される補助容量を切断及び分離したとしても、すなわち、コンタクトホール１１ｂにより画素電極１２に接続された容量電極６を有する補助容量を切断及び分離したとしても、第１ソース線３ａからのデータ信号がコンタクトホール１１ａを介して画素電極１２に供給されるので、補助容量の短絡に起因する画素欠陥を修正することができる。
《発明の実施形態２》
図６及び図７は、本実施形態のアクティブマトリクス基板２０ｂを示す平面図である。なお、以下の各実施形態では図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
このアクティブマトリクス基板２０ｂでは、各容量線２が、各画素毎に延設され、各容量線２に沿って延びると共に、第１ソース線３ａ及び第２ソース線３ｂにそれぞれ重なる部分を有する容量線延設部２ｃを備えている。その他の構成及び効果については、上記実施形態１で説明したアクティブマトリクス基板２０ａと同様であるので、その説明を省略する。
次に、上記構成のアクティブマトリクス基板２０ｂにおいて、断線を修正する方法について説明する。本実施形態では、アクティブマトリクス基板２０ｂの容量線２が断線した場合の断線の修正方法について、図７を用いて説明する。この容量線２の断線は、以下に示すソース線バイパス部形成工程及び接続工程を経て修正される。
まず、ソース線バイパス部形成工程では、図７中のＤ１〜Ｄ４にレーザ照射を行うことにより、断線検出工程で検出された容量線２の断線位置Ｙに対応する画素の画素電極１２の両側部に沿って配設された第１ソース線３ａ及び第２ソース線３ｂにおいて、断線した容量線２を越えた部分（Ｄ１及びＤ４）と、容量線２から延設された容量線延設部２ｃを越えた部分（Ｄ２及びＤ３）との切断を行い、容量線２及び容量線延設部２ｃに重なる部分を有するソース線バイパス部１６ｃ及び１６ｄをそれぞれ形成する。
さらに接続工程では、図７中のＣ１〜Ｃ４にレーザ照射を行うことにより、各ソース線バイパス部１６ｃ及び１６ｄの容量線２に重なる部分（Ｃ１及びＣ４）と断線した容量線２との接続、及び各ソース線バイパス部１６ｃ及び１６ｄの容量線延設部２ｃに重なる部分（Ｃ２及びＣ３）と容量線延設部２ｃとの接続を行う。
以上のような断線修正工程を行うことによって、容量線２の断線位置Ｙよりも下流側に対して、図７中の矢印に示すように、ソース線バイパス部１６ｃ、容量線延設部２ｃ及びソース線バイパス部１６ｄを介して、補助容量信号を供給することができる。
以上説明したように本実施形態のアクティブマトリクス基板２０ｂでは、各容量線２が、各画素毎に延設され、容量線延設部２ｃを備えているので、容量線２が断線した場合には、ソース線バイパス部１６ｃ及び１６ｄを形成して、断線した容量線２、各ソース線バイパス部１６ｃ及び１６ｄ、並びに、容量線延設部２ｃをそれぞれ接続することにより、容量線２の断線位置Ｙよりも下流側に対して、各ソース線バイパス部１６ｃ及び１６ｄ及び容量線延設部２ｃを介して、補助容量信号を供給することができる。したがって、画素欠陥の発生を抑制して容量線２の断線を修正することができる。
《発明の実施形態３》
図８は、本実施形態のアクティブマトリクス基板２０ｃを示す平面図である。
このアクティブマトリクス基板２０ｃでは、その構成が上記実施形態１で説明したアクティブマトリクス基板２０ａと実質的に同じであるが、断線がゲート線１ではなく、ソース線３（第１ソース線３ａ）で発生している。
ここで、上記構成のアクティブマトリクス基板２０ｃにおいて、ソース線の断線を修正する方法について図８を用いて説明する。この第１ソース線３ａの断線は、以下に示す容量線バイパス部形成工程及び接続工程を経て修正される。
まず、容量線バイパス部形成工程では、図８中のＤ１及びＤ２にレーザ照射を行うことにより、断線検出工程で検出された第１ソース線３ａの断線位置Ｚに対応する画素の画素電極１２を通る第１容量線２ａにおいて、断線した第１ソース線３ａとその第１ソース線３ａに隣り合った第２ソース線３ｂとの両外側の部分（Ｄ１及びＤ２）の切断を行い、第１ソース線３ａ及び第２ソース線３ｂに重なる部分を有する容量線バイパス部１７ｂを形成する。
さらに、接続工程では、図８中のＣ１及びＣ２にレーザ照射を行うことにより、容量線バイパス部１７ｂの第１ソース線３ａに重なる部分（Ｃ２）と断線した第１ソース線３ａとの接続、及び容量線バイパス部１７ｂの第２ソース線３ｂに重なる部分（Ｃ１）と第２ソース線３ａとの接続を行う。
以上のような断線修正工程を行うことによって、第１ソース線３ａの断線位置Ｚよりも下流側に対して、図８中の矢印に示すように、第２ソース線３ｂ及び容量線バイパス部１７ｂを介して、データ信号を供給することができる。
以上説明したように、ソース線３、すなわち、ＴＦＴ５に接続された第１ソース線３ａが断線した場合には、容量線バイパス部１７ｂを形成して、第１ソース線３ａ、容量線バイパス部１７ｂ及び第２ソース線３ｂをそれぞれ接続することにより、第１ソース線３ａの断線位置Ｚよりも下流側に対して、第２ソース線３ｂ及び容量線バイパス部１７ｂを介して、データ信号を供給することができる。
《発明の実施形態４》
図９は、本実施形態のアクティブマトリクス基板２０ｄを示す平面図であり、図１０は、図９中のＸ−Ｘ線に沿ったアクティブマトリクス基板２０ｄの断面図である。
このアクティブマトリクス２０ｄでは、図２と図１０とを比較すれば分かるように、上記実施形態１で説明したアクティブマトリクス基板２０ａに形成されていた容量電極６、第２層間絶縁膜９、コンタクトホール１１ｂが省略されている。そのため、補助容量は、容量線２と、画素電極１２と、それらの間に挟持されたゲート絶縁膜７及び第１層間絶縁膜８とにより構成されている。
上記構成のアクティブマトリクス基板２０ｄによれば、上記実施形態１で説明したアクティブマトリクス基板２０ａにおいてダイコート法などで形成される第２層間絶縁膜９を設ける必要がないので、アクティブマトリクス基板の製造工程を簡略化することができる。また、第２層間絶縁膜９がないので、画素電極１２と容量線２との間のゲート絶縁膜７及び第１層間絶縁膜８を誘電体として補助容量を形成することができ、所望の大きさの補助容量を確保するのが容易になる。そのため、例えば、容量線２の線幅を細くすることによって、開口率を向上させることができる。
《発明の実施形態５》
図１１は、本実施形態のアクティブマトリクス基板２０ｅを示している。
このアクティブマトリクス基板２０ｅでは、図１１に示すように、ドレイン電極３ｄと容量電極６とがドレイン引出電極３ｅを介して接続されている。その他の構成及び効果については、上記実施形態１で説明したアクティブマトリクス基板２０ａと同様であるので、その説明を省略する。
上記構成のアクティブマトリクス基板２０ｅによれば、ドレイン電極３ｄが延設されて容量電極６に接続されているので、仮に、ドレイン電極３ｄ上の層間絶縁膜１５に形成されたコンタクトホール１１ａに不具合があって、ドレイン電極３ｄと画素電極１２とが電気的に遮断されたとしても、ドレイン電極３ｄの延設部分（ドレイン引出電極３ｅ）を介して、画素電極１２にデータ信号を供給することができる。
また、仮に、ドレイン電極３ｄの延設部分（ドレイン引出電極３ｅ）が断線したとしても、ドレイン電極３ｄ上の層間絶縁膜１５に形成されたコンタクトホール１１ａ、及び画素電極１２を介して、容量電極６にデータ信号を供給することができる。
《発明の実施形態６》
図１２は、本実施形態のアクティブマトリクス基板２０ｆを示している。
このアクティブマトリクス基板２０ｆでは、図１２に示すように、ＴＦＴ５がゲート線１上に形成され、容量線２が図中中央に横方向に延びる第１容量線２ａと、第１容量線２ａの上側及び下側に第１容量線２ａに平行に延びる第２容量線２ｂと、図中斜め方向に延びると共に第１容量線２ａ及び第２容量線２ｂに接続された容量線分岐部２ｄとにより構成され、画素電極１２が第２容量線２ｂ及び容量線分岐部２ｄに重なって配置されたスリット部１２ｃを有している。
具体的にＴＦＴ５では、ゲート線１がゲート電極を兼ね、ドレイン電極３ｄがソース電極３ｃを挟んで２本形成されている。そして、２本のドレイン電極３ｄが第１容量線２ａの形成領域まで延設されて容量電極６に接続されている。
上記構成のアクティブマトリクス基板２０ｆでは、各画素電極１２に、各容量線２（第２容量線２ｂ及び容量線分岐部２ｄ）と重なるように、液晶分子の配向を分割するためのスリット部１２ｃが設けられており、スリット部１２ｃが形成された領域は、通常、透過領域として機能しないので、その領域と重なるように、各容量線２を配置することにより、補助容量の形成に起因する開口率の低下を抑制することができる。なお、このような構成のアクティブマトリクス基板は、ＭＶＡ方式の液晶表示装置に好適に用いられる。
また、本実施形態では、画素電極１２に液晶分子の配向を分割するためのスリット部１２ｃが設けられたアクティブマトリクス基板を例示したが、画素電極１２上のスリット部１２ｃに対応する位置に感光性アクリル樹脂からなる突起部（１２ｃ）を形成して、その突起部により液晶分子の配向を制御させてもよい。
《発明の実施形態７》
図１３は、本実施形態のアクティブマトリクス基板２０ｇを示している。
このアクティブマトリクス基板２０ｇは、上記実施形態６を変形させたものであり、マルチ画素駆動が可能なアクティブマトリクス基板である。
このアクティブマトリクス基板２０ｇでは、図１３に示すように、ゲート線１及びソース線３の各交差部分に第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが設けられ、画素電極１２が、図中上側の第１ＴＦＴ５ａのドレイン電極３ｄ（容量電極６）に接続された第１画素電極１２ａと、図中下側の第２ＴＦＴ５ｂのドレイン電極３ｄ（容量電極６）に接続された第２画素電極１２ｂとにより構成されている。
そして、アクティブマトリクス基板２０ｇは、同じゲート線１に供給されるゲート信号と、同じソース線３に供給されるソース信号とによって選択され、同じソース信号が入力される画素、すなわち、図中上下に隣り合った各画素（第１画素電極１２ａ及び第２画素電極１２ｂ）によって画素群をそれぞれ構成し、その画素群を構成する各画素がそれぞれ別のＴＦＴ（第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂ）により個別に駆動される、いわゆる、マルチ画素駆動が可能に構成されている。さらに、このマルチ画素駆動が可能なアクティブマトリクス基板２０ｇでは、画素群を構成する少なくとも２つの画素が、画像表示の際に、互いに輝度が異なるように構成されている。例えば、各画素群を通る各容量線２に、互いに逆の位相の信号電圧を印加することにより、１つの画素群の中に明るい画素及び暗い画素を存在させることができる。より具体的には、走査信号のオフ後に、容量結合を行うタイミングで、ソース線３から供給されるドレイン信号電圧（Ｖｓ）の突き上げに寄与するＣｓ波形電圧（Ｃｓ極性が＋）と、Ｖｓの突き下げに寄与するＣｓ波形電圧（Ｃｓ極性が−）との２種類のＣｓ波形電圧による面積階調技術において、Ｃｓ波形電圧、Ｃｓ容量及び液晶容量の容量結合により、各画素群への実効電圧を画素毎に変えることで、明るい画素及び暗い画素を形成することができる。なお、このような各画素群において画素を分割して表示を行う画素分割構造としては、例えば、明るい画素の面積が暗い画素の面積に等しい１：１画素分割構造や、明るい画素の面積が暗い画素の面積の１／３である１：３画素分割構造などが挙げられる。その中でも、１：３画素分割構造が液晶表示装置の表示画面の斜め視角における白浮き対策（視野角改善）として特に有効である。
上記構成のアクティブマトリクス基板２０ｇによれば、各画素群では、各画素が個別に駆動されるので、１つの画素群の中に明るい画素及び暗い画素の双方が存在することができ、その面積階調によって中間調を表現することができる。これにより、液晶表示装置の表示画面の斜め視角における白浮きを改善することができる。
したがって、マルチ画素駆動が可能なアクティブマトリクス基板においても、白浮きの改善効果を損なうことなく、断線を修正することができる。
上記各実施形態では、各第１ソース線及び第２ソース線と上記各容量線との重なる部分の面積が、それぞれ２５μｍ２以上である。これによれば、ＹＡＧレーザなどを用いて、第１ソース線３ａ及び第２ソース線３ｂと容量線３との間の絶縁膜の溶融加工を行う場合に、充分なレーザ照射領域が確保され、第１ソース線及び第２ソース線と容量線との間の導通の信頼性を向上させることができる。
以上説明したように、本発明は、液晶表示装置を構成するアクティブマトリクス基板における断線を画素欠陥の発生を抑制して修正することができるので、アクティブマトリクス基板を有する表示装置について有用である。

Claims (16)

  1. マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
    上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、
    上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、
    上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、
    上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線とを備え、
    上記各容量線は、各画素毎に延設され、該各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部を備え、
    上記第１ソース線と第２ソース線とは、互いに接続されていることを特徴とするアクティブマトリクス基板。
  2. 請求項１に記載されたアクティブマトリクス基板において、
    上記各容量線には、誘電膜を介して重なる容量電極がそれぞれ設けられていることを特徴とするアクティブマトリクス基板。
  3. 請求項２に記載されたアクティブマトリクス基板において、
    上記各スイッチング素子及び容量電極と上記各画素電極との間には、層間絶縁膜が介設され、
    上記スイッチング素子は、上記各画素電極に接続されたドレイン電極を有し、
    上記ドレイン電極及び容量電極と上記各画素電極とは、上記層間絶縁膜にそれぞれ形成されたコンタクトホールを介して接続されていることを特徴とするアクティブマトリクス基板。
  4. 請求項３に記載されたアクティブマトリクス基板において、
    上記ドレイン電極は、延設されて上記容量電極に接続されていることを特徴とするアクティブマトリクス基板。
  5. 請求項１に記載されたアクティブマトリクス基板において、
    上記各画素電極には、上記各容量線と重なるように、液晶分子の配向を分割するためのスリット部、又は、液晶分子の配向を制御するための突起部が設けられていることを特徴とするアクティブマトリクス基板。
  6. 請求項１に記載されたアクティブマトリクス基板において、
    上記各第１ソース線及び各第２ソース線と上記各容量線との重なる部分の面積は、それぞれ２５μｍ２以上であることを特徴とするアクティブマトリクス基板。
  7. 請求項１乃至６のいずれか１つに記載されたアクティブマトリクス基板を備えたことを特徴とする表示装置。
  8. 請求項７に記載された表示装置と、テレビジョン放送を受信するチューナ部とを備えたことを特徴とするテレビジョン装置。
  9. マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
    上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、
    上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、
    上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、
    上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線と、
    上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部とを備え、
    上記第１ソース線と第２ソース線とが互いに接続されたアクティブマトリクス基板を製造する方法であって、
    上記容量線の断線の存在を検出する断線検出工程と、
    上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側部に沿って配設された第１ソース線及び第２ソース線において、上記断線した容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断を行い、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそれぞれ形成するソース線バイパス部形成工程と、
    上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを備えることを特徴とするアクティブマトリクス基板の製造方法。
  10. 請求項９に記載されたアクティブマトリクス基板の製造方法において、
    上記切断及び接続は、レーザ照射によって行われることを特徴とするアクティブマトリクス基板の製造方法。
  11. 請求項１０に記載されたアクティブマトリクス基板の製造方法において、
    上記切断は、ＹＡＧレーザの第４高調波によって行われることを特徴とするアクティブマトリクス基板の製造方法。
  12. 請求項１０に記載されたアクティブマトリクス基板の製造方法において、
    上記接続は、ＹＡＧレーザの第２高調波によって行われることを特徴とするアクティブマトリクス基板の製造方法。
  13. マトリクス状に設けられ、それぞれ画素を構成する複数の画素電極と、
    上記各画素電極の間にそれぞれ設けられ、互いに平行に延びる複数のゲート線と、
    上記各画素電極の間にそれぞれ設けられ、上記各ゲート線と交差する方向に延びる複数の第１ソース線と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極、上記各ゲート線及び各第１ソース線に接続された複数のスイッチング素子と、
    上記各ゲート線の間にそれぞれ設けられ、互いに平行に延びる複数の容量線と、
    上記各画素電極の間にそれぞれ設けられ、上記各第１ソース線と平行に延びる複数の第２ソース線と、
    上記各画素毎に上記各容量線が延設され、上記各容量線に沿って延びると共に上記第１ソース線及び第２ソース線にそれぞれ重なる部分を有する容量線延設部とを備え、
    上記第１ソース線と第２ソース線とが互いに接続されたアクティブマトリクス基板を有する表示装置を製造する方法であって、
    上記容量線の断線の存在を検出する断線検出工程と、
    上記断線検出工程で検出された容量線の断線位置に対応する画素の画素電極の両側部に沿って配設された第１ソース線及び第２ソース線において、上記断線した容量線を越えた部分と、該容量線から延設された容量線延設部を越えた部分との切断を行い、該容量線及び容量線延設部に重なる部分を有するソース線バイパス部をそれぞれ形成するソース線バイパス部形成工程と、
    上記各ソース線バイパス部の容量線に重なる部分と上記断線した容量線との接続、及び上記各ソース線バイパス部の容量線延設部に重なる部分と上記容量線延設部との接続を行う接続工程とを備えることを特徴とする表示装置の製造方法。
  14. 請求項１３に記載された表示装置の製造方法において、
    上記切断及び接続は、レーザ照射によって行われることを特徴とする表示装置の製造方法。
  15. 請求項１４に記載された表示装置の製造方法において、
    上記切断は、ＹＡＧレーザの第４高調波によって行われることを特徴とする表示装置の製造方法。
  16. 請求項１４に記載された表示装置の製造方法において、
    上記接続は、ＹＡＧレーザの第２高調波によって行われることを特徴とする表示装置の製造方法。
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