JP4374033B2 - スイッチング電源回路 - Google Patents

Description

本発明は、スイッチング電源回路に関し、特に、交流入力電流の力率の改善に適用して有効な技術に関する。

交流電源から整流・平滑を行なって直流を得るためには、ダイオードブリッジと平滑コンデンサを用いる構成が最も単純であるが、この構成では、電源電圧のピーク付近にしか入力電流が通流しない、いわゆるコンデンサインプット形の整流回路となり、力率の低下や入力高調波の増大をもたらす。入力高調波の問題は国際規格で規制され、入力電力に応じた対策が必要となっている。

この動きに対し、スイッチング電源回路として、力率を改善した力率改善（ＰＦＣ：Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）コンバータ、あるいは高力率コンバータと称するさまざまなコンバータが提案されている。

最近、家庭電化製品や情報機器分野においては、このＰＦＣコンバータの低コスト化を求める動きが顕著になっており、ＰＦＣ制御ＩＣのピン数削減やコンバータの部品低減の努力がなされている。

この動きの一例として、特表２００６−５１０３４０号公報（特許文献１：インターナショナルレクティファイ社）および、インターナショナルレクティファイ社の制御ＩＣであるＩＲ１１５０がある（非特許文献１、２）。この提案は、外付け部品の省略や低損失化を目的として、通常、ＰＦＣ制御をするために必要である入力電圧の制御ＩＣへの取り込みを不要としている。

ここで、図１４により、従来のスイッチング電源回路の回路構成について説明する。図１４は従来のスイッチング電源回路の構成を示す回路図であり、インターナショナルレクティファイ社の制御ＩＣであるＩＲ１１５０を用いたものである。以下、この回路の構成と動作を説明する。

図１４において、交流電源１は入力フィルタ２と整流器３を介して入力電圧４となり、全波整流波形となる。コンデンサ１２の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器３の直流側には、コイル５とパワーＭＯＳＦＥＴ８、および電流検出抵抗１６の直列体が接続される。

パワーＭＯＳＦＥＴ８のドレイン・ソース間には昇圧ダイオード６と平滑コンデンサ９の直列体が接続される。平滑コンデンサ９の両端には分圧抵抗１１ｅ、１１ｆが接続される他、負荷１０が接続される。平滑コンデンサ９の電圧を出力電圧７と称する。分圧抵抗１１ｅ、１１ｆの中点から出力電圧検出信号１４が出力され、制御ＩＣとして実装される制御回路２０に入力される。

制御回路２０の内部においては、出力電圧検出信号１４が出力電圧指令値Ｖｒｅｆから減算され、その誤差が増幅器２３に入力され誤差増幅される。その出力は、リセット積分器２９に入力されると共に、電流検出抵抗１６からの出力を減算され、コンパレータ２５の−端子に入力される。

リセット積分器２９の出力はコンパレータ２５の＋端子に入力され、−端子の入力値と比較される。コンパレータ２５の出力がフリップフロップ２７のリセットに入力される。フリップフロップ２７のセットにクロック２６が入力される。フリップフロップ２７のＱ出力は制御回路２０の外部のドライバ１７に接続される。

ドライバ１７の出力はパワーＭＯＳＦＥＴ８のゲートに接続される。フリップフロップ２７のＱバー出力はリセット積分器２９のリセットスイッチに接続される。

この回路構成では、電圧フィードバック値と電流検出値の変化により、パルス幅を１サイクル毎に変える制御となる。この結果、コイル５の電流は入力電圧波形の取り込みを省略しても入力電圧に同期した略正弦波形状となる。
特表２００６−５１０３４０号公報 インターナショナルレクティファイ社 ＩＲ１１５０データシート（２００５） インターナショナルレクティファイ社 ＡＣ−ＤＣコンバータの力率改善（ＰＦＣ）用コントロールＩＣ μＰＦＣ ＩＣ「ＩＲ１１５０」シリーズ（２００５）

しかしながら、従来のスイッチング電源回路では、電流検出抵抗（以下シャント抵抗という）を用いており、このシャント抵抗のコスト、およびシャント抵抗よる損失が発生するという問題があった。

また、シャント抵抗を接続するためのスイッチング素子の低電位側のパワーＧＮＤラインの設計が制限されるという問題があった。

そこで、本発明の目的は、シャント抵抗を用いることなく、力率を改善することができるスイッチング電源回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明によるスイッチング電源回路は、交流電源を整流する整流手段と、スイッチング素子を含み整流手段の出力を昇圧する昇圧手段と、昇圧手段の出力を平滑する平滑手段と、スイッチング素子の主端子間の電圧を検出する第１の電圧検出手段と、第１の電圧検出手段により検出された電圧のうち、スイッチング素子がオン状態の電圧のみを選択する選択手段と、選択手段で選択された電圧を増幅し、スイッチング素子に流れる電流相当値として出力する増幅手段と、平滑手段の出力電圧を検出する第２の電圧検出手段と、電流相当値および出力電圧に基づいてパルス信号を形成し、パルス信号によりスイッチング素子を駆動する駆動手段とを備えたものである。

また、本発明によるスイッチング電源回路は、交流電源を整流する整流手段と、スイッチング素子を含み整流手段の出力を昇圧する複数の昇圧手段と、複数の昇圧手段の出力を平滑する平滑手段と、複数の昇圧手段のそれぞれのスイッチング素子の主端子間の電圧を検出する複数の第１の電圧検出手段と、複数の第１の電圧検出手段により検出したそれぞれの電圧のうち、検出対象のスイッチング素子がオン状態の電圧のみを選択する複数の選択手段と、複数の選択手段で選択された電圧をそれぞれ増幅し、スイッチング素子に流れる電流相当値として出力する複数の増幅手段と、平滑手段の出力電圧を検出する第２の電圧検出手段と、電流相当値および出力電圧に基づいて、複数のスイッチング素子に対するパルス信号を形成し、パルス信号により複数のスイッチング素子を駆動する駆動手段とを備えたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、シャント抵抗を用いることなしに入力電流を略正弦波形状に制御することができる。電流検出抵抗の削除によるコスト削減効果と共に、電流検出抵抗による損失低減効果が生じる。

また、本発明によれば、整流手段の直流低電位側からスイッチング素子の低電位側を経て１次側回路のパワーＧＮＤラインにシャント抵抗が介在しないことから、パワーＧＮＤを広くとる設計が容易になり、基板のパワーＧＮＤパターンのシンプル化、ノイズの抑制、ひいては回路の信頼性を向上させることができる。

また、本発明によれば、スイッチング素子についても、低電位側に電流検出抵抗がないことは、ゲート電圧の安定化、ノイズによる誤動作を抑制することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明では、力率改善コンバータの電流検出抵抗を削減するため、他のパワー部品点数を増やすことなく、最小の部品構成でスイッチング素子のオン電圧を検出する手法を実現した。

（実施の形態１）
図１により、本発明の実施の形態１に係るスイッチング電源回路の構成について説明する。図１は本発明の実施の形態１に係るスイッチング電源回路の構成を示す回路図であり、スイッチング電源回路として力率改善コンバータの回路図を示している。

図１において、スイッチング電源回路は、入力フィルタ２、整流器３、コイル５、昇圧ダイオード６、パワーＭＯＳＦＥＴ８、平滑コンデンサ９、分圧抵抗１１ａ〜１１ｈ、コンデンサ１２、制御回路２０から構成されている。

また、制御回路２０は、ドライバ１７、最大Ｄｕｔｙ回路１８、スイッチ２１、出力電圧制御系２２、増幅器２３、掛算器２４、コンパレータ２５、クロック２６、フリップフロップ２７、ＯＲ回路２８、遅延回路３０から構成されている。

また、交流電源１は入力フィルタ２と整流手段である整流器３を介して入力電圧４となり、全波整流波形となる。コンデンサ１２の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器３の直流側には、分圧抵抗１１ａ、１１ｂと共に、昇圧手段であるコイル５とスイッチング素子であるパワーＭＯＳＦＥＴ８の直列体が接続される。パワーＭＯＳＦＥＴ８のドレイン・ソース間には第１の電圧検出手段である分圧抵抗１１ｃ、１１ｄが接続される。パワーＭＯＳＦＥＴ８のドレイン・ソース間には、昇圧ダイオード６と平滑手段である平滑コンデンサ９の直列体が接続される。

平滑コンデンサ９の両端には、第２の電圧検出手段である分圧抵抗１１ｅ、１１ｆが接続される他、負荷１０が接続される。平滑コンデンサ９の電圧を出力電圧７と称する。分圧抵抗１１ａ、１１ｂの中点から入力電圧検出信号１５が出力され、制御回路２０に入力される。同様に、分圧抵抗１１ｃ、１１ｄの中点から素子電圧検出信号１３が出力され、制御回路２０に入力される。

また、分圧抵抗１１ｅ、１１ｆの中点から出力電圧検出信号１４が出力され、制御回路２０に入力される。制御回路２０のＧＮＤ電位は、パワーＭＯＳＦＥＴ８のソース電位と同電位である。制御回路２０の内部においては、出力電圧検出信号１４が出力電圧制御系２２に入力される。

出力電圧制御系２２の出力は掛算器２４に入力される。同様に、入力電圧検出信号１５はゲイン４５を介して掛算器２４に入力される。掛算器２４の出力はピーク電流指令値１９としてコンパレータ２５に入力される。一方、素子電圧検出信号１３は選択手段であるスイッチ２１を介して接地される。

また、素子電圧検出信号１３は、増幅手段である増幅器２３に入力される。増幅器２３の出力は電流相当値３１としてコンパレータ２５に入力される。コンパレータ２５の出力はＯＲ回路２８に入力される。また、最大Ｄｕｔｙ回路１８の出力がＯＲ回路２８に入力される。ＯＲ回路２８の出力はフリップフロップ２７のリセットに入力される。クロック２６がフリップフロップ２７のセットに入力される。フリップフロップ２７のＱ出力はドライバ１７に接続される。

ドライバ１７の出力はドライブ信号３３としてパワーＭＯＳＦＥＴ８のゲートに接続される。フリップフロップ２７のＱバー出力は遅延回路３０を介してスイッチ２１のゲートに接続される。

コンパレータ２５、最大Ｄｕｔｙ回路１８、クロック２６、フリップフロップ２７、ドライバ１７で駆動手段を構成している。

次に、図１〜図３により、本発明の実施の形態１に係るスイッチング電源回路の動作について説明する。図２は本発明の実施の形態１に係るスイッチング電源回路の動作中の各部の波形を示す図、図３は本発明の実施の形態１に係るスイッチング電源回路の温度補償動作を示すフローチャートである。

図１において、交流電源１から入力された交流電力は、入力フィルタ２と整流器３を介して全波整流波形の入力電圧４となる。この入力電圧４は、パワーＭＯＳＦＥＴ８がオンした時、コイル５とパワーＭＯＳＦＥＴ８の経路で短絡され、コイル５に励磁エネルギーとして蓄えられる。

コイル５の励磁エネルギーは、パワーＭＯＳＦＥＴ８がオフした時に昇圧ダイオード６を介して平滑コンデンサ９に吐き出され、この動作を繰り返すことによって、出力電圧７は入力電圧４よりも高い、いわゆる昇圧動作が行なわれる。

本実施の形態においても、従来の力率改善（ＰＦＣ）コンバータ例と同様に、この昇圧動作を利用して交流電源１からの入力電流を交流電源１と同位相の正弦波状に波形制御するようになっている。同時に、出力電圧７を一定の電圧（例えばＤＣ３８０Ｖ）になるように制御する。

本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、ピーク電流制御する。パワーＭＯＳＦＥＴ８のドレイン・ソース間電圧は、分圧抵抗１１ｃ、１１ｄで分圧されて素子電圧検出信号１３として制御回路２０内の増幅器２３に入力される。このとき、フリップフロップ２７と遅延回路３０により、パワーＭＯＳＦＥＴ８のゲート波形とスイッチ２１のゲート波形のタイミングは図２に示すとおりとなる。

従って、パワーＭＯＳＦＥＴ８のオフ時にはスイッチ２１がオンであり、素子電圧検出信号１３は接地されゼロとなる。パワーＭＯＳＦＥＴ８がオンしてから遅延回路３０で予め設定した微小時間を経過すると、スイッチ２１はオフになり、素子電圧検出信号１３の接地は解除される。遅延回路３０により微小時間を設けるのは、パワーＭＯＳＦＥＴ８のターンオン時のｄｉ／ｄｔによるノイズを電流検出系が受けるのを防止するためである。

この結果、パワーＭＯＳＦＥＴ８のオン抵抗をＲｏｎ、分圧抵抗１１ｃ、１１ｄをそれぞれＲ１１ｃ、Ｒ１１ｄ、パワーＭＯＳＦＥＴ８に通流する電流をＩＬ、素子電圧検出信号１３をＶｓｎｓとすると、Ｖｓｎｓは、以下の式で表される電圧となる。

Ｖｓｎｓ＝ＩＬ×Ｒｏｎ×Ｒ１１ｄ／（Ｒ１１ｃ＋Ｒ１１ｄ）
このＶｓｎｓを増幅器２３で増幅することにより、通流電流ＩＬに比例した状態量を電流相当値３１として得ることができる。

図２には、コイル５の電流と、パワーＭＯＳＦＥＴ８の電流、および電流相当値３１の相関を示す。パワーＭＯＳＦＥＴ８の電流に対して電流相当値３１は、遅延回路３０で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。

一方、出力電圧７は出力電圧検出信号１４として制御回路２０に取り込まれ、出力電圧制御系２２により、内部に持つ電圧指令値と誤差増幅され、掛算器２４に出力される。さらに、入力電圧４は入力電圧検出信号１５として制御回路２０に取り込まれ、ゲイン４５を積算されてから掛算器２４に入力され、出力電圧制御系２２の出力と掛け合わされ、この結果がピーク電流指令値１９となる。

ピーク電流指令値１９は、交流電源１の正弦波形を全波整流した波形で、その波高値は出力電圧制御系２２の出力に依存したものとなる。ピーク電流指令値１９はコンパレータ２５に入力され、電流相当値３１と比較される。

図２には、このピーク電流指令値１９と電流相当値３１の関係を図示している。破線で示されたピーク電流指令値１９と同じ値になるまで電流相当値３１が増加すると、コンパレータ２５の出力がそれまでのＬｏｗからＨｉｇｈに反転する。この信号はＯＲ回路２８に入力される。

ＯＲ回路２８には、最大Ｄｕｔｙ回路１８からの信号も入力される。図２に示すように、最大Ｄｕｔｙ回路１８の出力パルスとコンパレータ２５の出力パルスのうち、早い方のパルスが有効となり、早い方のパルスのタイミングがフリップフロップ２７のリセット端子に入力される。定常状態においては、コンパレータ２５の出力パルスが最大Ｄｕｔｙ回路１８の出力パルスよりも早期に出力され、この結果、電流相当値３１がピーク電流指令値１９と合致した時点でフリップフロップ２７のリセット信号が入り、フリップフロップ２７のＱ出力がＬｏｗに転じる。

すなわち、パワーＭＯＳＦＥＴ８のドライブ信号３３がオフとなり、パワーＭＯＳＦＥＴ８がターンオフする。フリップフロップ２７のＱがＬｏｗに転じるのと同時にＱバーがＨｉｇｈに転じる。遅延回路３０はＨｉｇｈからＬｏｗへの変化時のみ遅延を持たせ、ＬｏｗからＨｉｇｈへの変化時には遅延を持たないため、ＱがＬｏｗに転じるのと同時にスイッチ２１のゲートがＨｉｇｈとなりスイッチ２１がオンする。パワーＭＯＳＦＥＴ８はドライバ１７を介するためスイッチ２１がオンするよりも遅延してターンオフする。

この結果、増幅器２３はパワーＭＯＳＦＥＴ８のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。

クロック２６は、図２に示すように、一定の時間間隔でパルスを出力する。パワーＭＯＳＦＥＴ８は、クロック２６によりフリップフロップ２７がセットされることによりターンオンする。この結果、パワーＭＯＳＦＥＴ８は一定周期でターンオンし、出力電圧制御系２２で決まる波高値のピーク電流でターンオフする。

コイル５の電流は、図２に示すようにパワーＭＯＳＦＥＴ８のターンオフ時点が最大値となる鋸歯状波となり、その概形は交流電源１の電圧波形を整流した波形と相似形となる。

パワーＭＯＳＦＥＴのオン抵抗は温度依存性が大きいことが知られている。図１に示した回路の動作時には、パワーＭＯＳＦＥＴ８に電流が通流することによるジュール熱とスイッチング損失により、チップの温度が上昇し、これに伴ってオン抵抗が増加することが容易に予測される。

この時には、図３に示すような挙動となる。

すなわち、パワーＭＯＳＦＥＴ８の温度上昇により、オン抵抗が増加すると（Ｓ１０１）、比例して素子電圧検出信号１３が増加し（Ｓ１０２）、電流相当値３１が増加する（Ｓ１０３）。

リファレンスであるピーク電流指令値１９に対して、電流相当値３１が増加することは、フリップフロップ２７のリセットタイミングを低温時よりも前倒しすることを意味する（Ｓ１０４）。パワーＭＯＳＦＥＴ８のＤｕｔｙは短縮され（Ｓ１０５）、コイル５の電流のＤＣ成分は減少する。この結果、出力電圧７は低下するため（Ｓ１０６）、出力電圧検出信号１４が低下（Ｓ１０７）、出力電圧制御系２２の出力が増加する（Ｓ１０８）。

この出力電圧制御系２２の動作により、ピーク電流指令値１９が増加し（Ｓ１０９）、短縮傾向にあったフリップフロップ２７リセットタイミングは再び後ろ倒しされ（Ｓ１１０）、パワーＭＯＳＦＥＴ８のＤｕｔｙが拡大（Ｓ１１１）、コイル５の電流が増加して出力電圧７は上昇に転じる（Ｓ１１２）。

このように、電流マイナループ、電圧メジャーループを持つ本実施の形態の構成においては、電流検出用に用いているパワーＭＯＳＦＥＴ８のオン抵抗の絶対精度は必要なく、電圧メジャー制御系により電圧は一定に保たれる。

パワーＭＯＳＦＥＴ８の温度変化の時定数は商用周波の１サイクル（５０Ｈｚ：２０ｍｓ、６０Ｈｚ：１６．７ｍｓ）に対して充分大きいと考えられることから、図２に示すような正弦波形の１サイクル内においてはパワーＭＯＳＦＥＴ８の温度はほぼ一定とみなすことができる。従って、パワーＭＯＳＦＥＴ８のオン抵抗の温度変化を考慮しても、図２のような高力率の入力電流を得ることができる。

このように、本実施の形態においては、従来の構成のような電流検出抵抗（シャント抵抗）を用いることなく入力電流を図２に示すような略正弦波形状に制御することができる。このため、本発明の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。

また、図１と図１４を比較すると、整流器３の直流低電位側からパワーＭＯＳＦＥＴ８のソース、平滑コンデンサ９のＧＮＤに至るまでのパワーＧＮＤラインに電流検出抵抗が介在しないことから、パワーＧＮＤを広くとる設計が容易になる。

このことは、基板のパワーＧＮＤパターンのシンプル化、ノイズの抑制、ひいては回路の信頼性向上に効果があることを示す。パワーＭＯＳＦＥＴ８についても、ソース側に電流検出抵抗がないことは、ゲート電圧の安定化、ノイズによる誤動作抑制効果をもたらす。

なお、本実施の形態においては、パワーＭＯＳＦＥＴに代わるスイッチング素子として、通流電流に略比例してオン電圧が上昇するパワースイッチングデバイスを用いることが可能である。低損失化を目指して開発されているＳｉＣデバイスもその候補となる。

また、本実施の形態においては、負荷１０は絶縁型ＤＣ／ＤＣコンバータとすることができ、図示している昇圧型力率改善コンバータと一体化して力率改善機能付きスイッチング電源を提供することができる。

（実施の形態２）
次に、図１および図４により、本発明の実施の形態２に係るスイッチング電源回路の構成について説明する。図４は本発明の実施の形態２に係るスイッチング電源回路の制御回路の構成を示す回路図である。

本実施の形態のスイッチング電源回路は、図１に示す実施の形態１のスイッチング電源回路の制御回路２０を、図４に示す制御回路２０に置き換えたものである。

図４に示す制御回路２０は、図１に示す回路図の制御回路２０と同様な機能を有しており、図１の制御回路２０と置き換えることにより、図１の主回路と組み合わせて動作する。図４において、図１と同じ機能を有す部品、ブロックには、同じ記号を付与している。

制御回路２０の内部において、出力電圧検出信号１４が出力電圧制御系２２に入力される。出力電圧制御系２２の出力は掛算器２４に入力される。同様に、入力電圧検出信号１５はゲイン４５を介して掛算器２４に入力される。

掛算器２４の出力は平均値電流指令値４６として増幅器４０に入力される。一方、素子電圧検出信号１３はスイッチ２１を介して接地される。

また、素子電圧検出信号１３は、増幅器２３に入力される。増幅器２３の出力はスイッチ４９を介して電流相当値３１として増幅器４０に入力される。電流相当値３１のノードとＧＮＤ間にはコンデンサ５０が接続される。増幅器４０の出力はＰＷＭコンパレータ４３に入力される。

また、最大Ｄｕｔｙ設定回路４１の出力と三角波発生器４２の出力がＰＷＭコンパレータ４３に入力される。ＰＷＭコンパレータ４３の出力はドライバ１７に入力されると共に、スイッチ４９の制御端子に接続される。

ドライバ１７の出力はドライブ信号３３として出力され、図１のパワーＭＯＳＦＥＴ８のゲートに接続される。ＰＷＭコンパレータ４３の出力はＮＯＴ回路４４ａ、遅延回路３０を介してスイッチ２１のゲートに接続される。

次に、図１および図４により、本発明の実施の形態２に係るスイッチング電源回路の動作について説明する。

本実施の形態においても、従来のＰＦＣコンバータと同様に、パワーＭＯＳＦＥＴ８をスイッチングさせることにより、昇圧動作を利用して交流電源１からの入力電流を交流電源１と同位相の正弦波状に波形制御すると同時に、出力電圧７を一定の電圧（例えばＤＣ３８０Ｖ）になるように制御するようになっている。

本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、平均値電流制御を行う。

パワーＭＯＳＦＥＴ８のドレイン・ソース間電圧は、分圧抵抗１１ｃ、１１ｄで分圧されて素子電圧検出信号１３として、図４の制御回路２０内の増幅器２３に入力される。このとき、ＰＷＭコンパレータ４３とＮＯＴ回路４４ａ、および遅延回路３０により、パワーＭＯＳＦＥＴ８のオフ時にはスイッチ２１がオンであり、素子電圧検出信号１３は接地されゼロとなる。

パワーＭＯＳＦＥＴ８がオンしてから遅延回路３０で予め設定した微小時間を経過すると、スイッチ２１はオフになり、素子電圧検出信号１３の接地は解除される。遅延回路３０により微小時間を設けるのは、パワーＭＯＳＦＥＴ８のターンオン時のｄｉ／ｄｔによるノイズを電流検出系が受けるのを防止するためである。

この結果、パワーＭＯＳＦＥＴ８のオン抵抗をＲｏｎ、分圧抵抗１１ｃ、１１ｄをそれぞれＲ１１ｃ、Ｒ１１ｄ、パワーＭＯＳＦＥＴ８に通流する電流をＩＬ、素子電圧検出信号１３をＶｓｎｓとすると、Ｖｓｎｓは、以下の式で表される電圧となる。

Ｖｓｎｓ＝ＩＬ×Ｒｏｎ×Ｒ１１ｄ／（Ｒ１１ｃ＋Ｒ１１ｄ）
このＶｓｎｓを増幅器２３で増幅することにより、通流電流ＩＬに比例した状態量を電流相当値３１として得ることができる。

また、パワーＭＯＳＦＥＴ８のオフ時には、ＰＷＭコンパレータ４３の動作に伴ってスイッチ４９がオフするため、電流相当値３１はパワーＭＯＳＦＥＴ８がオン時の電流相当値３１の値がコンデンサ５０に維持され、その値を保持する。

パワーＭＯＳＦＥＴ８の電流に対して電流相当値３１は、遅延回路３０で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。一方、出力電圧７は出力電圧検出信号１４として制御回路２０に取り込まれ、出力電圧制御系２２により、内部に持つ電圧指令値と誤差増幅され、掛算器２４に出力される。

さらに、入力電圧４は入力電圧検出信号１５として制御回路２０に取り込まれ、ゲイン４５を積算されてから掛算器２４に入力され、出力電圧制御系２２の出力と掛け合わされ、この結果が平均値電流指令値４６となる。平均値電流指令値４６は、交流電源１の正弦波形を全波整流した波形で、その波高値は出力電圧制御系２２の出力に依存したものとなる。平均値電流指令値４６は増幅器４０に入力され、電流相当値３１と比較される。

比較結果はＰＷＭコンパレータ４３に入力される。ＰＷＭコンパレータ４３には、最大Ｄｕｔｙ設定回路４１からの信号と、三角波発生器４２からの三角波も入力される。最大Ｄｕｔｙ設定回路４１の出力レベルと増幅器４０の出力レベルが三角波と比較され、最大Ｄｕｔｙ設定回路４１で設定したパルス幅をＭＡＸとするＰＷＭパルスが出力される。

定常状態においては、増幅器４０の出力レベルが最大Ｄｕｔｙ設定回路４１の出力レベルよりも低いため、増幅器４０の出力に応じたＰＷＭパルスが出力される。ＰＷＭコンパレータ４３の出力に応じて、ドライバ１７が動作し、パワーＭＯＳＦＥＴ８のドライブ信号３３を出力する。ターンオフ時は、ＰＷＭコンパレータ４３の出力がＬｏｗに転じるのと同時にスイッチ４９がオフする。

また、ＰＷＭコンパレータ４３がＬｏｗに転じるのと同時にＮＯＴ回路４４ａの出力がＬｏｗからＨｉｇｈに反転する。このとき、遅延回路３０はＨｉｇｈからＬｏｗへの変化時のみ遅延を持たせ、ＬｏｗからＨｉｇｈへの変化時には遅延を持たないため、スイッチ２１のゲートがＨｉｇｈとなりスイッチ２１がオンする。パワーＭＯＳＦＥＴ８はドライバ１７を介するためスイッチ２１がオンするよりも遅延してターンオフする。

この結果、増幅器２３はパワーＭＯＳＦＥＴ８のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。コイル５の電流はパワーＭＯＳＦＥＴ８のターンオフ時点が最大値となる鋸歯状波となり、その概形は交流電源１の電圧波形を整流した波形と相似形となる。

このように、本実施の形態においても、従来のような電流検出抵抗（シャント抵抗）を用いることなく入力電流を略正弦波形状に制御することができる。このため、本実施の形態の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。その他、実施の形態１に記載したのと同様な効果が生じる。

（実施の形態３）
次に、図１および図５により、本発明の実施の形態３に係るスイッチング電源回路の構成について説明する。図５は本発明の実施の形態３に係るスイッチング電源回路の制御回路の構成を示す回路図である。

本実施の形態のスイッチング電源回路は、図１に示す実施の形態１のスイッチング電源回路の制御回路２０を、図５に示す制御回路２０に置き換えたものである。

図５に示す制御回路２０は、図１に示す回路図の制御回路２０と同様な機能を有しており、図１の制御回路２０と置き換えることにより、図１の主回路と組み合わせて動作する。図５において、図１と同じ機能を有す部品、ブロックには、同じ記号を付与している。

図５に示す制御回路２０には、図１に示す制御回路２０のスイッチ２１がなく、その代わりに、素子電圧検出信号１３のＩＣ２０への入力部と増幅器２３の間にアナログスイッチ３２が接続されている。また、アナログスイッチ３２の制御端子は、遅延回路３０を介してフリップフロップ２７のＱに接続される。

次に、図１、図５、図６により、本発明の実施の形態３に係るスイッチング電源回路の動作について説明する。図６は本発明の実施の形態３に係るスイッチング電源回路の動作中の各部の波形を示す図である。

図５において、アナログスイッチ３２はフリップフロップ２７と遅延回路３０により制御される。

図６に示すように、パワーＭＯＳＦＥＴ８のターンオン時には遅延回路３０により微小時間の遅れをもってアナログスイッチ３２がターンオンする。

その後、パワーＭＯＳＦＥＴ８のオン時にはアナログスイッチ３２はオン状態であり、素子電圧検出信号１３は増幅器２３に入力される。フリップフロップ２７のＱがＨｉｇｈからＬｏｗに転じた際には、遅延回路３０は遅延しないため、アナログスイッチ３２は時間を置かずターンオフする。

パワーＭＯＳＦＥＴ８はフリップフロップ２７のＬｏｗ信号を受けてターンオフするが、ドライバ１７を介するため、アナログスイッチ３２のターンオフ後にパワーＭＯＳＦＥＴ８がターンオフする。

この結果、増幅器２３はパワーＭＯＳＦＥＴ８のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。

本実施の形態におけるその他の回路動作は、実施の形態１と同様であり、従来のような電流検出抵抗（シャント抵抗）を用いることなく入力電流を略正弦波形状に制御することができる。

このため、本実施の形態の構成を採用することにより、電流検出抵抗の削除によるコスト削減効果や、電流検出抵抗による損失低減効果が生じる。その他、実施の形態１に記載したのと同様な効果が生じる。

（実施の形態４）
次に、図１および図７により、本発明の実施の形態４に係るスイッチング電源回路の構成について説明する。図７は本発明の実施の形態４に係るスイッチング電源回路の制御回路の構成を示す回路図である。

本実施の形態のスイッチング電源回路は、図５に示す実施の形態３のスイッチング電源回路の制御回路２０を、図７に示す制御回路２０に置き換えたものであり、実施の形態３の制御回路２０にパワーＭＯＳＦＥＴ８の短絡検出回路を付加したものである。

図７において、素子電圧検出信号１３はアナログスイッチ３４を介してコンパレータ３６の＋入力に接続される。アナログスイッチ３４のゲートはフリップフロップ２７のＱバー出力に接続される。基準電圧３５がコンパレータ３６の−入力に接続される。コンパレータ３６の出力はフリップフロップ３７のリセットに入力される。フリップフロップ２７のＱ出力が立下りエッジ検出回路３８を介してフリップフロップ３７のセットに入力される。フリップフロップ３７のＱ出力がフィルタ５１を介して短絡検出信号３９として制御回路２０の外部、例えば、上位の装置などに出力される。他の構成は実施の形態３の制御回路２０と同様であり、また、本実施の形態のスイッチング電源回路の基本動作は、実施の形態３と同様である。

次に、図１、図７、図８により、本発明の実施の形態４に係るスイッチング電源回路の短絡検出の動作について説明する。図８は本発明の実施の形態４に係るスイッチング電源回路の動作中の各部の波形を示す図である。

パワーＭＯＳＦＥＴ８のゲート信号とアナログスイッチ３２、アナログスイッチ３４のゲート信号はそれぞれ図８に示すとおりである。

アナログスイッチ３４のゲート信号はパワーＭＯＳＦＥＴ８のゲート信号と逆位相となっており、パワーＭＯＳＦＥＴ８のオフ時の電圧がコンパレータ３６の＋端子に入力され、パワーＭＯＳＦＥＴ８のオン時はコンパレータ３６の＋端子は高インピーダンスとなる。

パワーＭＯＳＦＥＴ８がターンオフする際には、フリップフロップ２７のＱ出力がＨｉｇｈからＬｏｗに反転する。立下りエッジ検出回路３８では、この変化を受けてフリップフロップ３７にセット信号を入力し、フリップフロップ３７のＱ出力がＬｏｗからＨｉｇｈに反転する。

このとき、パワーＭＯＳＦＥＴ８のターンオフにより、素子電圧検出信号１３の電圧はほぼゼロから出力電圧７にまで急激に上昇する。このときアナログスイッチ３４はターンオンするため、コンパレータ３６の＋端子にはパワーＭＯＳＦＥＴ８のドレイン電圧を分圧抵抗１１ｃ、１１ｄ（図１参照）で分圧した電圧値が印加される。

基準電圧３５は出力電圧７を分圧抵抗１１ｃ、１１ｄで分圧した電圧よりも充分低く設定しているため、コンパレータ３６はパワーＭＯＳＦＥＴ８のターンオフを受けてＬｏｗからＨｉｇｈに反転し、フリップフロップ３７はリセットされる。

従って、ターンオフ時には上記のような動作によって、一旦Ｈｉｇｈに反転したフリップフロップ３７のＱ出力はすぐにリセットされＬｏｗになる。

このため、フリップフロップ３７のＱ出力のこの変化はフィルタ５１でカットされ、短絡検出信号３９はＬｏｗのままで変化がない。

ここで、パワーＭＯＳＦＥＴ８が短絡故障したことを想定する。パワーＭＯＳＦＥＴ８が完全に短絡故障すると、素子電圧検出信号１３による電流検出ができなくなり、所定のパルス幅でコンパレータ２５が反転しないことが考えられる。

この際には、最大Ｄｕｔｙ回路１８の出力タイミングでフリップフロップ２７がリセットされ、ドライバ１７からパワーＭＯＳＦＥＴ８にオフ信号が伝達される。一方、パワーＭＯＳＦＥＴ８が正常なオン時よりも大きなインピーダンスで短絡故障した場合には、素子電圧検出信号１３による正常な電流検出ができなくなり、所定のパルス幅よりも短い時間でコンパレータ２５が反転する。

いずれにしても、パワーＭＯＳＦＥＴ８が短絡状態に陥った状態でフリップフロップ２７がリセットした場合でも、フリップフロップ２７のＱ出力の立下りエッジ検出回路３８により、フリップフロップ３７がセットされる。

ところが、素子電圧検出信号１３はパワーＭＯＳＦＥＴ８の短絡により、出力電圧７にまで上昇しないことから、コンパレータ３６は正常に反転せず、フリップフロップ３７にリセット信号が入らない。

この結果、フリップフロップ３７はセットされた状態のままとなり、フリップフロップ３７のＱ出力がＨｉｇｈ状態で持続、短絡検出信号３９が出力されることとなる。

このように、本実施の形態においては、シャント抵抗の削除により、従来のパワーＭＯＳＦＥＴの短絡検出方法を用いることはできないが、上記のような方式により、短絡が発生してから最初のターンオフ時点でパワーＭＯＳＦＥＴの短絡状態を検出することが可能となる。

この方法を用いることにより、実施の形態１に記載した効果と共に、高い信頼性を確保することができる。

（実施の形態５）
次に、図１および図９により、本発明の実施の形態５に係るスイッチング電源回路の構成について説明する。図９は本発明の実施の形態５に係るスイッチング電源回路の制御回路の構成を示す回路図であり、臨界モードで制御を行う回路を示している。

本実施の形態のスイッチング電源回路は、図１に示す実施の形態１のスイッチング電源回路の制御回路２０を、図９に示す制御回路２０に置き換えたものである。

図９に示す制御回路２０は、図１に示す回路図の制御回路２０と同様な機能を有しており、図１の制御回路２０と置き換えることにより、図１の主回路と組み合わせて動作する。図９において、図１と同じ機能を有す部品、ブロックには、同じ記号を付与している。

制御回路２０の内部において、出力電圧検出信号１４が出力電圧制御系２２に入力される。出力電圧制御系２２の出力は掛算器２４に入力される。同様に、入力電圧検出信号１５はゲイン４５を介して掛算器２４に入力される。掛算器２４の出力はピーク電流指令値１９としてコンパレータ２５に入力される。一方、素子電圧検出信号１３はアナログスイッチ３２を介して増幅器２３に入力される。増幅器２３の出力は電流相当値３１としてコンパレータ２５に入力される。

コンパレータ２５の出力はＯＲ回路２８に入力される。一方、素子電圧検出信号１３はコンパレータ３６の−端子に入力される。コンパレータ３６の＋端子には基準電圧３５が接続される。コンパレータ３６の出力はＡＮＤ回路４８と最大オン時間回路４７に入力される。最大オン時間回路４７の出力はＯＲ回路２８に入力される。

ＯＲ回路２８の出力はフリップフロップ２７のリセットに入力される。また、ＯＲ回路２８の出力はＮＯＴ回路４４ｂを介してＡＮＤ回路４８に入力される。ＡＮＤ回路４８の出力はフリップフロップ２７のセットに入力される。フリップフロップ２７のＱ出力はドライバ１７に入力されると共に、遅延回路３０を介してアナログスイッチ３２の制御端子に接続される。ドライバ１７の出力はドライブ信号３３として出力され、図１のパワーＭＯＳＦＥＴ８のゲートに接続される。

次に、図１、図９、図１０により、本発明の実施の形態５に係るスイッチング電源回路の動作について説明する。図１０は本発明の実施の形態５に係るスイッチング電源回路の動作中の各部の波形を示す図である。

本実施の形態においても、従来の力率改善（ＰＦＣ）コンバータ例と同様に、昇圧動作を利用して交流電源１からの入力電流を交流電源１と同位相の正弦波状に波形制御すると同時に、出力電圧７を一定の電圧（例えばＤＣ３８０Ｖ）になるように制御する。

本実施の形態では、従来技術に使われているようなシャント抵抗を使用することなく回路に通流する電流を測定し、ピーク電流制御する。

パワーＭＯＳＦＥＴ８のドレイン・ソース間電圧は、分圧抵抗１１ｃ、１１ｄで分圧されて素子電圧検出信号１３として制御回路２０内に入力され、アナログスイッチ３２を介して増幅器２３に入力される。

このとき、フリップフロップ２７と遅延回路３０により、パワーＭＯＳＦＥＴ８のゲート波形とアナログスイッチ３２のゲート波形のタイミングは、図１０に示すとおりとなる。

従って、パワーＭＯＳＦＥＴ８のオフ時にはアナログスイッチ３２もオフであり、素子電圧検出信号１３はカットされる。パワーＭＯＳＦＥＴ８がオンしてから遅延回路３０で予め設定した微小時間を経過すると、アナログスイッチ３２はオンになり、素子電圧検出信号１３のカットは解除される。遅延回路３０により微小時間を設けるのは、パワーＭＯＳＦＥＴ８のターンオン時のｄｉ／ｄｔによるノイズを電流検出系が受けるのを防止するためである。

この結果、パワーＭＯＳＦＥＴ８のオン抵抗をＲｏｎ、分圧抵抗１１ｃ、１１ｄをそれぞれＲ１１ｃ、Ｒ１１ｄ、パワーＭＯＳＦＥＴ８に通流する電流をＩＬ、素子電圧検出信号１３をＶｓｎｓとすると、Ｖｓｎｓは、以下の式で表される電圧となる。

Ｖｓｎｓ＝ＩＬ×Ｒｏｎ×Ｒ１１ｄ／（Ｒ１１ｃ＋Ｒ１１ｄ）
このＶｓｎｓを増幅器２３で増幅することにより、通流電流ＩＬに比例した状態量を電流相当値３１として得ることができる。

図１０にはコイル５の電流と、パワーＭＯＳＦＥＴ８の電流、および電流相当値３１の相関を示す。パワーＭＯＳＦＥＴ８の電流に対して電流相当値３１は、遅延回路３０で定めた微小時間だけターンオン時がカットされるが、その後は比例した波形となる。一方、出力電圧７は出力電圧検出信号１４として制御回路２０に取り込まれ、出力電圧制御系２２により、内部に持つ電圧指令値と誤差増幅され、掛算器２４に出力される。

さらに、入力電圧４は入力電圧検出信号１５として制御回路２０に取り込まれ、ゲイン４５を積算されてから掛算器２４に入力され、出力電圧制御系２２の出力と掛け合わされ、この結果がピーク電流指令値１９となる。

ピーク電流指令値１９は、交流電源１の正弦波形を全波整流した波形で、その波高値は出力電圧制御系２２の出力に依存したものとなる。ピーク電流指令値１９はコンパレータ２５に入力され、電流相当値３１と比較される。図１０には、このピーク電流指令値１９と電流相当値３１の関係を図示している。破線で示されたピーク電流指令値１９と同じ値になるまで電流相当値３１が増加すると、コンパレータ２５の出力がそれまでのＬｏｗからＨｉｇｈに反転する。この信号は図９のＯＲ回路２８に入力される。

ＯＲ回路２８には、最大オン時間回路４７からの信号も入力される。図１０に示すように、最大オン時間回路４７は、パワーＭＯＳＦＥＴ８がターンオンした時点から起算して所定の一定時間後にパルスを出力する。この最大オン時間回路４７の出力パルスとコンパレータ２５の出力パルスのうち、早い方のパルスが有効となり、早い方のパルスのタイミングがフリップフロップ２７のリセットに入力される。

定常状態においては、コンパレータ２５の出力パルスが最大オン時間回路４７の出力パルスよりも早期に出力され、この結果、電流相当値３１がピーク電流指令値１９と合致した時点でフリップフロップ２７のリセット信号が入り、フリップフロップ２７のＱ出力がＬｏｗに転じる。すなわちパワーＭＯＳＦＥＴ８のドライブ信号３３がオフとなり、パワーＭＯＳＦＥＴ８がターンオフする。

遅延回路３０は、ＨｉｇｈからＬｏｗへの変化時のみ遅延を持たせ、ＬｏｗからＨｉｇｈへの変化時には遅延を持たないため、フリップフロップ２７のＱ出力がＬｏｗに転じるのと同時にアナログスイッチ３２のゲートがＨｉｇｈとなりアナログスイッチ３２がオフする。パワーＭＯＳＦＥＴ８はドライバ１７を介するため、アナログスイッチ３２がオフするよりも遅れてターンオフする。

この結果、増幅器２３はパワーＭＯＳＦＥＴ８のターンオフ時のドレイン電圧の跳ね上がりによる影響を受けることがない。

パワーＭＯＳＦＥＴ８がターンオフすると、コイル５の電流は、図１０に示すように、単調に減少してゼロとなる。コイル５の電流がゼロになると、昇圧ダイオード６（図１参照）がターンオフし、それまで出力電圧７印加されていたパワーＭＯＳＦＥＴ８のドレイン電圧は、図１０に示すようにゼロまで低下する。

この電圧変化により、コンパレータ３６の出力はそれまでのＬｏｗからＨｉｇｈに反転する。このＨｉｇｈ信号はＡＮＤ回路４８に入力されると共に、最大オン時間回路４７にも入力される。最大オン時間回路４７ではこの信号を契機に所定の時間経過後にパルス波形を出力する。これがパワーＭＯＳＦＥＴ８の最大オン幅となる。コンパレータ３６の出力がＬｏｗからＨｉｇｈに反転した時、ＯＲ回路２８の出力はＬｏｗレベルであり、ＡＮＤ回路４８の出力はこのコンパレータ３６のＬｏｗ→Ｈｉｇｈの変化に伴いＨｉｇｈレベルとなる。

そして、フリップフロップ２７はセットされ、Ｑ出力はＬｏｗ→Ｈｉｇｈとなる。パワーＭＯＳＦＥＴ８はフリップフロップ２７がセットされることによりターンオンする。この結果、パワーＭＯＳＦＥＴ８はコイル５の電流がゼロに低下した時点でターンオンし、出力電圧制御系２２で決まる波高値のピーク電流でターンオフする、いわゆる臨界電流モードで動作する。

コイル５の電流は、図１０に示すようにパワーＭＯＳＦＥＴ８のターンオフ時点が最大値、ターンオン時点の最低値がゼロとなる鋸歯状波となり、その概形は交流電源１の電圧波形を整流した波形と相似形となる。本実施の形態においても、他の実施の形態と同様な効果が生じる。

（実施の形態６）
図１１および図１２により、本発明の実施の形態６に係るスイッチング電源回路の構成について説明する。図１１は本発明の実施の形態６に係るスイッチング電源回路の主回路を示す回路図、図１２は本発明の実施の形態６に係るスイッチング電源回路の制御回路を示す回路図であり、図１１および図１２は、スイッチング電源回路として２相インターリーブ構成力率改善コンバータの回路図を示している。

図１１および図１２に示す回路図は、実施の形態１の図１に示す回路をベースとして２相に展開したものであり、その各相の動作は、実施の形態１に述べたとおりである。

図１１において、図１との構成の差異は以下のとおりである。

すなわち、コンデンサ１２にコイル５ａとパワーＭＯＳＦＥＴ８ａの直列体、コイル５ｂとパワーＭＯＳＦＥＴ８ｂの直列体が並列に接続される。パワーＭＯＳＦＥＴ８ａのドレインと平滑コンデンサ９の間に昇圧ダイオード６ａが接続され、パワーＭＯＳＦＥＴ８ｂのドレインと平滑コンデンサ９の間に昇圧ダイオード６ｂが接続される。

パワーＭＯＳＦＥＴ８ａのドレイン・ソース間に分圧抵抗１１ｃ、１１ｄが接続され、その中点から素子電圧検出信号１３ａが出力される。パワーＭＯＳＦＥＴ８ｂのドレイン・ソース間に分圧抵抗１１ｇ、１１ｈが接続され、その中点から素子電圧検出信号１３ｂが出力される。

また、図１２において、図１との差異は以下のとおりである。

図１２において、素子電圧検出信号１３ａが増幅器２３ａに入力されると共に、スイッチ２１ａに接続される。素子電圧検出信号１３ｂが増幅器２３ｂに入力されると共に、スイッチ２１ｂに接続される。増幅器２３ａの出力が電流相当値３１ａとしてコンパレータ２５ａに入力される。

増幅器２３ｂの出力が電流相当値３１ｂとしてコンパレータ２５ｂに入力される。ピーク電流指令値１９がコンパレータ２５ａ、２５ｂに入力される。コンパレータ２５ａの出力はＯＲ回路２８ａに入力される。コンパレータ２５ｂの出力はＯＲ回路２８ｂに入力される。

また、最大Ｄｕｔｙ回路１８ａの出力がＯＲ回路２８ａに入力される。最大Ｄｕｔｙ回路１８ｂの出力がＯＲ回路２８ｂに入力される。ＯＲ回路２８ａの出力はフリップフロップ２７ａのリセットに入力される。ＯＲ回路２８ｂの出力はフリップフロップ２７ｂのリセットに入力される。クロック２６ａがフリップフロップ２７ａのセットに入力される。クロック２６ｂがフリップフロップ２７ｂのセットに入力される。フリップフロップ２７ａのＱ出力はドライバ１７ａに接続される。フリップフロップ２７ｂのＱ出力はドライバ１７ｂに接続される。

ドライバ１７ａの出力はドライブ信号３３ａとしてパワーＭＯＳＦＥＴ８ａのゲートに接続される。ドライバ１７ｂの出力はドライブ信号３３ｂとしてパワーＭＯＳＦＥＴ８ｂのゲートに接続される。フリップフロップ２７ａのＱバー出力は遅延回路３０ａを介してスイッチ２１ａのゲートに接続される。フリップフロップ２７ｂのＱバー出力は遅延回路３０ｂを介してスイッチ２１ｂのゲートに接続される。

本実施の形態の２相のスイッチング電源回路の個々の動作は、実施の形態１で説明したのと同様である。

本実施の形態においては、クロック２６ａとクロック２６ｂのパルスは同一周波数、かつ１８０度の位相差を持つ。同様に、最大Ｄｕｔｙ回路１８ａと１８ｂにおいても、出力パルスは１８０度の位相差を持つ。

このことにより、２相のＰＦＣコンバータは、コイル５ａ、コイル５ｂの通流電流がピーク電流指令値１９という共通の電流指令値を持ち、かつ、それぞれ１８０度の位相差を持つインターリーブ動作をすることとなり、コイル５ａ電流とコイル５ｂ電流の合計はそれぞれのリプル分を相殺した滑らかな波形となる。

この滑らかな電流波形を交流電源１から入力することにより、図１に示す入力フィルタの小形化が可能になる。

本実施の形態においても、シャント抵抗を有しないことによる効果が生じることとなり、従来に対し、低コスト化、低ノイズ化、省部品化した力率改善コンバータを提供できる。

また、本実施の形態においては、ポピュラーな２相インターリーブの例を示したが、これに限らず、３相以上のインターリーブ構成にも展開可能であり、同様な効果が生じる。

なお、本実施の形態で述べたインターリーブ方式力率改善コンバータの動作としては、電流連続モード、電流臨界モード、電流断続（不連続）モードが考えられる。図１２は電流連続モードの制御回路を示しているが、電流臨界モード、電流断続（不連続）モードに関しても制御回路を変更することで対応が可能である。

（実施の形態７）
図１３により、本発明の実施の形態７に係るスイッチング電源回路の構成について説明する。図１３は本発明の実施の形態７に係るスイッチング電源回路の構成を示す回路図であり、入力電圧センサレス構成の力率改善コンバータの回路図を示している。

図１３において、交流電源１は入力フィルタ２と整流器３を介して入力電圧４となり、全波整流波形となる。コンデンサ１２の容量は比較的小さく正弦波状の波形はほとんど平滑されない。整流器３の直流側には、コイル５とパワーＭＯＳＦＥＴ８の直列体が接続される。

パワーＭＯＳＦＥＴ８のドレイン・ソース間には昇圧ダイオード６と平滑コンデンサ９の直列体、および分圧抵抗１１ｃ、１１ｄが接続される。平滑コンデンサ９の両端には分圧抵抗１１ｅ、１１ｆが接続される他、負荷１０が接続される。平滑コンデンサ９の電圧を出力電圧７と称する。

分圧抵抗１１ｃ、１１ｄの中点から素子電圧検出信号１３が出力され、制御回路２０に入力される。分圧抵抗１１ｅ、１１ｆの中点から出力電圧検出信号１４が出力され、制御回路２０に入力される。

制御回路２０の内部においては、出力電圧検出信号１４が出力電圧指令値Ｖｒｅｆから減算され、その誤差が増幅器２３に入力され誤差増幅される。その出力はリセット積分器２９に入力される。一方、素子電圧検出信号１３は、スイッチ２１を介して接地されると共に、増幅器２３に入力される。

増幅器２３の出力は、増幅器２３の出力値から減算されてコンパレータ２５の−端子に入力される。リセット積分器２９の出力はコンパレータ２５の＋端子に入力され、−端子の入力値と比較される。コンパレータ２５の出力がフリップフロップ２７のリセットに入力される。フリップフロップ２７のセットにクロック２６が入力される。フリップフロップ２７のＱ出力は制御回路２０の外部のドライバ１７に接続される。ドライバ１７の出力はパワーＭＯＳＦＥＴ８のゲートに接続される。フリップフロップ２７のＱバー出力はリセット積分器２９のリセットスイッチに接続されると共に、遅延回路３０を介してスイッチ２１のゲートに接続される。

この回路構成では、出力電圧検出信号１４と電流検出値（増幅器２３出力値）の変化により、パワーＭＯＳＦＥＴ８のオンパルス幅を１サイクル毎に変える制御となる。この結果、入力電圧波形の取り込みを省略し、また、電流検出抵抗を省略しても、コイル５の電流は入力電圧に同期した略正弦波形状にすることが可能となる。

本実施の形態においても、他の実施の形態と同様な、電流検出抵抗を省略することに対する効果を得ることが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、商用交流電力を入力して動作するあらゆる電機機器、空調機器、家庭電化製品、パソコン、サーバ等の情報機器に適用できる。

本発明の実施の形態１に係るスイッチング電源回路の構成を示す回路図である。 本発明の実施の形態１に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態１に係るスイッチング電源回路の温度補償動作を示すフローチャートである。 本発明の実施の形態２に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態３に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態３に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態４に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態４に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態５に係るスイッチング電源回路の制御回路の構成を示す回路図である。 本発明の実施の形態５に係るスイッチング電源回路の動作中の各部の波形を示す図である。 本発明の実施の形態６に係るスイッチング電源回路の主回路を示す回路図である。 本発明の実施の形態６に係るスイッチング電源回路の制御回路を示す回路図である。 本発明の実施の形態７に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。

符号の説明

１…交流電源、２…入力フィルタ、３…整流器、４…入力電圧、５，５ａ，５ｂ…コイル、６，６ａ，６ｂ…昇圧ダイオード、７…出力電圧、８，８ａ，８ｂ…パワーＭＯＳＦＥＴ、９…平滑コンデンサ、１０…負荷、１１ａ〜１１ｈ…分圧抵抗、１２…コンデンサ、１３，１３ａ，１３ｂ…素子電圧検出信号、１４…出力電圧検出信号、１５…入力電圧検出信号、１６…電流検出抵抗、１７，１７ａ，１７ｂ…ドライバ、１８，１８ａ，１８ｂ…最大Ｄｕｔｙ回路、１９…ピーク電流指令値、２０…制御回路、２１，２１ａ，２１ｂ…スイッチ、２２…出力電圧制御系、２３，２３ａ，２３ｂ…増幅器、２４…掛算器、２５，２５ａ，２５ｂ…コンパレータ、２６，２６ａ，２６ｂ…クロック、２７，２７ａ，２７ｂ…フリップフロップ、２８，２８ａ，２８ｂ…ＯＲ回路、２９…リセット積分器、３０，３０ａ，３０ｂ…遅延回路、３１，３１ａ，３１ｂ…電流相当値、３２…アナログスイッチ、３３，３３ａ，３３ｂ…ドライブ信号、３４…アナログスイッチ、３５…基準電圧、３６…コンパレータ、３７…フリップフロップ、３８…立下りエッジ検出回路、３９…短絡検出信号、４０…増幅器、４１…最大Ｄｕｔｙ設定回路、４２…三角波発生器、４３…ＰＷＭコンパレータ、４４ａ、４４ｂ…ＮＯＴ回路、４５…ゲイン、４６…平均値電流指令値、４７…最大オン時間回路、４８…ＡＮＤ回路、４９…スイッチ、５０…コンデンサ、５１…フィルタ。

Claims (6)

1. 交流電源を整流する整流手段と、
   スイッチング素子を含み前記整流手段の出力を昇圧する昇圧手段と、
   前記昇圧手段の出力を平滑する平滑手段と、
   前記スイッチング素子の主端子間の電圧を、前記主端子間の電圧が分圧された電圧として検出する第１の電圧検出手段と、
   前記第１の電圧検出手段により検出された電圧のうち、前記スイッチング素子がオン状態の電圧のみを選択し、それ以外はＧＮＤ電位とする選択手段と、
   前記選択手段で選択された電圧を増幅し、前記スイッチング素子に流れる電流相当値として出力する増幅手段と、
   前記平滑手段の出力電圧を検出する第２の電圧検出手段と、
   前記電流相当値および前記出力電圧に基づいてパルス信号を形成し、前記パルス信号により前記スイッチング素子を駆動する駆動手段とを備え、
   前記選択手段、前記増幅手段、および前記駆動手段からなる制御回路のＧＮＤ電位は前記スイッチング素子の低電位側と同電位であることを特徴とするスイッチング電源回路。
2. 請求項１記載のスイッチング電源回路において、
   前記選択手段、前記増幅手段、および前記駆動手段を１つの集積回路内に搭載したことを特徴とするスイッチング電源回路。
3. 請求項１または２記載のスイッチング電源回路において、
   前記選択手段、前記増幅手段、および前記駆動手段による制御系は、前記出力電圧をメジャーループに、かつ前記電流相当値をマイナーループに用いることを特徴とするスイッチング電源回路。
4. 請求項１〜３のいずれか１項記載のスイッチング電源回路において、
   前記整流手段の低電位側、前記スイッチング素子の低電位側、および前記平滑手段の低電位側が同電位であることを特徴とするスイッチング電源回路。
5. 請求項１〜４のいずれか１項記載のスイッチング電源回路において、
   前記第１の電圧検出手段により検出された電圧に基づいて、前記スイッチング素子の短絡を検出する短絡検出手段を備えたことを特徴とするスイッチング電源回路。
6. 交流電源を整流する整流手段と、
   スイッチング素子を含み前記整流手段の出力を昇圧する複数の昇圧手段と、
   前記複数の昇圧手段の出力を平滑する平滑手段と、
   前記複数の昇圧手段のそれぞれの前記スイッチング素子の主端子間の電圧を、前記主端子間の電圧が分圧された電圧として検出する複数の第１の電圧検出手段と、
   前記複数の第１の電圧検出手段により検出したそれぞれの電圧のうち、検出対象のスイッチング素子がオン状態の電圧のみを選択し、それ以外はＧＮＤ電位とする複数の選択手段と、
   前記複数の選択手段で選択された電圧をそれぞれ増幅し、前記スイッチング素子に流れる電流相当値として出力する複数の増幅手段と、
   前記平滑手段の出力電圧を検出する第２の電圧検出手段と、
   前記電流相当値および前記出力電圧に基づいて、前記複数のスイッチング素子に対するパルス信号を形成し、前記パルス信号により前記複数のスイッチング素子を駆動する駆動手段とを備え、
   前記選択手段、前記増幅手段、および前記駆動手段からなる制御回路のＧＮＤ電位は前記スイッチング素子の低電位側と同電位であることを特徴とするスイッチング電源回路。

Images