JP4354939B2 - アナログ入力信号処理回路 - Google Patents

Description

この発明は、可変アナログ信号源の信号電圧に関連した信号をマイクロプロセッサに入力するためのアナログ入力信号処理回路、特に入力回路のゲインと周波数特性を高精度に可変制御するための改良されたアナログ入力信号処理回路に関するものである。

入力回路のゲインの調整と周波数特性の調整の両調整機能を備えたアナログ入力信号処理回路は公知である。
例えば、特許文献１の「ゲインコントロール回路」によれば、演算増幅器のゲインを決める抵抗に並列又は直列接続されたスイッチング素子の開閉デューティ比を変更することによってゲインの調整を行うと共に、交流アンプにおけるフィルタの周波数特性の制御を行う概念が提示されている。

また、フィルタ回路の構成要素としてスイッチドキャパシタフィルタは広く実用されている。
例えば、特許文献２の「スイッチング回路およびスイッチドキャパシタフィルタ」によれば、容量Ｃ1のコンデンサを可変周期Ｔsで充放電させることによって抵抗値ＲがＲ＝Ｔs/Ｃ1で示される等価可変抵抗を得る概念が解説されている。
また、特許文献３の「信号処理装置」によれば、バンドパスフィルタであるスイッチトキャパシタフィルタ回路と可変利得増幅回路とピークホールド回路を用いたエンジンのノック判定装置の概念が提示されている。
その他、特許文献４の「内燃機関用ノッキング検出装置」によれば、帯域フィルタを構成するスイッチトキャパシタフィルタの信号通過周波数帯域を内燃機関の運転状態に応じて調整する概念が提示されている。

特開２００２−１６４６０号公報（図１、要約） 特開平１１−２０５１１３号公報（図８、段落０００２〜００１３） 特開２００２−１３００４３号公報（図１、段落００１７、００１８） 特開平５−３０６６４５号公報（図１１、段落００４４）

上記特許文献１によるゲインコントロール回路では、スイッチング素子の開閉周波数を変更する概念が含まれておらず、スイッチング素子の開閉デューティ比を変更することによってゲインとフィルタの周波数特性が連動して変化するものであって、最大ゲインと周波数特性を個別に変更調整することができない。
また、上記特許文献３や特許文献４による信号処理回路では、フィルタ特性を調整する信号とゲイン特性を調整する信号はそれぞれ分離されていて、制御部は２種類の制御信号を供給する必要がある。

この発明は、上述したような問題点を解決するためになされたものであり、一つの制御信号によって入力回路の最大ゲインとフィルタ特性を個別に安価・精度よく調整することができるアナログ入力信号処理回路を提供することを目的とする。

この発明によるアナログ入力信号処理回路は、可変アナログ信号源の信号電圧に関連した信号をマイクロプロセッサに入力するためのアナログ入力信号処理回路であって、
該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路とゲイン調整回路とデータ変換回路とを備えると共に、上記マイクロプロセッサと協働する不揮発性プログラムメモリは制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサは、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路とゲイン調整回路に対して共通の制御信号パルス列を供給するように構成されている。
上記スイッチドキャパシタフィルタ回路は、上記マイクロプロセッサから指令された制御信号パルス列によって開閉制御される開閉素子と充放電コンデンサとを包含して、上記制御信号パルス列のパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路は、上記マイクロプロセッサから指令され、制御信号パルス列によって開閉制御される増幅率調整用開閉素子を開閉制御して、制御信号パルス列のＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られた可変アナログ信号源の信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサに入力し、該マイクロプロセッサを介して検出データメモリであるＲＡＭメモリに書込みする手段となっている。

上記制御パルス列発生手段は、パルス周期の変更設定を行う第一の設定手段と、パルスデューティの変更設定を行う第二の設定手段と、上記第一の設定手段及び第二の設定手段によって変更設定されたパルス周期とパルスデューティの積を算出設定するパルス幅演算設定手段と、所定の時間間隔でカウンタの現在値レジスタの値を増加又は減少させる割込み計数手段と、該割込み計数手段による計数現在値が上記パルス幅演算設定手段による設定値に達したときに、フラグとなるメモリがセットされて上記制御信号パルス列の出力を論理レベル「Ｈ」とするフラグ出力発生手段と、上記割込み計数手段による計数現在値が上記第一の設定手段によって可変設定されたパルス周期に達したときに上記計数現在値を初期化して、上記フラグとなるメモリをリセットして、上記制御信号パルス列の出力を論理レベル「Ｌ」とするリセット手段とによって構成されていて、上記フラグ出力発生手段によって出力されるフラグ出力が上記制御信号パルス列となるものである。

本発明によるアナログ入力信号処理回路によれば、信号入力回路に設けた入力フィルタの周波数特性をマイクロプロセッサによって自由に調整できると共に、同一の制御信号を用いて入力回路の全体ゲインの調整も行うことができるので、マイクロプロセッサの出力信号点数が削減できる。
また、制御信号パルス列の周期を変更してフィルタ特性を変更してもデューティを変更しなければ入力回路のゲインは変化せず、逆に制御信号パルス列のデューティを変更して入力回路のゲインを変更しても周期を変更しなければフィルタ特性は変化しないので、相互に独立した調整が可能となる。
更に、制御パルス列発生手段を構成するフラグ出力発生手段によって出力されるフラグ出力が制御信号パルス列となるように構成されているので、制御信号パルス列は割り込み動作に基づく高速パルス列になっている。
従って、高速動作の制御信号パルス列を使用することによってスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。
更に、１個の割込み計数手段によってフィルタ特性の変更とゲイン特性の変更が行えるので、マイクロプロセッサの負担を軽減することができる。

以下、この発明の一実施の形態について、図面に基づいて説明する。
なお、各図間において、同一符合は、同一あるいは相当のものであることを表す。
実施の形態１．
図１は、本発明の実施の形態１によるアナログ入力信号処理回路の全体回路構成を示す図である。
図１に示すように、本実施の形態によるアナログ入力信号処理回路101は、可変アナログ信号源100a、100bとマイクロプロセッサ110との間に設けられている。
本実施の形態におけるアナログ入力信号処理回路101は、ゲイン調整回路10a、10bとローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20a、20bとデータ変換回路であるアナログ比較回路30a、30bによって構成されていて、アナログ信号源100a、100bと比較基準電圧31a、31bとの比較結果はデジタル論理信号DIa、DIbとしてマイクロプロセッサ110に入力されている。
ゲイン調整回路10aは、可変アナログ信号源100aの出力電圧を入力電圧Ｖiとして、入力抵抗11aを介して非反転側入力に接続したアンプ12aと、アンプ12aの出力端子に接続された平滑抵抗13aと平滑コンデンサ14aとの直列回路、アンプ12aの出力端子に接続された分圧抵抗15a・16a、入力信号端子を接地する増幅率調整用開閉素子17a、該開閉素子17aに対して開閉信号を供給するインバータ18aによって構成されていて、分圧抵抗15a・16aの接続点はアンプ12aの反転側入力に接続されていると共に、平滑抵抗13aと平滑コンデンサ14aによって平滑用フィルタ回路19aが構成されている。

平滑コンデンサ14aの両端電圧はゲイン調整回路10aの出力電圧Ｅ0としてスイッチドキャパシタフィルタ回路20aの入力に印加され、開閉素子21aが導通すると充放電コンデンサ22aと平滑コンデンサ14aとの間で充放電が行われて同一電圧Ｅ0になる。
このときに充放電コンデンサ22aに蓄積された電荷Ｑ1はＱ1＝Ｅ0×Ｃ22aとなる。
ただし、Ｃ22aは充放電コンデンサ22aの静電容量である。
開閉素子21aに替わって反転動作する開閉素子23aが導通すると、充放電コンデンサ22aと積分コンデンサ24aとの間で充放電が行われて同一電圧Ｅdになり、このとき充放電コンデンサ22aに残留蓄積されている電荷Ｑ2はＱ2＝Ｅd×Ｃ22aとなる。
開閉素子21a・23aの開閉周期Ｔaの期間における電荷の移動は、ΔＱ＝Ｑ1‐Ｑ2＝（Ｅ0‐Ｅd）×Ｃ22aであり、平滑コンデンサ14aから積分コンデンサ24aに流れた平均電流はＩ＝ΔＱ/Ｔa＝（Ｅ0‐Ｅd）×Ｃ22a/Ｔaとなる。
従って、開閉素子21a・23aと充放電コンデンサ22aによるスイッチドキャパシタ回路の等価抵抗Ｒaは下記の（１）式で示され、開閉周期Ｔaの値に応じて変化する可変抵抗の役割を持つことになる。
Ｒa＝（Ｅ0‐Ｅd）/Ｉ＝Ｔa/Ｃ22a・・・・・・・（１）
データ変換回路であるアナログ比較回路30aの非反転入力には積分コンデンサ24aの出力電圧Ｅdが印加され、反転入力には所定電圧Ｖcの比較基準電圧31aが印加されている。

開閉素子23aは、マイクロプロセッサ110が発生する制御信号パルス列CNTaによって開閉動作するが、開閉素子21aはインバータ25aを介して制御信号パルス列CNTaによって開閉動作し、インバータ25aの出力はインバータ18aの入力に供給されている。
なお、図１の実施例では開閉素子17aが導通したときには開閉素子21aが不導通となっているが、インバータ18aを廃止して開閉素子17aと開閉素子21aは同時に導通するようにしてもよい。
ゲイン調整回路10bとスイッチドキャパシタフィルタ回路20ｂとアナログ比較回路30bも、上述のゲイン調整回路10aとスイッチドキャパシタフィルタ回路20aとアナログ比較回路30aと同様に構成されていて、マイクロプロセッサ110が発生する制御信号パルス列CNTbによって制御されるようになっている。

マイクロプロセッサ110とバス接続されたフラッシュメモリ等の不揮発性プログラムメモリ111には後述する制御パルス列発生手段、等価変換手段となるプログラムのほかに、マイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。
なお、等価変更手段は、制御信号パルス列CNTa・CNTbのパルスデューティα・βを変更してゲイン調整回路10a・10bの入出力比を変更することによって、等価的に変更された比較基準電圧によるアナログ比較回路30a・30bを得る手段である。
マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120は、アナログ比較回路30a・30bの比較結果を格納したり、後述の演算レジスタとして使用されるようになっている。
なお、プログラムメモリ111で使用されたフラッシュメモリは電気的に書込・読出が行えて停電記憶が可能な大容量不揮発メモリであるが、書込みに当たっては電気的に一括消去を行う必要のあるメモリである。
また、ＲＡＭメモリ120は１バイト単位で電気的に高速書込・読出を自由に行うことができるメモリであるが、停電によって記憶情報が消失するものである。

図２は、図１に示した実施の形態１によるアナログ入力信号処理回路の動作を説明するための図である。
図２（ａ）は制御信号パルス列ＣＮＴaの波形を示したものであり、この波形は周波数ｆaの逆数である周期Ｔaによって論理レベルが交互反転しており、パルスデューティαは論理レベルが「Ｌ」となる期間と周期Ｔaとの比率として定義されている。
図２（ｂ）は制御信号パルス列ＣＮＴbの波形を示したものであり、この波形は周波数ｆbの逆数である周期Ｔbによって論理レベルが交互反転しており、パルスデューティβは論理レベルが「Ｌ」となる期間と周期Ｔbとの比率として定義されている。
図２（ｃ）はアンプ12aの出力電圧Ｖ０の波形を示したものであり、制御信号パルス出力CNTaの論理レベルが「Ｌ」となって開閉素子17aが不導通であるときにはＧa×Ｖiの電圧となり、制御信号パルス出力CNTaの論理レベルが「Ｈ」となって開閉素子17aが導通すると０電圧となっている。
但し、ゲインＧa＝（分圧抵抗15aの抵抗値Ｒ15＋分圧抵抗16aの抵抗値Ｒ16）/分圧
抵抗16aの抵抗値Ｒ16）となっている。
図２（ｄ）は平滑用フィルタ回路19aの出力電圧Ｅ0の波形を示したものであるが、
（平滑用フィルタ回路19aの積分時定数τs）＝（平滑抵抗13aの抵抗値Ｒ13）×
（平滑コンデンサ14aの静電容量Ｃ14）としたときに、
Ｔa＜＜τs＝Ｒ13×Ｃ14であれば出力電圧Ｅ0は次式で算出される。
Ｅ0≒Ｅ2≒Ｅ1≒Ｇa×α×Ｖi・・・・・・・（２）
但しＧa＝（Ｒ15＋Ｒ16）/Ｒ16
ゲイン調整回路10b側についても同様である
従って、ゲイン調整回路10a・10bの入出力比率（＝出力電圧Ｅ0/入力電圧Ｖi）は制御信号パルス列CNTa・CNTbのパルスデューティα・βに比例して変化するようになっている。

図２（ｅ）は、所定のパルスデューティαにおいて、可変アナログ信号源100aの出力電圧を一定にしてゲイン調整回路10aに印加した以降の経過時間ｔに対するスイッチドキャパシタフィルタ20aの出力電圧Ｅdの波形を示したものであり、曲線201はパルスデューティαが小のとき、曲線202はパルスデューティαが中のとき、曲線203はパルスデューティαが大のときの出力電圧波形となっていて、経過時間ｔが十分大きな値であるときの飽和出力電圧は（２）式で示した値となる。
各出力電圧波形において、飽和出力電圧の63％の値に到達する経過時間に相当する積分時定数τaは積分コンデンサ24aの静電容量をＣ24aとしたときに下記の（３）式で算出され、図２（ｅ）の横軸は（経過時間ｔ/積分時定数τa）によって表現されている。
τa＝Ｒa×Ｃ24a＝Ｔa×Ｃ24a/Ｃ22a ・・・・（３）
スイッチドキャパシタフィルタ20bの積分時定数τbも同様である。
従って、ローパスフィルタ回路を構成するスイッチドキャパシタフィルタ20a・20bの
フィルタ特性である積分時定数τa・τbは制御信号パルス列CNTa・CNTbのパルス周期Ｔa・Ｔbに比例して変化するようになっている。

図３は、図１に示した実施の形態１によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。
図３において、工程300はマイクロプロセッサ110のパルス制御開始工程であり、該開始工程300はマイクロプロセッサ110の用途に応じた制御プログラムの実行過程で時分割処理される通常制御ルーチンの一つとなるものであって、不確定な時間間隔で繰り返し活性化されるようになっている。
工程301は開始工程300に続いて実行される判定工程であり、該判定工程301では電源投入後の初回動作であるかどうかによって後述の第１・第３レジスタＤ1・Ｄ3に対する初期設定を行うかどうかを判定するようになっている。
工程302は工程301の判定が初期設定未完であったときに実行される仮転送工程であり、該仮転送工程302ではプログラムメモリ111に格納されているパルス周期Ｔaの初期値が第４レジスタＤ4に転送されるようになっている。
転送工程302に続いて実行される転送工程303では、グラムメモリ111に格納されているパルスデューティαの初期値が第５レジスタＤ5に転送されるようになっている。
転送工程303に続いて実行される転送工程304では、グラムメモリ111に格納されているパルス幅の初期値が第６レジスタＤ６に転送されるようになっている。
なお、第６レジスタＤ6に格納されるパルス幅の初期値は第４・第５レジスタＤ4・Ｄ5
に格納されたパルス周期Ｔaの初期値とパルスデューティαの初期値の積に相当した値となっている。

転送工程304に続いて実行される割込禁止工程305は、後述の割込禁止解除工程308が実行されるまでの間はマイクロプロセッサ110が割込み動作を実行しないようにするものである。
割込禁止工程305に続いて実行される転送工程306では、転送工程302で設定された第４レジスタＤ4の内容を第１レジスタＤ1に転送するようになっている。
転送工程306に続いて実行される転送工程307では、転送工程304で設定された第６レジスタＤ6の内容を第３レジスタＤ3に転送するようになっている。
△転送工程307に続いて実行される割込禁止解除工程308は、割込禁止工程305による割込み禁止状態を解除してマイクロプロセッサ110が割込み動作を実行できるようにするものである。
なお、工程305から工程308によって構成された工程ブロック309は一括転送手段となるものである。

工程301の判定が初期設定済であったとき、又は工程308に続いて実行される判定工程310では、図示しない制御プログラムの実行過程でパルス周期Ｔaの増減が求められているかどうかを判定するようになっている。
工程310の判定がパルス周期Ｔaの増減要であったときに実行される補正転送工程311は、第４レジスタＤ4に格納されているパルス周期Ｔaの値に必要とされた増減値Δｔaを代数加算して第４レジスタＤ4に再格納することによってパルス周期Ｔaの設定値を補正する第一の設定手段となっている。
工程311に続いて実行される判定工程312aと、工程310の判定がパルス周期Ｔaの増減不要であったときに実行される判定工程312bでは、図示しない制御プログラムの実行過程でパルスデューティαの増減が求められているかどうかを判定するようになっている。
工程312a又は工程312bの判定がパルスデューティαの増減要であったときに実行される補正転送工程313は、第５レジスタＤ5に格納されているパルスデューティαの値に必要とされた増減値Δαを代数加算して第５レジスタＤ5に再格納することによってパルスデューティαの設定値を補正する第二の設定手段となっている。

工程312aの判定がパルスデューティαの増減不要であったとき、又は工程313に続いて実行される工程314は、現在時点における第４レジスタＤ4の内容と第５レジスタＤ5の内容の積を算出して第６レジスタＤ6に格納するパルス幅演算設定手段となっている。
工程314に続いて実行される割込禁止工程315は、後述の割込禁止解除工程318が実行されるまでの間はマイクロプロセッサ110が割込み動作を実行しないようにするものである。
割込禁止工程315に続いて実行される転送工程316では、現在時点における第４レジスタＤ4の内容を第１レジスタＤ1に転送するようになっている。
転送工程316に続いて実行される転送工程317では、現在時点における第６レジスタＤ6の内容を第３レジスタＤ3に転送するようになっている。
転送工程317に続いて実行される割込禁止解除工程318は、割込禁止工程315による割込み禁止状態を解除してマイクロプロセッサ110が割込み動作を実行できるようにするものである。
なお、工程315から工程318によって構成された工程ブロック319は一括転送手段となるものである。
工程320は工程312bの判定がパルスデューティ増減不要であったとき、又は工程318に続いて移行する動作終了工程であり、マイクロプロセッサ110は動作終了工程320で待機して、他の制御プログラムを実行した後に再び動作開始工程300へ循環移行するようになっている。

図４は、図１に示した実施の形態１によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである。
図４において、工程330はマイクロプロセッサ110の同期動作を行うためのクロック信号を分周して得られる図示しない計時用クロック信号によって定期的に活性化される割込開始工程であり、該割込開始工程330が活性化されると通常制御ルーチンを実行していたマイクロプロセッサ110は応急の演算退避処理を行ったうえで通常制御ルーチンの実行を中断してから工程332へ移行する。
ただし、通常制御ルーチンが割込禁止状態であるときには、割込み動作を待機して割込禁止が解除された時点で工程332へ移行するようになっている。
工程332はＲＡＭメモリ120の中の所定アドレスのメモリであるカウンタの現在値Ｄ0を１カウント分だけ増加させる割込み計数手段となっている。

計数工程332に続いて実行される判定工程333はカウンタの現在値Ｄ0と第９レジスタＤ9の内容とを比較する第一の比較手段となっている。
なお、第９レジスタＤ9は後述の工程349で設定されるものであるが、運転開始時でＤ9が未設定であるときにはＤ9の内容は０になっている。
工程333に続いて実行される判定工程334では工程333による比較結果が判定され、
Ｄ0＜Ｄ9ではないとき、即ちカウンタの現在値Ｄ0が増加して第９レジスタＤ9の内容以上になると工程336が実行される。
工程336ではＲＡＭメモリ120の特定のアドレスのメモリである出力フラグＦaがセットされ、制御信号パルス列CNTaの論理レベルが「Ｈ」となる。
工程ブロック337は工程333と工程334と工程336によって構成されたフラグ出力発生手段となっている。
工程334の判定がＤ0＜Ｄ9であったとき、又は工程336に続いて実行される工程343はカウンタの現在値Ｄ0と第７レジスタＤ7の内容とを比較する第二の比較手段となっている。
なお、第７レジスタＤ7は後述の工程348で設定されるものであるが、運転開始時でＤ7が未設定であるときにはＤ7の内容は０になっている。

工程343に続いて実行される判定工程344では、工程343による比較結果が判定され、Ｄ0＜Ｄ7ではないとき、即ち、カウンタの現在値Ｄ0が増加して第７レジスタＤ7の内容以上になると工程345が実行される。
工程345ではカウンタの現在値Ｄ0が０にリセットされ、続く工程346では工程336でセットされた出力フラグＦaがリセットされて、制御信号パルス列CNTaの論理レベルが「Ｌ」になる。
工程ブロック347は、工程343から工程346によって構成されたリセット手段となっている。
工程346に続いて実行される工程348では第１レジスタＤ1の内容が第７レジスタＤ7に転送され、続く工程349では第３レジスタＤ3の内容が第９レジスタＤ9に転送される。
工程348と工程349は、１パルスの制御信号パルスを発生する期間中ではパルス周期Ｔaやパルスデューティαの変更を受け付けないように凍結する手段となっている。
工程344の判定がＤ0＜Ｄ7であったとき、又は工程349に続いて移行する割込復帰工程350では、工程330が活性化した時点において実行されていた通常制御ルーチンの位置へ復帰して、通常制御ルーチンの実行を再開するようになっている。

以上の説明では、制御信号パルス列CNTaの生成方法について説明したが、制御信号パルス列CNTbの生成方法についても同様であり、図３・図４で示した制御フローが重複してプログラムされていて、ＲＡＭメモリ120で使用されるアドレスは異なる領域のものが割り付けられている。
なお、フィルタ特性の調整とゲイン特性の調整はそれぞれ異なる目的のものあって、第一・第二の設定手段311・313は図３のように同一制御フローの中で実行されるものとは限らず、むしろ異なる制御フローの中で実行されるのが通常である。
この場合、もしも仮置きレジスタである第４レジスタＤ4・第５レジスタＤ5・第６レジスタＤ6を使用しないで直接的に第１レジスタＤ1・第２レジスタＤ2・第３レジスタＤ3に書込むようにすると、第１レジスタＤ1の内容が変更されてから第３レジスタＤ3の内容が変更されるまでの間に工程330による割込み制御が開始したときには工程333で扱われた第３レジスタＤ3では工程343で扱われた第１レジスタＤ1よりも古いデータ内容によって算出されたものとなり、新旧データの混用が行われることになる。
しかし、工程314の直後に一括転送手段319によって仮置き情報を一括転送するようにすれば、工程333と工程343で扱われたデータは同一のものとなって新旧データの混用は発生しない。
なお、工程316と工程317を連続して実行するようにすれば、この間に割込みが発生する確率は極めて低く、割込禁止工程315やこれに伴う割込禁止解除工程318は無くても実用上の問題は軽微である。
また、パルス周期Ｔa・Ｔbやパルスデューティα・βの初期設定値はプログラムメモリ111に格納されている定数を利用するようにしたが、運転再開時には前回のマイクロプロセッサ110の運転中に学習記憶した値を利用することもできるものである。

以上の説明で明らかなとおり、本実施の形態１によるアナログ入力信号処理回路101は、可変アナログ信号源100a・100bの信号電圧に関連した信号をマイクロプロセッサ110に入力するためのアナログ入力信号処理回路であって、該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bとデータ変換回路30a・30bとを備えると共に、上記マイクロプロセッサ110と協働する不揮発性プログラムメモリ111は制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサ110は、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bに対して共通の制御信号パルス列CNTa・CNTbを供給するように構成されている。
上記スイッチドキャパシタフィルタ回路20a・20bは、上記マイクロプロセッサ110から指令された制御信号パルス列CNTa・CNTbによって開閉制御される開閉素子21a・23a、21b・23bと充放電コンデンサ22a・22bを包含して、上記制御信号パルス列CNTa・CNTbのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路10a・10bは、上記マイクロプロセッサ110から指令され、制御信号パルス列CNTa・CNTbによって開閉制御される増幅率調整用開閉素子17a・17bを開閉制御して、制御信号パルス列CNTa・CNTbのＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティα・βに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路30a・30bは、上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bを介して得られた可変アナログ信号源の信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサ110に入力し、該マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みする手段となっている。

上記制御パルス列発生手段は、パルス周期の変更設定を行う第一の設定手段311と、パルスデューティの変更設定を行う第二の設定手段313と、第一・第二の設定手段311・313によって変更設定されたパルス周期とパルスデューティの積を算出設定するパルス幅演算設定手段314と、定時割込み回数を計数する割込み計数手段332と、該割込み計数手段332による計数現在値が上記パルス幅演算設定手段314による設定値に達したときにセットされるフラグ出力発生手段337と、上記割込み計数手段332による計数現在値が上記第一の設定手段311によって可変設定されたパルス周期に達したときに上記計数現在値を初期化してフラグ出力をリセットするリセット手段347によって構成されていて、上記フラグ出力発生手段337によるフラグ出力が制御信号パルス列となるものである。
従って、本実施の形態によれば、信号入力回路に設けた入力フィルタの周波数特性をマイクロプロセッサによって自由に調整できると共に、同一の制御信号を用いて入力回路の全体ゲインの調整も行うことができるので、マイクロプロセッサの出力信号点数が削減できる。
また、制御信号パルス列の周期を変更してフィルタ特性を変更してもデューティを変更しなければ入力回路のゲインは変化せず、逆に制御信号パルス列のデューティを変更して入力回路のゲインを変更しても周期を変更しなければフィルタ特性は変化しないので、相互に独立した調整が可能となる。
更に、フラグ出力発生手段から出力されるフラグ出力が制御信号パルス列となるように構成しているので、制御信号のパルス周期やパルス幅が精確に制御されると共に、高速動作の制御信号パルス列を使用することによってスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。

また、本実施の形態では、上記制御パルス列発生手段において、第一の設定手段311と第二の設定手段313とパルス幅演算設定手段314とは割込み動作によらない通常制御ルーチンの中で処理されるものであると共に、割込み計数手段332とフラグ出力発生手段337とリセット手段347とは定時割込み制御ルーチンの中で処理されるようになっている。
従って、定時割込み制御ルーチンで実行する必要のあるプログラムが削減され、割込みプログラムの中に乗除算等の複雑な命令が含まれていないので割込み制御プログラムの実行時間が短縮され、マイクロプロセッサの負担を軽減することができる。

また、本実施の形態では、上記制御パルス列発生手段は、更に、一括転送手段309・319を備え、該一括転送手段309・319は上記フラグ出力発生手段337で適用されたパルス周期の設定値とリセット手段347で適用されたパルス周期の設定値とが同一パルス周期となるように一括書込みされた一対の演算レジスタＤ1・Ｄ3が適用されるものである。
従って、前回に変更設定されたパルス周期に基づくパルス周期と新たに設定変更されたパルス周期とが混用されて、不正確な制御信号パルス列が発生しないようにすることができる。

また、本実施の形態では、上記データ変換回路はアナログ比較回路30a・30bであると共に、上記マイクロプロセッサ110と協働するプログラムメモリ111は比較基準電圧の等価変更手段となるプログラムを包含している。
上記アナログ比較回路30a・30bは上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bを介して得られたアナログ信号電圧の検出現在値と所定の比較基準電圧31a・31bとを比較して、該比較結果をデジタル論理信号DIa・DＩbとして上記マイクロプロセッサ110に入力するものである。
上記等価変更手段は上記制御信号パルス列CNTa・CNTbのパルスデューティを変更してゲイン調整回路10a・10bの入出力比を変更することによって、等価的に変更された比較基準電圧31a・31bによるアナログ比較回路30a・30bを得る手段となっている。
従って、比較基準電圧31a・31bが固定値であっても、ゲイン調整回路10a・10bの増幅率を調整することによって見かけ上の比較基準電圧を変更調整することができる。

また、本実施の形態では、上記スイッチドキャパシタフィルタ回路20a・20bは、高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成するものであると共に、上記ゲイン調整回路10a・10bの出力段にはスイッチドキャパシタフィルタの最小積分時定数よりも小さな積分時定数の平滑用フィルタ回路19a・19bが設けられている。
従って、信号入力回路に設けたノイズフィルタの周波数特性をマイクロプロセッサ110によって自由に調整できると共に、同一の制御信号パルス列CNTa・CNTbを用いて入力回路の増幅率を独立して調整することができる。

実施の形態２．
図５は、本発明の実施の形態２によるアナログ入力信号処理回路の全体回路構成を示す図である。
以下、実施の形態１によるアナログ入力信号処理回路との相違点を中心に説明する。
図５に示すように、本実施の形態によるアナログ入力信号処理回路102は、可変アナログ信号源100c・100dとマイクロプロセッサ110との間に設けられている。
マイクロプロセッサ110とバス接続されたフラッシュメモリ等の不揮発性プログラムメモリ112には制御パルス列発生手段、等価変更手段、接続切換信号発生手段となるプログラムのほかに、マイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。
本実施の形態によるアナログ入力信号処理回路102は、ゲイン調整回路10cとローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20cとデータ変換回路である第一・第二の比較回路30c・30dと、マルチプレクサ40cによって構成され、可変アナログ信号源100cと比較基準電圧31c・31dとの比較結果は、デジタル論理信号DI1・DI2としてマイクロプロセッサ110に入力され、ＲＡＭメモリ120に比較結果が格納される。
また、本実施の形態は、マルチプレクサ40cを設けていることを特徴とするものであり、マイクロプロセッサ110が発生する接続切換え信号MPXによってマルチプレクサ40cが可変アナログ信号源の接続を100cから100dに切換えると、可変アナログ信号源100dと比較基準電圧31c・31dとの比較結果はデジタル論理信号DI1・DI2としてマイクロプロセッサ110に入力され、ＲＡＭメモリ120の異なるアドレス領域に格納される。
等価変更手段は制御信号パルス列CNTのパルスデューティを変更してゲイン調整回路10cの入出力比を変更することによって、等価的に変更された比較基準電圧によるアナログ比較回路30c・30dを得る手段となっている。
ゲイン調整回路10cとローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20cの詳細は、図１におけるゲイン調整回路10aとスイッチドキャパシタフィルタ回路20aと同一であるが、ゲイン調整回路10cとスイッチドキャパシタフィルタ回路20cとで構成された回路ブロック130cにはマイクロプロセッサ110から制御信号パルス列CNTが供給されている。

制御信号パルス列CNTの生成手段は、図１における制御信号パルス列CNTaと同様であり、図３・図４のフローチャートで示すとおりとなっている。
接続切換信号発生手段はマルチプレクサ40cに対して接続切換え信号MPXを順次発生すると共に、データ変換回路である第一・第二の比較器30c・30dとマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源100c・100dごとに分離書込みする手段となっている。
この実施形態におけるアナログ比較回路は第一・第二の比較回路30c・30dによって構成されていて、第一の比較回路30cで使用される第一の比較基準電圧31cに比べると第二の比較回路30dで使用される第二の比較基準電圧31dの方が大きな値に設定されている。
その結果、マイクロプロセッサ110は可変アナログ信号源100c又は100dの信号電圧レベルを大中小に分別して判定することができる。
このように、多段階レベルの判定を行うことは、図１のような実施形態の場合であればパルスデューティαを大小交互に変更調整しながら比較判定結果を弁別読込みすることによって可能となるものである。
しかし、図５の実施例のように多数のアナログ信号源をマルチプレクサ40cによって接続切換えしながら比較判定を行う用途においては、比較判定の応答性を改善するために多段階のアナログ比較回路を設置しておくことが望ましい。

以上の説明で明らかなとおり、本実施の形態２によるアナログ入力信号処理回路102は、前述の実施の形態１の場合と同様に、可変アナログ信号源100c・100dの信号電圧に関連した信号をマイクロプロセッサ110に入力するためのアナログ入力信号処理回路であって、該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路20cとゲイン調整回路10cとデータ変換回路30c・30dとを備えると共に、上記マイクロプロセッサ110と協働する不揮発性プログラムメモリ112は制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサ110は上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cに対して共通の制御信号パルス列CNTを供給するように構成されている。
上記スイッチドキャパシタフィルタ回路20cは上記マイクロプロセッサ110から指令された制御信号パルス列CNTによって開閉制御される開閉素子と充放電コンデンサを包含して、上記制御信号パルス列CNTのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路10cは上記マイクロプロセッサ110から指令され、制御信号パルス列CNTによって開閉制御される増幅率調整用開閉素子を開閉制御して、制御信号パルス列CNTのＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路30c・30dは上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られた可変アナログ信号源の信号電圧に応動した検出現在値を、デジタル論理信号ＤＩ1・ＤＩ2に変換して上記マイクロプロセッサ110に入力し、該マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みする手段となっている。

上記制御パルス列発生手段はパルス周期の変更設定を行う第一の設定手段311と、パルスデューティの変更設定を行う第二の設定手段313と、第一・第二の設定手段311・313によって変更設定されたパルス周期とパルスデューティの積を算出設定するパルス幅演算設定手段314と、定時割込み回数を計数する割込み計数手段332と、該割込み計数手段332による計数現在値が上記パルス幅演算設定手段314による設定値に達したときにセットされるフラグ出力発生手段337と、上記割込み計数手段332による計数現在値が上記第一の設定手段311によって可変設定されたパルス周期に達したときに上記計数現在値を初期化してフラグ出力をリセットするリセット手段347によって構成されていて、上記フラグ出力発生手段337によるフラグ出力が制御信号パルス列となるものである。
従って、実施の形態１と同様に、入力回路に設けた入力フィルタの周波数特性をマイクロプロセッサによって自由に調整できると共に、同一の制御信号を用いて入力回路の全体ゲインの調整も行うことができるので、マイクロプロセッサの出力信号点数が削減できる。
また、制御信号パルス列の周期を変更してフィルタ特性を変更してもデューティを変更しなければ入力回路のゲインは変化せず、逆に制御信号パルス列のデューティを変更して入力回路のゲインを変更しても周期を変更しなければフィルタ特性は変化しないので、相互に独立した調整が可能となる。
更に、フラグ出力発生手段から出力されるフラグ出力が制御信号パルス列となるように構成しているので、制御信号のパルス周期やパルス幅が精確に制御されると共に、高速動作の制御信号パルス列を使用することによってスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。

また、本実施の形態では、上記データ変換回路は、第一・第二の比較回路30c・30dであると共に、上記マイクロプロセッサ110と協働するプログラムメモリ112は比較基準電圧の等価変更手段となるプログラムを包含している。
上記第一・第二の比較回路30c・30dは、上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られたアナログ信号電圧の検出現在値と所定の比較基準電圧31c・31dとを比較して、該比較結果をデジタル論理信号DI1・DI2として上記マイクロプロセッサ110に入力するものである。
上記等価変更手段は、上記制御信号パルス列CNTのパルスデューティを変更してゲイン調整回路10cの入出力比を変更することによって、等価的に変更された比較基準電圧31c・31dによる第一・第二の比較回路30c・30dを得る手段となっている。
従って、第一・第二の比較基準電圧31c・31dが固定値であってもゲイン調整回路10cの増幅率を調整することによって見かけ上の比較基準電圧を変更調整することができる。

また、本実施の形態では、上記アナログ比較回路は、少なくとも第一・第二の複数の比較回路30c・30dを備え、上記第一の比較回路30cは上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られたアナログ信号電圧の検出現在値と第一の比較基準電圧31cとを比較して、該比較結果を上記マイクロプロセッサ110に第一の比較結果DI1として入力するものであり、上記第二の比較回路30dは上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cを介して得られたアナログ信号電圧の検出現在値と上記第一の比較基準電圧31cよりも大きな値である第二の比較基準電圧31dとを比較して、該比較結果を上記マイクロプロセッサ110に第二の比較結果DI2として入力するものである。
従って、可変アナログ信号源100c・100dの信号電圧を速やかに多段階レベルで判定することができる。

また、本実施の形態では、上記スイッチドキャパシタフィルタ回路20cは、高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成するものであると共に、上記ゲイン調整回路10cの出力段にはスイッチドキャパシタフィルタの最小積分時定数よりも小さな積分時定数の平滑用フィルタ回路が設けられている。
従って、信号入力回路に設けたノイズフィルタの周波数特性をマイクロプロセッサ110によって自由に調整できると共に、同一の制御信号CNTを用いて入力回路の増幅率を独立して調整することができる。

また、本実施の形態では、上記可変アナログ信号源は、マルチプレクサ40cを介して順次上記スイッチドキャパシタフィルタ回路20cとゲイン調整回路10cの最前段部に対して選択接続される複数の可変アナログ信号源100c・100dを有すると共に、上記マイクロプロセッサ110と協働するプログラムメモリ112は接続切換信号発生手段となるプログラムを包含し、上記接続切換信号発生手段は、上記マルチプレクサ40cに対して接続切換え信号MPXを順次発生すると共に、上記データ変換回路となる第一・第二の比較回路30c・30dとマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源ごとに分離書込みする手段となっている。
従って、多数の可変アナログ信号源を接続してもスイッチドキャパシタフィルタ20cやゲイン調整回路10cやデータ変換回路である第一・第二の比較回路30c・30dが増加せず、マイクロプロセッサ110の入力点数が２点で良い特徴があると共に、可変アナログ信号源100c・100dの信号電圧の変化が緩慢であって、ローパスフィルタであるスイッチドキャパシタフィルタ20cの積分時定数が比較的に短い場合には、各可変アナログ信号源の最大信号電圧レベルが個々に異なっていても、ゲイン調整回路20cの増幅率を個々に変更することによって、データ変換回路である第一・第二の比較回路30c・30dに入力される最大信号電圧レベルを統一しておくことができる。

実施の形態３．
図６は、本発明の実施の形態３によるアナログ入力信号処理回路の全体回路構成を示す図である。
以下、実施の形態１によるアナログ入力信号処理回路との相違点を中心に説明する。
図６に示すように、本実施の形態によるアナログ入力信号処理回路103は可変アナログ信号源100a、100bとマイクロプロセッサ110との間に設けられている。
この実施形態におけるアナログ入力信号処理回路103は、ゲイン調整回路10a、10bとローパスフィルタ回路を構成するスイッチドキャパシタフィルタ回路20a、20bとデータ変換回路であるＡＤ変換器50によって構成されていて、アナログ信号源100a、100bからの入力電圧はＡＤ変換器50でデジタル変換されてマイクロプロセッサ110に入力されている。
ゲイン調整回路10a・10bとスイッチドキャパシタフィルタ回路20a・20bの詳細は図１のものと同一であるが、ＡＤ変換器50は多数のアナログ入力信号をデジタル変換して順次バッファメモリ51に格納する多チャンネルＡＤ変換器となっていて、マイクロプロセッサ110はチップセレクト信号CSを発生して指定した入力のデジタル変換データDATa又はDATbを取り込んで、ＲＡＭメモリ120へ格納するようになっている。

マイクロプロセッサ110とバス接続されたフラッシュメモリ等の不揮発性プログラムメモリ113には、制御パルス列発生手段、データ処理手段となるプログラムのほかに、マイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。
制御信号パルス列CNTa・CNTbの生成手段は図１における制御信号パルス列CNTa・CNTbと同様であり、図３・図４のフロチャートで示すとおりとなっている。
データ処理手段はＡＤ変換器50のデジタル出力を検出デジタル電圧としてＲＡＭメモ
リ120に転送格納すると共に、制御信号パルス列CNTa・CNTbのパルスデューティα・βを変更してゲイン調整回路10a・10bの入出力比を変更することによって、検出デジタル電圧に対する比較基準デジタル電圧を等価的に変更する手段となっている。

以上の説明で明らかなとおり、実施の形態３によるアナログ入力信号処理回路103は、可変アナログ信号源100a・100bの信号電圧に関連した信号をマイクロプロセッサ110に入力するためのアナログ入力信号処理回路であって、該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bとデータ変換回路50とを備えると共に、上記マイクロプロセッサ110と協働する不揮発性プログラムメモリ113は制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサ110は、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bに対して共通の制御信号パルス列CNTa・CNTbを供給するように構成されている。
上記スイッチドキャパシタフィルタ回路20a・20bは、上記マイクロプロセッサ110から指令された制御信号パルス列CNTa・CNTbによって開閉制御される開閉素子21a・23a、21b・23bと充放電コンデンサ22a・22bを包含して、上記制御信号パルス列CNTa・CNTbのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路10a・10bは、上記マイクロプロセッサ110から指令され、制御信号パルス列CNTa・CNTbによって開閉制御される増幅率調整用開閉素子17a・17bを開閉制御して、制御信号パルス列CNTa・CNTbのＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティα・βに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路50は、上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bを介して得られた可変アナログ信号源の信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサ110に入力し、該マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みする手段となっている。

上記制御パルス列発生手段は、パルス周期の変更設定を行う第一の設定手段311と、パルスデューティの変更設定を行う第二の設定手段313と、第一・第二の設定手段311・313によって変更設定されたパルス周期とパルスデューティの積を算出設定するパルス幅演算設定手段314と、定時割込み回数を計数する割込み計数手段332と、該割込み計数手段332による計数現在値が上記パルス幅演算設定手段314による設定値に達したときにセットされるフラグ出力発生手段337と、上記割込み計数手段332による計数現在値が上記第一の設定手段311によって可変設定されたパルス周期に達したときに上記計数現在値を初期化してフラグ出力をリセットするリセット手段347によって構成されていて、上記フラグ出力発生手段337によるフラグ出力が制御信号パルス列となるものである。
従って、実施の形態１あるいは実施の形態２と同様に、マイクロプロセッサの出力信号点数が削減できと共に、ゲインとフィルタ特性の調整を互に独立して行える。
更に、制御信号のパルス周期やパルス幅を精確に制御できると共に、高速動作の制御信号パルス列を使用することによりスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。

また、本実施の形態では、上記データ変換回路は、ＡＤ変換器50であると共に、上記マイクロプロセッサ110と協働するプログラムメモリ113はデータ処理手段となるプログラムを包含し、上記ＡＤ変換器50は上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bを介して得られたアナログ信号電圧を複数ビットのデジタルデータに変換して上記マイクロプロセッサ110に対してデジタル論理信号として入力するものであり、上記データ処理手段は上記ＡＤ変換器50のデジタル出力を検出デジタル電圧としてＲＡＭメモリ120に転送格納すると共に、上記制御信号パルス列CNTa・CNTbのパルスデューティα・βを変更してゲイン調整回路10a・10bの入出力比を変更することによって、上記検出デジタル電圧に対する比較基準デジタル電圧を等価的に変更する手段となっている。
従って、マイクロプロセッサ110は入力されたデジタル変換値と比較基準デジタル電圧との偏差値を算出することができると共に、比較基準デジタル電圧を比較的大きな値にしたままであってもゲイン調整回路10a・10bの増幅率を大きくすることによって見かけ上では等価的には小さな比較基準デジタル電圧を設定したことに相当するので、低出力領域の使用を回避してＡＤ変換器50のデジタル変換精度を向上することができる。

また、本実施の形態では、上記ＡＤ変換器50は多チャンネルＡＤ変換器であって、複数の可変アナログ信号源100a・100bに対し、上記スイッチドキャパシタフィルタ回路20a・20bとゲイン調整回路10a・10bと制御信号パルス列CNTa・CNTbはそれぞれの可変アナログ信号源100a・100bに対して個別に設けられ、上記ＡＤ変換器50は複数のアナログ信号電圧を入力として順次デジタル変換を行うものである。
従って、各可変アナログ信号源100a・100bに対する制御信号が各１点であるため、マイクロプロセッサの入力信号点数は可変アナログ信号源100a・100bの点数と同数になって多数の可変アナログ信号源を扱うことができると共に、各可変アナログ信号源100a・100bの最大信号電圧が個々に異なっていても、各可変アナログ信号源の最大電圧とＡＤ変換器50の最大入力電圧とが略等しくなるように各ゲイン調整回路10a・10bの増幅率を調整することによってＡＤ変換器50のデジタル変換精度を向上することができる。

また、本実施の形態では、上記スイッチドキャパシタフィルタ回路20a・20bは、高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成するものであると共に、上記ゲイン調整回路10a・10bの出力段にはスイッチドキャパシタフィルタの最小積分時定数よりも小さな積分時定数の平滑用フィルタ回路19a・19bが設けられている。
従って、信号入力回路に設けたノイズフィルタの周波数特性をマイクロプロセッサ110によって自由に調整できると共に、同一の制御信号パルス列CNTa・CNTbを用いて入力回路の増幅率を独立して調整することができる。

実施の形態４．
図７は、本発明の実施の形態４によるアナログ入力信号処理回路の全体回路構成を示す図である。
図７に示すように、本実施の形態によるアナログ入力信号処理回路104は、例えばエンジンの振動を検出するためのノックセンサである可変アナログ信号源100e、100fとエンジン制御装置を構成するマイクロプロセッサ110との間に設けられている。
また、図８は、図７の要部の詳細構成を示す図である。
本実施形態におけるアナログ入力信号処理回路104は、図８においてその詳細構成が示されているマルチプレクサ40e、差動アンプ60a、ゲイン調整回路70aと帯域フィルタ回路80aによる回路ブロック130e、ピークホールド回路90a、データ変換回路であるＡＤ変換器50とが順次接続されていて、帯域フィルタ回路80aはスイッチドキャパシタフィルタによって構成されている。
アナログセンサ131aは、エンジンの冷却水温センサ、外気温センサ、アクセルポジションセンサ、スロットルポジションセンサなどのセンサ群であり、インタフェース回路131bを介して多チャンネルＡＤ変換器50のアナログ入力端子に接続され、順次デジタル変換されたバッファメモリ51に格納されるようになっている。
開閉センサ132aはエンジンのクランク角センサ、回転センサ等の各種ＯＮ/ＯＦＦ動作を行うスイッチ群であり、インタフェース回路132bを介してマイクロプロセッサ110の入力ポートDIに接続されている。

マイクロプロセッサ110は、チップセレクト信号CSによってバッファメモリ51内の多数のデジタル変換データを弁別読出ししてＲＡＭメモリ120に転送すると共に、ピークホールド回路90aに対して取得タイミング信号WINを供給したり、マルチプレクサ40eに対して接続切換え信号MPXを供給したり、ゲイン調整回路70aと帯域フィルタ回路であるスイッチドキャパシタフィルタ80aに対して制御信号パルス列CNTを供給するようになっている。
マイクロプロセッサ110とバス接続されたフラッシュメモリ等の不揮発性プログラムメモリ114には後述する制御パルス列発生手段、データ処理手段、データ取込信号発生手段、接続切換信号発生手段となるプログラムのほかに、エンジン制御を行うためのマイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。
なお、データ処理手段は、ＡＤ変換器50のデジタル出力を検出デジタル電圧としてＲＡＭメモリ120に転送格納すると共に、制御信号パルス列CNTのパルスデューティγを変更してゲイン調整回路70aの入出力比を変更することによって、検出デジタル電圧に対する比較基準デジタル電圧を等価的に変更する手段となっている。

また、データ取込信号発生手段は、後述の放電開閉素子95を閉路して後述の最大値記憶用コンデンサ94の充電電荷を放出した後に放電開閉素子95を開路して、最大値記憶用コンデンサ94が再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号をデータ変換回路であるＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号を定期的に発生する手段となっている。
更に、接続切換信号発生手段は、マルチプレクサ40eに対して接続切換え信号MPXを順次発生すると共に、データ変換回路であるＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源ごとに分離書込みする手段となっている。
マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120には、ＡＤ変換器50によってデジタル変換された各種アナログ入力のデジタル変換値が格納されたり、制御信号パルス列生成手段で使用される演算データが格納されるようになっている。

可変アナログ信号源100e・100fの入力処理回路の詳細を示す図８において、マルチプレクサ40eは可変アナログ信号源100eと差動アンプ60aとの間を接続する選択開閉素子41a・42aと、可変アナログ信号源100fと差動アンプ60aとの間を接続する選択開閉素子41b・42bとインバータ43によって構成されていて、マイクロプロセッサ110が発生する接続切換え信号MPXの論理レベルが「Ｈ」のときには選択開閉素子41a・42aを導通させ、接続切換え信号MPXの論理レベルが「Ｌ」のときにはインバータ43を介して駆動される選択開閉素子41b・42bを導通させるようになっている。
ゲイン調整回路70aに設けられたアンプ71の反転入力は入力抵抗72・73を介して差動アンプ60aの出力端子に接続され、アンプ71の非反転入力には例えばDC2.5Vのバイアス電圧74が印加されている。
なお、入力抵抗72・73の接続点位置とアンプ71の非反転入力端子間には増幅率調整用開閉素子75が接続され、アンプ71の出力端子と反転入力端子間には積分コンデンサ76と帰還抵抗77とが並列接続されている。

スイッチドキャパシタフィルタ回路80aに設けられたアンプ81の非反転入力には、バイアス電圧74が接続され、反転入力には充放電コンデンサ82が接続されている。
この充放電コンデンサ82は開閉素子83a・84aが導通したときにはアンプ71の出力端子と非反転入力端子間に接続され、開閉素子83bと84bが導通したときにはアンプ81の反転入力端子と非反転入力端子間に接続されるよう構成されている。
なお、増幅率調整用開閉素子75と開閉素子83a・84aはマイクロプロセッサ110が発生する制御信号パルス列CNTが論理レベル「Ｈ」であるときに導通し、インバータ85を介して駆動される開閉素子83b・84bは制御信号パルス列CNTが論理レベル「Ｌ」であるときに導通するようになっている。
アンプ81の反転入力端子と出力端子間には積分コンデンサ86が接続され、充放電コンデンサ87は制御信号パルス列CNTの論理レベルが「Ｈ」であるときに導通する開閉素子88a・89aが導通したときにアンプ81の出力端子とアンプ71の反転入力端子間に接続され、開閉素子88a・89aに替わってインバータ85から駆動される開閉素子88b・89bが導通すると充放電コンデンサ87の両端が短絡されて放電するようになっている。

ピークホールド回路90aに設けられたアンプ91の非反転入力は、アンプ71の出力端子に接続され、アンプ91の出力は逆流阻止ダイオード92、充電抵抗93を介して最大値記憶用コンデンサ94に接続され、該コンデンサ94と充電抵抗93の直列回路の両端電圧はＡＤ変換器50を介してマイクロプロセッサ110に入力されている。
放電開閉素子であるトランジスタ95はマイクロプロセッサ110が発生する取得タイミング信号WINの論理レベルが「Ｈ」であるときには駆動抵抗96を介して導通駆動されて最大値記憶用コンデンサ94を短絡して放電させるが、取得タイミング信号WINが論理レベル「Ｌ」となって放電開閉素子95が不導通になってから所定時間後にマイクロプロセッサ110はＡＤ変換器50の出力電圧を読み取るようになっている。

図９は、図７に示した実施の形態４によるアナログ入力信号処理回路の動作を説明するための図である。
図９（ａ）は、制御信号パルス列ＣＮＴの波形を示したものであり、この波形はパルス周波数ｆcの逆数であるパルス周期Ｔc内で論理レベルが「Ｌ」から「Ｈ」に変化しており、パルスデューティγは論理レベルが「Ｌ」となる期間と周期Ｔcとの比率として定義されている。
図９（b）は、回路ブロック130e全体の入出力比率ΔＶ2/ΔＶ1であるゲイン特性を示しており、ゲイン調整回路70a部分のゲインＧ70とスイッチドキャパシタフィルタ回路80a部分のゲインG80に分解した算式は次式によって表現される。
Ｇ130＝Ｇ70×Ｇ80 ・・・・・・・・・・・・・・・・・・（４）
Ｇ70＝［Ｒ77/（Ｒ72+Ｒ73）］×γ ・・・・・・・・・・（５）
Ｇ80＝１/√［１＋｛（ｆ0²−ｆ²）/（ｆb×ｆ）｝²］ ・・・（６）
ｆ0＝√［Ｃ82×Ｃ87/（Ｃ76×Ｃ86）］×ｆc/（２π） ・・・(７）
ｆb＝１/（２πＣ76×Ｒ77） ・・・・・・・・・・・・・・・（８）

ただし、Ｒ72・Ｒ73・Ｒ77は入力抵抗72・73と帰還抵抗77の抵抗値であり、Ｃ76・Ｃ86は積分コンデンサ76・86の静電容量、Ｃ82・Ｃ87は充放電コンデンサ82・87の静電容量、ｆ0は中心周波数、ｆbはバンド幅周波数、ｆは可変アナログ信号源100e・100fの脈動周波数となっている。
算式(７)で明らかなとおり、ゲインＧ80が最大値となる中心周波数ｆ0は制御信号パルス列CNTのパルス周波数ｆcに比例しており、パルス周波数ｆcを変更することによって中心周波数ｆ0をｆ01にしたりｆ02にしたときのゲイン特性が曲線900・901や曲線902・903で示されている。
算式(５）で明らかなとおり、各曲線900〜903の値はパルスデューティγに比例して増減するようになっている。

図１０は、図７に示した実施の形態４によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。
図１０において、工程400はマイクロプロセッサ110のパルス制御開始工程であり、該開始工程400はマイクロプロセッサ110の用途に応じた制御プログラムの実行過程で時分割処理される通常制御ルーチンの一つとなるものであって、不確定な時間間隔で繰り返し活性化されるようになっている。
工程401は開始工程400に続いて実行される判定工程であり、該判定工程401では電源投入後の初回動作であるかどうかによって後述の第１・第２レジスタＤ1・Ｄ2に対する初期設定を行うかどうかを判定するようになっている。
工程402は工程401の判定が初期設定未完であったときに実行される転送工程であり、該仮転送工程402ではプログラムメモリ111に格納されているパルス周期Ｔcの初期値が第１レジスタＤ1に転送されるようになっている。
転送工程402に続いて実行される転送工程403では、プログラムメモリ111に格納されているパルスデューティγの初期値が第２レジスタＤ2に転送されるようになっている。

工程401の判定が初期設定済であったとき、又は工程403に続いて実行される判定工程410では、図示しない制御プログラムの実行過程でパルス周期Ｔcの増減が求められているかどうかを判定するようになっている。
工程410の判定がパルス周期Ｔcの増減要であったときに実行される補正転送工程411は、第１レジスタＤ1に格納されているパルス周期Ｔcの値に必要とされた増減値Δtcを代数加算して第１レジスタＤ1に再格納することによってパルス周期Ｔcの設定値を補正する第一の設定手段となっている。
工程411に続いて実行される判定工程412aと、工程410の判定がパルス周期Ｔcの増減不要であったときに実行される判定工程412bでは、図示しない制御プログラムの実行過程でパルスデューティγの増減が求められているかどうかを判定するようになっている。
工程412a又は工程412bの判定がパルスデューティγの増減要であったときに実行される補正転送工程413は、第２レジスタＤ2に格納されているパルスデューティγの値に必要とされた増減値Δγを代数加算して第２レジスタＤ2に再格納することによってパルスデューティγの設定値を補正する第二の設定手段となっている。
工程420は工程412a・412bの判定がパルスデューティ増減不要であったとき、又は工程413に続いて移行する動作終了工程であり、マイクロプロセッサ110は動作終了工程420で待機して、他の制御プログラムを実行した後に再び動作開始工程400へ循環移行するようになっている。

図１１は、図７に示した実施の形態４によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである。
図１１において、工程430はマイクロプロセッサ110の同期動作を行うためのクロック信号を分周して得られる図示しない計時用クロック信号によって定期的に活性化される割込開始工程であり、該割込開始工程430が活性化されると通常制御ルーチンを実行していたマイクロプロセッサ110は応急の演算退避処理を行ったうえで通常制御ルーチンの実行を中断してから工程432へ移行する。
工程432はＲＡＭメモリ120の中の所定アドレスのメモリであるカウンタの現在値Ｄ0を１カウント分だけ増加させる割込み計数手段となっている。

工程432に続いて実行される判定工程433はカウンタの現在値Ｄ0と第９レジスタＤ9の内容とを比較する第一の比較手段となっている。
なお、第９レジスタＤ9は後述の工程449で設定されるものであるが、運転開始時でＤ9が未設定であるときにはＤ9の内容は０になっている。
工程433に続いて実行される判定工程434では工程433による比較結果が判定され、Ｄ0＜Ｄ9ではないとき、即ちカウンタの現在値Ｄ0が増加して第９レジスタＤ9の内容以上になると工程436が実行される。
工程436ではＲＡＭメモリ120の特定のアドレスのメモリである出力フラグＦcがセットされ、制御信号パルス列CNTの論理レベルが「Ｈ」となる。
工程ブロック437は工程433から工程436によって構成されたフラグ出力発生手段となっている。
工程434の判定がＤ0＜Ｄ9であったとき、又は工程436に続いて実行される工程443はカウンタの現在値Ｄ0と第７レジスタＤ7の内容とを比較する第二の比較手段となっている。
なお、第７レジスタＤ7は後述の工程448で設定されるものであるが、運転開始時でＤ7が未設定であるときにはＤ7の内容は０になっている。

工程443に続いて実行される判定工程444では工程443による比較結果が判定され、Ｄ0＜Ｄ7ではないとき、即ちカウンタの現在値Ｄ0が増加して第７レジスタＤ7の内容以上になると工程445が実行される。
工程445ではカウンタの現在値Ｄ0が０にリセットされ、続く工程446では工程436でセットされた出力フラグＦcがリセットされて、制御信号パルス列CNTの論理レベルが「Ｌ」になる。
工程ブロック447は工程443から工程446によって構成されたリセット手段となっている。
工程446に続いて実行される工程448では第１レジスタＤ1の内容が第７レジスタＤ7に転送され、続く工程449では第１レジスタＤ1の内容と第２レジスタＤ2の内容の積の値が第９レジスタＤ9に転送され、工程449はパルス幅演算設定手段となるものである。
工程448と工程449は、１パルスの制御信号パルスを発生する期間中ではパルス周期Ｔcやパルスデューティγの変更を受け付けないように凍結する手段となっている。
工程444の判定がＤ0＜Ｄ7であったとき、又は工程449に続いて移行する割込復帰工程450では、工程430が活性化した時点において実行されていた通常制御ルーチンの位置へ復帰して、通常制御ルーチンの実行を再開するようになっている。
なお、この実施形態ではパルス幅演算設定手段449が割込み制御ルーチンの中で処理されているので、図３・図４で示した実施例のような一括転送手段309・319は不要であって、新旧のデータが混用されることは無い。

以上の説明で明らかなとおり、実施の形態４によるアナログ入力信号処理回路104は、可変アナログ信号源100e・100fの信号電圧に関連した信号をマイクロプロセッサ110に入力するためのアナログ入力信号処理回路であって、該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路80aとゲイン調整回路70aとデータ変換回路50とを備えると共に、上記マイクロプロセッサ110と協働する不揮発性プログラムメモリ114は制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサ110は、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路80aとゲイン調整回路70aに対して共通の制御信号パルス列CNTを供給するように構成されている。
上記スイッチドキャパシタフィルタ回路80aは、上記マイクロプロセッサ110から指令された制御信号パルス列CNTによって開閉制御される開閉素子83a・83b、84a・84b、88a・88b、89a・89bと充放電コンデンサ82・87を包含して、上記制御信号パルス列CNTのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路70aは、上記マイクロプロセッサ110から指令され、制御信号パルス列CNTによって開閉制御される増幅率調整用開閉素子75を開閉制御して、制御信号パルス列CNTのＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティγに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路50は、上記スイッチドキャパシタフィルタ回路80aとゲイン調整回路70aを介して得られた可変アナログ信号源100e・100fの信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサ110に入力し、該マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みする手段となっている。

上記制御パルス列発生手段は、パルス周期Ｔcの変更設定を行う第一の設定手段411と、パルスデューティγの変更設定を行う第二の設定手段413と、第一・第二の設定手段411・413によって変更設定されたパルス周期Ｔcとパルスデューティγの積を算出設定するパルス幅演算設定手段449と、定時割込み回数を計数する割込み計数手段432と、該割込み計数手段432による計数現在値Ｄ0が上記パルス幅演算設定手段449による設定値に達したときにセットされるフラグ出力発生手段437と、上記割込み計数手段432による計数現在値Ｄ0が上記第一の設定手段411によって可変設定されたパルス周期Ｔcに達したときに上記計数現在値Ｄ0を初期化してフラグ出力Ｆcをリセットするリセット手段447によって構成されていて、上記フラグ出力発生手段437によるフラグ出力Ｆcが制御信号パルス列CNTとなるものである。
従って、実施の形態１〜実施の形態３の場合と同様に、マイクロプロセッサの出力信号点数が削減できと共に、ゲインとフィルタ特性の調整を互に独立して行える。
更に、制御信号のパルス周期やパルス幅を精確に制御できると共に、高速動作の制御信号パルス列を使用することによりスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。

また、本実施の形態では、上記制御パルス列発生手段において、第一の設定手段411と第二の設定手段413とは割込み動作によらない通常制御ルーチンの中で処理されるものであると共に、割込み計数手段432とパルス幅演算設定手段449とフラグ出力発生手段437とリセット手段447とは定時割込み制御ルーチンの中で処理されるようになっている。
従って、定時割込み制御ルーチンで実行する必要のあるプログラムが削減され、割込み制御プログラムの実行時間が短縮されて、マイクロプロセッサ110の負担を軽減すると共に、前回に変更設定されたパルス周期に基づくパルス周期と新たに設定変更されたパルス周期とが混用されて、不正確な制御信号パルス列CNTが発生しないようにすることができる。

また、本実施の形態では、上記データ変換回路はＡＤ変換器50であると共に、上記マイクロプロセッサ110と協働するプログラムメモリ114はデータ処理手段となるプログラムを包含し、上記ＡＤ変換器50は上記スイッチドキャパシタフィルタ回路80aとゲイン調整回路70aを介して得られたアナログ信号電圧を複数ビットのデジタルデータに変換して上記マイクロプロセッサ110に対してデジタル論理信号として入力するものであり、上記データ処理手段は上記ＡＤ変換器50のデジタル出力を検出デジタル電圧としてＲＡＭメモリ120に転送格納すると共に、上記制御信号パルス列CNTのパルスデューティγを変更してゲイン調整回路70aの入出力比を変更することによって、上記検出デジタル電圧に対する比較基準デジタル電圧を等価的に変更する手段となっている。
従って、マイクロプロセッサ110は入力されたデジタル変換値と比較基準デジタル電圧との偏差値を算出することができる特徴があると共に、比較基準デジタル電圧を比較的大きな値にしたままであってもゲイン調整回路70aの増幅率を大きくすることによって見かけ上では等価的には小さな比較基準デジタル電圧を設定したことに相当するので、低出力領域の使用を回避してＡＤ変換器50のデジタル変換精度を向上することができる。

また、本実施の形態では、上記可変アナログ信号源100e・100fは、脈動信号を発生し、上記スイッチドキャパシタフィルタ回路80aは上記制御信号パルス列CNTのパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成するものであって、上記アナログ入力信号処理回路104は更に上記帯域フィルタ回路80aとデータ変換回路であるＡＤ変換器50との間に接続されたピークホールド回路90aを備えていると共に、上記マイクロプロセッサ110と協働するプログラムメモリ114はデータ取込信号発生手段となるプログラムを包含している。
上記ピークホールド回路90aは逆流阻止ダイオード92を介して充電される最大値記憶用コンデンサ94と該コンデンサの充電電荷を定期的に放出する放電開閉素子95によって構成されている。
上記データ取込信号発生手段は上記放電開閉素子95を閉路して上記最大値記憶用コンデンサ94の充電電荷を放出した後に該放電開閉素子95を開路して、上記最大値記憶用コンデンサ94が再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記データ変換回路であるＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号WINを定期的に発生する手段である。
従って、可変アナログ信号源100e・100fの特定周波数における最大脈動電圧を検出するものにおいて、帯域フィルタの中心周波数を信号源の特定周波数に合わせて、該特定周波数における最大脈動電圧を検出することができると共に、フィルタ特性を調整する制御信号パルス列CNTのパルスデューティγを制御することによって入力回路の増幅率を独立して調整することができる。

また、本実施の形態では、上記可変アナログ信号源100e・100fは、マルチプレクサ40eを介して順次上記スイッチドキャパシタフィルタ回路80aとゲイン調整回路70aの最前段部に対して選択接続される複数の可変アナログ信号源を有すると共に、上記マイクロプロセッサ110と協働するプログラムメモリ114は接続切換信号発生手段となるプログラムを包含している。
上記接続切換信号発生手段は上記マルチプレクサ40eに対して接続切換え信号MPXを順次発生すると共に、上記データ変換回路であるＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源100e・100fごとに分離書込みする手段である。
従って、多数の可変アナログ信号源100e・100fを接続してもスイッチドキャパシタフィルタ回路80aやゲイン調整回路70aやデータ変換回路であるＡＤ変換器50が増加せず、マイクロプロセッサ110の入力点数が１点で良い特徴があると共に、各可変アナログ信号源100e・100fの最大信号電圧レベルが個々に異なっていても、ゲイン調整回路70aの増幅率を調整することによって、データ変換回路であるＡＤ変換器50に入力される最大信号電圧レベルを統一しておくことができる。

また、本実施の形態では、上記可変アナログ信号源100e・100fは、内燃機関の複数気筒に設けられた気筒振動検出用のノックセンサであり、該複数のノックセンサはマルチプレクサ40eを介して順次上記ゲイン調整回路70aの入力として切換え接続されるものであって、上記スイッチドキャパシタフィルタ回路80aは上記制御信号パルス列CNTのパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成するものであると共に、上記データ変換回路であるＡＤ変換器50の前段に接続されたピークホールド回路90aを備えている。
上記マイクロプロセッサ110と協働するプログラムメモリ114はデータ取込信号発生手段と接続切換信号発生手段となるプログラムを包含している。
上記ピークホールド回路90aは逆流阻止ダイオード92を介して充電される最大値記憶用コンデンサ94と該コンデンサの充電電荷を定期的に放出する放電開閉素子95によって構成されている。

上記データ取込信号発生手段は、上記放電開閉素子95を閉路して上記最大値記憶用コンデンサ94の充電電荷を放出した後に該放電開閉素子95を開路して、上記最大値記憶用コンデンサ94が再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記ＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号WINを定期的に発生する手段である。
上記接続切換信号発生手段は、内燃機関のクランク角センサ132aの検出角度に応動して爆発行程の直前にある気筒に設けられたノックセンサ100e・100fを選択接続するように上記マルチプレクサ40eに接続切換え信号MPXを供給する手段であり、上記データ取込信号発生手段は上記クランク角センサの検出角度に応動してデータの取込みタイミングを決定するものである。
従って、複数のノックセンサ100e・100fを接続しても、ノック検出は順次行えばよいので、スイッチドキャパシタフィルタ回路80aやゲイン調整回路70aやデータ変換回路50が増加せず、マイクロプロセッサ110の入力点数が１点で良い特徴があると共に、エンジン回転速度や負荷条件に応じてフィルタ特性やゲイン調整回路の増幅率を個別に調整し
て、精確なノック判定を行うことができる。

実施の形態５．
図１２は、本発明の実施の形態５によるアナログ入力信号処理回路の全体回路構成を示す図である。
図１２において、アナログ入力信号処理回路105は、可変アナログ信号源100g、100hとマイクロプロセッサ110との間に設けられている。
この実施形態におけるアナログ入力信号処理回路105は、図８において詳述したのと同様のマルチプレクサ40f、差動アンプ60b、ゲイン調整回路70bと帯域フィルタ回路80bによる回路ブロック130f、ピークホールド回路90bを備えているが、データ変換回路はＡＤ変換器50に替わって第一・第二のアナログ比較回路30e・30fが使用されていて、各アナログ比較回路には第一・第二の比較基準電圧31e・31fが接続されている。
マイクロプロセッサ110は、ピークホールド回路90bに対して取得タイミング信号WINを供給したり、マルチプレクサ40fに対して接続切換え信号MPXを供給したり、ゲイン調整回路70bと帯域フィルタ回路であるスイッチドキャパシタフィルタ80bに対して制御信号パルス列CNTを供給するようになっている。
また、マイクロプロセッサ110には第一・第二のアナログ比較回路30e・30fの比較判定出力がデジタル論理信号DI1・DI2として入力されている。

マイクロプロセッサ110とバス接続されたフラッシュメモリ等の不揮発性プログラムメモリ115には、制御パルス列発生手段、等価変換手段、データ取込信号発生手段、接続切換信号発生手段となるプログラムのほかに、マイクロプロセッサ110の用途に応じた制御プログラムなどが格納されている。
マイクロプロセッサ110とバス接続された演算処理用のＲＡＭメモリ120には、第一・第二のアナログ比較回路30e・30fによる比較判定結果や、制御信号パルス列生成手段における演算データが格納されるようになっている。
等価変更手段は、制御信号パルス列CNTのパルスデューティγを変更してゲイン調整回路70bの入出力比を変更することによって、等価的に変更された比較基準電圧によるアナログ比較回路30e・30fを得る手段となっている。
データ取込信号発生手段は、ピークホールド回路90aの放電開閉素子を閉路して最大値記憶用コンデンサの充電電荷を放出した後に該放電開閉素子を開路して、最大値記憶用コンデンサが再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記データ変換回路とマイクロプロセッサを介してＲＡＭメモリに転送格納する取得タイミング信号WINを定期的に発生する手段となっている。
接続切換信号発生手段は、マルチプレクサ40fに対して接続切換え信号MPXを順次発生すると共に、データ変換回路であるＡＤ変換器50とマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源ごとに分離書込みする手段となっている。

図１３は、図１２に示した実施の形態５によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。
図１３において、工程500はマイクロプロセッサ110のパルス制御開始工程であり、該開始工程500はマイクロプロセッサ110の用途に応じた制御プログラムの実行過程で時分割処理される通常制御ルーチンの一つとなるものであって、不確定な時間間隔で繰り返し活性化されるようになっている。
工程501は開始工程500に続いて実行される判定工程であり、該判定工程501では電源投入後の初回動作であるかどうかによって後述の第１・第２レジスタＤ1・Ｄ2に対する初期設定を行うかどうかを判定するようになっている。
工程502は工程501の判定が初期設定未完であったときに実行される転送工程であり、該仮転送工程502ではプログラムメモリ111に格納されているパルス周期Ｔcの初期値が第１レジスタＤ1に転送されるようになっている。
転送工程502に続いて実行される転送工程503では、グラムメモリ111に格納されているパルスデューティγの初期値が第２レジスタＤ2に転送されるようになっている。

工程501の判定が初期設定済であったとき、又は工程503に続いて実行される判定工程510では、図示しない制御プログラムの実行過程でパルス周期Ｔcの増減が求められているかどうかを判定するようになっている。
工程510の判定がパルス周期Ｔcの増減要であったときに実行される補正転送工程511は、第１レジスタＤ1に格納されているパルス周期Ｔcの値に必要とされた増減値Δtcを代数加算して第１レジスタＤ1に再格納することによってパルス周期Ｔcの設定値を補正する第一の設定手段となっている。
工程511に続いて実行される判定工程512aと、工程510の判定がパルス周期Ｔcの増減不要であったときに実行される判定工程512bでは、図示しない制御プログラムの実行過程でパルスデューティγの増減が求められているかどうかを判定するようになっている。
工程512a又は工程512bの判定がパルスデューティγの増減要であったときに実行される補正転送工程513は、第２レジスタＤ2に格納されているパルスデューティγの値に必要とされた増減値Δγを代数加算して第２レジスタＤ2に再格納することによってパルスデューティγの設定値を補正する第二の設定手段となっている。
工程520は工程512a・512bの判定がパルスデューティ増減不要であったとき、又は工程513に続いて移行する動作終了工程であり、マイクロプロセッサ110は動作終了工程520で待機して、他の制御プログラムを実行した後に再び動作開始工程500へ循環移行するようになっている。

図１４は、図１２に示した実施の形態５によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである。
図１４において、工程530はマイクロプロセッサ110の同期動作を行うためのクロック信号を分周して得られる図示しない計時用クロック信号によって定期的に活性化される割込開始工程であり、該割込開始工程530が活性化されると通常制御ルーチンを実行していたマイクロプロセッサ110は応急の演算退避処理を行ったうえで通常制御ルーチンの実行を中断してから工程531へ移行する。
工程531は後述の工程536で出力フラグＦcがセットされているかどうかを判定する工程であり、工程531の判定が未設定であれば工程532へ移行し、セット済みであれば工程542へ移行するようになっている。
工程532はＲＡＭメモリ120の中の所定アドレスのメモリであるカウンタの現在値Ｄ0を１カウント分だけ減少させる割込み計数手段となっている。

工程532に続いて実行される判定工程534では現在値Ｄ0が０を超過しているかどうかを判定し、工程532による減算の繰り返し結果Ｄ0＝０になると工程535が実行される。
工程535では第１レジスタＤ1の内容から第１レジスタＤ1と第２レジスタＤ2の積を減じた後半パルス幅の値をカウンタの現在値レジスタＤ0に転送するようになっている。
工程536ではＲＡＭメモリ120の特定のアドレスのメモリである出力フラグＦcがセットされ、制御信号パルス列CNTの論理レベルが「Ｈ」となる。
工程ブロック537は工程532から工程536によって構成されたフラグ出力発生手段となっている。
工程534の判定がＤ0＞０であったとき、又は工程536に続いて移行する割込復帰工程550では、工程530が活性化した時点において実行されていた通常制御ルーチンの位置へ復帰して、通常制御ルーチンの実行を再開するようになっている。

工程542はＲＡＭメモリ120の中の所定アドレスのメモリであるカウンタの現在値Ｄ0を１カウント分だけ減少させる割込み計数手段となっている。
工程542に続いて実行される判定工程544では現在値Ｄ0が０を超過しているかどうかを判定し、工程542による減算の繰り返し結果Ｄ0＝０になると工程545が実行される。
工程545では第１レジスタＤ1と第２レジスタＤ2の内容の積の値である前半パルス幅の値をカウンタの現在値レジスタＤ0に転送するようになっている。
工程546では工程536でセットされていた出力フラグＦcがリセットされ、制御信号パルス列CNTの論理レベルが「Ｌ」となる。
工程ブロック547は工程542から工程546によって構成されたリセット手段となっている。
工程544の判定がＤ0＞０であったとき、又は工程546に続いて移行する割込復帰工程550では、工程530が活性化した時点において実行されていた通常制御ルーチンの位置へ復帰して、通常制御ルーチンの実行を再開するようになっている。

なお、工程532で減算されるカウンタの初期値は工程545で設定された前半パルス幅であるのに対し、工程542で減算されるカウンタの初期値は工程535で設定された後半パルス幅となっているが、運転開始直後で工程535や工程545がまだ実行されていないときのカウンタの現在値は所定のデフォルト値にセットされている。
また、この実施形態ではパルス幅演算設定手段535・545が割込み制御ルーチンの中で処理されているので、図３・図４で示した実施例のような一括転送手段309・319は不要であって、新旧のデータが混用されることは無い。

以上の説明で明らかなとおり、本実施の形態５によるアナログ入力信号処理回路105は、可変アナログ信号源100g・100hの信号電圧に関連した信号をマイクロプロセッサ110に入力するためのアナログ入力信号処理回路であって、該アナログ入力信号処理回路は少なくともスイッチドキャパシタフィルタ回路80bとゲイン調整回路70bとデータ変換回路30e・30fとを備えると共に、上記マイクロプロセッサ110と協働する不揮発性プログラムメモリ115は制御パルス列発生手段となるプログラムを包含している。
上記マイクロプロセッサ110は、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bに対して共通の制御信号パルス列CNTを供給するように構成されている。
上記スイッチドキャパシタフィルタ回路80bは、上記マイクロプロセッサ110から指令された制御信号パルス列CNTによって開閉制御される開閉素子と充放電コンデンサを包含して、上記制御信号パルス列CNTのパルス周波数に応動してフィルタ特性が可変制御される回路となっている。

上記ゲイン調整回路70bは、上記マイクロプロセッサ110から指令され、制御信号パルス列CNTによって開閉制御される増幅率調整用開閉素子を開閉制御して、制御信号パルス列CNTのＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティγに応動して入力信号電圧に対する増幅率を可変制御する回路となっている。
上記データ変換回路30e・30fは、上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bを介して得られた可変アナログ信号源100g・100hの信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサ110に入力し、該マイクロプロセッサ110を介して検出データメモリであるＲＡＭメモリ120に書込みする手段となっている。

上記制御パルス列発生手段は、パルス周期Ｔcの変更設定を行う第一の設定手段511と、パルスデューティγの変更設定を行う第二の設定手段513と、第一・第二の設定手段511・513によって変更設定されたパルス周期Ｔcとパルスデューティγの積を算出設定するパルス幅演算設定手段535・545と、定時割込み回数を計数する割込み計数手段532・542と、該割込み計数手段532による計数減算値が上記パルス幅演算設定手段545による設定値に達したときにセットされるフラグ出力発生手段537と、上記割込み計数手段542による計数減算値がパルス幅演算設定手段535による設定値に達したことによって、上記第一の設定手段511によって可変設定されたパルス周期Ｔcに達したときに上記計数現在値Ｄ0を初期化してフラグ出力Ｆcをリセットするリセット手段547によって構成されていて、上記フラグ出力発生手段537によるフラグ出力Ｆcが制御信号パルス列CNTとなるものである。
従って、実施の形態１〜実施の形態４の場合と同様に、マイクロプロセッサの出力信号点数が削減できと共に、ゲインとフィルタ特性の調整を互に独立して行える。
更に、制御信号のパルス周期やパルス幅を精確に制御できると共に、高速動作の制御信号パルス列を使用することによりスイッチドキャパシタフィルタやゲイン調整回路で使用されるコンデンサを小容量で小型・安価なものにすることができる。

また、本実施の形態では、上記制御パルス列発生手段において、第一の設定手段511と第二の設定手段513とは割込み動作によらない通常制御ルーチンの中で処理されるものであると共に、割込み計数手段532・542とパルス幅演算設定手段535・545とフラグ出力発生手段537とリセット手段547とは定時割込み制御ルーチンの中で処理されるようになっている。
従って、定時割込み制御ルーチンで実行する必要のあるプログラムが削減され、割込み制御プログラムの実行時間が短縮されて、マイクロプロセッサ110の負担を軽減すると共に、前回に変更設定されたパルス周期に基づくパルス周期と新たに設定変更されたパルス周期とが混用されて、不正確な制御信号パルス列が発生しないようにすることができる。

また、本実施の形態では、上記データ変換回路は、第一・第二の比較回路30e・30fであると共に、上記マイクロプロセッサ110と協働するプログラムメモリ115は比較基準電圧の等価変更手段となるプログラムを包含している。
上記第一・第二の比較回路30e・30fは上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bを介して得られたアナログ信号電圧の検出現在値と所定の比較基準電圧31e・31fとを比較して、該比較結果をデジタル論理信号DI1・DI2として上記マイクロプロセッサ110に入力するものである。
上記等価変更手段は上記制御信号パルス列CNTのパルスデューティγを変更してゲイン調整回路70bの入出力比を変更することによって、等価的に変更された比較基準電圧31e・31fによる第一・第二の比較回路30e・30fを得る手段となっている。
従って、第一・第二の比較基準電圧31e・31fが固定値であってもゲイン調整回路70bの増幅率を調整することにより見かけ上の各比較基準電圧を変更調整することができる。

また、本実施の形態では、上記アナログ比較回路は、少なくとも第一・第二の複数の比較回路30e・30fを備え、上記第一の比較回路30eは上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bを介して得られたアナログ信号電圧の検出現在値と第一の比較基準電圧31eとを比較して、該比較結果を上記マイクロプロセッサ110に第一の比較結果DI1として入力するものであり、上記第二の比較回路30fは上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bを介して得られたアナログ信号電圧の検出現在値と上記第一の比較基準電圧31eよりも大きな値である第二の比較基準電圧31fとを比較して、該比較結果を上記マイクロプロセッサ110に第二の比較結果DI2として入力するものである。
従って、可変アナログ信号源の信号電圧を速やかに多段階レベルで判定することができる。

また、本実施の形態では、上記可変アナログ信号源100g・100hは、脈動信号を発生し、上記スイッチドキャパシタフィルタ回路80bは上記制御信号パルス列CNTのパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成するものであって、上記アナログ入力信号処理回路105は更に上記帯域フィルタ回路80bとデータ変換回路であるアナログ比較回路30e・30fとの間に接続されたピークホールド回路90bを備えていると共に、上記マイクロプロセッサ110と協働するプログラムメモリ115はデータ取込信号発生手段となるプログラムを包含している。
上記ピークホールド回路90bは逆流阻止ダイオードを介して充電される最大値記憶用コンデンサと該コンデンサの充電電荷を定期的に放出する放電開閉素子によって構成され、上記データ取込信号発生手段は上記放電開閉素子を閉路して上記最大値記憶用コンデンサの充電電荷を放出した後に該放電開閉素子を開路して、上記最大値記憶用コンデンサが再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記データ変換回路であるアナログ比較回路30e・30fとマイクロプロセッサ110を介してＲＡＭメモリ120に転送格納する取得タイミング信号WINを定期的に発生する手段である。
従って、可変アナログ信号源の特定周波数における最大脈動電圧を検出するものにおいて、帯域フィルタの中心周波数を信号源の特定周波数に合わせて、該特定周波数における最大脈動電圧を検出することができると共に、フィルタ特性を調整する制御信号パルス列CNTのパルスデューティγを制御することによって入力回路の増幅率を独立して調整することができる。

また、本実施の形態では、上記可変アナログ信号源はマルチプレクサ40fを介して順次上記スイッチドキャパシタフィルタ回路80bとゲイン調整回路70bの最前段部に対して選択接続される複数の可変アナログ信号源100g・100hを有すると共に、上記マイクロプロセッサ110と協働するプログラムメモリ115は接続切換信号発生手段となるプログラムを包含している。
上記接続切換信号発生手段は上記マルチプレクサ40fに対して接続切換え信号MPXを順次発生すると共に、上記データ変換回路であるアナログ比較回路30e・30fとマイクロプロセッサ110を介してＲＡＭメモリ120に書込みされるデータを複数の可変アナログ信号源100g・100hごとに分離書込みする手段となっている。
従って、多数の可変アナログ信号源100g・100hを接続してもスイッチドキャパシタフィルタ回路80bやゲイン調整回路70bやデータ変換回路であるアナログ比較回路30e・30fが増加せず、マイクロプロセッサ110の入力点数が２点で良い特徴があると共に、各可変アナログ信号源100g・100hの最大信号電圧レベルが個々に異なっていても、ゲイン調整回路70bの増幅率を調整することによって、データ変換回路である第一・第二の比較回路30e・30fに入力される最大信号電圧レベルを統一しておくことができる。

その他の実施の形態
図１５は、この発明のその他の変形例におけるアナログ入力信号処理回路の動作を説明するための図（タイムチャート）である。
図１５（Ａ）は、図３・図４や図１０・図１１で示した加算カウンタ方式におけるカウンタの現在値Ｄ0の変化を示したものであり、横軸は時間の経過を示し、縦軸は現在値Ｄ0の値である。
図１５（Ｂ）は、制御信号パルス列CNTの波形を示したものであり、この波形の前半パルスは論理レベルが「Ｌ」であり、後半パルスは論理レベルが「Ｈ」となっている。
前半パルスの幅は第３レジスタＤ3の値で決定され、前・後半パルス全体の幅は第１レジスタＤ1の値で決定されるようになっている。
なお、第３レジスタＤ3の内容はパルス周期Ｔaに相当する第１レジスタＤ1の内容と、パルスデューティγに相当する第２レジスタＤ2の内容の積の値となっている。
図１５（Ｃ）は、図15（Ｂ）の波形をインバータによって論理反転したものである。
図１５（Ｄ）は、図１３・図１４で示した減算カウンタ方式におけるカウンタの現在値Ｄ0の変化を示したものである。
カウンタの現在値Ｄ0の初期値は前半パルスの開始時点では第３レジスタＤ3の値であり、後半パルスの開始時点では第１レジスタＤ1の内容から第３レジスタＤ3の内容を減じた値となっている。

図１５（Ｅ）は、加算カウンタ方式で前後半パルスに分離した計数方式におけるカウンタの現在値Ｄ0の変化を示したものである。
この場合に、カウンタの現在値Ｄ0は前半パルスの領域で漸増し、第３レジスタＤ3の値に到達するとリセットされている。
カウンタの現在値Ｄ0は後半パルスの領域で再び０から漸増し、第１レジスタＤ1の内容から第３レジスタＤ3の内容を減じた値に到達するとリセットされている。
図１５（Ｆ）は、減算カウント方式で前後半パルスを分割計数しない場合におけるカウンタの現在値Ｄ0の変化を示したものである。
この場合、カウンタの現在値Ｄ０の初期値は第１レジスタＤ1の内容で決定され、現在値Ｄ0が漸減して第１レジスタＤ1の内容から第３レジスタＤ3の内容を減じた値に到達すると出力フラグＦcがセットされ、現在値Ｄ0が０になると出力フラグＦcがリセットされるようになっている。

以上の説明で明らかなとおり、この発明において使用される割込み計数手段は加算カウント方式又は減算カウント方式のどちらであっても良い。
また、論理レベルが交互に反転する１周期の中で前半パルス幅と後半パルス幅に分割して計数したり、分割しないで計数したりすることが可能であって、要は制御信号パルス列の論理の反転時期が確定できれば良いものである。

この発明は、一つの制御信号によって高精度なゲイン調整とフィルタ特性を個別に調整することが可能なアナログ入力信号処理回路の実現に有用である。

この発明の実施の形態１によるアナログ入力信号処理回路の全体回路構成を示す図である。 実施の形態１によるアナログ入力信号処理回路の動作を説明するための図である。 実施の形態１によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。 実施の形態１によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである。 実施の形態２によるアナログ入力信号処理回路の全体回路構成を示す図である。 実施の形態３によるアナログ入力信号処理回路の全体回路構成を示す図である。 実施の形態４によるアナログ入力信号処理回路の全体回路構成を示す図である。 図７の要部の詳細構成を示す図である。 実施の形態４によるアナログ入力信号処理回路の動作を説明するための図である。 実施の形態４によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。 実施の形態４によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである。 この発明の実施の形態５によるアナログ入力信号処理回路の全体回路構成を示す図である。 実施の形態５によるアナログ入力信号処理回路の通常ルーチンでの動作説明用のフローチャートである。 実施の形態５によるアナログ入力信号処理回路の割込ルーチンでの動作説明用のフローチャートである その他の変形例によるアナログ入力信号処理回路の動作を説明するための図（タイムチャート）である。

符号の説明

10a、10b、10c ゲイン調整回路
17a、17b 増幅率調整用開閉素子
19a、19b 平滑用フィルタ回路
20a、20b、20c スイッチドキャパシタフィルタ回路（ローパスフィルタ回路）
21a、21b 開閉素子
22a、22b 充放電コンデンサ
23a、23b 開閉素子
30a、30b アナログ比較回路（データ変換回路）
30c、30e 第一の比較回路（データ変換回路）
30d、30f 第二の比較回路（データ変換回路）
31a、31b 比較基準電圧
31c、31e 第一の比較基準電圧
31d、31f 第二の比較基準電圧
40c、40e、40f マルチプレクサ
50 ＡＤ変換器（データ変換回路）
70a、70b ゲイン調整回路
75 増幅率調整用開閉素子
80a、80b スイッチドキャパシタフィルタ回路（帯域フィルタ回路）
82、87 充放電コンデンサ
83a、83b、84a、84b、88a、88b、89a、89b 開閉素子
90a、90b ピークホールド回路
92 逆流阻止ダイオード
94 最大値記憶用コンデンサ
95 放電開閉素子
100a、100b、100c、100d 可変アナログ信号源
100e、100f 可変アナログ信号源（ノックセンサ）
100g、100h 可変アナログ信号源
101〜105 アナログ入力信号処理回路
110 マイクロプロセッサ
111〜115 プログラムメモリ
120 ＲＡＭメモリ
132a 開閉センサ（クランク角センサ）
309 一括転送手段
311、411、511 第一の設定手段
313、413、513 第二の設定手段
314、535 パルス幅演算設定手段
332、432、532、542 割込み計数手段
319 一括転送手段
337、437、537 フラグ出力発生手段
347、447、547 リセット手段
449、545 パルス幅演算設定手段
CNT、CNTa、CNTb 制御信号パルス列
MPX 接続切換え信号
WIN 取得タイミング信号

Claims (13)

1. 可変アナログ信号源の信号電圧に関連した信号をマイクロプロセッサに入力するためのアナログ入力信号処理回路であって、
   スイッチドキャパシタフィルタ回路とゲイン調整回路とデータ変換回路を備えると共に、上記マイクロプロセッサと協働する不揮発性プログラムメモリは制御パルス列発生手段となるプログラムを包含し、
   上記マイクロプロセッサは、上記制御パルス列発生手段によって上記スイッチドキャパシタフィルタ回路とゲイン調整回路に対して共通の制御信号パルス列を供給するように構成されていて、
   上記スイッチドキャパシタフィルタ回路は、上記マイクロプロセッサから指令された制御信号パルス列によって開閉制御される開閉素子と充放電コンデンサを包含して、上記制御信号パルス列のパルス周波数に応動してフィルタ特性が可変制御され、
   上記ゲイン調整回路は、上記マイクロプロセッサから指令され、上記制御信号パルス列によって開閉制御される増幅率調整用開閉素子を開閉制御して、上記制御信号パルス列のＯＮ時間/周期又はＯＦＦ時間/周期であるパルスデューティに応動して入力信号電圧に対する増幅率を可変制御し、
   上記データ変換回路は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られた可変アナログ信号源の信号電圧に応動した検出現在値を、デジタル論理信号に変換して上記マイクロプロセッサに入力し、該マイクロプロセッサを介して検出データメモリであるＲＡＭメモリに書込み、
   上記制御パルス列発生手段は、パルス周期の変更設定を行う第一の設定手段と、パルスデューティの変更設定を行う第二の設定手段と、上記第一の設定手段及び第二の設定手段によって変更設定されたパルス周期とパルスデューティの積を算出設定するパルス幅演算設定手段と、所定の時間間隔でカウンタの現在値レジスタの値を増加又は減少させる割込み計数手段と、該割込み計数手段による計数現在値が上記パルス幅演算設定手段による設定値に達したときに、フラグとなるメモリがセットされて上記制御信号パルス列の出力を論理レベル「Ｈ」とするフラグ出力発生手段と、上記割込み計数手段による計数現在値が上記第一の設定手段によって可変設定されたパルス周期に達したときに上記計数現在値を初期化して、上記フラグとなるメモリをリセットして、上記制御信号パルス列の出力を論理レベル「Ｌ」とするリセット手段とによって構成されていて、
   上記フラグ出力発生手段によって出力されるフラグ出力が上記制御信号パルス列となることを特徴とするアナログ入力信号処理回路。
2. 上記制御パルス列発生手段において、上記第一の設定手段と第二の設定手段とパルス幅演算設定手段とは、通常制御ルーチンの中で処理されると共に、上記割込み計数手段とフラグ出力発生手段とリセット手段とは、所定時間間隔ごとに上記通常制御ルーチンの実行を中断して実行される定時割込み制御ルーチンの中で実行され、当該定時割込み制御ルーチンが実行されると元の通常制御ルーチンに復帰することを特徴とする請求項１に記載のアナログ入力信号処理回路。
3. 上記制御パルス列発生手段は、更に一括転送手段を備え、
   該一括転送手段は、上記フラグ出力発生手段で適用されたパルス周期の設定値とリセット手段で適用されたパルス周期の設定値とが同一パルス周期となるように一括書込みされた一対の演算レジスタが適用されることを特徴とする請求項２に記載のアナログ入力信号処理回路。
4. 上記制御パルス列発生手段において、上記第一の設定手段と第二の設定手段とは、通常制御ルーチンの中で処理されると共に、
   上記割込み計数手段とパルス幅演算設定手段とフラグ出力発生手段とリセット手段とは、所定時間間隔ごとに上記通常制御ルーチンの実行を中断して実行される定時割込み制御ルーチンの中で実行され、当該定時割込み制御ルーチンが実行されると元の通常制御ルーチンに復帰することを特徴とする請求項１に記載のアナログ入力信号処理回路。
5. 上記データ変換回路はアナログ比較回路であると共に、上記マイクロプロセッサと協働するプログラムメモリは比較基準電圧の等価変更手段となるプログラムを包含し、
   上記アナログ比較回路は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られたアナログ信号電圧の検出現在値と所定の比較基準電圧とを比較して、該比較結果をデジタル論理信号として上記マイクロプロセッサに入力し、
   上記等価変更手段は、上記制御信号パルス列のパルスデューティを変更してゲイン調整回路の入出力比を変更することによって、等価的に変更された比較基準電圧によるアナログ比較回路を得ることを特徴とする請求項１に記載のアナログ入力信号処理回路。
6. 上記アナログ比較回路は、少なくとも第一及び第二の複数の比較回路を備え、
   上記第一の比較回路は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られたアナログ信号電圧の検出現在値と第一の比較基準電圧とを比較して、該比較結果を上記マイクロプロセッサに第一の比較結果として入力し、
   上記第二の比較回路は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られたアナログ信号電圧の検出現在値と上記第一の比較基準電圧よりも大きな値である第二の比較基準電圧とを比較して、該比較結果を上記マイクロプロセッサに第二の比較結果として入力することを特徴とする請求項５に記載のアナログ入力信号処理回路。
7. 上記データ変換回路はＡＤ変換器であると共に、上記マイクロプロセッサと協働するプログラムメモリはデータ処理手段となるプログラムを包含し、
   上記ＡＤ変換器は、上記スイッチドキャパシタフィルタ回路とゲイン調整回路を介して得られたアナログ信号電圧を複数ビットのデジタルデータに変換して上記マイクロプロセッサに対するデジタル論理信号として入力し、
   上記データ処理手段は、上記ＡＤ変換器のデジタル出力を検出デジタル電圧としてＲＡＭメモリに転送格納すると共に、上記制御信号パルス列のパルスデューティを変更してゲイン調整回路の入出力比を変更することによって、上記検出デジタル電圧に対する比較基準デジタル電圧を等価的に変更することを特徴とする請求項１に記載のアナログ入力信号処理回路。
8. 上記ＡＤ変換器は多チャンネルＡＤ変換器であって、
   複数の可変アナログ信号源に対し、上記スイッチドキャパシタフィルタ回路とゲイン調整回路と制御信号パルス列はそれぞれの可変アナログ信号源に対して個別に設けられ、
   上記ＡＤ変換器は複数のアナログ信号電圧を入力として順次デジタル変換を行うことを特徴とする請求項７に記載のアナログ入力信号処理回路。
9. 上記スイッチドキャパシタフィルタ回路は高周波ノイズ信号を遮断するためのローパスフィルタ回路を構成すると共に、上記ゲイン調整回路の出力段にはスイッチドキャパシタフィルタの最小積分時定数よりも小さな積分時定数の平滑用フィルタ回路が設けられていることを特徴とする請求項１に記載のアナログ入力信号処理回路。
10. 上記可変アナログ信号源は、マルチプレクサを介して順次上記スイッチドキャパシタフィルタ回路とゲイン調整回路の最前段部に対して選択接続される複数の可変アナログ信号源を有すると共に、
    上記マイクロプロセッサと協働するプログラムメモリは接続切換信号発生手段となるプログラムを包含し、
    上記接続切換信号発生手段は、上記マルチプレクサに対して接続切換え信号を順次発生すると共に、上記データ変換回路とマイクロプロセッサを介してＲＡＭメモリに書込みされるデータを複数の可変アナログ信号源ごとに分離書込みする手段であることを特徴とする請求項９に記載のアナログ入力信号処理回路。
11. 上記可変アナログ信号源は脈動信号を発生し、
    上記スイッチドキャパシタフィルタ回路は、上記制御信号パルス列のパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成し、
    上記アナログ入力信号処理回路は、更に上記帯域フィルタ回路とデータ変換回路との間に接続されたピークホールド回路を備えていると共に、上記マイクロプロセッサと協働するプログラムメモリはデータ取込信号発生手段となるプログラムを包含し、
    上記ピークホールド回路は、逆流阻止ダイオードを介して充電される最大値記憶用コンデンサと該コンデンサの充電電荷を定期的に放出する放電開閉素子によって構成され、
    上記データ取込信号発生手段は、上記放電開閉素子を閉路して上記最大値記憶用コンデンサの充電電荷を放出した後に該放電開閉素子を開路して、上記最大値記憶用コンデンサが再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記データ変換回路とマイクロプロセッサを介してＲＡＭメモリに転送格納する取得タイミング信号を定期的に発生する手段であることを特徴とする請求項１に記載のアナログ入力信号処理回路。
12. 上記可変アナログ信号源は、マルチプレクサを介して順次上記スイッチドキャパシタフィルタ回路とゲイン調整回路の最前段部に対して選択接続される複数の可変アナログ信号源を有すると共に、
    上記マイクロプロセッサと協働するプログラムメモリは、接続切換信号発生手段となるプログラムを包含し、
    上記接続切換信号発生手段は、上記マルチプレクサに対して接続切換え信号を順次発生すると共に、上記データ変換回路とマイクロプロセッサを介してＲＡＭメモリに書込みされるデータを複数の可変アナログ信号源ごとに分離書込みする手段であることを特徴とする請求項１１に記載のアナログ入力信号処理回路。
13. 上記可変アナログ信号源は内燃機関の複数気筒に設けられた気筒振動検出用のノックセンサであり、該複数のノックセンサはマルチプレクサを介して順次上記ゲイン調整回路の入力として切換え接続されるものであって、
    上記スイッチドキャパシタフィルタ回路は、上記制御信号パルス列のパルス周波数に応動して中心周波数が可変制御される帯域フィルタ回路を構成すると共に、上記データ変換回路であるＡＤ変換器の前段に接続されたピークホールド回路を備えていて、
    上記マイクロプロセッサと協働するプログラムメモリは、データ取込信号発生手段と接続切換信号発生手段となるプログラムを包含し、
    上記ピークホールド回路は、逆流阻止ダイオードを介して充電される最大値記憶用コンデンサと該コンデンサの充電電荷を定期的に放出する放電開閉素子によって構成され、
    上記データ取込信号発生手段は、上記放電開閉素子を閉路して上記最大値記憶用コンデンサの充電電荷を放出した後に該放電開閉素子を開路して、上記最大値記憶用コンデンサが再度充電される所定期間後に当該充電電圧に関連したデジタル論理信号を上記ＡＤ変換器とマイクロプロセッサを介してＲＡＭメモリに転送格納する取得タイミング信号を定期的に発生し、
    上記接続切換信号発生手段は、内燃機関のクランク角センサの検出角度に応動して爆発行程の直前にある気筒に設けられたノックセンサを選択接続するように上記マルチプレクサに接続切換え信号を供給し、
    上記データ取込信号発生手段は、上記クランク角センサの検出角度に応動してデータの取込みタイミングを決定することを特徴とする請求項１に記載のアナログ入力信号処理回路。

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